KR102356159B1 - 표시장치 - Google Patents

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Abstract

본 발명의 표시장치는 화소행 단위로 화소들과 연결되는 복수의 게이트라인 및 게이트라인에 게이트펄스를 제공하는 게이트 구동부 포함한다. 게이트 구동부는 종속적으로 접속된 스테이지들을 이용하여 게이트펄스를 쉬프트하는 쉬프트 레지스터를 포함한다. 쉬프트 레지스터의 i(i는 자연수) 번째 스테이지는 풀업 트랜지스터를 제어하는 Q 노드, 풀다운 트랜지스터를 제어하는 QB 노드, Q 노드 및 QB 노드의 전압을 제어하는 노드 제어회로 및 Q 노드 전압을 (i+k)(k는 i 미만의 자연수) 번째 스테이지로 제공하는 캐리 라인을 포함한다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것이다.
표시장치는 데이터라인들과 게이트라인들이 직교되도록 배치되고 픽셀들이 매트릭스 형태로 배치된다. 데이터라인들에는 표시하고자 하는 비디오 데이터전압이 공급되고 게이트라인들에는 게이트펄스가 순차적으로 공급된다. 게이트펄스가 공급되는 표시라인의 픽셀들에 비디오 데이터전압이 공급되며, 모든 표시라인들이 게이트펄스에 의해 순차적으로 스캐닝되면서 비디오 데이터를 표시한다.
평판표시장치의 게이트라인들에 게이트펄스를 공급하기 위한 게이트 구동부는 통상 다수의 게이트 집적회로(Integrated Circuit, 이하 "IC"라 함)를 포함한다. 게이트 드라이브 IC 각각은 게이트펄스를 순차적으로 출력하여야 하기 때문에 기본적으로 쉬프트 레지스터를 포함하며, 표시패널의 구동특성에 따라 쉬프트 레지스터의 출력 전압을 조정하기 위한 회로들과 출력 버퍼들을 포함할 수 있다.
게이트 구동부는 표시패널에서 비표시영역인 베젤 영역에 박막 트랜지스터들의 조합으로 이루어지기도 하며, 이를 일컬어 게이트-인-패널(Gate In Panel, 이하 GIP) 형태라고도 한다. GIP 회로는 게이트라인의 개수에 대응하는 스테이지를 포함한다. 각 스테이지는 각 게이트라인에 공급되는 게이트펄스를 출력한다. 스테이지는 전단 스테이지의 출력을 캐리신호로 이용하여 게이트펄스를 출력한다.
최근 표시패널의 해상도가 높아지고 크기가 대형화되면서, 게이트펄스 출력단에 연결되는 캐리신호가 지연되는 문제점이 발생할 수 있다. 캐리신호가 지연되면서 캐리신호의 전압레벨이 낮아지기 때문에, 게이트펄스의 출력단 제어 노드인 Q 노드의 충전이 충분하지 않게 되는 문제점이 발생한다. Q 노드의 충전이 불량하면 게이트펄스가 정상적으로 출력되지 않게 되고, 결국 화소에 데이터충전이 불량하게 되는 문제점이 발생한다.
상술한 문제점을 해결하기 위해서 본 발명은 Q 노드의 충전불량을 개선할 수 있는 표시장치를 제공하기 위한 것이다.
상술한 과제 해결 수단으로 본 발명의 표시장치는 화소행 단위로 화소들과 연결되는 복수의 게이트라인 및 게이트라인에 게이트펄스를 제공하는 게이트 구동부 포함한다. 게이트 구동부는 종속적으로 접속된 스테이지들을 이용하여 게이트펄스를 쉬프트하는 쉬프트 레지스터를 포함한다. 쉬프트 레지스터의 i(i는 자연수) 번째 스테이지는 풀업 트랜지스터를 제어하는 Q 노드, 풀다운 트랜지스터를 제어하는 QB 노드, Q 노드 및 QB 노드의 전압을 제어하는 노드 제어회로 및 Q 노드 전압을 (i+k)(k는 i 미만의 자연수) 번째 스테이지로 제공하는 캐리 라인을 포함한다.
본 발명의 표시장치는 게이트 구동부의 각 스테이지가 전단 스테이지의 Q 노드 전압을 직접 입력받아서 동작하기 때문에, 출력단에 연결되는 화소들의 로드(load)에 의해서 캐리신호가 지연되는 것을 방지할 수 있다.
도 1은 본 발명에 의한 표시장치의 구성을 나타내는 도면.
도 2는 실시 예에 의한 쉬프트 레지스터를 나타내는 도면.
도 3은 실시 예에 의한 쉬프트 레지스터의 스테이지를 나타내는 도면.
도 4는 스테이지들 간의 캐리신호의 연결 구조를 나타내는 도면.
도 5는 스테이지의 입력 및 출력 신호를 나타내는 파형도.
도 6은 비교 예에 의한 쉬프트 레지스터를 나타내는 도면.
도 7은 비교 예에 의한 쉬프트 레지스터의 문제점을 나타내는 도면.
도 8은 제2 실시 예에 의한 쉬프트 레지스터를 나타내는 도면.
도 9는 제2 실시 예에 의한 스테이지의 입력 및 출력 신호를 나타내는 파형도.
이하 첨부된 도면을 참조하여 액정표시장치를 중심으로 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
도 1은 본 발명의 실시 예에 의한 표시장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 구동회로 및 게이트 구동회로(130)를 구비한다.
표시패널(100)은 서브 픽셀들이 형성되는 표시영역(100A)과 표시영역(100A)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(100B)을 포함한다. 표시영역(100A)에는 복수 개의 화소(P)들이 배치된다. 화소(P)는 게이트라인(GL)과 데이터라인(DL)에 연결된 스위칭 소자(SW)를 통해 공급된 스캔신호에 대응하여 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)를 포함한다. 픽셀회로(PC) 및 스위칭 소자(SW)는 표시패널의 종류에 따라서 다른 형태로 구현될 수 있다.
타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC들(120)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
스캔 타이밍 제어신호는 게이트 스타트 펄스(VST), 게이트클럭(CLK), 후단신호(NEXT) 등을 포함한다. 게이트 스타트 펄스(VST)는 쉬프트 레지스터(130)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트클럭(CLK)은 레벨 쉬프터(130)를 통해 레벨 쉬프팅된 후에 쉬프트 레지스터(140)에 입력된다. 후단신호(NEXT)는 쉬프트 레지스터(140)가 게이트펄스(Gout)를 출력한 이후에 쉬프트 레지스터(140)의 각 노드를 초기화한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다.
데이터 구동회로는 다수의 소스 드라이브 IC(120)들을 포함한다. 각 소스 드라이브 IC(120)는 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력받는다. 소스 드라이브 IC(120)는 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 게이트펄스에 동기되도록 표시패널(100)의 데이터라인들에 공급한다.
게이트 구동회로는 레벨 쉬프터(level shiftet)(130) 및 쉬프트 레지스터(140)를 구비한다.
레벨 쉬프터(130)는 타이밍 콘트롤러(110)로부터 입력되는 게이트클럭들(CLK)의 TTL(Transistor-Transistor-Logic) 로직 레벨 전압을 게이트 하이전압(VGH)과 게이트 로우전압(VGL)으로 레벨 쉬프팅한다. 레벨 쉬프터(130)는 PCB(105)에 실장될 수 있다.
쉬프트 레지스터(140)는 스타트펄스(VST) 또는 캐리신호(Qout)를 게이트클럭들(CLK)에 맞추어 쉬프트시켜 순차적으로 게이트펄스(Gout)를 출력하는 스테이지들로 구성된다. 쉬프트 레지스터(140)는 표시패널(100)에 GIP 회로로 구현될 수 있다.
쉬프트 레지스터(140)는 전단 스테이지의 Q 노드 전압을 캐리신호(Qout)로 직접 이용하기 때문에 캐리신호(Qout)가 딜레이(delay)되어서 프리차징(pre-charging)이 원활하게 이루어지지 않는 것을 개선할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
도 2는 본 발명에 의한 쉬프트 레지스터(140)를 나타내는 도면이다.
도 2를 참조하면, 본 발명에 의한 게이트 쉬프트 레지스터(140)는 종속적으로 접속된 제1 내지 제n 스테이지들(ST1~STn)을 구비한다. 제i(i는 n 이하의 자연수) 스테이지(STi)는 제i 게이트펄스(Gouti)를 출력한다. 제i 게이트펄스(Gouti)는 i 번째 화소행에 배열되는 화소들에 제공된다.
이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제i 스테이지(STi)을 기준으로, 전단 스테이지는 제1 스테이지(ST1) 내지 제(i-1) 스테이지(ST[i-1)) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제i 스테이지(STi)을 기준으로, 후단 스테이지는 제(i+1) 스테이지(ST[i+1]) 내지 제n 스테이지(ST[n]) 중 어느 하나를 지시한다.
도 3은 도 2에 i(i는 2<i<n인 자연수)스테이지의 구성을 나타내는 블록도이고, 도 4는 i 스테이지 및 (i+1) 스테이지 간의 캐리신호 연결을 나타내는 도면이다.
도 3 및 도 4를 참조하면, 제i 스테이지(STi)는 노드 제어회로(NCON) 및 출력부(145)를 포함한다.
노드 제어회로(NCON)는 게이트 타이밍 제어신호를 입력받아서 Q노드(Q) 및 QB노드(QB)를 제어한다. 노드 제어회로(141)는 충전제어 트랜지스터(T1), 보조제어회로(143) 및 방전제어 트랜지스터(T2)를 포함한다.
충전제어 트랜지스터(T1)는 게이트하이전압(VGH) 입력단에 연결되는 제1 전극, Q 노드(Q)에 연결되는 제2 전극 및 전단 스테이지의 캐리라인(149)에 연결되는 게이트전극을 포함한다. 충전제어 트랜지스터(T1)는 캐리라인(149)을 통해서 제공받는 캐리신호(Qout)를 바탕으로 게이트하이전압(VGH)을 Q 노드(Q)에 충전한다. 제1 전극은 고전위전압원 이외에도 게이트하이전압(VGH) 입력단에 연결될 수도 있다.
제1 스테이지(STG1)의 충전제어 트랜지스터(T1)는 이전단 스테이지의 캐리신호 대신에 스타트펄스(VST)를 입력받아서 동작한다.
보조제어회로(143)는 Q 노드(Q) 및 QB노드와 직접 또는 간접적으로 연결되어 Q 노드(Q)의 전압이나 QB 노드(QB)의 전압을 초기화하거나 안정화시킨다. 보조제어회로(143)는 트랜지스터들의 조합으로 이루어질 수 있으며, 공지된 기술을 선택적으로 적용하여 구현할 수 있다. 일례로, 보조제어회로(143)는 후단신호(NEXT)에 응답하는 트랜지스터를 추가하고, 이를 이용하여 Q 노드(Q) 또는 QB 노드(QB)의 전압을 초기화할 수 있다. 후단신호(NEXT)는 후단 스테이지의 게이트펄스를 이용할 수 있다.
방전제어 트랜지스터(T2)는 QB 노드(QB)에 연결되는 제1 전극, 저전위전압(VSS) 입력단에 연결되는 제2 전극 및 전단 스테이지의 게이트펄스를 입력받는 게이트전극을 포함한다. 방전제어 트랜지스터(T2)는 전단 스테이지의 게이트펄스에 응답하여, QB 노드(QB)의 전압을 저전위전압(VSS)으로 방전한다.
출력부(145)는 i번 째 화소행에 제공되는 게이트펄스(Gouti)를 출력한다. 출력부(145)는 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd)를 포함한다. 풀업 트랜지스터(Tpu)의 게이트전극은 Q 노드(Q)에 연결되고 제1 전극은 게이트클럭(CLK)에 연결되며 제2 전극은 출력단(A)에 연결된다. 풀다운 트랜지스터(Tpd)의 게이트전극은 QB 노드(QB)에 연결되고 전극은 출력단(A)에 연결되며 제2 전극은 저전위전압(VSS) 입력단에 연결된다.
풀업 트랜지스터(Tpu)는 Q노드(Q)가 하이레벨전압일 때 턴-온되어, 제1 전극으로부터 제공받는 게이트클럭(CLK)을 게이트펄스(Gouti)로 출력한다. 풀다운 트랜지스터(Tpd)는 QB노드(QB)의 하이레벨전압일 때 턴-온되어, 출력단(A)의 전압을 저전위전압(VSS)으로 방전한다.
캐리라인(149)은 Q 노드(Q)의 전압을 후단 스테이지(STG[i+k])(k는 i 미만의 자연수)의 충전제어 트랜지스터(T1)에 제공한다.
도 5는 본 발명의 쉬프트레지스터를 구동하기 위한 파형 및 이에 따른 노드제어회로의 출력 파형을 나타내는 도면이다. 도 5를 참조하여, 본 발명의 구동방법을 살펴보면 다음과 같다. 이하의 쉬프트레지스터의 동작은 스타트펄스(VST)를 입력받는 제1 스테이지(STG1) 및 제1 스테이지(STG2)로부터 캐리신호(Qout1)를 입력받는 제2 스테이지의 동작을 중심으로 살펴보기로 한다.
제1 기간(t1) 동안, 스타트펄스(VST)는 충전제어 트랜지스터(T1)의 턴-온전압을 유지한다. 충전제어 트랜지스터(T1)가 도 3 및 도 4에서와 같이 n형 트랜지스터일 경우에 스타트펄스(VST)는 하이레벨 전압을 유지한다. 스타트펄스(VST)는 제1 스테이지의 충전제어 트랜지스터(T1)에 제공된다. 제1 스테이지의 충전제어 트랜지스터(T1)는 제1 기간(t1) 동안 스타트펄스(VST)에 의해서 턴-온되어, 제1 전극으로부터 제공받는 고전위전압(VGH)을 Q 노드(Q)에 충전한다.
제2 기간(t2) 동안, 출력부(145)의 풀업 트랜지스터(Tpu)는 게이트클럭(CLK)을 입력받는다. 제2 기간(t2)은 1 수평주기(Horizontal Time) 이상으로 설정될 수 있다. 게이트클럭(CLK)의 하이레벨 전압은 정전위의 고전위전압(VDD) 또는 게이트하이전압(VGH)을 이용할 수 있다.
제2 기간(t2) 동안, 풀업 트랜지스터(Tpu)의 제1 전극은 게이트클럭(CLK)에 의해서 전압레벨이 높아지고, 풀업 트랜지스터(Tpu)의 게이트전극은 제1 전극의 전압레벨이 높아지는 것에 따라서 부트 스트랩핑(bootstrapping)된다. 이처럼 풀업 트랜지스터(Tpu)의 게이트전극이 부트 스트랩핑되는 과정에서 게이트-소스 전압이 문턱전압(Vth)에 도달할 때 풀업 트랜지스터(Tpu)는 턴-온된다. 풀업 트랜지스터(Tpu)는 턴-온 됨에 따라서, 전극을 통해서 제공받는 게이트클럭(CLK)은 출력단(A)을 통해서 게이트펄스(Gout1)을 출력한다.
제2 기간(t2)의 종료 시점에 게이트클럭(CLK)은 저전위로 반전되고, 이에 따라서 출력단(A)의 전압은 저전위레벨이 된다. 풀업 트랜지스터(Tpu)가 출력단(A)의 전압을 방전함에 따라 제1 기간(t1) 동안 부트 스트랩핑 된 게이트전극의 전압은 감소한다.
제3 기간(t3) 동안에, 노드 제어회로(141)의 보조제어회로(143)는 후단신호(NEXT)를 입력받는다. 보조제어회로(143)는 후단신호(NEXT)를 바탕으로 동작하여, Q 노드(Q) 및 QB 노드(QB)를 초기화한다. 후단신호(NEXT)는 후단 스테이지의 게이트펄스를 이용할 수 있다.
각 스테이지의 Q 노드(Q)는 캐리라인(149)을 통해서 후단 스테이지의 충전제어 트랜지스터(T1)와 연결된다. 즉, 후단 스테이지의 충전제어 트랜지스터(T1)는 이전 스테이지의 Q 노드(Q)의 전압을 직접 입력받는다. 따라서, 제2 스테이지(STG2)의 충전제어 트랜지스터(T1)는 제1 스테이지(STG1)의 Q 노드(Q)의 전압을 캐리신호(Qout1)로 입력받는다. 마찬가지로 제3 스테이지 이후의 스테이지에 포함되는 충전제어 트랜지스터(T1)는 전단 스테이지의 Q 노드(Q) 전압을 캐리신호(Qout)로 입력받는다. 이처럼, i(i는 2 이상, n 보다 작은 자연수) 번째 스테이지(STGi)의 충전제어 트랜지스터(T1)는 전단 스테이지(STG[i-1])의 Q 노드(Q) 전압을 캐리신호(Qout)로 입력받기 때문에, 패널 로드(load)에 의해서 캐리신호가 지연되는 것을 개선할 수 있다. 또한, Q 노드(Q)가 충전되는 제1 전압레벨(V1)은 게이트하이전압(VGH)의 제2 전압레벨(V2)보다 높은 전압레벨을 갖기 때문에 캐리신호(Qout)의 전압레벨은 높아진다. 이와 같이, 전압레벨이 높은 캐리신호(Qout)를 이용하여 Q 노드(Q)를 충전함으로써 충전 특성을 향상시키는 원리를 살펴보면 다음과 같다.
제1 기간(t1) 동안에 Q 노드(Q)를 게이트하이전압으로 충전하려고 할 때, 실제적으로 Q 노드(Q)는 충전제어 트랜지스터의 게이트 전위(Vg)와 문턱전압(Vth) 간의 차이에 해당하는 전압이 충전된다. 비교 예의 충전제어 트랜지스터(T1)는 게이트하이전압의 전압을 갖는 게이트펄스를 입력받기 때문에, Q 노드(Q)는 "게이트하이전압-문턱전압"의 크기에 대응하는 전압이 된다. 결국, 비교 예에서는 Q 노드의 충전이 부족할 수밖에 없다. 특히, 게이트펄스(Gout)를 캐리신호로 이용하는 쉬프트 레지스터에서는 캐리신호의 지연 현상으로 인해서 이러한 문제점이 두드러진다.
도 6은 본 발명의 쉬프트 레지스터와 대비되는 비교 예의 쉬프트 레지스터를 나타내는 도면이다. 도 6을 참조하면, 후단 스테이지(NEXT)는 전단 스테이지의 게이트펄스(Gout)를 캐리신호로 입력받는다. 표시패널의 해상도가 높아지고 패널 크기가 대형화되면, 화소들에 포함되는 다수 트랜지스터의 로드(load)에 의해서 도 7과 같이 게이트펄스(Gout)의 출력이 지연된다. 예컨대, 이상적인 게이트펄스(Gout)의 출력이 "Vgout1"이라고 하면, 화소 로드에 의해서 게이트펄스는 "Vgout2"의 형태로 지연된다. 도 6에 도시된 비교 예에 의한 쉬프트 레지스터는 전단 스테이지의 게이트펄스(Gout)를 캐리신호로 이용하기 때문에, 게이트펄스(Gout)가 지연되는 만큼 캐리신호도 지연된다. 이처럼 비교 예에서는, 캐리신호의 지연현상 및 캐리신호의 전압레벨이 낮은 이유로, "Qout1"과 같은 이상적인 Q 노드(Q)의 충전 파형보다 낮은 전압을 갖는 "Qout2"과 같은 충전파형이 나타난다. Q 노드(Q)의 충전이 원활하게 이루어지지 않게 되면 게이트펄스(Gout)의 출력전압이 낮아지고, 결국 화소에 데이터 충전이 원활하게 이루어지지 않는다.
이에 반해서, 본 발명에 의한 쉬프트 레지스터(140)는 전단 스테이지의 Q 노드 전압을 직접 캐리신호로 이용하기 때문에, 출력단(A)에 연결되는 화소 트랜지스터들의 로드로 인해서 캐리신호가 지연되는 것을 개선할 수 있다. 또한, 캐리신호는 게이트하이전압보다 높은 전압레벨을 갖기 때문에 Q 노드의 충전 전압을 높일 수 있다. 따라서, 본 발명에 의한 쉬프트 레지스터(140)는 Q 노드의 충전 특성을 높임으로써, 화소에 데이터충전 불량이 발생하는 것을 방지할 수 있다.
도 8은 제2 실시 예에 의한 스테이지 간의 캐리신호 연결을 나타내는 도면이고, 도 9는 도 8에 도시된 스테이지를 구동하기 위한 파형 및 주요 노드의 출력 파형을 나타내는 도면이다. 제2 실시 예에서 전술한 실시 예와 실질적으로 동일한 구성에 대해서는 자세한 설명을 생략하기로 한다.
제2 실시 예에서, 제i 스테이지(STi)는 노드 제어회로(NCON) 및 출력부(145)를 포함한다.
노드 제어회로(NCON)는 게이트 타이밍 제어신호를 입력받아서 Q노드(Q) 및 QB노드(QB)를 제어한다. 노드 제어회로(141)는 충전제어 트랜지스터(T1), 보조제어회로(143) 및 방전제어 트랜지스터(T2)를 포함한다.
충전제어 트랜지스터(T1)는 Q 클럭(CLK_Q) 입력단에 연결되는 제1 전극, Q 노드(Q)에 연결되는 제2 전극 및 전단 스테이지의 캐리라인(149)에 연결되는 게이트전극을 포함한다. 충전제어 트랜지스터(T1)는 캐리라인(149)을 통해서 제공받는 캐리신호(Qout)를 바탕으로 Q 클럭(CLK_Q)이 하이레벨 전압일 때에 Q 노드(Q)를 충전한다.
제1 스테이지(STG1)의 충전제어 트랜지스터(T1)는 이전단 스테이지의 캐리신호 대신에 스타트펄스(VST)를 입력받아서 동작한다.
보조제어회로(143)는 Q 노드(Q) 및 QB노드와 직접 또는 간접적으로 연결되어 Q 노드(Q)의 전압이나 QB 노드(QB)의 전압을 초기화하거나 안정화시킨다.
방전제어 트랜지스터(T2)는 QB 노드(QB)에 연결되는 제1 전극, 저전위전압(VSS) 입력단에 연결되는 제2 전극 및 전단 스테이지의 게이트펄스를 입력받는 게이트전극을 포함한다. 방전제어 트랜지스터(T2)는 전단 스테이지의 게이트펄스에 응답하여, QB 노드(QB)의 전압을 저전위전압(VSS)으로 방전한다.
출력부(145)는 i번 째 화소행에 제공되는 게이트펄스(Gouti)를 출력한다. 출력부(145)는 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd)를 포함한다.
캐리라인(149)은 Q 노드(Q)의 전압을 후단 스테이지(STG[i+k])(k는 i 미만의 자연수)의 충전제어 트랜지스터(T1)에 제공한다.
스타트펄스(VST)를 입력받는 제1 스테이지(STG1) 및 제1 스테이지(STG2)로부터 캐리신호(Qout1)를 입력받는 제2 스테이지의 동작을 중심으로 쉬프트 레지스터의 동작을 살펴보면 다음과 같다.
제1 기간(t1) 동안, 스타트펄스(VST)는 충전제어 트랜지스터(T1)의 턴-온 전압을 유지한다. 충전제어 트랜지스터(T1)가 도 3 및 도 4에서와 같이 n형 트랜지스터일 경우에 스타트펄스(VST)는 하이레벨 전압을 유지한다. 스타트펄스(VST)는 제1 스테이지의 충전제어 트랜지스터(T1)에 제공된다. 제1 기간(T1) 동안에 Q 클럭(CLK_Q)은 하이레벨 전압으로 반전된다. 제1 스테이지의 충전제어 트랜지스터(T1)는 제1 기간(t1) 동안 스타트펄스(VST)에 의해서 턴-온되어, 제1 전극으로부터 제공받는 Q 클럭(CLK_Q)을 Q 노드(Q)에 충전한다.
제2 기간(t2) 동안, 출력부(145)의 풀업 트랜지스터(Tpu)는 게이트클럭(CLK)을 입력받는다. 제2 기간(t2)은 1 수평주기(Horizontal Time) 이상으로 설정될 수 있다. 제2 기간(t2) 동안, 풀업 트랜지스터(Tpu)의 제1 전극은 게이트클럭(CLK)에 의해서 전압레벨이 높아지고, 풀업 트랜지스터(Tpu)의 게이트전극은 제1 전극의 전압레벨이 높아지는 것에 따라서 부트 스트랩핑(bootstrapping)된다. 이처럼 풀업 트랜지스터(Tpu)의 게이트전극이 부트 스트랩핑되는 과정에서 게이트-소스 전압이 문턱전압(Vth)에 도달할 때 풀업 트랜지스터(Tpu)는 턴-온된다. 풀업 트랜지스터(Tpu)는 턴-온 됨에 따라서, 전극을 통해서 제공받는 게이트클럭(CLK)은 출력단(A)을 통해서 게이트펄스(Gout1)을 출력한다.
제2 기간(t2)의 종료 시점에 게이트클럭(CLK)은 저전위로 반전되고, 이에 따라서 출력단(A)의 전압은 저전위레벨이 된다. 풀업 트랜지스터(Tpu)가 출력단(A)의 전압을 방전함에 따라 제1 기간(t1) 동안 부트 스트랩핑 된 게이트전극의 전압은 감소한다.
제3 기간(t3) 동안에, 노드 제어회로(141)의 보조제어회로(143)는 후단신호(NEXT)를 입력받는다. 보조제어회로(143)는 후단신호(NEXT)를 바탕으로 동작하여, Q 노드(Q) 및 QB 노드(QB)를 초기화한다. 후단신호(NEXT)는 후단 스테이지의 게이트펄스를 이용할 수 있다.
각 스테이지의 Q 노드(Q)는 캐리라인(149)을 통해서 후단 스테이지의 충전제어 트랜지스터(T1)와 연결된다. 즉, 후단 스테이지의 충전제어 트랜지스터(T1)는 이전 스테이지의 Q 노드(Q)의 전압을 직접 입력받는다.
이처럼, i(i는 2 이상, n 보다 작은 자연수) 번째 스테이지(STGi)의 충전제어 트랜지스터(T1)는 전단 스테이지(STG[i-1])의 Q 노드(Q) 전압을 캐리신호(Qout)로 입력받기 때문에, 패널 로드(load)에 의해서 캐리신호가 지연되는 것을 개선할 수 있다. 또한, Q 노드(Q)가 충전되는 제1 전압레벨(V1)은 게이트하이전압(VGH)의 제2 전압레벨(V2)보다 높은 전압레벨을 갖기 때문에 캐리신호(Qout)의 전압레벨은 높아진다.
제1 및 제2 실시 예에서 보는 바와 같이, 충전제어 트랜지스터(T1)의 제1 전극은 게이트하이전압(VGH) 또는 고전위전압(VDD)과 같은 정전압을 입력받거나, Q 클럭(CLK_Q)과 같은 클럭신호를 입력받을 수 있다. 충전제어 트랜지스터(T1)에 입력되는 전압은 보조제어회로(143)에 따라서 선택될 수 있다.
제1 및 제2 실시 예에서, 제i 스테이지의 캐리라인은 제(i+1) 스테이지로 캐리신호를 전송하는 것을 중심으로 설명하였다. 캐리라인의 연결구조는 이에 한정되지 않고 다양한 실시 예로 구현될 수 있다. 예컨대, 캐리라인은 제i 스테이지의 Q 노드 전압을 (i+k)(k는 i 미만의 자연수) 스테이지로 전송할 수 있다. 스테이지들의 연결구조는 노드 제어회로(141) 및 보조제어회로(143)에 따라서 선택될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동부 130: 레벨 쉬프터
140: 쉬프트 레지스터 149: 캐리라인

Claims (6)

  1. 화소행 단위로 화소들과 연결되는 복수의 게이트라인; 및
    상기 게이트라인에 게이트펄스를 제공하는 게이트 구동부 포함하되,
    상기 게이트 구동부는 종속적으로 접속된 스테이지들을 이용하여 상기 게이트펄스를 쉬프트하는 쉬프트 레지스터를 포함하고,
    쉬프트 레지스터의 i(i는 자연수) 번째 스테이지는
    풀업 트랜지스터를 제어하는 Q 노드;
    풀다운 트랜지스터를 제어하는 QB 노드;
    상기 Q 노드 및 QB 노드의 전압을 제어하는 노드 제어회로; 및
    상기 Q 노드 전압을 (i+k)(k는 i 미만의 자연수) 번째 스테이지로 제공하는 캐리 라인을 포함하되,
    상기 노드 제어회로는,
    고전위전압원에 연결되는 제1 전극, 상기 Q 노드에 연결되는 제2 전극 및 상기 캐리라인을 통해 전단 스테이지의 상기 Q 노드에 연결되는 충전제어 트랜지스터를 포함하는 표시장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 노드 제어회로는
    상기 QB 노드에 연결되는 제1 전극, 저전위전압원에 연결되는 제2 전극 및 전단 스테이지의 게이트펄스를 입력받는 게이트전극을 포함하는 방전제어 트랜지스터를 포함하는 표시장치.
  4. 제 1 항에 있어서,
    상기 충전제어 트랜지스터는 상기 캐리라인으로부터 제공받는 상기 Q 노드 전압에 의해서 동작하여, 상기 고전위전압을 상기 Q 노드에 프리챠지하는 표시장치.
  5. 제 4 항에 있어서,
    상기 게이트펄스는 상기 충전제어 트랜지스터가 턴-오프 된 이후에, 상기 풀업 트랜지스터를 동작시키는 전압으로 인가되는 표시장치.
  6. 제 5 항에 있어서,
    상기 게이트펄스에 의해서 상기 풀업 트랜지스터가 동작할 때, 프리챠지된 상기 Q 노드는 상기 고전위전압의 전압레벨보다 높은 전압으로 부트스트랩핑되는 표시장치.
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