JP5428395B2 - 固体撮像装置およびその製造方法、および撮像装置 - Google Patents
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Description
上記ストレスライナー膜は、膜自体が有する応力によってトランジスタのチャネル部分のシリコン(Si)を歪ませて、電子あるいは正孔の移動度を高めることを目的とするものである。NMOSトランジスタ、PMOSトランジスタのそれぞれにかかる応力として、移動度が向上する圧力の方向を図24に示す。
単純にストレスライナー膜をCMOSイメージセンサに導入すると、画素トランジスタ部に配置されている光電変換後の電荷信号を増幅するためのアンプトランジスタでは、ノイズが増加する。このため、ストレスライナー膜は低ノイズが求められるデバイスとしては致命的な特性劣化となる懸念がある。
そこで、高速のMOSロジックプロセスで使われるストレスライナー技術と、CMOSイメージセンサ部での低ノイズ化を両立するための技術が求められていた。
一方、光電変換部、画素トランジスタ部には、第1ストレスライナー膜も第2ストレスライナー膜も形成されていないため、ストレスライナー膜によるノイズの発生、例えばフリッカーノイズの発生がない。これによって、ノイズによる画質の劣化が抑えられる。
一方、光電変換部、画素トランジスタ部には、第1ストレスライナー膜も第2ストレスライナー膜も形成されていないため、ストレスライナー膜によるノイズの発生、例えばフリッカーノイズの発生がない。これによって、ノイズによる画質の劣化が抑えられる。
[固体撮像装置の構成の第1例]
本発明の第1実施の形態に係る固体撮像装置の構成の第1例を、図1の概略構成断面図によって説明する。
さらに、トランジスタのしきい値の調節を行うための不純物が、NMOSトランジスタ領域およびPMOSトランジスタ領域および画素トランジスタ部14に分けて導入されている。
上記ゲート電極32、52は、例えばポリシリコンで、100nm〜200nmの厚さに形成されている。上記ゲート電極32、52の線幅は、例えば最小で数十nmに加工されている。
なお、各ゲート電極32、52の側壁には、オフセットスペーサ(図示せず)が形成されていてもよい。
このように、上記画素トランジスタ部14は、図面では一つの画素トランジスタが示されているが、例えば、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタの四つのトランジスタで構成されている。または、リセットトランジスタ、増幅トランジスタ、選択トランジスタの三つのトランジスタで構成されている。そして、各トランジスタは、例えばソース/ドレイン領域を直列に接続されている。
また、上記周辺回路部15のゲート電極52Nの両側の上記半導体基板11には、それぞれにソース/ドレインエクステンション領域53(53N)、54(54N)を介してソース/ドレイン領域56(56N)、57(57N)が形成されている。上記周辺回路部15のゲート電極52Pの両側の上記半導体基板11には、それぞれにソース/ドレインエクステンション領域53(53P)、54(54P)を介してソース/ドレイン領域56(56P)、57(57P)が形成されている。
さらに、上記ソース/ドレイン領域56、57上、およびゲート電極52上には、シリサイド層58、59、60が形成されている。上記シリサイド層58、59、60は、例えばコバルト(Co)、ニッケル(Ni)、白金(Pt)またはそれらの化合物によるシリサイドで形成されている。
なお、画素トランジスタ部14上には、画素トランジスタ部14に上記シリサイド層が形成されるのを防ぐためのシリサイドブロック膜(一部図示せず)が形成されている。このシリサイドブロック膜は、酸化シリコン膜、窒化シリコン膜等の絶縁膜で形成される。
このように、画素部13に、上記光電変換部21のフォトダイオード22と、そのフォトダイオード22で生成された信号電荷を出力する画素トランジスタ部14が形成されている。また上記画素部13の周辺に、NMOSトランジスタ50NとPMOSトランジスタ50Pを有する周辺回路部15が形成されている。
上記第1ストレスライナー膜81を例えば20nm〜100nm程度の膜厚で形成した場合、その内部応力は−1.5GPa〜−2.5GPa程度となる。
この第1ストレスライナー膜81によって、周辺回路部15のPMOSトランジスタ50Pのチャネル領域に圧縮応力がかかり、正孔(ホール)の移動度が上がり、高速のPMOSトランジスタ50Pを実現できる。
上記第2ストレスライナー膜82を、例えば20nm〜100nm程度の膜厚で形成した場合、その内部応力は1.0GPa〜2.0GPa程度となる。
この第2ストレスライナー膜82によって、周辺回路部15のNMOSトランジスタ50Nのチャネル領域に引張応力がかかり、電子の移動度が上がり、高速のNMOSトランジスタ50Nを実現できる。
また光電変換部21のフォトダイオード22上に窒化シリコン(SiN)膜が厚く形成されると、光の吸収が生じ、感度の低下を起こすが、第2ストレスライナー膜82が形成されていないことによって、感度低下を抑制することができる。
さらに、図示はしていないが、上記配線95、96、97を被覆する平坦化絶縁膜が形成されていて、カラーフィルター層、入射光を上記光電変換部21のフォトダイオード22に導くマイクロレンズが形成されている。このように、CMOSイメージセンサの固体撮像装置1が構成されている。
よって、周辺回路部15の動作速度を向上させることができ、また動作速度を落とさず高画素化に対応することができる。
また、画素トランジスタ部14上は、第1ストレスライナー膜81の圧縮応力と第2ストレスライナー膜82の引張応力が相殺されるようになるので、ストレスライナー膜の応力に起因するノイズの発生を抑えることができる。特に、画素トランジスタ部14の増幅トランジスタに対する効果が大きい。よって、ノイズによる画質の劣化が抑えられ、高画質な画像を得ることができる。
このように、ストレスライナー技術の適用による高速動作化とイメージセンサ部の低ノイズ化を両立させることができるという利点がある。
次に、本発明の第1実施の形態に係る固体撮像装置の構成の第2例を、図2の概略構成断面図によって説明する。
その他の構成は、前記固体撮像装置1の第1例と同様である。
また、画素部13上にストレスライナー膜を形成していないので、ストレスライナー膜に起因するノイズの発生が抑えられる。よって、ノイズによる画質の劣化が抑えられ、高画質な画像を得ることができる。
このように、ストレスライナー技術の適用による高速動作化とイメージセンサ部の低ノイズ化を両立させることができるという利点がある。
次に、本発明の第1実施の形態に係る固体撮像装置の構成の第3例を、図3の概略構成断面図によって説明する。
その他の構成は、前記固体撮像装置1の第1例と同様である。
また、画素部13上は、第1ストレスライナー膜81の圧縮応力とその上面に形成された第2ストレスライナー膜82の引張応力が相殺されるようになるので、ストレスライナー膜の応力に起因するノイズの発生が抑えられる。よって、ノイズによる画質の劣化が抑えられ、高画質な画像を得ることができる。
このように、ストレスライナー技術の適用による高速動作化とイメージセンサ部の低ノイズ化を両立させることができるという利点がある。
次に、本発明の第1実施の形態に係る固体撮像装置の構成の第4例を、図4の概略構成断面図によって説明する。
その他の構成は、前記固体撮像装置1の第1例と同様である。
また、ストレスライナー膜に起因するノイズの発生が抑えられるので、ノイズによる画質の劣化が抑えられ、高画質な画像を得ることができる。
このように、ストレスライナー技術の適用による高速動作化とイメージセンサ部の低ノイズ化を両立させることができるという利点がある。
また、フォトダイオード22に入射される入射光の減衰を少なくするために、上記効果を損なわない範囲で積層されている第1ストレスライナー膜81と第2ストレスライナー膜82の各膜厚をできるだけ薄く形成することが好ましい。
本発明の第1実施の形態に係る固体撮像装置の構成の第5例を、図5の概略構成断面図によって説明する。
本発明の第1実施の形態に係る固体撮像装置の構成の第6例を、図6の概略構成断面図によって説明する。
|Δp|<300MPa
この|Δp|を300MPa未満とすることで、画素部13やアナログ素子部(図示せず)上に第1ストレスライナー膜81と第2ストレスライナー膜82が形成されていても、ノイズを発生が抑えられる。一方、|Δp|が300MPa以上となると、画素部13やアナログ素子部(図示せず)がノイズの影響を受けるようになる。
よって、|Δp|<300MPaに設定されている。
次に、上記固体撮像装置1の適用例を説明する。
まず、一つの画素を一つの画素トランジスタ部で出力する構成例を、図7(1)の平面レイアウト図、図7(2)の等価回路図によって説明する。
図7に示すように、一つの光電変換部21(フォトダイオード22)と、転送ゲート電極TGRと、フローティングディフュージョンFDと、リセットトランジスタRST、増幅トランジスタAmpおよび選択トランジスタSELからなる画素トランジスタ部14で構成されている。これは、フォトダイオードを共有しない形式であるが、もちろん共有する形式や、4トランジスタ構成の部分が3トランジスタ構成の形式もある。
次に、二つの画素を一つの画素トランジスタ部で出力する、いわゆる2画素共有の構成例を、図8の平面レイアウト図によって説明する。
図8に示すように、この例は、いわゆる2画素共有の構成であり、2つの光電変換部21(21A、21B)が配列されている。光電変換部21の配列の中央には、各光電変換部21に連続するアクティブ領域にフローティングディフュージョン部FDが形成されている。また、各光電変換部21とフローティングディフュージョン部FDとの境界上にはゲート絶縁膜(図示せず)を介して転送ゲートTGG(TRG−A、TRG−B)がそれぞれに形成されている。上記各光電変換部21に隣接した領域には、素子分離領域12を介して画素トランジスタ部14(14A、14B)が形成されている。この画素トランジスタ部14Aには、例えば、リセットトランジスタRSTが配置されている。また画素トランジスタ部14Bには、例えば、増幅トランジスタAmpと選択トランジスタSELが直列に配置されている。もちろん、一方側に、リセットトランジスタRST、増幅トランジスタAmp、選択トランジスタSELをまとめて配置してもよい。
次に、四つの画素を一つの画素トランジスタ部で出力する、いわゆる4画素共有の構成例を、図9の平面レイアウト図によって説明する。
図9に示すように、4画素の各光電変換部21(21A、21B、21C、21D)が2行2列に配列されている。各光電変換部21の配列の中央には、各光電変換部21に連続するアクティブ領域にフローティングディフュージョン部FDが形成されている。また、各光電変換部21とフローティングディフュージョン部FDとの境界上にはゲート絶縁膜(図示せず)を介して転送ゲートTGG(TRG−A、TRG−B、TRG−C、TRG−D)がそれぞれに形成されている。上記各光電変換部21の周囲は、上記転送ゲートTRG下部の領域を除いて、拡散層からなる素子分離領域12Dによって電気的に分離されている。また、上記各光電変換部21に隣接した領域には、素子分離領域12を介して画素トランジスタ部14が形成されている。この画素トランジスタ部14は、例えば、リセットトランジスタRST、増幅トランジスタAmp、選択トランジスタSELが直列に配置されて構成されている。
[固体撮像装置の製造方法の第1例]
次に、本発明の第2実施の形態に係る固体撮像装置の製造方法の第1例を、図10〜図14の製造工程断面図によって説明する。
図10(1)に示すように、半導体基板11に、画素部13を構成する光電変換部21や画素トランジスタ部14、および周辺回路部15等を分離する素子分離領域12を形成する。
上記半導体基板11には、例えば、シリコン基板を用いる。もちろん、SOI(Silicon on insulator)基板を用いることも可能である。
上記素子分離領域12は、STI(Shallow Trench Isolation)構造で形成される。また、光電変換部21の周囲および画素トランジスタ部14の周囲については、浅いSTI構造としてもよい。または光電変換部21の周囲はP型拡散層で形成され、画素トランジスタ部14の周囲は浅いSTI構造で形成されてもよい。または光電変換部21の周囲および画素トランジスタ部14の周囲ともにP型拡散層で形成されてもよい。
上記ウエル領域は、画素部13と周辺回路部15について作り分けを行ってもよい。また、周辺回路部15においては、Nウエル領域とPウエル領域に作り分けてもよい。
さらに、トランジスタのしきい値の調節を行うための不純物注入を、例えばイオン注入によって、NMOSトランジスタの形成領域およびPMOSトランジスタの形成領域および画素トランジスタ部14に分けて行う。
このイオン注入後に上記犠牲酸化膜を除去し、半導体基板11表面を露出させる。この犠牲酸化膜の除去には、フッ酸によるウエットエッチングを用いることで、半導体基板11へのエッチングダメージを回避する。
次に、半導体基板11表面にゲート絶縁膜31、51を形成する。このゲート絶縁膜31、51は、例えば、酸化シリコン膜を約1nm〜10nmの膜厚に成膜して形成される。もちろん、酸化シリコン膜以外のゲート絶縁膜、例えば、周辺回路部15において、窒化シリコン膜、酸化ハフニウム膜等の高誘電率膜を形成してもよい。ここでも画素部13と周辺回路部15のゲート絶縁膜31、51は作り分けてもよい。
上記ゲート絶縁膜31、51上にゲート電極形成膜(図示せず)を形成する。このゲート電極形成膜は、例えばCVD法によって、例えばポリシリコンで、100nm〜200nmの厚さに形成される。このゲート電極形成膜上にレジスト膜(図示せず)を形成した後、例えば、KrF露光もしくはArF露光を用いたリソグラフィー技術によって、上記レジスト膜をパターニングし、トランジスタのゲート電極のレジストパターンを形成する。このレジストパターンをエッチングマスクに用いて、上記ゲート電極形成膜をドライエッチングして、画素トランジスタ部のゲート電極32(転送ゲート電極TGRも含む)を形成する。同時に、周辺回路部15のPMOSトランジスタのゲート電極52(52P)およびNMOSトランジスタのゲート電極52(52N)を形成する。上記ゲート電極32、52の線幅は、例えば最小で数十nmに加工される。
次いで、例えばイオン注入によって、上記半導体基板11に、入射光を光電変換して信号電荷を得る光電変換部21のフォトダイオード22を形成する。このフォトダイオード22は、N型領域とその上部のP型領域で形成される。
次に、図11(2)に示すように、イオン注入によって、画素トランジスタ部14の各トランジスタのソース/ドレインエクステンション領域(LDD)33、34を形成する。また、イオン注入によって、周辺回路部15の各トランジスタのソース/ドレインエクステンション領域(LDD)53、54を形成する。
このとき、NMOSトランジスタのソース/ドレインエクステンション領域53(53N)、54(54N)は、ヒ素イオン(As+)やリンイオン(P+)などのn型の不純物をイオン注入して形成する。PMOSトランジスタのソース/ドレインエクステンション領域53(53P)、54(54P)は、ホウ素イオン(B+)やインジウムイオン(In+)などのP型の不純物をイオン注入して形成する。各イオン注入では、それぞれの不純物を、例えば100eV〜300eVの低加速エネルギーで、例えば1×1014/cm2〜2×1015/cm2のドーズ量で注入し、浅い接合を形成する。
なお、上記ソース/ドレインエクステンション領域33、34、53、54を形成する前に、各ゲート電極32、52の側壁にオフセットスペーサ(図示せず)を形成してもよい。
次に、各ゲート電極32、52の側壁にサイドウォールスペーサ35、55を形成する。このとき、光電変換部21のフォトダイオード22上はドライエッチングのダメージが入らないようレジストパターン(図示せず)で保護し、サイドウォール形成膜71を残すようにする。
その後、画素トランジスタ部14上を開口したレジストパターン(図示せず)を形成し、それをマスクに用いてイオン注入を行い、画素トランジスタ部14のゲート電極32の両側の上記半導体基板11にソース/ドレイン領域36、37を形成する。また、周辺回路部15のNMOSトランジスタの形成領域上を開口したレジストパターン(図示せず)を形成する。そのレジストパターンをマスクに用いてイオン注入を行い、周辺回路部15のゲート電極52Nの両側の上記半導体基板11にソース/ドレイン領域56(56N)、57(57N)を形成する。さらに、周辺回路部15のPMOSトランジスタの形成領域上を開口したレジストパターン(図示せず)を形成する。そのレジストパターンをマスクに用いてイオン注入を行い、周辺回路部15のゲート電極52Pの両側の上記半導体基板11にソース/ドレイン領域56(56P)、57(57P)を形成する。上記イオン注入は、どれを先に行ってもよい。また、それぞれのイオン注入後には、そのイオン注入でマスクとして用いたレジストパターンを除去する。
その後、上記ソース/ドレイン領域36、37、56、57等の活性化アニールを行う。この活性化アニールは、例えば、1000℃〜1100℃で行う。
次に、サリサイドプロセスによって、上記周辺回路部15の上記ソース/ドレイン領域56、57上およびゲート電極52上に、シリサイド層58、59、60を形成する。
上記サリサイドプロセスは周辺回路部15のみに行い、画素部13には行わない。その理由は、画素部13では、サリサイドプロセスによって白点やノイズの発生が生じるためである。上記シリサイド層58、59、60は、例えばコバルト(Co)、ニッケル(Ni)、白金(Pt)またはそれらの化合物によるシリサイドにより形成する。
なお、上記シリサイドプロセスに先立って、上記画素トランジスタ部14上には、画素トランジスタ部14に上記シリサイド層が形成されるのを防ぐためのシリサイドブロック膜(図示せず)を形成しておくことが好ましい。このシリサイドブロック膜は、例えば、酸化シリコン膜、窒化シリコン膜等の絶縁膜で形成される。
このようにして、画素部13に、上記光電変換部21のフォトダイオード22と、そのフォトダイオード22で生成された信号電荷を出力する画素トランジスタ部14が形成される。また上記画素部13の周辺に、NMOSトランジスタ50NとPMOSトランジスタ50Pを有する周辺回路部15が形成される。
次に、図12(3)に示すように、上記PMOSトランジスタ50P、前記光電変換部21および前記画素トランジスタ部14上に圧縮応力(Compressive Stress)を有する第1ストレスライナー膜81を形成する。上記第1ストレスライナー膜81は、プラズマCVD法により、圧縮応力を持つ窒化シリコン膜で形成する。この窒化シリコン膜の膜厚は、10nm〜100nmとする。
このプラズマCVD法の条件は、原料ガスにモノシラン(SiH4)とアンモニア(NH3)を用いる。また、成膜時の基板温度を400℃〜500℃、成膜雰囲気の圧力を0.27kPa、モノシラン(SiH4)の流量を100cm3/min、アンモニア(NH3)の流量を100cm3/min、RFパワーを50W〜100Wに設定する。このCVD法では、窒化シリコン膜中に窒素−水素(N−H)基を多く含む膜として、上記窒化シリコン膜が形成される。
このようにして、上記残した窒化シリコン膜で上記第1ストレスライナー膜81が形成される。例えば20nm〜100nm程度の膜厚で上記第1ストレスライナー膜81を形成した場合、その内部応力は−1.5GPa〜−2.5GPa程度となる。
上記第1ストレスライナー膜81によって、周辺回路部15のPMOSトランジスタ50Pのチャネル領域に圧縮応力がかかり、正孔(ホール)の移動度が上がり、高速のPMOSトランジスタ50Pを実現できる。
その後、熱処理によって、窒化シリコン膜からなる上記第1ストレスライナー膜81から水素(H)を放出させて、上記フォトダイオード22、画素トランジスタ部14に拡散させ、ダングリングボンドなどの欠陥を補償する。これによって、フォトダイオード22の電子の発生(白点)や、フォトダイオード22、画素トランジスタ部14のノイズの発生を抑制することができる。なお、フォトダイオード22上にサイドウォール形成膜71が形成されているが、10nm〜20nm程度の薄い膜であるため、このサイドウォール形成膜71を通過して水素が拡散される。
例えば、図15に示すように、窒化シリコン膜の内部応力(圧縮応力)と膜密度は比例する関係にあり、膜密度が高くなれば圧縮応力が強くなる。
次に、図13(4)に示すように、上記NMOSトランジスタ50Nおよび上記画素トランジスタ部14上に引張応力(Tensile Stress)を有する第2ストレスライナー膜82を、例えば窒化シリコン膜で形成する。上記第2ストレスライナー膜82は、プラズマCVD法により、引張応力を持つ窒化シリコン膜で形成する。この窒化シリコン膜の膜厚は、10nm〜100nmとする。
このプラズマCVD法の条件は、原料ガスにモノシラン(SiH4)と窒素(N2)とアンモニア(NH3)を用いる。また、成膜時の基板温度を400℃〜500℃、成膜雰囲気の圧力を1.3kPaに設定する。また、モノシラン(SiH4)の流量を30cm3/min、窒素(N2)の流量を100cm3/min、アンモニア(NH3)の流量を100cm3/min、RFパワーを10W〜30Wに設定する。
このようにして、上記残した窒化シリコン膜で上記第2ストレスライナー膜82が形成される。例えば20nm〜100nm程度の膜厚で上記第2ストレスライナー膜82を形成した場合、その内部応力は1.0GPa〜2.0GPa程度となる。
上記第2ストレスライナー膜82によって、周辺回路部15のNMOSトランジスタ50Nのチャネル領域に引張応力がかかり、電子の移動度が上がり、高速のNMOSトランジスタ50Nを実現できる。
また光電変換部21のフォトダイオード22上に窒化シリコン(SiN)膜が厚く形成されると、光の吸収が生じ、感度の低下を起こすが、第2ストレスライナー膜82を除去することによって、感度低下を抑制することができる。
例えば、図16に示すように、窒化シリコン膜の内部応力(引張応力)と水素濃度は反比例する関係にあり、水素濃度が低くなれば引張応力が強くなる。図16の縦軸は窒化シリコン膜の引張応力(GPa)であり、横軸は単位堆積当たりのSiとNとHの総原子数(atms/cm-3)に対するHの原子数の比率を%で表したものである。
次に、図14(5)に示すように、上記画素トランジスタ部14、光電変換部21等の上記画素部13上および上記周辺回路部15上に層間絶縁膜91を形成する。次いで、通常の電極形成技術によって、所定のソース/ドレイン領域、ゲート電極等に電極を形成する。図面では、一例として、上記NMOSトランジスタ50Nのソース/ドレイン領域56N、画素トランジスタ部14のソース/ドレイン領域36、37に接続する電極92、93、94を示した。また、通常の配線形成技術によって、各電極に接続される配線を形成する。図面では、一例として、上記電極92、93、94に接続する配線95、96、97を示した。
その後、図示はしていないが、上記配線95、96、97を被覆する平坦化絶縁膜を形成した後、カラーフィルター層、入射光を上記光電変換部21のフォトダイオード22に導くマイクロレンズを形成し、CMOSイメージセンサの固体撮像装置1を完成させる。
よって、周辺回路部15の動作速度を向上させることができ、また動作速度を落とさず高画素化に対応することができる。
また、画素トランジスタ部14上は、第1ストレスライナー膜81の圧縮応力と第2ストレスライナー膜82の引張応力が相殺されるようになるので、ストレスライナー膜の応力に起因するノイズの発生が抑えられる。特に、画素トランジスタ部14の増幅トランジスタに対する効果が大きい。よって、ノイズによる画質の劣化が抑えられ、高画質な画像を得ることができる。
このように、ストレスライナー技術の適用による高速動作化とイメージセンサ部の低ノイズ化を両立させることができるという利点がある。
本発明の第2実施の形態に係る固体撮像装置の製造方法の第2例を、図17〜図18の概略構成断面図によって説明する。
その他の工程は、前記製造方法の第1例と同様である。
また、画素部13上にストレスライナー膜を形成していないので、ストレスライナー膜に起因するノイズの発生が抑えられる。よって、ノイズによる画質の劣化が抑えられ、高画質な画像を得ることができる。
このように、ストレスライナー技術の適用による高速動作化とイメージセンサ部の低ノイズ化を両立させることができるという利点がある。
本発明の第2実施の形態に係る固体撮像装置の製造方法の第3例を、図19〜図20の概略構成断面図によって説明する。
その他の工程は、前記製造方法の第1例と同様である。
また、画素部13上は、第1ストレスライナー膜81の圧縮応力と第2ストレスライナー膜82の引張応力が相殺されるようになるので、ストレスライナー膜の応力に起因するノイズの発生が抑えられる。よって、ノイズによる画質の劣化が抑えられ、高画質な画像を得ることができる。
このように、ストレスライナー技術の適用による高速動作化とイメージセンサ部の低ノイズ化を両立させることができるという利点がある。
また、フォトダイオード22に入射される入射光の減衰を少なくするために、上記効果を損なわな90い範囲で積層されている第1ストレスライナー膜81と第2ストレスライナー膜82の各膜厚をできるだけ薄く形成することが好ましい。
本発明の第2実施の形態に係る固体撮像装置の製造方法の第4例を、図21〜図22の概略構成断面図によって説明する。
その他の工程は、前記製造方法の第1例と同様である。
また、ストレスライナー膜に起因するノイズの発生が抑えられるので、ノイズによる画質の劣化が抑えられ、高画質な画像を得ることができる。
このように、ストレスライナー技術の適用による高速動作化とイメージセンサ部の低ノイズ化を両立させることができるという利点がある。
また、フォトダイオード22に入射される入射光の減衰を少なくするために、上記効果を損なわない範囲で積層されている第1ストレスライナー膜81と第2ストレスライナー膜82の各膜厚をできるだけ薄く形成することが好ましい。
[撮像装置の構成の一例]
本発明の第3実施の形態に係る撮像装置の構成の一例を、図23のブロック図によって説明する。この撮像装置は、本発明の固体撮像装置を用いたものである。
Claims (18)
- 半導体基板に、
入射光を光電変換して信号電荷を得る光電変換部と、
前記光電変換部で生成された信号電荷を出力する画素トランジスタ部と、
前記光電変換部と前記画素トランジスタ部を有する画素部の周辺に形成されていて、NMOSトランジスタとPMOSトランジスタを有する周辺回路部を有し、
前記PMOSトランジスタ上に形成された圧縮応力を有する第1ストレスライナー膜と、
前記NMOSトランジスタ上に形成された引張応力を有する第2ストレスライナー膜とを備え、
前記第1ストレスライナー膜および前記第2ストレスライナー膜が前記画素トランジスタ部上に、共に形成されない、あるいは、共に形成される構成を有する
固体撮像装置。 - 前記第1ストレスライナー膜および前記第2ストレスライナー膜は、前記画素トランジスタ部上に共に形成され、かつ、前記第1ストレスライナー膜は前記光電変換部上に形成されている
請求項1記載の固体撮像装置。 - 前記画素トランジスタ部上は、前記第1ストレスライナー膜上に前記第2ストレスライナー膜が形成されている
請求項2記載の固体撮像装置。 - 前記第1ストレスライナー膜および前記第2ストレスライナー膜は、前記画素トランジスタ部上とともに前記光電変換部上に形成されている
請求項1記載の固体撮像装置。 - 前記光電変換部上および前記画素トランジスタ部上は、前記第1ストレスライナー膜上に前記第2ストレスライナー膜が形成されている
請求項4記載の固体撮像装置。 - 前記第1ストレスライナー膜および前記第2ストレスライナー膜は、前記画素トランジスタ部上に共に形成されず、かつ、前記光電変換部上に共に形成される
請求項1記載の固体撮像装置。 - 前記光電変換部上は、前記第1ストレスライナー膜上に前記第2ストレスライナー膜が形成されている
請求項6記載の固体撮像装置。 - 前記周辺回路部の前記半導体基板に形成されたアナログ素子部上に、前記第1ストレスライナー膜および前記第2ストレスライナー膜が積層されて形成されている
請求項1ないし7のうちの1項に記載の固体撮像装置。 - 前記第1ストレスライナー膜と前記第2ストレスライナー膜が重なり合う領域における前記第1ストレスライナー膜の膜厚をd1、内部応力をP1、前記第2ストレスライナー膜の膜厚をd2、内部応力をP2として、
(d1×P1)−(d2×P2)=|ΔP|<300MPa
なる関係を満足する
請求項1ないし請求項8のうちの1項に記載の固体撮像装置。 - 前記画素トランジスタ部上は、前記第1ストレスライナー膜の応力と前記第2ストレスライナー膜の応力が相殺されている
請求項2ないし請求項5のうちの1項に記載の固体撮像装置。 - 半導体基板に、
入射光を光電変換して信号電荷を得る光電変換部と、
前記光電変換部で生成された信号電荷を出力する画素トランジスタ部と、
前記光電変換部と前記画素トランジスタ部を有する画素部の周辺に形成されていて、NMOSトランジスタとPMOSトランジスタを有する周辺回路部を形成した後、
前記PMOSトランジスタ上に圧縮応力を有する第1ストレスライナー膜を形成する工程と、
前記NMOSトランジスタ上に引張応力を有する第2ストレスライナー膜を形成する工程とを有し、
前記第1ストレスライナー膜および前記第2ストレスライナー膜を形成する工程では、前記第1ストレスライナー膜および前記第2ストレスライナー膜を前記画素トランジスタ部上に、共に形成しない、あるいは、共に形成する
固体撮像装置の製造方法。 - 前記第1ストレスライナー膜を形成する工程は、前記第1ストレスライナー膜を前記PMOSトランジスタおよび前記画素トランジスタ部上とともに前記光電変換部上に形成し、
前記第2ストレスライナー膜を形成する工程は、前記第2ストレスライナー膜を前記NMOSトランジスタおよび前記画素トランジスタ部上に形成する
請求項11記載の固体撮像装置の製造方法。 - 前記第1ストレスライナー膜を形成する工程は、前記第1ストレスライナー膜を前記PMOSトランジスタおよび前記画素トランジスタ部上とともに前記光電変換部上に形成し、
前記第2ストレスライナー膜を形成する工程は、前記第2ストレスライナー膜を前記NMOSトランジスタおよび前記画素トランジスタ部上とともに前記光電変換部上に形成する
請求項11記載の固体撮像装置の製造方法。 - 前記第1ストレスライナー膜を形成する工程は、前記第1ストレスライナー膜を前記PMOSトランジスタとともに前記光電変換部上に形成し、
前記第2ストレスライナー膜を形成する工程は、前記第2ストレスライナー膜を前記NMOSトランジスタとともに前記光電変換部上に形成し、かつ、
前記第1ストレスライナー膜および前記第2ストレスライナー膜を形成する工程では、前記第1ストレスライナー膜および前記第2ストレスライナー膜を前記画素トランジスタ部上に共に形成しない
請求項11に記載の固体撮像装置の製造方法。 - 前記第1ストレスライナー膜を形成した後、前記第2ストレスライナー膜を形成する
請求項11ないし請求項14のうちの1項に記載の固体撮像装置の製造方法。 - 前記第2ストレスライナー膜を形成した後、前記第2ストレスライナー膜に対して紫外線キュアを行う
請求項11ないし請求項15のうちの1項に記載の固体撮像装置の製造方法。 - 前記第1ストレスライナー膜はテトラメチルシランとアンモニアを原料ガスに用いたプラズマCVD法により成膜された窒化シリコン膜で形成される
請求項11ないし請求項16のうちの1項に記載の固体撮像装置の製造方法。 - 入射光を集光する集光光学部と、
前記集光光学部で集光した光を受光して光電変換する固体撮像装置を有する撮像部と、
光電変換された信号を処理する信号処理部を有し、
前記固体撮像装置は、
半導体基板に、
入射光を光電変換して信号電荷を得る光電変換部と、
前記光電変換部で生成された信号電荷を出力する画素トランジスタ部と、
前記光電変換部と前記画素トランジスタ部を有する画素部の周辺に形成されていて、NMOSトランジスタとPMOSトランジスタを有する周辺回路部を有し、
前記PMOSトランジスタ上に形成された圧縮応力を有する第1ストレスライナー膜と、
前記NMOSトランジスタ上に形成された引張応力を有する第2ストレスライナー膜とを備え、
前記第1ストレスライナー膜および前記第2ストレスライナー膜が前記画素トランジスタ部上に、共に形成されない、あるいは、共に形成される構成を有する
撮像装置。
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