KR102503926B1 - 칩 온 웨이퍼 온 기판을 통한 giga 인터포저 통합 - Google Patents

칩 온 웨이퍼 온 기판을 통한 giga 인터포저 통합 Download PDF

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KR102503926B1
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시엔-핀 후
사오-링 치우
웬-신 웨이
핑-캉 후앙
치-타 셴
주-웨이 루
잉-칭 시
웬-치 치오우
치-시 우
첸-후아 유
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Abstract

반도체 구조물은 제1 인터포저; 제1 인터포저에 측 방향으로 인접한 제2 인터포저 - 제2 인터포저는 제1 인터포저로부터 이격됨 - ; 및 제1 인터포저의 제1 측에 부착되고 제2 인터포저의 제1 측에 부착된 제1 다이 - 제1 인터포저의 제1 측 및 제2 인터포저의 제1 측은 제1 다이와 대면함 - 를 포함한다.

Description

칩 온 웨이퍼 온 기판을 통한 GIGA 인터포저 통합{GIGA INTERPOSER INTEGRATION THROUGH CHIP-ON-WAFER-ON-SUBSTRATE}
본 발명은 일반적으로 반도체 패키지에 관한 것으로, 특정 실시예들에서, 칩 온 웨이퍼 온 기판(Chip-On-Wafer-On-Substrate; CoWoS) 패키지 및 CoWoS 패키지를 형성하는 방법에 관한 것이다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 계속되는 향상으로 인해 급속한 성장을 이루었다. 대부분의 경우, 이러한 집적 밀도의 향상은 최소 피처 크기의 반복된 축소로 인한 것으로, 이는 주어진 영역에 더욱 많은 컴포넌트들이 통합될 수 있도록 한다.
전자 디바이스 축소에 대한 요구가 성장함에 따라, 반도체 다이의 더욱 작고 더욱 창의적인 패키징 기술에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템의 한 예에는 패키지 온 패키지(Package-on-Package; PoP) 기술이 있다. PoP 디바이스에서, 상부 반도체 패키지는 하부 반도체 패키지의 상부에 적층되어 높은 수준의 집적 및 컴포넌트 밀도를 제공한다. 다른 예는 칩 온 웨이퍼 온 기판(CoWoS) 구조물이며, 여기서 반도체 칩은 웨이퍼(예를 들어, 인터포저)에 부착되어 칩 온 웨이퍼(CoW) 구조물을 형성한다. 그 후, CoW 구조물은 기판(예를 들어, 인쇄 회로 보드)에 부착되어 CoWoS 구조물을 형성한다. 이들 및 다른 고급 패키징 기술을 통해 기능이 향상되고 풋프린트가 작은 반도체 디바이스를 생산할 수 있다.
본 발명 및 이의 장점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 취해진 다음의 설명을 참조한다.
도 1 내지 도 4, 도 5a 및 도 5b는 일 실시예에서, 다양한 제조 단계에서의 칩 온 웨이퍼(CoW) 디바이스의 다양한 도면을 도시한다.
도 6은 일 실시예에서, 칩 온 웨이퍼 온 기판(CoWoS) 디바이스의 단면도를 도시한다.
도 7은 다른 실시예에서, CoWoS 디바이스의 단면도를 도시한다.
도 8 및 도 9는 일 실시예에서, 다양한 제조 단계에서의 CoW 디바이스의 단면도를 도시한다.
도 10은 일 실시예에서, CoWoS 디바이스의 단면도를 도시한다.
도 11 내지 도 17은 일부 실시예들에서, 인터포저의 전면 부분의 다양한 실시예의 단면도를 도시한다.
도 18 및 도 19는 일부 실시예들에서, 인터포저의 후면 부분의 다양한 실시예의 단면도를 도시한다.
도 20은 일부 실시예들에서, 반도체 구조물을 형성하기 위한 방법의 흐름도이다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배치들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 피처와 제2 피처 사이에 추가의 피처들이 형성되어 제1 피처 및 제2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다. 본 명세서의 설명 전체에서, 달리 설명되지 않는 한, 상이한 도면들에서 동일한 참조 번호는 동일하거나 유사한 물질(들)을 사용하여 동일하거나 유사한 공정에 의해 형성된 동일하거나 유사한 컴포넌트를 지칭한다.
일부 실시예들에서, CoW 디바이스는 제1 인터포저 및 제2 인터포저에 부착된 복수의 다이를 포함한다. 제2 인터포저는 제1 인터포저로부터 이격되고, 제1 인터포저와 나란히 배치된다. 제1 인터포저 및 제2 인터포저는 제1 몰딩 물질 내에 매립된다. 재분배 구조물이 제1 인터포저의 후면을 따라 그리고 제2 인터포저의 후면을 따라 형성될 수 있다. 복수의 다이 중 제1 다이가 제1 인터포저의 전면 및 제2 인터포저의 전면에 본딩된다. 복수의 다이 중 제2 다이가 제2 인터포저의 전면에만 본딩된다. 그런 다음, CoW 디바이스는 기판에 본딩되어 CoWoS 디바이스를 형성한다. 개시된 실시예들은 단일 대형 인터포저 대신에 다수의 소형 인터포저를 사용하여 다수의 다이가 CoW 디바이스에 통합될 수 있게 한다. 소형 인터포저는 인터포저의 휨을 피하거나 감소시킨다. 추가적인 이점은 CoWoS 디바이스 형성 동안 기판과 인터포저의 용이한 본딩, CoWoS 구조물에서의 응력 감소, 및 인터포저 및/또는 기판에 대한 크랙 또는 박리의 위험 감소를 포함한다.
도 1 내지 도 4, 도 5a 및 도 5b는 일 실시예에서, 다양한 제조 단계에서의 칩 온 웨이퍼(CoW) 디바이스(150)의 다양한 도면을 도시한다. 본 명세서의 논의를 통해, CoW 디바이스는 또한 CoW 패키지로 지칭될 수 있고, CoWoS 디바이스는 또한 CoWoS 패키지로 지칭될 수 있다.
이제, 도 1을 참조하면, 제1 인터포저(100A) 및 제2 인터포저(100B)가 지지부(50)에 부착되며, 지지부(50)는, 예를 들어, 프레임에 의해 지지되는 테이프일 수 있다. 일부 실시예들에서, 지지부(50)는 캐리어이다. 지지부(50)는 후속 처리에서 최종 제품으로부터 제거된다. 제1 인터포저(100A)는 제2 인터포저(100B)에 측 방향으로 인접하여 (예컨대, 나란히) 배치되며, 그 사이에 갭(G)을 갖는다. 다시 말해서, 제1 인터포저(100A)는 제2 인터포저(100B)로부터 이격된다. 제1 인터포저(100A) 및 제2 인터포저(100B)는 집합적으로 인터포저(100)로 지칭될 수 있다.
일부 실시예들에서, 각각의 인터포저(100)(예를 들어, 100A 또는 100B)는 기판(101), 전면 유전체 층(103), 후면 유전체 층(105) 및 전도성 경로(107)(예를 들어, 기판 관통 비아(through-substrate via; TSV))를 포함한다. 도 1의 예에서, 각각의 인터포저는 또한 그 전면에 복수의 전도성 범프(109)를 갖는다. 도시된 실시예에서, 전도성 범프(109)는 전도성 경로(107)에 전기적으로 결합된다. 전도성 범프(109)는, 예를 들어, 구리 기둥일 수 있다.
도 1의 예에서, 각각의 인터포저(100)는 그 전면에서 전도성 범프(109) 주위에 형성된 몰딩 물질(117)을 가지며, 인터포저(100)는 몰딩 물질(117)을 통해 지지부(50)에 부착된다. 몰딩 물질(117)의 측벽이 인터포저(100)의 각각의 측벽과 정렬되도록 몰딩 물질(117)은 각각의 인터포저(100)와 공동 경계를 가질 수 있다. 몰딩 물질(117)은, 예를 들어, 에폭시, 유기 폴리머, 추가된 실리카 기반 또는 유리 충전제가 있거나 없는 폴리머, 또는 다른 물질을 포함할 수 있다.
인터포저(100)가 지지부(50)에 부착된 후, 인터포저(100) 사이의 갭(G)을 충전하기 위해 몰딩 물질(104)이 형성된다. 몰딩 물질(104)은 몰딩 물질(117)과 동일한 물질을 포함할 수 있으므로, 세부 사항은 반복되지 않는다. 다음으로, 후면 유전체 층(105)의 상부 표면으로부터 몰딩 물질(104)의 초과 부분을 제거하기 위해 화학적 기계적 연마(chemical mechanical polishing; CMP)와 같은 연마 공정이 수행될 수 있으며, 몰딩 물질(104) 및 후면 유전체 층(105)은 동일 평면의 상부 표면을 갖는다. 도시된 실시예에서, 몰딩 물질(104) 및 몰딩 물질(117)은 동일한 물질로 형성되므로, 후속 도면에서 몰딩 물질(117)의 연속 부피로 도시된다.
도시된 실시예에서, 각각의 인터포저(100)의 기판(101)은 실리콘 기판이지만, 유리, 세라믹 등과 같은 다른 적합한 기판이 사용될 수도 있다. 전도성 경로(107)는 TSV 또는 임의의 다른 적합한 전도성 경로일 수 있다. 이하의 논의에서, 전도성 경로(107)는 임의의 적합한 전도성 경로가 사용될 수 있다는 점을 포함해서, TSV 또는 TSV 도체로 지칭될 수 있다. 전도성 경로(107)가 TSV인 실시예들에서, TSV(107)는 초기에 기판(101)을 통해 TSV 도체(107)를 부분적으로 형성한 후, 나중에 TSV(107)를 노출시키기 위해 기판(101)을 씨닝함으로써 형성될 수 있다. 다른 실시예들에서, TSV(107)는 초기에 형성될 때 기판(101)을 통해 연장되며, 기판(101)의 씨닝이 필요하지 않다. TSV 도체(107)는 적합한 포토 레지스트를 기판(101)에 도포 및 현상하고, 그런 다음 기판(101)을 에칭하여 TSV 개구부(아래에 논의되는 바와 같이 나중에 충전됨)를 생성함으로써 형성될 수 있다.
TSV 도체(107)를 위한 개구부가 형성되면, TSV 도체(107)를 위한 개구부는, 예를 들어, 라이너(도 1에 별도로 도시되지 않음), 장벽 층(역시 도 1에 별도로 도시되지 않음) 및 전도성 물질로 충전될 수 있다. 일 실시예에서, 라이너는 화학 기상 성막, 산화, 물리 기상 성막, 원자 층 성막 등과 같은 공정에 의해 형성된 실리콘 질화물, 실리콘 산화물, 유전체 폴리머 또는 이들의 조합 등과 같은 유전체 물질일 수 있다.
장벽 층은 티타늄 질화물과 같은 전기적 전도성 물질을 포함할 수 있지만, 탄탈럼 질화물, 티타늄, 탄탈럼 등과 같은 다른 물질이 대안적으로 사용될 수 있다. 장벽 층은 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD)와 같은 CVD 공정을 사용하여 형성될 수 있다. 그러나, 스퍼터링 또는 금속 유기 화학 기상 성막(metal organic chemical vapor deposition; MOCVD), 원자 층 성막(atomic layer deposition; ALD)과 같은 다른 대안적인 공정들이 대안적으로 사용될 수 있다. 장벽 층은 TSV 도체(107)를 위한 개구부의 기저 형상의 윤곽을 따르도록 형성될 수 있다.
전도성 물질은 구리를 포함할 수 있지만, 알루미늄, 텅스텐, 합금, 도핑된 폴리 실리콘, 이들의 조합 등과 같은 다른 적합한 물질이 대안적으로 사용될 수 있다. 전도성 물질은 시드 층을 성막하고, 그런 다음 시드 층 상에 구리를 전기 도금하며, TSV 도체(107)를 위한 개구부를 충전 및 과충전함으로써 형성될 수 있다. TSV 도체(107)를 위한 개구부가 충전되면, TSV 도체(107)를 위한 개구부 외부의 초과 장벽 층 및 초과 전도성 물질이 화학적 기계적 연마(CMP)와 같은 연삭 공정을 통해 제거될 수 있지만, 임의의 적합한 제거 공정이 사용될 수 있다.
전면 유전체 층(103) 및 후면 유전체 층(105) 각각은 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 산화물과 같은 저-k 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 초저-k 유전체, 이들의 조합 등과 같은 적합한 유전체 물질을 포함한다. 일부 실시예들에서, 전면 유전체 층(103)(또는 후면 유전체 층(105))을 위한 유전체 물질은 저온 폴리이미드(PI), 폴리벤즈옥사졸(PBO), 이들의 조합 등과 같은 폴리머 물질을 포함한다. 화학 기상 성막(chemical vapor deposition; CVD), 물리 기상 성막(physical vapor deposition; PVD)과 같은 임의의 적합한 형성 방법이 전면 유전체 층(103) 또는 후면 유전체 층(105)을 형성하기 위해 사용될 수 있다. 전면 유전체 층(103) 및 후면 유전체 층(105)에 사용되는 물질은 독립적으로 선택되므로, 동일하거나 동일하지 않을 수 있음을 유념한다. 도시된 실시예에서, 전면 유전체 층(103)의 측벽(및 후면 유전체 층(105)의 측벽)이 기판(101)의 각각의 측벽과 정렬되도록 전면 유전체 층(103) 및 후면 유전체 층(105)은 기판(101)과 공동 경계를 갖는다.
도 1의 예에서, 제1 인터포저(100A)와 제2 인터포저(100B)는 전면 유전체 층(103)의 외부 표면과 후면 유전체 층(105)의 외부 표면 사이에서 측정된 동일한 높이(T)를 갖는다. 또한, 전도성 범프(109)는 또한 동일한 높이를 가질 수 있다.
다음으로, 도 2에서, 재분배 구조물(110)이 제1 인터포저(100A)의 후면 유전체 층(105) 및 제2 인터포저(100B)의 후면 유전체 층(105) 상에 형성된다. 재분배 구조물(110)은 제1 인터포저(100A)의 TSV(107) 및 제2 인터포저(100B)의 TSV(107)에 전기적으로 결합된다. 도 2에서, 재분배 구조물(110)은 제1 인터포저(100A)에서부터 제2 인터포저(100B)까지 연속적으로 연장되고, 재분배 구조물(110)의 측벽은 인터포저(100A/100B)의 각각의 측벽과 정렬된다. 전도성 커넥터(115)(예를 들어, C4(controlled collapse chip connection) 범프, 구리 기둥 등)가 재분배 구조물(110) 위에 형성되고, 이에 전기적으로 결합된다. 솔더 영역(116)이 선택적으로 전도성 커넥터(115) 상에 형성되거나 전도성 커넥터(115)의 일부로서 형성될 수 있다.
도 2의 재분배 구조물(110)은 유전체 층(111)에 형성된 전도성 라인(113)과 같은 전도성 피처를 포함한다. 일부 실시예들에서, 재분배 구조물(110)은 하나 이상의 유전체 층(111)에 형성된 하나 이상의 전도성 라인(113)의 층 및 비아(도 2에 도시되지 않음)를 포함한다. 일부 실시예들에서, 하나 이상의 유전체 층(111)은 폴리벤즈옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 폴리머로 형성된다. 다른 실시예들에서, 유전체 층(111)은 실리콘 질화물과 같은 질화물; 실리콘 산화물과 같은 산화물; 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로실리케이트 유리(borosilicate glass; BSG), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate glass; BPSG) 등으로 형성된다. 하나 이상의 유전체 층(111)은 스핀 코팅, 화학 기상 성막(CVD), 라미네이팅 또는 이들의 조합 등과 같은 임의의 허용 가능한 성막 공정에 의해 형성될 수 있다.
일부 실시예들에서, 재분배 구조물(110)의 전도성 피처는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 적합한 전도성 물질로 형성된다. 전도성 피처는, 예를 들어, 밑에 있는 전도성 피처(예를 들어, TSV(107))를 노출시키기 위해 유전체 층(111)에 개구부를 형성하고, 유전체 층(111) 위에 그리고 개구부 내에 시드 층을 형성하고, 시드 층 위에 설계된 패턴을 갖는 패턴화된 포토 레지스트를 형성하고, 설계된 패턴 내에 그리고 시드 층 위에 전도성 물질을 도금(예를 들어, 전기 도금 또는 무전해 도금)하며, 전도성 물질이 형성되지 않은 포토 레지스트 및 시드 층 부분을 제거함으로써, 형성될 수 있다. 도 2의 예에서, 재분배 구조물(110)의 전도성 라인(113A)이 제1 인터포저(100A)에서부터 제2 인터포저(100B)까지 연속적으로 연장된다.
도 2의 재분배 구조물(110)은 제1 인터포저(100A)에서부터 제2 인터포저(100B)까지 연속적으로 연장된다. 다른 실시예들에서, 제1 재분배 구조물 및 제2 재분배 구조물(제1 재분배 구조물로부터 이격됨(예를 들어, 분리됨))이 각각 제1 인터포저(100A)의 후면 및 제2 인터포저(100B)의 후면을 따라 형성된다. 제1 재분배 구조물은 제1 인터포저(100A)의 기판(101)과 공동 경계를 갖고, 제2 재분배 구조물은 제2 인터포저(100B)의 기판(101)과 공동 경계를 갖는다. 일부 실시예들에서, 재분배 구조물(110)은 형성되지 않으며, 전도성 커넥터(115)는 후면 유전체 층(105) 상에 형성되고, TSV(107)에 전기적으로 결합된다.
다음으로, 도 3에서, 도 2의 구조물(예를 들어, 재분배 구조물(110)을 갖는 인터포저(100))가 지지부(50)로부터 해제되고, 뒤집히며, 지지부(52)에 부착된다. 지지부(52)는 지지부(50)와 동일하거나 유사할 수 있다. 전도성 범프(109)가 몰딩 물질(117)의 상부 표면에 노출되도록 몰딩 물질(117)을 리세스하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다.
다음으로, 도 4에서, 폴리머 층(예를 들어, 폴리이미드 층)과 같은 유전체 층(119)이 몰딩 물질(117) 위에 형성된다. 유전체 층(119)은 전면 유전체 층(103)과 동일하거나 유사한 형성 공정을 사용하여 형성될 수 있으므로, 세부 사항은 반복되지 않는다. 다음으로, 포토 리소그래피 및 패턴화와 같은 적합한 방법을 사용하여 유전체 층(119)에 개구부가 형성되고, 개구부 내에 마이크로 범프 또는 구리 범프와 같은 전도성 범프(121)가 형성되고 각각의 전도성 범프(109)에 전기적으로 결합된다. 전도성 범프(121), 또는 전도성 범프(121)와 각각의 하부 전도성 범프(109)의 조합은 각각의 인터포저(100)(예를 들어, 100A 또는 100B)의 전도성 범프로 지칭될 수 있다. 솔더 영역(123)이 전도성 범프(121) 위에 선택적으로 형성될 수 있다.
다음으로, 도 5a에서, 다이(131)(예를 들어, 131A 또는 131B) 및 다이(133)가 전도성 범프(121)에 본딩된다. 각각의 다이(131/133)(반도체 다이, 집적 회로(IC) 다이로도 지칭됨)는 기판, 기판 내에/상에 형성된 전기 컴포넌트들(예를 들어, 트랜지스터, 저항기, 커패시터 또는 인덕터) 및 전기 컴포넌트들을 연결하여 기능 회로들을 형성하는 상호 접속 구조물을 포함한다. 또한, 각각의 다이(131/133)는 다이 커넥터(132)를 가지며, 이 다이 커넥터(132)는 다이의 기능 회로에 전기적으로 결합되고, 다이와 외부 컴포넌트(예를 들어, 다른 다이 또는 인쇄 회로 보드) 사이에 전기적 연결을 제공한다.
일부 실시예들에서, 다이(131) 및 다이(133)는 동일한 유형의 다이이다. 다른 실시예들에서, 다이(131) 및 다이(133)는 상이한 유형의 다이이다. 예를 들어, 다이(131)는 로직 다이일 수 있고, 다이(133)는 고 대역폭 메모리(high-bandwidth memory; HBM) 다이와 같은 메모리 다이일 수 있다.
도 5a에 도시된 바와 같이, 다이(131A)는 제1 인터포저(100A) 및 제2 인터포저(100B) 모두와 오버랩된다. 다시 말해서, 다이(131A)의 제1 부분은 제1 인터포저(100A)의 측 방향 범위 내에 배치되고, 다이(131A)의 제2 부분은 제2 인터포저(100B)의 측 방향 범위 내에 배치된다. 결과적으로, 다이(131A)의 다이 커넥터(132) 중 일부는 제1 인터포저(100A)의 전도성 범프(121)에 본딩되고, 다이(131A)의 다이 커넥터(132)는 일부는 제2 인터포저(100B)의 전도성 범프(121)에 본딩된다. 도 5a는 또한 제2 인터포저(100B)의 측 방향 범위 내에 배치된 다이(131B)를 도시하고, 다이(131B)의 모든 다이 커넥터(132)는 제2 인터포저(100B)의 전도성 범프(121)에 본딩된다. 또한, 다이(133)는 각각의 전도성 범프(121)에 본딩되고, 각각의 인터포저(100)(예를 들어, 100A 또는 100B)의 측 방향 범위 내에 배치된다.
일부 실시예들에서, 다이(131/133)는 리플로우 공정에 의해 인터포저(100)에 본딩되어, 다이 커넥터(132)의 상부에 있는 솔더 영역(134)이 인터포저(100)의 각각의 솔더 영역(123)과 용융 및 병합하여 다이 커넥터(132)와 전도성 범프(121) 사이에 솔더 조인트를 형성한다. 다른 실시예들에서, 다이(131/133)는 직접 본딩 공정에 의해 인터포저(100)에 본딩된다. 예를 들어, 예시적인 직접 본딩 공정에서, 다이 커넥터(132) 또는 전도성 범프(121) 상에 솔더 영역이 형성되지 않고, 전도성 범프(121)(예를 들어, 구리 기둥)는, 예를 들어, 직접 본딩 공정에서 열 및/또는 압력에 의한 구리 확산을 통해 다이 커넥터(132)(예를 들어, 구리 기둥)와 직접 본딩한다.
다이(131/133)가 본딩된 후, 언더필 물질(125)이 유전체 층(119)과 다이(131/133) 사이에 형성된다. 언더필 물질(125)은 또한 인접한 다이(131/133) 사이의 갭을 충전하거나 부분적으로 충전할 수 있다. 언더필 물질(125)의 예시적인 물질은 폴리머 및 다른 적합한 비전도성 물질을 포함하지만 이에 제한되지는 않는다. 언더필 물질(125)은, 예를 들어, 니들 또는 젯팅 디스펜서를 사용하여 유전체 층(119)과 다이(131/133) 사이의 갭에 분배될 수 있다. 언더필 물질(125)을 경화시키기 위해 경화 공정이 수행될 수 있다. 언더필 물질(125)은 도 5a에 도시된 바와 같이 다이(131/133)의 에지(예를 들어, 측벽) 주위에 필릿을 형성한다. 도시된 실시예에서, 언더필 물질(125)이 다이(131/133)의 하부 표면으로부터 인터포저(100A/100B)를 향해 연장됨에 따라, 중력으로 인해, 언더필 물질(125)의 폭(도 5a에서 수평 방향을 따라 측정됨)이 증가함을 유념한다.
언더필 물질(125)이 형성된 후, 다이(131/133) 주위에 몰딩 물질(129)이 형성되어, 다이(131/133)는 몰딩 물질(129) 내에 매립된다. 몰딩 물질(129)의 물질 및 형성 방법은 몰딩 물질(117)의 물질 및 형성 방법과 동일하거나 유사할 수 있으므로, 세부 사항은 반복되지 않는다. 도 5a의 예에서, 몰딩 물질(129)의 측벽은 인터포저(100)의 각각의 측벽과 정렬되고, 몰딩 물질(117)의 각각의 측벽과 정렬된다. 도 5a에 도시된 구조물(지지부(52)를 포함하지 않음)은 칩 온 웨이퍼(CoW) 구조물로 지칭되며, 형성된 디바이스는 CoW 디바이스(150)로 지칭된다.
도 5b는 CoW 다바이스(150)의 평면도를 도시한다. 도 5a는 도 5b의 단면(A-A)을 따른 단면도에 대응한다. 도 5b에서, 몰딩 물질(129)의 경계(예를 들어, 측벽)가 도시되어 있다. 몰딩 물질(129)의 경계는 제1 인터포저(100A)의 각각의 측벽 및 제2 인터포저(100B)의 각각의 측벽과 오버랩된다(도 4 참조). 도 5b의 점선(145)은 인터포저(100A 및 100B) 사이의 갭(G)의 위치를 도시한다. 따라서, 몰딩 물질(129)의 경계 내의 영역(예를 들어, 점선(145)의 좌측)은 제1 인터포저(100A)의 위치를 나타내고, 점선(145)의 우측의 영역은 제2 인터포저(100B)의 위치를 나타낸다.
도 5b의 예에서, 복수의 다이(예를 들어, 131A, 131B, 131C)가 인터포저(100)(예를 들어, 100A 및 100B)에 의해 정의된 조인트 경계 내에 배치된다. 다이(131A)의 제1 부분은 제1 인터포저(100A)의 경계 내에 (예를 들어, 점선(145)의 좌측에) 배치되고, 다이(131A)의 제2 부분은 제2 인터포저(100B)의 경계 내에 (예를 들어, 점선(145)의 우측에) 배치된다. 다이(131B)는 제2 인터포저(100B)의 경계 내에 완전히 배치된다. 도 5b는 단면(A-A)에 없었기 때문에 도 5a에 도시되지 않은 다이(131C)를 추가로 도시한다.
도 6은 일 실시예에서, 칩 온 웨이퍼 온 기판(CoWoS) 디바이스(200)의 단면도를 도시한다. CoWoS 디바이스(200)는 도 5a의 CoW 디바이스(150)를 기판(135)에 부착(예를 들어, 본딩)함으로써 형성된다. 일부 실시예들에서, 기판(135)은 다층 회로 보드이다. 예를 들어, 기판(135)은 BT(bismaleimide triazine) 수지, FR-4(방염제인 에폭시 수지 결합제와 함께 직조 섬유 유리 직물로 구성된 복합 물질), 세라믹, 유리, 플라스틱, 테이프, 필름 또는 기타 지지 물질로 형성된 하나 이상의 유전체 층(146)을 포함할 수 있다. 기판(135)은 기판(135) 내에/상에 형성된 전기적 전도성 피처(예를 들어, 전도성 라인(141) 및 비아(143))를 포함할 수 있다. 도 6에 도시된 바와 같이, 기판(135)은 기판(135)의 상부 표면 및 기판(135)의 하부 표면 상에 형성된 전도성 패드(137)를 가지며, 전도성 패드(137)는 기판(135)의 전도성 피처에 전기적으로 결합된다. 기판(135)은 또한 다른 전기 컴포넌트와의 전기적 연결을 위해 그 하부 표면에 외부 커넥터(139)(예를 들어, 솔더 볼, 구리 기둥, 상부에 솔더가 있는 구리 기둥)를 가질 수 있다.
CoW 디바이스(150)는 기판(135)에 본딩된다. 예를 들어, CoW 디바이스(150)를 기판(135)에 전기적으로 그리고 기계적으로 결합하기 위해 리플로우 공정이 수행될 수 있다. 일부 실시예들에서, 솔더 영역(116)이 CoW 디바이스(150)를 기판(135)과 본딩한다.
다음으로, 언더필 물질(142)이 CoW 디바이스(150)와 기판(135) 사이에 형성된다. 언더필 물질(142)은 언더필 물질(125)과 동일하거나 유사할 수 있고, 동일하거나 유사한 형성 방법에 의해 형성될 수 있으므로, 세부 사항은 반복되지 않는다. 언더필 물질(142)은 CoW 디바이스(150)의 에지(예를 들어, 측벽) 주위에 필릿을 형성할 수 있다. 도 7에서, 언더필 물질(142)이 기판(135)을 향해 연장됨에 따라, 중력으로 인해, 언더필 물질(142)의 폭(도 7의 수평 방향을 따라 측정됨)이 증가함을 유념한다. 다시 말해서, 언더필 물질(142)의 폭 및 언더필 물질(125)의 폭은 동일한 방향을 따라 (예컨대, CoW 디바이스(150)로부터 기판(135)을 향해) 증가한다.
점점 더 많은 다이(예를 들어, 131, 133)가 CoWoS 구조물에 통합되어 향상된 기능성 및/또는 더 많은 저장 용량(예를 들어, 메모리 용량)을 갖는 반도체 디바이스를 제공함에 따라, 인터포저의 크기 및 기판의 크기는 다이를 수용하기 위해 증가될 필요가 있을 수 있다. 현재 개시된 인터포저 설계(예를 들어, CoW 디바이스에서 2 개의 개별 인터포저(100A/100B))가 없으면, 모든 다이(131/133)가 단일 인터포저에 본딩되고, 단일 인터포저의 크기가 너무 커질 수 있다. 결과적으로, 단일 인터포저를 평평하게 유지하는 것(예를 들어, 평면 상부 표면 및/또는 평면 하부 표면을 가짐)이 어려울 수 있다. 큰 크기로 인해 단일 인터포저의 휨이 발생할 수 있으며, 이는 CoW 디바이스를 기판(135)에 본딩하기 어렵게 만들 수 있다. 인터포저의 휨은 또한 솔더 영역(116)에 응력을 유발하고, 이 응력은 솔더 영역(116)에 고장을 유발할 수 있고, 인터포저 및/또는 기판(135)의 크랙 또는 박리를 유발할 수 있다.
대조적으로, 현재 개시된 CoWoS 구조물에서, 일부 다이는 제1 인터포저(100A)에 본딩되고, 일부 다이는 제2 인터포저(100B)에 본딩된다. 결과적으로, 인터포저(100A/100B) 각각은 여전히 작은 크기를 가지므로 휨을 피하거나 감소시킬 수 있다. 추가적인 이점은 기판(135)과의 용이한 본딩, CoWoS 구조물에서의 응력 감소, 및 인터포저 및/또는 기판에 대한 크랙 또는 박리의 위험 감소를 포함한다. 또한, 인터포저(100A 및 100B)는 본 명세서에 개시된 CoW 구조물을 수용하도록 설계될 수 있지만, 다이(131/133)의 설계는 개시된 CoW 구조물을 위해 변경될 필요가 없다. 다시 말해서, 위에 설명된 장점은 다이(131/133)에 대한 어떠한 설계 페널티 없이 달성될 수 있다.
도 7은 다른 실시예에서, CoWoS 디바이스(200A)의 단면도를 도시한다. CoWoS 디바이스(200A)는 도 6의 CoWoS 디바이스(200)와 유사하지만, 인터포저(100)(예를 들어, 100A, 100B)의 폭이 감소되어 몰딩 물질(117)이 인터포저(100)를 둘러싼다. 다시 말해서, 인터포저(100)의 외부 측벽(101OS)은 몰딩 물질(117)에 의해 커버된다.
도 8 및 도 9는 일 실시예에서, 다양한 제조 단계에서의 CoW 디바이스(300)의 단면도를 도시한다. 도 8에서, 다이(131)(예를 들어, 131A, 131B) 및 다이(133)는, 예를 들어, 접착제 층(163)에 의해 캐리어(161)에 부착된다. 캐리어(161)는 실리콘, 폴리머, 폴리머 복합체, 금속박, 세라믹, 유리, 유리 에폭시, 베릴륨 산화물, 테이프 또는 구조적 지지를 위한 다른 적합한 물질과 같은 물질로 제조될 수 있다. 일부 실시예들에서, 접착제 층(163)은 캐리어(161) 위에 성막되거나 라미네이팅된다. 접착체 층(163)은 감광성일 수 있으며, 예를 들어, 후속하는 캐리어 디본딩 공정에서 캐리어(161) 상에 자외선(UV) 광을 비춤으로써 캐리어(161)로부터 용이하게 분리될 수 있다. 예를 들어, 접착체 층(163)은 광 열 변환(light-to-heat-conversion; LTHC) 코팅일 수 있다.
다음으로, 몰딩 물질(129)은 캐리어(161) 위에서 다이(131/133) 주위에 형성된다. 몰딩 물질(129)이 형성된 후, 다이 커넥터(132)의 상부 표면을 노출시키기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 일부 실시예들에서, 마이크로 범프와 같은 전도성 범프(121)가 다이 커넥터(132) 위에 형성된다. 도시되지는 않았지만, 전도성 범프(121)가 형성되기 전에, 몰딩 물질(129) 위에 폴리머 층과 같은 유전체 층이 형성될 수 있으며, 이 경우, 전도성 범프(121)는 유전체 층을 통해 연장되어 다이 커넥터(132)에 전기적으로 결합된다.
다음으로, 제1 인터포저(100A) 및 제2 인터포저(100B)는 다이(131/133)에 본딩된다. 도 8의 예에서, 다이(131B)의 다이 커넥터(132) 중 일부는 제1 인터포저(100A)에 본딩되고, 다이(131B)의 다른 다이 커넥터(132)는 제2 인터포저(100B)에 본딩된다. 대조적으로, 다이(131A)(또는 다이(133))의 모든 다이 커넥터는 동일한 인터포저에 본딩된다. 도 1의 인터포저(100)(예를 들어, 100A, 100B)와 비교하여, 도 8의 인터포저(100)는 후면 유전체 층(105)을 갖지 않는다. 이것은 물론 비제한적인 예일 뿐이다. 도 1의 인터포저(100)와 같은 다른 개재물이 또한 도 8의 구조물을 형성하기 위해 사용될 수 있다.
다음으로, 인터포저(100)(예를 들어, 100A 및 100B)와 몰딩 물질(129)의 상부 표면 사이에 언더필 물질(125)이 형성된다. 언더필 물질(125)은 인터포저(100) 사이의 갭을 충전하거나 부분적으로 충전할 수 있다. 도시된 실시예에서, 언더필 물질(125)이 인터포저(100)의 하부 표면으로부터 몰딩 물질(129)을 향해 연장됨에 따라, 중력으로 인해, 도 8의 수평 방향을 따라 측정된 언더필 물질(125)의 폭이 증가함을 유념한다.
다음으로, 도 9에서, 몰딩 물질(129) 위에서 인터포저(100) 주위 및 언더필 물질(125) 주위에 몰딩 물질(117)이 형성된다. 몰딩 물질(117)과 인터포저(100)의 후면 사이에 평면 상부 표면을 달성하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다.
다음으로, 유전체 층(111) 및 전도성 피처(113)를 포함하는 재분배 구조물(110)이 몰딩 물질(117) 위에 형성되고, 인터포저(100)에 전기적으로 결합된다. 다음으로, 전도성 커넥터(115) 및 선택적으로 솔더 영역(116)이 재분배 구조물(110) 위에 형성되고, 이에 전기적으로 결합된다. 다음으로, 캐리어(161) 및 접착제 층(163)을 제거하기 위해 캐리어 디본딩 공정이 수행되고, 캐리어 디본딩 후, 도 9의 구조물은 CoW 디바이스(300)를 도시한다.
도 10은 일 실시예에서, CoWoS 디바이스(400)의 단면도를 도시한다. CoWoS 디바이스(400)는, 예를 들어, 리플로우 공정을 통해 도 9의 CoW 디바이스(300)의 전도성 커넥터(115)를 기판(135)의 전도성 패드(137)에 본딩함으로써 형성된다. 기판(135)은 위에서 설명되었으므로, 세부 사항은 여기에서 반복되지 않는다.
CoW 디바이스(300)가 기판(135)에 본딩된 후, 언더필 물질(142)은 기판(135) 상에 그리고 CoW 디바이스(300)의 에지 주위에 형성된다. 도 10의 예에서, 언더필 물질(142)이 기판(135)을 향해 연장됨에 따라, 중력으로 인해, 도 10의 수평 방향을 따라 측정된 언더필 물질(142)의 폭이 증가한다. 그러나, 언더필 물질(125)의 폭이 기판(135)을 향해 연장됨에 따라 감소함을 유념한다. 다시 말해서, 언더필 물질(142)의 폭은 제1 방향을 따라 (예를 들어, 기판(135)을 향해 아래쪽으로) 증가하고, 언더필 물질(125)의 폭은 반대의 제2 방향을 따라 (예를 들어, 기판(135)으로부터 멀어지는 위쪽으로) 증가한다.
도 11 내지 도 17은 일부 실시예들에서, 인터포저의 전면 부분(예를 들어, 전면에서의 일부)의 다양한 실시예의 단면도를 도시한다. 특히, 도 11 내지 도 17은 인터포저의 전면에서 전도성 범프에 대한 상이한 실시예의 구조물을 도시한다. 도 11 내지 도 17에 도시된 다양한 실시예의 전도성 범프 구조물은 당업자가 용이하게 이해할 수 있는 바와 같이 CoW 디바이스(150 또는 300)의 전도성 범프 구조물로서 사용될 수 있다.
도 11을 참조하면, 도 11의 전도성 범프 구조물은 도 4의 것과 유사하지만, 유전체 층(119)(예를 들어, 폴리이미드 층)에 형성된 전도성 라인(124)(예를 들어, 재분배 라인으로서 기능 하는 구리 라인)을 가지며 전도성 범프(109)에 전기적으로 결합된다. 다시 말해서, 유전체 층(119) 및 전도성 라인(124)은 인터포저의 전면에서 재분배 구조물을 형성한다. 또한, 마이크로 범프(121)가 전도성 라인(124) 위에 형성되고 이에 전기적으로 결합된다. 솔더 영역(123)이 마이크로 범프(121) 위에 선택적으로 형성될 수 있다.
도 12 내지 도 14는 전면 유전체 층(103)의 상부 표면에 형성되고 TSV(107)에 전기적으로 결합된 (전도성 범프(109) 대신) 알루미늄 패드(151)를 갖는 3 개의 실시예의 전도성 범프 구조물을 도시한다. 도 12에서, 패시베이션 층(153)(예를 들어, 폴리머 층)이 전면 유전체 층(103) 상에 형성되고, 마이크로 범프(121)가 패시베이션 층(153) 위에 형성되며 패시베이션 층(153)을 통해 연장되어 알루미늄 패드(151)에 전기적으로 결합된다.
도 13에서, 패시베이션 층(153)(예를 들어, 폴리머 층)이 전면 유전체 층(103) 상에 형성되고, 금 범프(155)가 패시베이션 층(153) 위에 형성되며 패시베이션 층(153)을 통해 연장되어 알루미늄 패드(151)에 전기적으로 결합된다.
도 14에서, 패시베이션 층(153)(예를 들어, 폴리머 층)이 전면 유전체 층(103) 상에 형성되고, 구리 기둥(157)이 패시베이션 층(153) 위에 형성되며 패시베이션 층(153)을 통해 연장되어 알루미늄 패드(151)에 전기적으로 결합된다. 그런 다음, 구리 기둥(157)의 노출된 표면 위에 무전해 니켈 무전해 팔라듐 무전해 금도금(electroless nickel electroless palladium immersion gold; ENEPIG) 층(159)이 형성된다.
도 15 내지 도 17은 도 6 및 도 7과 유사하게 몰딩 물질(117) 내에 형성되고 TSV(107)에 전기적으로 결합된 구리 기둥(109)을 갖는 3 개의 실시예의 전도성 범프 구조물을 도시한다. 도 15에서, 마이크로 범프(121)가 몰딩 물질(117) 위에 그리고 구리 기둥(109) 상에 형성된다. 도 6의 유전체 층(119)은 여기에서 형성되지 않으므로, 마이크로 범프(121)의 측벽이 완전히 노출됨을 유념한다. 솔더 영역(123)이 마이크로 범프(121) 상에 형성될 수 있다. 도 16에서, 금 범프(155)가 몰딩 물질(117) 위에 그리고 구리 기둥(109) 상에 형성된다. 도 17에서, 구리 기둥(157)이 몰딩 물질(117) 위에 그리고 구리 기둥(109) 상에 형성된다. 그런 다음, ENEPIG 층(159)이 구리 기둥(157)의 측벽 및 상부 표면 위에 형성된다.
도 18 및 도 19는 일부 실시예들에서, 인터포저의 후면 부분(예를 들어, 후면에서의 일부)의 다양한 실시예의 단면도를 도시한다. 특히, 도 18 및 도 19는 인터포저의 후면에서 전도성 범프에 대한 상이한 실시예의 구조물을 도시한다. 도 18 및 도 19에 도시된 다양한 실시예의 전도성 범프 구조물은 당업자가 용이하게 이해할 수 있는 바와 같이 CoW 디바이스(150 또는 300)의 후면 전도성 범프 구조물로서 사용될 수 있다. 도 18 및 도 19에서, 재분배 구조물(110)은 인터포저(100)의 후면 상에 형성되지 않는다.
도 18에서, PBO 층과 같은 패시베이션 층(118)이 인터포저(100)(예를 들어, 100A 또는 100B)의 후면 유전체 층(105)(예를 들어, 실리콘 질화물 층) 상에 형성된다. 다음으로, 패시베이션 층(118) 상에 C4 범프(115)가 형성되고 패시베이션 층(118)을 통해 연장되어 TSV(107)에 전기적으로 결합된다. 솔더 영역(116)이 C4 범프(115) 상에 형성될 수 있다.
도 19에서, 인터포저(100)의 후면 유전체 층(105)은 폴리머 층(예를 들어, 폴리이미드 층)이다. C4 범프는 후면 유전체 층(105) 상에 직접 형성되고, 후면 유전체 층(105)을 통해 연장되어 TSV(107)에 전기적으로 결합된다. 솔더 영역(116)이 C4 범프(115) 상에 형성될 수 있다.
개시된 실시예들에 대한 변형 및 수정이 가능하며, 이는 본 개시의 범위 내에 포함되도록 완전히 의도된다. 예를 들어, 2 개의 개별 인터포저가 CoW 디바이스를 형성하기 위한 예로서 사용되지만, 본 명세서에 개시된 원리는 2 개 이상의 개별 인터포저가 CoW 디바이스 및 CoWoS 디바이스를 형성하기 위해 사용되는 실시예들에 적용될 수 있다. 또한, 본 명세서에 개시된 다양한 전면 범프 구조물 및 후면 범프 구조물은 CoW 디바이스 및 CoWoS 디바이스를 형성하기 위해 임의의 적합한 방식으로 결합될 수 있다.
도 20은 일부 실시예들에 따라, 반도체 구조물을 제조하는 방법(1000)의 흐름도를 도시한다. 도 20에 도시된 실시예의 방법은 단지 많은 가능한 실시예의 방법들 중 하나의 예인 것을 이해해야 한다. 당업자는 많은 변형, 대안 및 수정을 인식할 것이다. 예를 들어, 도 20에 도시된 바와 같은 다양한 단계들이 추가, 제거, 교체, 재배열 및 반복될 수 있다.
도 20을 참조하면, 단계(1010)에서, 제1 인터포저가 제2 인터포저에 측 방향으로 인접하여 배치된다. 단계(1020)에서, 제1 인터포저 및 제2 인터포저는 제1 몰딩 물질 내에 매립된다. 단계(1030)에서, 제1 다이가 제1 인터포저 및 제2 인터포저에 본딩되고, 제1 다이의 제1 다이 커넥터가 제1 인터포저의 제1 측에서 제1 전도성 범프와 본딩되며, 제1 다이의 제2 다이 커넥터가 제2 인터포저의 제1 측에서 제2 전도성 범프와 본딩된다.
본 개시의 장점은 각각의 인터포저의 크기가 감소함에 따라 인터포저(100A 및 100B)에서의 휨 감소를 포함한다. 추가 장점은 인터포저와 기판 사이의 본딩 조인트에서의 응력 감소, 균열 또는 박리의 위험 감소를 포함한다. 디바이스 신뢰성이 향상되고, 반도체 처리 수율이 향상된다. 이러한 장점은 인터포저에 부착된 다이를 재설계하지 않고 달성될 수 있다.
일 실시예에 따르면, 반도체 구조물은: 제1 인터포저; 제1 인터포저에 측 방향으로 인접한 제2 인터포저 - 제2 인터포저는 제1 인터포저로부터 이격됨 - ; 및 제1 인터포저의 제1 측에 부착되고 제2 인터포저의 제1 측에 부착된 제1 다이 - 제1 인터포저의 제1 측 및 제2 인터포저의 제1 측은 제1 다이와 대면함 - 를 포함한다. 일 실시예에서, 제1 다이의 제1 부분이 제1 인터포저의 측 방향 범위 내에 배치되고, 제1 다이의 제2 부분이 제2 인터포저의 측 방향 범위 내에 배치된다. 일 실시예에서, 반도체 구조물은 제2 인터포저의 제1 측에 부착된 제2 다이를 더 포함하고, 제2 다이는 제2 인터포저의 측 방향 범위 내에 배치된다. 일 실시예에서, 반도체 구조물은 제1 인터포저의 제1 측에 대향하는 제1 인터포저의 제2 측에 재분배 구조물을 더 포함하고, 재분배 구조물은 제1 인터포저에서부터 제2 인터포저까지 연속적으로 연장된다. 일 실시예에서, 제1 다이의 제1 부분은 제1 다이 커넥터를 갖고, 제1 다이의 제2 부분은 제2 다이 커넥터를 가지며, 여기서 제1 다이 커넥터는 제1 인터포저의 제1 측에서 제1 전도성 범프에 본딩되며, 제2 다이 커넥터는 제2 인터포저의 제1 측에서 제2 전도성 범프에 본딩된다. 일 실시예에서, 반도체 구조물은: 제1 몰딩 물질 - 제1 인터포저 및 제2 인터포저는 제1 몰딩 물질 내에 매립되며, 제1 몰딩 물질은 제1 인터포저의 제1 측을 따라 그리고 제2 인터포저의 제1 측을 따라 연장되며, 제1 몰딩 물질은 제1 인터포저와 제2 인터포저 사이의 갭을 충전함 - ; 제1 몰딩 물질과 제1 다이 사이의 언더필 물질; 및 제1 다이 주위 및 언더필 물질 주위의 제2 몰딩 물질을 더 포함한다. 일 실시예에서, 제1 몰딩 물질은 제2 인터포저로부터 멀리 있는 제1 인터포저의 제1 측벽을 커버하고, 제1 몰딩 물질은 제1 인터포저로부터 멀리 있는 제2 인터포저의 제2 측벽을 커버한다. 일 실시예에서, 제1 몰딩 물질은 제2 인터포저와 대면하는 제1 인터포저의 제1 측벽을 커버하고, 제2 인터포저로부터 멀리 있는 제1 인터포저의 제2 측벽을 노출시키며, 제1 몰딩 물질은 제1 인터포저와 대면하는 제2 인터포저의 제3 측벽을 커버하고, 제1 인터포저로부터 멀리 있는 제2 인터포저의 제4 측벽을 노출시킨다. 일 실시예에서, 반도체 구조물은: 제1 인터포저 주위 및 제2 인터포저 주위의 제1 몰딩 물질; 제1 인터포저와 제1 다이 사이 및 제2 인터포저와 제1 다이 사이의 언더필 물질 - 제1 몰딩 물질은 언더필 물질을 둘러싸고, 제1 몰딩 물질 및 언더필 물질은 동일 평면의 표면을 가짐 - ; 및 제1 다이 주위의 제2 몰딩 물질 - 제2 몰딩 물질은 동일 평면의 표면과 접촉함 - 을 더 포함한다. 일 실시예에서, 언더필 물질이 동일 평면의 표면으로부터 제1 인터포저를 향해 연장됨에 따라, 언더필 물질의 폭이 감소한다. 일 실시예에서, 반도체 구조물은 제1 인터포저의 제2 측 및 제2 인터포저의 제2 측에 부착된 기판을 더 포함한다.
일 실시예에 따르면, 반도체 구조물은: 재분배 구조물; 재분배 구조물 상의 제1 인터포저; 재분배 구조물 상에 있고 제1 인터포저에 측 방향으로 인접한 제2 인터포저 - 제2 인터포저는 제1 인터포저로부터 이격됨 - ; 및 제1 인터포저 위 및 제2 인터포저 위의 제1 다이 - 제1 다이의 제1 다이 커넥터가 제1 인터포저의 제1 전도성 범프에 본딩되고, 제1 다이의 제2 다이 커넥터가 제2 인터포저의 제2 전도성 범프에 본딩됨 - 를 포함한다. 일 실시예에서, 재분배 구조물은 제1 인터포저로부터 제2 인터포저까지 연속적으로 연장된다. 일 실시예에서, 재분배 구조물은 제1 인터포저의 측 방향 범위를 넘어 그리고 제2 인터포저의 측 방향 범위를 넘어 연장된다. 일 실시예에서, 재분배 구조물의 제1 측벽이 제1 인터포저의 제1 측벽과 정렬되고, 재분배 구조물의 제2 측벽이 제2 인터포저의 제2 측벽과 정렬된다. 일 실시예에서, 반도체 구조물은: 제1 인터포저와 제1 다이 사이 및 제2 인터포저와 제1 다이 사이의 언더필 물질; 재분배 구조물 상의 제1 몰딩 물질 - 제1 몰딩 물질은 제1 인터포저, 제2 인터포저 및 언더필 물질을 둘러쌈 - ; 및 제1 몰딩 물질 및 언더필 물질 상의 제2 몰딩 물질 - 제2 몰딩 물질은 제1 다이를 둘러싸고, 언더필 물질은 제1 인터포저와의 제1 계면에서 측정된 제1 폭을 가지며, 제2 몰딩 물질과의 제2 계면에서 측정된 제2 폭을 가지며, 제1 폭은 제2 폭보다 작음 - 을 더 포함한다.
일 실시예에 따르면, 반도체 구조물을 형성하는 방법은: 제1 인터포저를 제2 인터포저에 측 방향으로 인접하여 배치하는 단계; 제1 인터포저 및 제2 인터포저를 제1 몰딩 물질 내에 매립하는 단계; 및 제1 다이를 제1 인터포저 및 제2 인터포저에 본딩하는 단계 - 제1 다이의 제1 다이 커넥터가 제1 인터포저의 제1 측에서 제1 전도성 범프와 본딩되고, 제1 다이의 제2 다이 커넥터가 제2 인터포저의 제1 측에서 제2 전도성 범프와 본딩됨 - 를 포함한다. 일 실시예에서, 방법은: 제1 인터포저 및 제2 인터포저를 매립하는 단계 전에, 제1 인터포저의 제2 측을 따라 그리고 제2 인터포저의 제2 측을 따라 재분배 구조물을 형성하는 단계를 더 포함한다. 일 실시예에서, 방법은: 제2 다이를 제2 인터포저에 본딩하는 단계를 더 포함하고, 제2 다이가 본딩된 후, 제2 다이는 제2 인터포저의 측 방향 범위 내에 배치된다. 일 실시예에서, 방법은 제1 다이를 본딩한 후, 제1 인터포저의 제2 측 및 제2 인터포저의 제2 측에 기판을 본딩하는 단계를 더 포함한다.
본 발명은 예시적인 실시예들을 참조하여 설명되었지만, 이 설명은 제한적인 의미로 해석되도록 의도되지 않는다. 본 발명의 다른 실시예들뿐만 아니라 예시적인 실시예들의 다양한 수정 및 조합이 본 설명을 참조하면 당업자에게 명백할 것이다. 따라서, 첨부된 청구 범위는 이러한 수정 또는 실시예들을 포함하도록 의도된다.
[실시예 1]
반도체 구조물에 있어서,
제1 인터포저;
상기 제1 인터포저에 측 방향으로 인접한 제2 인터포저 - 상기 제2 인터포저는 상기 제1 인터포저로부터 이격됨 - ; 및
상기 제1 인터포저의 제1 측에 부착되고 상기 제2 인터포저의 제1 측에 부착된 제1 다이 - 상기 제1 인터포저의 상기 제1 측 및 상기 제2 인터포저의 상기 제1 측은 상기 제1 다이와 대면함 -
를 포함하는, 반도체 구조물.
[실시예 2]
실시예 1에 있어서,
상기 제1 다이의 제1 부분은 상기 제1 인터포저의 측 방향 범위 내에 배치되고, 상기 제1 다이의 제2 부분은 상기 제2 인터포저의 측 방향 범위 내에 배치되는 것인, 반도체 구조물.
[실시예 3]
실시예 2에 있어서,
상기 제2 인터포저의 상기 제1 측에 부착된 제2 다이
를 더 포함하고,
상기 제2 다이는 상기 제2 인터포저의 상기 측 방향 범위 내에 배치되는 것인, 반도체 구조물.
[실시예 4]
실시예 1에 있어서,
상기 제1 인터포저의 상기 제1 측에 대향하는(opposing) 상기 제1 인터포저의 제2 측에 재분배 구조물
을 더 포함하고,
상기 재분배 구조물은 상기 제1 인터포저로부터 상기 제2 인터포저까지 연속적으로 연장되는 것인, 반도체 구조물.
[실시예 5]
실시예 1에 있어서,
상기 제1 다이의 제1 부분은 제1 다이 커넥터를 갖고, 상기 제1 다이의 제2 부분은 제2 다이 커넥터를 가지며, 상기 제1 다이 커넥터는 상기 제1 인터포저의 상기 제1 측에서 제1 전도성 범프에 본딩되며, 상기 제2 다이 커넥터는 상기 제2 인터포저의 상기 제1 측에서 제2 전도성 범프에 본딩되는 것인, 반도체 구조물.
[실시예 6]
실시예 1에 있어서,
제1 몰딩 물질 - 상기 제1 인터포저 및 상기 제2 인터포저는 상기 제1 몰딩 물질 내에 매립되며, 상기 제1 몰딩 물질은 상기 제1 인터포저의 상기 제1 측을 따라 그리고 상기 제2 인터포저의 상기 제1 측을 따라 연장되며, 상기 제1 몰딩 물질은 상기 제1 인터포저와 상기 제2 인터포저 사이의 갭을 충전함 - ;
상기 제1 몰딩 물질과 상기 제1 다이 사이의 언더필 물질; 및
상기 제1 다이 주위 및 상기 언더필 물질 주위의 제2 몰딩 물질
을 더 포함하는, 반도체 구조물.
[실시예 7]
실시예 6에 있어서,
상기 제1 몰딩 물질은 상기 제2 인터포저로부터 멀리 있는 상기 제1 인터포저의 제1 측벽을 커버하고, 상기 제1 몰딩 물질은 상기 제1 인터포저로부터 멀리 있는 상기 제2 인터포저의 제2 측벽을 커버하는 것인, 반도체 구조물.
[실시예 8]
실시예 6에 있어서,
상기 제1 몰딩 물질은 상기 제2 인터포저와 대면하는 상기 제1 인터포저의 제1 측벽을 커버하고, 상기 제2 인터포저로부터 멀리 있는 상기 제1 인터포저의 제2 측벽을 노출시키며, 상기 제1 몰딩 물질은 상기 제1 인터포저와 대면하는 상기 제2 인터포저의 제3 측벽을 커버하고, 상기 제1 인터포저로부터 멀리 있는 상기 제2 인터포저의 제4 측벽을 노출시키는 것인, 반도체 구조물.
[실시예 9]
실시예 1에 있어서,
상기 제1 인터포저 주위 및 상기 제2 인터포저 주위의 제1 몰딩 물질;
상기 제1 인터포저와 상기 제1 다이 사이 및 상기 제2 인터포저와 상기 제1 다이 사이의 언더필 물질 - 상기 제1 몰딩 물질은 상기 언더필 물질을 둘러싸고, 상기 제1 몰딩 물질 및 상기 언더필 물질은 동일 평면의 표면을 가짐 - ; 및
상기 제1 다이 주위의 제2 몰딩 물질 - 상기 제2 몰딩 물질은 상기 동일 평면의 표면과 접촉함 -
을 더 포함하는, 반도체 구조물.
[실시예 10]
실시예 9에 있어서,
상기 언더필 물질이 상기 동일 평면의 표면으로부터 상기 제1 인터포저를 향해 연장됨에 따라, 상기 언더필 물질의 폭은 감소하는 것인, 반도체 구조물.
[실시예 11]
실시예 1에 있어서,
상기 제1 인터포저의 제2 측 및 상기 제2 인터포저의 제2 측에 부착된 기판
을 더 포함하는, 반도체 구조물.
[실시예 12]
반도체 구조물에 있어서,
재분배 구조물;
상기 재분배 구조물 상의 제1 인터포저;
상기 재분배 구조물 상에 있고 상기 제1 인터포저에 측 방향으로 인접한 제2 인터포저 - 상기 제2 인터포저는 상기 제1 인터포저로부터 이격됨 - ; 및
상기 제1 인터포저 위 및 제2 인터포저 위의 제1 다이 - 상기 제1 다이의 제1 다이 커넥터는 상기 제1 인터포저의 제1 전도성 범프에 본딩되고, 상기 제1 다이의 제2 다이 커넥터는 상기 제2 인터포저의 제2 전도성 범프에 본딩됨 -
를 포함하는, 반도체 구조물.
[실시예 13]
실시예 12에 있어서,
상기 재분배 구조물은 상기 제1 인터포저로부터 상기 제2 인터포저까지 연속적으로 연장되는 것인, 반도체 구조물.
[실시예 14]
실시예 12에 있어서,
상기 재분배 구조물은 상기 제1 인터포저의 측 방향 범위를 넘어 그리고 상기 제2 인터포저의 측 방향 범위를 넘어 연장되는 것인, 반도체 구조물.
[실시예 15]
실시예 12에 있어서,
상기 재분배 구조물의 제1 측벽은 상기 제1 인터포저의 제1 측벽과 정렬되고, 상기 재분배 구조물의 제2 측벽은 상기 제2 인터포저의 제2 측벽과 정렬되는 것인, 반도체 구조물.
[실시예 16]
실시예 12에 있어서,
상기 제1 인터포저와 상기 제1 다이 사이 및 상기 제2 인터포저와 상기 제1 다이 사이의 언더필 물질;
상기 재분배 구조물 상의 제1 몰딩 물질 - 상기 제1 몰딩 물질은 상기 제1 인터포저, 상기 제2 인터포저, 및 상기 언더필 물질을 둘러쌈 - ; 및
상기 제1 몰딩 물질 상의 그리고 상기 언더필 물질 상의 제2 몰딩 물질 - 상기 제2 몰딩 물질은 상기 제1 다이를 둘러싸고, 상기 언더필 물질은 상기 제1 인터포저와의 제1 계면에서 측정된 제1 폭을 가지며, 상기 제2 몰딩 물질과의 제2 계면에서 측정된 제2 폭을 가지며, 상기 제1 폭은 상기 제2 폭보다 작음 -
을 더 포함하는, 반도체 구조물.
[실시예 17]
반도체 구조물을 형성하는 방법에 있어서,
제1 인터포저를 제2 인터포저에 측 방향으로 인접하여 배치하는 단계;
상기 제1 인터포저 및 상기 제2 인터포저를 제1 몰딩 물질 내에 매립하는 단계; 및
제1 다이를 상기 제1 인터포저 및 상기 제2 인터포저에 본딩하는 단계 - 상기 제1 다이의 제1 다이 커넥터는 상기 제1 인터포저의 제1 측에서 제1 전도성 범프와 본딩되고, 상기 제1 다이의 제2 다이 커넥터는 상기 제2 인터포저의 제1 측에서 제2 전도성 범프와 본딩됨 -
를 포함하는, 반도체 구조물을 형성하는 방법.
[실시예 18]
실시예 17에 있어서,
상기 제1 인터포저 및 상기 제2 인터포저를 매립하는 단계 전에, 상기 제1 인터포저의 제2 측을 따라 그리고 상기 제2 인터포저의 제2 측을 따라 재분배 구조물을 형성하는 단계
를 더 포함하는, 반도체 구조물을 형성하는 방법.
[실시예 19]
실시예 18에 있어서,
제2 다이를 상기 제2 인터포저에 본딩하는 단계
를 더 포함하고,
상기 제2 다이가 본딩된 후, 상기 제2 다이는 상기 제2 인터포저의 측 방향 범위 내에 배치되는 것인, 반도체 구조물을 형성하는 방법.
[실시예 20]
실시예 18에 있어서,
상기 제1 다이를 본딩한 후, 상기 제1 인터포저의 제2 측 및 상기 제2 인터포저의 제2 측에 기판을 본딩하는 단계
를 더 포함하는, 반도체 구조물을 형성하는 방법.

Claims (10)

  1. 반도체 구조물에 있어서,
    제1 인터포저;
    상기 제1 인터포저에 측 방향으로 인접한 제2 인터포저 - 상기 제2 인터포저는 상기 제1 인터포저로부터 이격됨 - ;
    상기 제1 인터포저의 제1 측에 부착되고 상기 제2 인터포저의 제1 측에 부착된 제1 다이 - 상기 제1 인터포저의 상기 제1 측 및 상기 제2 인터포저의 상기 제1 측은 상기 제1 다이와 대면함 -;
    상기 제2 인터포저의 상기 제1 측에 부착된 제2 다이 - 상기 제2 다이는 상기 제2 인터포저의 측 방향 범위 내에 배치됨 -; 및
    제1 몰딩 물질을 포함하고,
    상기 제1 인터포저 및 상기 제2 인터포저는 상기 제1 몰딩 물질 내에 매립되고, 상기 제1 몰딩 물질은 상기 제1 인터포저의 상기 제1 측을 따라 그리고 상기 제2 인터포저의 상기 제1 측을 따라 연장되며, 상기 제1 인터포저 및 상기 제2 인터포저 사이의 갭에는 전도성 경로가 없는 것인,
    반도체 구조물.
  2. 제1항에 있어서,
    상기 제1 다이의 제1 부분은 상기 제1 인터포저의 측 방향 범위 내에 배치되고, 상기 제1 다이의 제2 부분은 상기 제2 인터포저의 상기 측 방향 범위 내에 배치되는 것인, 반도체 구조물.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 인터포저의 상기 제1 측에 대향하는(opposing) 상기 제1 인터포저의 제2 측에 재분배 구조물
    을 더 포함하고,
    상기 재분배 구조물은 상기 제1 인터포저로부터 상기 제2 인터포저까지 연속적으로 연장되는 것인, 반도체 구조물.
  5. 제1항에 있어서,
    상기 제1 다이의 제1 부분은 제1 다이 커넥터를 갖고, 상기 제1 다이의 제2 부분은 제2 다이 커넥터를 가지며, 상기 제1 다이 커넥터는 상기 제1 인터포저의 상기 제1 측에서 제1 전도성 범프에 본딩되며, 상기 제2 다이 커넥터는 상기 제2 인터포저의 상기 제1 측에서 제2 전도성 범프에 본딩되는 것인, 반도체 구조물.
  6. 제1항에 있어서,
    상기 제1 몰딩 물질과 상기 제1 다이 사이 및 상기 제1 몰딩 물질과 상기 제2 다이 사이의 언더필 물질; 및
    상기 제1 다이와 상기 제2 다이 주위 및 상기 언더필 물질 주위의 제2 몰딩 물질
    을 더 포함하는, 반도체 구조물.
  7. 제1항에 있어서,
    상기 제1 인터포저 주위 및 상기 제2 인터포저 주위의 제1 몰딩 물질;
    상기 제1 인터포저와 상기 제1 다이 사이, 상기 제2 인터포저와 상기 제1 다이 사이 및 상기 제2 인터포저와 상기 제2 다이 사이의 언더필 물질 - 상기 제1 몰딩 물질은 상기 언더필 물질을 둘러싸고, 상기 제1 몰딩 물질 및 상기 언더필 물질은 동일 평면의 표면을 가짐 - ; 및
    상기 제1 다이 주위의 제2 몰딩 물질 - 상기 제2 몰딩 물질은 상기 동일 평면의 표면과 접촉함 -
    을 더 포함하는, 반도체 구조물.
  8. 제1항에 있어서,
    상기 제1 인터포저의 제2 측 및 상기 제2 인터포저의 제2 측에 부착된 기판
    을 더 포함하는, 반도체 구조물.
  9. 반도체 구조물에 있어서,
    재분배 구조물;
    상기 재분배 구조물 상의 제1 인터포저;
    상기 재분배 구조물 상에 있고 상기 제1 인터포저에 측 방향으로 인접한 제2 인터포저 - 상기 제2 인터포저는 상기 제1 인터포저로부터 이격됨 - ;
    상기 제1 인터포저 위 및 제2 인터포저 위의 제1 다이 - 상기 제1 다이의 제1 다이 커넥터는 상기 제1 인터포저의 제1 전도성 범프에 본딩되고, 상기 제1 다이의 제2 다이 커넥터는 상기 제2 인터포저의 제2 전도성 범프에 본딩됨 - ;
    상기 제2 인터포저 위의 제2 다이 - 상기 제2 다이는 상기 제2 인터포저의 측방향 범위 내에 배치됨 - ; 및
    상기 재분배 구조물 상의 제1 몰딩 물질을 포함하고,
    상기 제1 몰딩 물질은 상기 제1 인터포저 및 상기 제2 인터포저를 둘러싸고, 상기 제1 인터포저 및 상기 제2 인터포저 사이의 갭에는 전도성 경로가 없는 것인,
    반도체 구조물.
  10. 반도체 구조물을 형성하는 방법에 있어서,
    제1 인터포저를 제2 인터포저에 측 방향으로 인접하여 배치하는 단계;
    상기 제1 인터포저 및 상기 제2 인터포저를 제1 몰딩 물질 내에 매립하는 단계 - 상기 제1 인터포저 및 상기 제2 인터포저 사이의 갭에는 전도성 경로가 없음 - ;
    제1 다이를 상기 제1 인터포저 및 상기 제2 인터포저에 본딩하는 단계 - 상기 제1 다이의 제1 다이 커넥터는 상기 제1 인터포저의 제1 측에서 제1 전도성 범프와 본딩되고, 상기 제1 다이의 제2 다이 커넥터는 상기 제2 인터포저의 제1 측에서 제2 전도성 범프와 본딩됨 - ; 및
    제2 다이를 상기 제2 인터포저에 본딩하는 단계를 포함하고,
    상기 제2 다이는 상기 제2 인터포저의 측방향 범위 내에 배치되는 것인,
    반도체 구조물을 형성하는 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11664350B2 (en) * 2020-05-20 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11862545B2 (en) * 2020-07-28 2024-01-02 Dyi-chung Hu Integrated substrate structure, electronic assembly, and manufacturing method thereof
CN114899185B (zh) * 2022-07-12 2022-12-02 之江实验室 一种适用于晶圆级异质异构芯粒的集成结构和集成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180005984A1 (en) * 2015-08-31 2018-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of Forming Multi-Die Package Structures Including Redistribution Layers
US20190371778A1 (en) 2018-06-04 2019-12-05 Intel Corporation Multi-chip packaging
US10522508B2 (en) * 2018-05-01 2019-12-31 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9786623B2 (en) * 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package
KR101696065B1 (ko) * 2015-03-27 2017-01-13 앰코 테크놀로지 코리아 주식회사 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9559081B1 (en) 2015-08-21 2017-01-31 Apple Inc. Independent 3D stacking
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US10535597B2 (en) * 2017-01-13 2020-01-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10510634B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method
WO2019132965A1 (en) 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies
KR102560697B1 (ko) 2018-07-31 2023-07-27 삼성전자주식회사 인터포저를 가지는 반도체 패키지
US20200098692A1 (en) 2018-09-26 2020-03-26 Intel Corporation Microelectronic assemblies having non-rectilinear arrangements
KR102618460B1 (ko) * 2019-03-26 2023-12-29 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US11735533B2 (en) * 2019-06-11 2023-08-22 Intel Corporation Heterogeneous nested interposer package for IC chips
US11462418B2 (en) * 2020-01-17 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180005984A1 (en) * 2015-08-31 2018-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of Forming Multi-Die Package Structures Including Redistribution Layers
US10522508B2 (en) * 2018-05-01 2019-12-31 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same
US20190371778A1 (en) 2018-06-04 2019-12-05 Intel Corporation Multi-chip packaging

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