CN112103182B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，所述方法包括：提供基底；图形化所述基底，形成衬底和凸出于所述衬底的分立的鳍部和伪鳍部，所述鳍部位于器件区内，所述伪鳍部位于隔离区；去除隔离区的伪鳍部；在鳍部露出的衬底上形成隔离层，隔离层覆盖鳍部的部分侧壁；减薄隔离区的隔离层，以隔离区剩余部分的隔离层作为目标隔离层，目标隔离层表面低于所述分立的鳍部之间的隔离层表面。由于目标隔离层表面低于所述分立的鳍部之间的隔离层表面，相应的降低了目标隔离层的体积，从而减小了目标隔离层对鳍部产生的应力，使鳍部两侧的应力达到平衡，避免器件区鳍部在应力不平衡时发生弯曲或倾斜的问题，提升了半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，现有技术所形成的半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以改善器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成器件的器件区和位于器件区两侧的隔离区；图形化所述基底，形成衬底和凸出于所述衬底的分立的鳍部和伪鳍部，所述鳍部位于所述器件区内，所述伪鳍部位于所述隔离区；去除所述隔离区的伪鳍部；在所述鳍部露出的衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁；减薄所述隔离区的隔离层，以所述隔离区剩余部分的隔离层作为目标隔离层，所述目标隔离层表面低于所述分立的鳍部之间的隔离层表面。
优选的，在所述减薄所述隔离区的隔离层的同时，所述方法还包括：减薄边缘鳍部与所述隔离区之间的隔离层，所述边缘鳍部为靠近所述器件区边缘的鳍部。
优选的，所述减薄所述隔离区的隔离层的步骤包括：形成第一掩膜层，所述第一掩膜层仅覆盖所述分立的鳍部之间的隔离层；以所述第一掩膜层为掩膜，刻蚀减薄所述隔离层。
优选的，所述形成第一掩膜层的步骤包括：形成第一掩膜材料层，所述第一掩膜材料层保形覆盖所述隔离层和所述鳍部，且完全填充所述分立的鳍部之间的间隙；在所述第一掩膜材料层表面掺杂离子，使得掺杂处理的第一掩膜材料层的刻蚀速率大于未掺杂处理的第一掩膜材料层的刻蚀速率；刻蚀所述第一掩膜材料层，保留剩余在所述分立的鳍部之间的第一掩膜材料层作为第一掩膜层。
优选的，采用离子注入工艺在所述第一掩膜材料层表面掺杂离子。
优选的，所述离子注入的工艺参数包括：注入能量小于或等于5Kev，注入离子为氩离子，注入剂量大于或等于4.0E14原子每平方厘米，注入方向与所述鳍部侧壁的夹角为30度至60度。
优选的，采用湿法刻蚀工艺刻蚀减薄所述隔离层。
优选的，所述目标隔离层表面与所述分立的鳍部之间的隔离层表面的高度差为5纳米至30纳米。
优选的，所述隔离区的衬底表面与所述器件区的衬底表面的高度差为2纳米至10纳米。
优选的，所述减薄所述隔离区的隔离层的步骤之后，还包括：形成横跨所述鳍部且覆盖所述鳍部的部分顶面和部分侧壁的栅极结构。
优选的，所述减薄所述隔离区的隔离层的步骤之后，还包括：对减薄所述隔离区的隔离层后的基底进行退火。
相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底包括用于形成器件的器件区以及位于器件区两侧的隔离区；分立的鳍部，凸出于所述器件区的衬底上；位于所述鳍部露出的衬底上的隔离层，所述隔离层覆盖所述鳍部的部分侧壁；以位于隔离区的隔离层为目标隔离层，所述目标隔离层的表面低于所述分立的鳍部之间的隔离层的表面。
优选的，所述隔离区与边缘鳍部之间的隔离层与所述目标隔离层齐平，所述边缘鳍部为靠近所述器件区边缘的鳍部。
优选的，所述目标隔离层的表面与所述分立的鳍部之间的隔离层表面的高度差为5纳米至30纳米。
优选的，所述隔离区的衬底表面与所述器件区的衬底表面的高度差为2纳米至10纳米。
优选的，还包括，横跨所述鳍部且覆盖所述鳍部的部分顶面和部分侧壁的栅极结构。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在所述鳍部露出的衬底上形成隔离层后，减薄所述隔离区的隔离层，以所述隔离区剩余部分的隔离层作为目标隔离层，所述目标隔离层表面低于所述分立的鳍部之间的隔离层表面。由于目标隔离层表面低于所述分立的鳍部之间的隔离层表面，从而减小了目标隔离层对鳍部产生的应力，使鳍部两侧的应力达到平衡，避免器件区鳍部在应力不平衡时发生弯曲或倾斜的问题，提升了半导体结构的电学性能。
在本发明的可选方案中，在减薄所述隔离区的隔离层的同时，减薄边缘鳍部与所述隔离区之间的隔离层，所述边缘鳍部为靠近所述器件区边缘的鳍部，从而增大了该边缘鳍部朝向隔离区一侧的侧壁暴露面积，在后续形成横跨鳍部部分侧壁的栅极结构时，能够增大栅极结构与该边缘鳍部侧壁的接触面积，从而提升半导体结构的栅控能力，进一步提升半导体结构的电学性能。
附图说明
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
图6至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图5，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底1，所述基底1包括用于形成器件的器件区I以及位于器件区I两侧的隔离区II。
参考图2，图形化所述基底1，形成衬底2和凸出于所述衬底的分立的鳍部3和伪鳍部4，所述鳍部3位于所述器件区I内，所述伪鳍部4位于所述隔离区II内。
参考图3，图形化所述基底1(如图1所示)后，刻蚀去除所述伪鳍部4(如图2所示)；
结合参考图4和图5，在所述鳍部3露出的衬底2上形成隔离层6，所述隔离层6覆盖所述鳍部3的部分侧壁。
其中，在该形成方法中，去除隔离区的伪鳍部步骤中，由于伪鳍部与衬底是同种材料，去除过程中不可避免的会去除部分厚度的衬底(如图3至图5所示)，使得隔离区II内的衬底表面低于器件区I的衬底表面，进而使得在形成隔离层之后，形成在所述隔离区II的隔离层具有较大的厚度。
而在器件退火时，隔离层由于膨胀会产生应力，由于隔离区的隔离层厚度较大，因而具有较大的体积，对应的，产生的应力也较大，进而使得隔离区的隔离层与器件区内鳍部与鳍部之间的隔离层之间具有较大的应力差，容易导致所述器件区中的鳍部发生弯曲或倾斜(如图5所示)，从而容易提高所述半导体结构发生差异(variability)问题的概率，导致形成的半导体结构电学性能不佳。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成器件的器件区和位于器件区两侧的隔离区；图形化所述基底，形成衬底和凸出于所述衬底的分立的鳍部和伪鳍部，所述鳍部位于所述器件区内，所述伪鳍部位于所述隔离区；去除所述隔离区的伪鳍部；在所述鳍部露出的衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁；减薄所述隔离区的隔离层，以所述隔离区剩余部分的隔离层作为目标隔离层，所述目标隔离层表面低于所述分立的鳍部之间的隔离层表面。
可以看出，本发明实施例在所述鳍部露出的衬底上形成隔离层后，减薄所述隔离区的隔离层，以所述隔离区剩余部分的隔离层作为目标隔离层，所述目标隔离层表面低于所述分立的鳍部之间的隔离层表面。由于目标隔离层表面低于所述分立的鳍部之间的隔离层表面，相应的降低了目标隔离层的体积，从而减小了目标隔离层对鳍部产生的应力，使鳍部两侧的应力达到平衡，避免器件区鳍部在应力不平衡时发生弯曲或倾斜的问题，提升了半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图6，提供基底10，所述基底10包括用于形成器件的器件区I和位于器件区两侧的隔离区II。
所述基底10用于后续形成衬底以及凸出于所述衬底的鳍部，所述基底10还用于为后续形成半导体结构提供工艺平台。
本实施例中，所述基底10为一体型结构，从而有利于简化工艺流程。在其他实施例中，所述基底还可以包括第一半导体材料层以及位于所述第一半导体材料层上的第二半导体材料层，从而达到精确控制后续鳍部形成高度的目的。
本实施例中，所述基底10的材料为硅。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。所述基底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述基底10顶部还形成有鳍部掩膜材料层11。所述鳍部掩膜材料层11用于经后续工艺后形成图形化所述基底10的鳍部掩膜层。本实施例中，所述鳍部掩膜材料层11的材料为氮化硅。
氮化硅材料在受热时应力较大，因此，本实施例中，所述鳍部掩膜材料层11和所述基底10之间还形成有应力缓冲材料层12，所述应力缓冲材料层12用于起到应力缓冲的作用，有利于提高鳍部掩膜材料层11和所述基底10之间的粘附性，相应提高了后续鳍部掩膜层和鳍部之间的粘附性。本实施例中，所述应力缓冲材料层12的材料为氧化硅。
参考图7，图形化所述基底10(如图6所示)，形成衬底100和凸出于所述衬底100的鳍部101和伪鳍部102，所述鳍部101位于所述器件区内，所述伪鳍部102位于所述隔离区。
所述衬底100用于为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述鳍部101用于后续提供鳍式场效应晶体管的沟道。所述鳍部101与所述衬底100通过对同一半导体材料层进行刻蚀所得到。所述鳍部101与所述衬底100的材料相同，在本实施例中，所述鳍部101的材料为硅。
所述伪鳍部102用于提高所述鳍部101的尺寸一致性和形貌均一性，在后续步骤中，会去除所述伪鳍部102。所述伪鳍部102与所述鳍部101、所述衬底100通过对同一半导体材料层进行刻蚀所得到。所述伪鳍部102与所述鳍部101、所述衬底100的材料相同，在本实施例中，所述伪鳍部102的材料为硅。
也就是说，在本步骤中，通过刻蚀半导体材料，同时形成衬底100和凸出于所述衬底100的分立的鳍部101和伪鳍部102，其中，位于器件区内的为鳍部101，位于隔离区内的为伪鳍部102。
本实施例中，通过自对准双重图形化技术(Self-Aligned Double Patterning，SADP)或自对准四重图形化技术(Self-Aligned Quadruple Patterning，SAQP)图形化所述基底10，从而有利于提高所述鳍部101的图形密度和精度，实现更小周期图形成像。
本实施例中，所述基底10顶部还形成有应力缓冲材料层12(如图6所示)和鳍部掩膜材料层11(如图6所示)，因此，图形化所述基底10之前，还包括：图形化所述鳍部掩膜材料层11以及应力缓冲材料层12，以形成鳍部掩膜层111以及应力缓冲层121。
所述鳍部掩膜层111用于作为形成所述鳍部101、伪鳍部102和衬底100的刻蚀掩膜，所述鳍部掩膜层111还可以在后续工艺制程中保护所述鳍部101和所述伪鳍部102的顶部。如图7所示，应力缓冲层121分别位于所述鳍部掩膜层111和所述鳍部101之间，所述鳍部掩膜层111和伪鳍部102之间，从而可以起到应力缓冲的作用，提高了所述鳍部掩膜层111和所述鳍部101之间，以及鳍部掩膜层111和伪鳍部102之间的粘附性。
相应地，图形化所述基底10的步骤中，以所述鳍部掩膜层111为掩膜，图形化所述基底10，形成衬底100以及凸出于所述衬底100的鳍部101和伪鳍部102。
需要说明的是，由于器件区I的衬底和隔离区II的衬底是基于同样的刻蚀条件形成的，因此，本步骤形成的衬底表面在器件区I和隔离区II是齐平的。
参考图8，去除所述隔离区II的伪鳍部102。
通过去除所述伪鳍部102，从而避免所述伪鳍部102对后续工艺制程产生影响，避免伪鳍部102用于形成器件可能产生的漏电流、寄生电容等问题。
去除所述伪鳍部102可以采用半导体领域中常用的后鳍切(fin cut last)工艺，有利于降低工艺操作难度，提高工艺兼容性。
具体的，去除所述隔离区II的伪鳍部102可以包括：形成覆盖所述器件区I的器件区掩膜层(图中未示出)，以所述器件区掩膜层为掩膜，刻蚀去除隔离区II的伪鳍部102。
需要说明的是，在本实施例中，所述伪鳍部102与所述衬底100的材料为同一半导体材料，因此，在本步骤中刻蚀去除所述隔离区II伪鳍部102中，无论采用何种工艺(包括湿法刻蚀、干法刻蚀等)，都不可避免的会去除部分厚度的衬底100(如图8所示)。也就是说，在去除所述隔离区II伪鳍部102的同时，还去除隔离区II部分厚度的衬底100。
其中，去除的所述隔离区的衬底的厚度根据具体的工艺种类不同而不同，在通常状况下，去除的所述隔离区的衬底厚度为2纳米至10纳米。也就是说，本实施例中，所述隔离区的衬底表面与所述器件区的衬底表面具有高度差，该高度差为2纳米至10纳米。
由于所述隔离区的衬底表面与所述器件区的衬底表面具有高度差，使得后续基于本步骤中的衬底形成的隔离层在器件区和隔离区分别具有不同的厚度，使得两者体积上具有较大差距，进而造成器件区和隔离区应力不平衡的现象，影响所述半导体结构的电学性能。
参考图9至图10，在所述鳍部101露出的衬底上形成隔离层13，所述隔离层13覆盖所述鳍部101的部分侧壁。
所述隔离层13用于对相邻器件之间起到隔离作用。
本实施例中，所述隔离层13的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述隔离层13的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高所述隔离层13用于隔离相邻器件的作用。在其他实施例中，所述隔离层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
具体地，形成所述隔离层13的步骤包括：形成完全覆盖所述衬底100和所述鳍部101的隔离膜(图中未示出)；以鳍部掩膜层为停止层，研磨去除所述隔离膜；刻蚀去除部分厚度的隔离膜，直至露出鳍部101的部分侧壁，保留剩余所述隔离膜作为所述隔离层13。
本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition,FCVD)工艺形成所述隔离膜。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口，有利于降低所述隔离膜内形成空洞等缺陷的概率，相应有利于提高所述隔离层13的成膜质量。
在刻蚀去除鳍部侧壁部分厚度的隔离膜的步骤中，可以采用湿法或干法刻蚀工艺进行去除。由于研磨后的隔离膜在器件区和隔离区是齐平的，刻蚀去除部分厚度的隔离膜后形成的隔离层13在器件区和隔离区也是基本齐平的。
需要说明的是，由于所述隔离区的衬底表面与所述器件区的衬底表面具有高度差，而在所述鳍部露出的衬底上形成的隔离层在器件区的表面和隔离区的表面齐平，使得本步骤中形成的隔离层在器件区和隔离区分别具有不同的厚度，进而容易产生器件区和隔离区应力不平衡的现象，影响所述半导体结构的电学性能。
并且，参考图10，在刻蚀去除部分厚度的隔离膜的步骤中，由于刻蚀边缘效应的作用，使得位于鳍部101之间的隔离膜的刻蚀速率大于其他位置的隔离膜的刻蚀速率，因而造成形成在鳍部101之间隔离层的表面低于隔离区的隔离层表面，使得隔离区II的隔离层与鳍部101之间的隔离层之间的厚度差进一步加大，从而加剧了器件区I和隔离区II应力不平衡的现象，影响所述半导体结构的电学性能。
为解决这一问题，在本实施例的后续步骤中，通过减薄隔离区的隔离层，降低隔离区的隔离层与鳍部之间的隔离层之间的厚度差，避免器件区与隔离区的隔离层造成的应力不平衡现象，提高半导体结构的电学性能。
参考图11至图13，减薄所述隔离区II的隔离层13，以所述隔离区II剩余部分的隔离层作为目标隔离层131(如图13所示)，所述目标隔离层131表面低于所述分立的鳍部101之间的隔离层13’表面。
接着参考图13，通过减薄所述隔离区II的隔离层13，形成表面低于分立的鳍部101之间的隔离层13’表面的目标隔离层131，能够减小目标隔离层131对鳍部101(特别是位于靠近器件区I的边缘鳍部101’)产生的应力，使鳍部101两侧的应力达到平衡，避免鳍部101在应力不平衡时发生弯曲或倾斜的问题，提升了半导体结构的电学性能。
在本实施例中，所述目标隔离层表面与所述分立的鳍部之间的隔离层表面的高度差不宜过大，也不宜过小。若该高度差过大，则可能造成隔离区一侧的应力过小，使得鳍部在鳍部之间的隔离层的应力作用下向隔离区一侧弯曲或倾斜；若该高度差过小，则无法起到调节鳍部两侧应力平衡的作用。在本实施例中，该高度差大于或者等于隔离区的衬底表面与器件区的衬底表面的高度差。可选的，该高度差为5纳米至30纳米。具体的，该高度差可以为10纳米或者20纳米。
在本实施例中，在所述减薄所述隔离区II的隔离层13的同时，还减薄边缘鳍部101’与所述隔离区II之间的隔离层(参考图13中的虚线框区域)，所述边缘鳍部101’为靠近所述器件区边缘的鳍部，从而增大了该边缘鳍部101’朝向隔离区II一侧的侧壁暴露面积，在后续形成横跨鳍部部分侧壁的栅极结构时，能够增大栅极结构与该边缘鳍部侧壁的接触面积，从而提升半导体结构的栅控能力，进一步提高半导体结构的电学性能。
具体的，所述减薄所述隔离区II的隔离层13的步骤包括：
参考图11至图12，形成第一掩膜层141，所述第一掩膜层仅覆盖所述分立的鳍部之间的隔离层。
所述第一掩膜层141用于为后续减薄隔离层13提供掩膜，从而保护分立的鳍部101之间的隔离层。
参考图11至图12，形成第一掩膜层141的步骤可以包括：形成第一掩膜材料层14(如图11所示)，所述第一掩膜材料层14保形覆盖所述隔离层13和所述鳍部101，且完全填充所述分立的鳍部101之间的间隙；在所述第一掩膜材料层14表面掺杂离子，使得掺杂处理的第一掩膜材料层的刻蚀速率大于未掺杂处理的第一掩膜材料层的刻蚀速率；刻蚀所述第一掩膜材料层14，保留剩余在所述分立的鳍部101之间的第一掩膜材料层作为第一掩膜层141(如图12所示)。
需要说明的是，第一掩膜材料层14为硬掩膜材料层，所述硬掩膜材料层的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅中的一种或多种，在本实施例中，所述第一掩膜材料层的材料为氮化硅，可以采用CVD(Chemical Vapor Deposition，化学气相沉积)工艺形成。
参考图11，由于第一掩膜材料层14保形覆盖所述隔离层13和所述鳍部101，且完全填充所述分立的鳍部101之间的间隙，使得形成在分立的鳍部101之间的第一掩膜材料层14的厚度远大于隔离区的第一掩膜材料层14的厚度，调整掺杂处理的工艺参数，使掺杂处理的第一掩膜材料层14的厚度保持在略大于或等于隔离区II内第一掩膜材料层14的厚度范围内，即可避免分立的鳍部101之间的第一掩膜材料层14被掺杂处理，进而在后续的刻蚀处理中仅留下分立的鳍部101之间的第一掩膜材料层14。
具体的，本实施例中通过离子注入的方式在所述第一掩膜材料层14表面掺杂离子。其中，第一掩膜材料层14为氮化硅，掺杂离子为氩离子。氩离子注入后，掺杂处理的氮化硅的刻蚀速率大于未掺杂处理的氮化硅的刻蚀速率，因此在刻蚀所述第一掩膜材料层14时，位于表面的第一掩膜材料层被刻蚀速率大于鳍部101之间的第一掩膜材料层的被刻蚀速率。
需要说明的是，所述掺杂离子注入剂量不宜过大也不宜过小。若所述掺杂离子注入剂量过大，会花费过多的工艺时间，生产效率不高；若所述掺杂离子注入剂量过小，不利于增大掺杂离子的第一掩膜材料层14与未掺杂离子的第一掩膜材料层14的刻蚀选择比，不利于后续去除掺杂离子的第一掩膜材料层14。本实施例中，注入剂量为4.0E14原子每平方厘米至5.0E15原子每平方厘米。在本发明的其他实施例中也可以根据实际情况进行设置，所述注入剂量至少应满足大于或等于4.0E14原子每平方厘米。
需要说明的是，所述掺杂离子的注入能量不宜过大。若所述掺杂离子注入能量过大，易使得所述掺杂离子穿过所述第一掩膜材料层14进入所述衬底100中，造成污染，影响器件的电学性能。本实施例中，注入能量小于或等于5Kev。在一个具体的实施方式中，注入能量可以为4Kev。
需要说明的是，所述离子注入的方向与所述鳍部101侧壁的夹角不宜过大也不宜过小。若离子注入的方向与鳍部101侧壁的夹角过大，不易使第一掩膜材料层14底部注入离子，且注入的离子易进入鳍部101侧壁中，影响器件的电学性能；若离子注入的方向与鳍部101侧壁的夹角过小，使得所述注入离子易集中在所述第一掩膜材料层14的顶部，所述第一掩膜材料层14侧壁注入的离子过少，不利于后续刻蚀去除第一掩膜材料层14的侧壁。本实施例中，离子注入的方向与鳍部101侧壁的夹角为30度至60度。具体的，本实施例中，注入方向与所述鳍部侧壁的夹角为40度至50度。
在刻蚀所述第一掩膜材料层14步骤中，可以采用干法刻蚀或者湿法刻蚀去除鳍部顶部和隔离区II上的第一掩膜材料层14，从而形成第一掩膜层141。
接着，参考图12至图13，以所述第一掩膜层141为掩膜，刻蚀减薄所述隔离层13。
在本实施例中，可以采用湿法刻蚀工艺减薄所述隔离层13。具体的，所述隔离层13的材料为氧化硅，相应的，湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。
在本发明的其他实施例中，还可以采用HCl蒸汽法刻蚀减薄所述隔离层13。
需要说明的是，在本实施例中，除了刻蚀减薄了隔离区II中的隔离层13，还刻蚀减薄边缘鳍部101’与所述隔离区II之间的隔离层(如图13中的虚线框部分)。在工艺上只需要采用掺杂工艺即可得到第一掩膜层141，因而更加简单易行。而从器件性能上，则能够增大栅极结构与鳍部101’侧壁的接触面积，提高器件的栅控能力，从而进一步提高了器件的电学性能。
在本发明实施例中，在减薄所述隔离区的隔离层后，还包括对减薄所述隔离区的隔离层后的基底进行退火。通过退火工艺释放材料应力，稳定尺寸，减少变形与裂纹倾向。由于本实施例对隔离层结构进行了调整，使得隔离区的隔离层厚度得到降低，从而降低了此处的隔离层应力，避免了隔离区的隔离层应力过大造成的鳍部弯曲或倾斜，提高了半导体结构的电学性能。
需要说明的是，在本发明实施例中，隔离区内的隔离层厚度还可以根据实际需求进行调节，从而可以根据具体的需求，调整减薄的厚度。
在本实施例中，结合参考图14，在刻蚀减薄所述隔离层13后，还包括：去除所述第一掩膜层。具体的，所述第一掩膜层的材料为氮化硅，可以采用干法或湿法刻蚀工艺去除所述第一掩膜层，本发明在此不再赘述。
继续参考图14，在刻蚀减薄所述隔离层后，所述形成方法还包括：去除所述鳍部掩膜层和所述应力缓冲层。
通过去除所述鳍部掩膜层，从而露出所述鳍部顶部，为后续形成横跨所述鳍部的栅极结构提供工艺基础。
本实施例中，去除所述鳍部掩膜层的步骤中，还去除了位于所述鳍部掩膜层和所述鳍部之间的应力缓冲层(如图14所示)。
结合参考图15，去除所述鳍部掩膜层之后，所述形成方法还包括：形成横跨所述鳍部且覆盖所述鳍部的部分顶面和部分侧壁的栅极结构15。
具体的，所述栅极结构15可以包括栅介质材料层和金属栅极(图中未示出)。
所述栅介质材料层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质材料层的材料为HfO2。在其他实施例中，所述栅介质材料层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
所述金属栅极用作为电极，用于实现与外部电路的电连接。本实施例中，所述金属栅极的材料为镁钨合金，在其他实施例中，所述金属栅极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
由于本实施例中器件区中位于靠近所述器件区边缘的鳍部朝向所述隔离区一侧的隔离层被刻蚀减薄，隔离层露出的鳍部侧壁面积更大，进而增大了栅极结构与鳍部侧壁的接触面积，提高器件的栅控能力，使器件具有较高的开关比(Ion/Ioff)，从而进一步提高了器件的电学性能。
相应的，本发明实施例还提出了一种半导体结构，参考图15，示出了本实施例半导体结构的剖面结构示意图。
所述半导体结构包括：衬底100，所述衬底100包括用于形成器件的器件区I以及位于器件区两侧的隔离区II；分立的鳍部101，凸出于所述器件区I的衬底上；位于所述鳍部101露出的衬底100上的隔离层，所述隔离层覆盖所述鳍部的部分侧壁；位于隔离区的隔离层为目标隔离层131，所述目标隔离层131的表面低于所述分立的鳍部之间的隔离层13’的表面。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
其中，在本实施例中，鉴于工艺原因，形成在隔离区的衬底表面低于形成在器件区的衬底表面，两者的高度差为2纳米至10纳米。
由于所述隔离区的衬底表面与所述器件区的衬底表面具有所述高度差，使得后续形成在该衬底上的隔离层在器件区和隔离区分别具有不同的厚度，因而具有不同的体积，对应产生的应力也不同，进而容易出现器件区I和隔离区II应力不平衡的现象，影响所述半导体结构的电学性能。
所述鳍部101用于后续提供鳍式场效应晶体管的沟道。所述鳍部101与所述衬底100的材料相同，在本实施例中，所述鳍部101的材料为硅。
隔离层用于对相邻器件之间起到隔离作用。
本实施例中，所述隔离层的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述隔离层的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高所述隔离层用于隔离相邻器件的作用。在其他实施例中，所述隔离层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
所述目标隔离层131的表面低于所述分立的鳍部之间的隔离层13’的表面，能够减小目标隔离层131对鳍部101产生的应力，使鳍部两侧的应力达到平衡，避免器件区鳍部在应力不平衡时发生弯曲或倾斜的问题，提升了半导体结构的电学性能。
在本实施例中，所述目标隔离层表面与所述分立的鳍部之间的隔离层表面的高度差不宜过大，也不宜过小。若该高度差过大，则可能造成隔离区一侧的应力过小，使得鳍部在鳍部之间的隔离层的应力作用下向隔离区一侧弯曲或倾斜；若该高度差过小，则无法起到调节鳍部两侧应力平衡的作用。在本实施例中，该高度差大于或者等于隔离区的衬底表面与器件区的衬底表面的高度差。可选的，该高度差为5纳米至30纳米。具体的，该高度差可以为10纳米或者20纳米。
在本实施例中，所述隔离区与边缘鳍部101’之间的隔离层与所述目标隔离层齐平，从而增大了该边缘鳍部101’朝向隔离区II一侧侧壁的侧壁暴露面积，在后续形成横跨鳍部部分侧壁的栅极结构时，能够增大栅极结构与该边缘鳍部101’侧壁的接触面积，从而提升半导体结构的栅控能力，进一步提高半导体结构的电学性能。
在本实施例中，所述半导体结构还包括横跨所述鳍部101且覆盖所述鳍部101的部分顶面和部分侧壁的栅极结构15。
具体的，所述栅极结构15可以包括栅介质材料层和金属栅极(图中未示出)。
所述栅介质材料层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质材料层的材料为HfO2。在其他实施例中，所述栅介质材料层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
所述金属栅极用作为电极，用于实现与外部电路的电连接。本实施例中，所述金属栅极的材料为镁钨合金，在其他实施例中，所述金属栅极结构的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
由于本实施例中隔离区与边缘鳍部之间的隔离层(如图13中的虚线框部分)与目标隔离层131齐平，使得该处隔离层露出的边缘鳍部侧壁面积更大，进而增大了栅极结构15与边缘鳍部101’侧壁的接触面积，提高器件的栅控能力，从而进一步提高了器件的电学性能。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于装置类实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括用于形成器件的器件区和位于器件区两侧的隔离区；
图形化所述基底，形成衬底和凸出于所述衬底的分立的鳍部和伪鳍部，所述鳍部位于所述器件区内，所述伪鳍部位于所述隔离区；
去除所述隔离区的伪鳍部；
在所述鳍部露出的衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁；
减薄所述隔离区的隔离层，以所述隔离区剩余部分的隔离层作为目标隔离层，所述目标隔离层表面低于所述分立的鳍部之间的隔离层表面，所述目标隔离层表面与所述分立的鳍部之间的隔离层表面的高度差大于或者等于隔离区的衬底表面与器件区的衬底表面的高度差，以使所述分立的鳍部两侧应力平衡。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述减薄所述隔离区的隔离层的同时，所述方法还包括：
减薄边缘鳍部与所述隔离区之间的隔离层，所述边缘鳍部为靠近所述器件区边缘的鳍部。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述减薄所述隔离区的隔离层的步骤包括：
形成第一掩膜层，所述第一掩膜层仅覆盖所述分立的鳍部之间的隔离层；
以所述第一掩膜层为掩膜，刻蚀减薄所述隔离层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述形成第一掩膜层的步骤包括：
形成第一掩膜材料层，所述第一掩膜材料层保形覆盖所述隔离层和所述鳍部，且完全填充所述分立的鳍部之间的间隙；
在所述第一掩膜材料层表面掺杂离子，使得掺杂处理的第一掩膜材料层的刻蚀速率大于未掺杂处理的第一掩膜材料层的刻蚀速率；
刻蚀所述第一掩膜材料层，保留剩余在所述分立的鳍部之间的第一掩膜材料层作为第一掩膜层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，采用离子注入工艺在所述第一掩膜材料层表面掺杂离子。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述离子注入的工艺参数包括：注入能量小于或等于5Kev，注入离子为氩离子，注入剂量大于或等于4.0E14原子每平方厘米，注入方向与所述鳍部侧壁的夹角为30度至60度。
7.如权利要求3所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺刻蚀减薄所述隔离层。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述目标隔离层表面与所述分立的鳍部之间的隔离层表面的高度差为5纳米至30纳米。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离区的衬底表面与所述器件区的衬底表面的高度差为2纳米至10纳米。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述减薄所述隔离区的隔离层的步骤之后，还包括：
形成横跨所述鳍部且覆盖所述鳍部的部分顶面和部分侧壁的栅极结构。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述减薄所述隔离区的隔离层的步骤之后，还包括：
对减薄所述隔离区的隔离层后的基底进行退火。
12.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括用于形成器件的器件区以及位于器件区两侧的隔离区；
分立的鳍部，凸出于所述器件区的衬底上；
位于所述鳍部露出的衬底上的隔离层，所述隔离层覆盖所述鳍部的部分侧壁；其中，位于隔离区的隔离层为目标隔离层，所述目标隔离层的表面低于所述分立的鳍部之间的隔离层的表面，所述目标隔离层表面与所述分立的鳍部之间的隔离层表面的高度差大于或者等于隔离区的衬底表面与器件区的衬底表面的高度差，以使所述分立的鳍部两侧应力平衡。
13.如权利要求12所述的半导体结构，其特征在于，所述隔离区与边缘鳍部之间的隔离层与所述目标隔离层齐平，所述边缘鳍部为靠近所述器件区边缘的鳍部。
14.如权利要求12所述的半导体结构，其特征在于，所述目标隔离层的表面与所述分立的鳍部之间的隔离层表面的高度差为5纳米至30纳米。
15.如权利要求12所述的半导体结构，其特征在于，所述隔离区的衬底表面与所述器件区的衬底表面的高度差为2纳米至10纳米。
16.如权利要求12所述的半导体结构，其特征在于，还包括，横跨所述鳍部且覆盖所述鳍部的部分顶面和部分侧壁的栅极结构。
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