KR102170701B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치 제조 방법은, 기판 상에 하드 마스크 층 및 제1 희생층을 순차적으로 형성하고, 상기 제1 희생층 상에 제1 방향으로 서로 나란하게 연장되고 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 이격된 제1 내지 제3 서브 맨드럴(mandrel)을 포함하는 제1 맨드럴을 형성하되, 상기 제1 서브 맨드럴의 폭은 상기 제2 및 제3 서브 맨드럴의 폭보다 작고, 상기 제1 맨드럴의 양 측벽에 제1 스페이서를 형성하고, 상기 제1 맨드럴을 제거하고, 상기 제1 스페이서를 식각 마스크로 상기 제1 희생층을 식각하여 제2 맨드럴을 형성하고, 상기 제2 맨드럴의 양 측벽에 제2 스페이서를 형성하고, 상기 제2 맨드럴을 제거하고, 상기 제2 스페이서를 식각 마스크로 상기 하드 마스크 층 및 기판을 패터닝하여 핀형 패턴을 형성하되, 상기 핀형 패턴은 상기 제1 방향으로 서로 나란하게 연장되고 상기 제2 방향으로 순차적으로 이격된 제1 내지 제10 핀을 포함하고, 상기 제1, 제2, 제5 및 제8 핀을 제거하고, 상기 제2 방향으로 연장되어 상기 제3, 제4, 제6 및 제7 핀과 교차하는 제1 게이트 전극과, 상기 제2 방향으로 연장되어 상기 제4, 제6, 제9 및 제10 핀과 교차하고, 상기 제3 및 제4 핀과 교차하지 않고, 상기 제1 게이트 전극과 상기 제1 방향으로 이격된 제2 게이트 전극을 형성하는 것을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 동작 특성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 하드 마스크 층 및 제1 희생층을 순차적으로 형성하고, 상기 제1 희생층 상에 제1 방향으로 서로 나란하게 연장되고 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 이격된 제1 내지 제3 서브 맨드럴(mandrel)을 포함하는 제1 맨드럴을 형성하되, 상기 제1 서브 맨드럴의 폭은 상기 제2 및 제3 서브 맨드럴의 폭보다 작고, 상기 제1 맨드럴의 양 측벽에 제1 스페이서를 형성하고, 상기 제1 맨드럴을 제거하고, 상기 제1 스페이서를 식각 마스크로 상기 제1 희생층을 식각하여 제2 맨드럴을 형성하고, 상기 제2 맨드럴의 양 측벽에 제2 스페이서를 형성하고, 상기 제2 맨드럴을 제거하고, 상기 제2 스페이서를 식각 마스크로 상기 하드 마스크 층 및 기판을 패터닝하여 핀형 패턴을 형성하되, 상기 핀형 패턴은 상기 제1 방향으로 서로 나란하게 연장되고 상기 제2 방향으로 순차적으로 이격된 제1 내지 제10 핀을 포함하고, 상기 제1, 제2, 제5 및 제8 핀을 제거하고, 상기 제2 방향으로 연장되어 상기 제3, 제4, 제6 및 제7 핀과 교차하는 제1 게이트 전극과, 상기 제2 방향으로 연장되어 상기 제4, 제6, 제9 및 제10 핀과 교차하고, 상기 제3 및 제4 핀과 교차하지 않고, 상기 제1 게이트 전극과 상기 제1 방향으로 이격된 제2 게이트 전극을 형성하는 것을 포함한다.
상기 제1 맨드럴을 형성하는 것은, 상기 제1 희생층 상에 제2 희생층을 형성하고, 상기 제2 희생층을 식각하여 상기 제1 맨드럴을 형성하는 것을 포함할 수 있다.
여기서, 상기 제1 및 제2 희생층 사이에 반사 방지층을 형성하는 것을 더 포함할 수 있다.
상기 제2 및 제3 서브 맨드럴의 폭은 서로 다를 수 있다.
상기 제1 및 제2 서브 맨드럴의 간격은 상기 제2 및 제3 서브 맨드럴의 간격보다 작을 수 있다.
상기 제1 스페이서는 원자층증착(atomic layer deposition, ALD)으로 형성될 수 있다.
상기 제2 맨드럴은 복수이고, 상기 복수의 제2 맨드럴의 폭은 모두 동일할 수 있다.
상기 하드 마스크 층은 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 실리콘 질화물(SixNy), TEOS(TetraEthylOthoSilicate) 또는 다결정질 실리콘 등과 같은 실리콘 함유 물질, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같이 탄소 함유물질 또는 금속 중 적어도 하나를 포함할 수 있다.
여기서, 상기 제1, 제2, 제5 및 제8 핀을 제거한 후에, 상기 핀형 패턴이 돌출되도록 소자 분리막을 형성하는 것을 더 포함할 수 있다.
상기 소자 분리막을 형성하는 것은, 상기 제1 및 제2 핀을 식각하여 트렌치를 형성하고, 상기 트렌치를 완전히 채우도록 소자 분리막을 형성하는 것을 포함할 수 있다.
상기 제1, 제2, 제5 및 제8 핀을 제거하는 것은, 상기 제1, 제2, 제5 및 제8 핀을 식각하여 트렌치를 형성하는 것을 포함할 수 있다.
상기 트렌치는 상기 제1 및 제2 핀을 식각하여 형성되는 제1 트렌치와, 상기 제5 및 제8 핀을 식각하여 형성되는 제2 및 제3 트렌치를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법은 기판 상에 하드 마스크 층 및 희생층을 순차적으로 형성하고, 상기 희생층 상에 제1 더미 맨드럴 및 제1 액티브 맨드럴을 형성하되, 상기 제1 더미 맨드럴의 폭과 상기 제1 액티브 맨드럴의 폭은 서로 다르고, 상기 제1 더미 맨드럴의 폭만큼 이격된 제2 더미 맨드럴 및 상기 제1 액티브 맨드럴의 폭만큼 이격된 제2 액티브 맨드럴을 형성하고, 상기 제2 더미 맨드럴의 폭만큼 서로 이격된 복수의 제1 더미 핀 및 상기 제2 액티브 맨드럴의 폭만큼 서로 이격된 액티브 핀 및 제2 더미 핀을 형성하고, 상기 제1 및 제2 더미 핀을 식각하여 제1 방향으로 서로 나란하게 연장되고 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 이격된 제1 내지 제6 액티브 핀을 형성하고, 상기 제2 방향으로 연장되어 상기 제1 내지 제4 액티브 핀과 교차하는 제1 게이트 전극과, 상기 제2 방향으로 연장되어 상기 제3 내지 제6 액티브 핀과 교차하고, 상기 제1 및 제2 액티브 핀과 교차하지 않고, 상기 제1 게이트 전극과 상기 제1 방향으로 이격된 제2 게이트 전극을 형성하는 것을 포함한다.
상기 제1 더미 핀을 식각하는 것은, 상기 제1 더미 핀을 식각하면서 트렌치를 형성하는 것을 포함할 수 있다.
상기 트렌치를 채우는 소자 분리막을 형성하는 것을 더 포함할 수 있다.
상기 제2 더미 맨드럴 및 상기 제2 액티브 맨드럴의 폭은 동일할 수 있다.
상기 제1 및 제2 액티브 핀과 상기 제1 게이트 전극이 교차하여 제1 트랜지스터가 정의되고, 상기 제3 액티브 핀과 상기 제1 게이트 전극이 교차하여 제2 트랜지스터가 정의되고, 상기 제4 액티브 핀과 상기 제2 게이트 전극이 교차하여 제3 트랜지스터가 정의될 수 있다.
상기 제1 트랜지스터의 도전형과 상기 제2 및 제3 트랜지스터의 도전형은 서로 다를 수 있다.
상기 제1 트랜지스터의 도전형은 N형이고, 상기 제2 및 제3 트랜지스터의 도전형은 P형일 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법은 기판 상에 하드 마스크 층 및 제1 희생층을 순차적으로 형성하고, 상기 제1 희생층 상에 제1 맨드럴을 형성하고, 상기 제1 맨드럴의 양 측벽에 제1 스페이서를 형성하고, 상기 제1 맨드럴을 제거하고, 상기 제1 스페이서를 식각 마스크로 상기 제1 희생층을 식각하여 제2 맨드럴을 형성하고, 상기 제2 맨드럴의 양 측벽에 제2 스페이서를 형성하고, 상기 제2 맨드럴을 제거하고, 상기 제2 스페이서를 식각 마스크로 상기 하드 마스크 층 및 기판을 패터닝하여 제1 방향으로 서로 나란하게 연장되고 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 이격된 제1 내지 제6 액티브 핀을 형성하고, 상기 제2 방향으로 연장되어 상기 제1 내지 제4 액티브 핀과 교차하는 제1 게이트 전극과, 상기 제2 방향으로 연장되어 상기 제3 내지 제6 액티브 핀과 교차하고, 상기 제1 및 제2 액티브 핀과 교차하지 않고, 상기 제1 게이트 전극과 상기 제1 방향으로 이격된 제2 게이트 전극을 형성하는 것을 포함하되, 상기 제2 및 제3 액티브 핀 사이와, 제4 및 제5 액티브 핀 사이에 트렌치를 형성하고, 제3 및 제4 액티브 핀 사이에는 트렌치를 형성하지 않는다.
상기 제1 맨드럴은 제1 및 제2 서브 맨드럴을 포함하고, 상기 제1 및 제2 서브 맨드럴의 폭은 서로 다를 수 있다.
상기 제1 및 제2 액티브 핀 사이의 간격은 40nm 미만일 수 있다.
상기 제3 액티브 핀의 일부는 상기 제4 액티브 핀의 일부와 제2 방향으로 오버랩될 수 있다.
여기서, 상기 제1 내지 제6 액티브 핀의 양 쪽에 딥 트렌치를 형성하고, 상기 딥 트렌치를 채우고, 상기 제1 내지 제6 액티브 핀이 돌출되도록 형성된 소자 분리막을 형성하는 것을 더 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 제1 방향으로 서로 나란하게 연장된 제1 내지 제6 액티브 핀, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 제1 내지 제4 액티브 핀과 교차하는 제1 게이트 전극 및 상기 제2 방향으로 연장되어 상기 제3 내지 제6 액티브 핀과 교차하고, 상기 제1 및 제2 액티브 핀과 교차하지 않고, 상기 제1 게이트 전극과 상기 제1 방향으로 이격된 제2 게이트 전극을 포함하되, 상기 제1 내지 제5 액티브 핀 사이의 간격은 각각 서로 다르고, 상기 제1 및 제2 액티브 핀 사이의 간격과 상기 제5 내지 제6 액티브 핀 사이의 간격은 서로 동일하다.
상기 제2 및 제3 액티브 핀 사이와, 상기 제4 및 제5 액티브 핀 사이에 각각 형성된 제1 및 제2 딥트렌치를 더 포함할 수 있다.
상기 제1 딥 트렌치의 측벽은 상기 제2 및 제3 액티브 핀의 측벽과 불연속적일 수 있다.
상기 제1 및 제2 액티브 핀의 길이는 상기 제3 및 제4 액티브 핀의 길이와 다를 수 있다.
상기 제1 및 제2 액티브 핀 사이의 간격은 40nm 미만일 수 있다.
상기 제1 내지 제6 액티브 핀은 자가 정렬 4중 패터닝(self aligned quadruple patterning, SAQP) 기술에 의해 형성될 수 있다.
상기 제1 및 제2 액티브 핀 사이의 간격은 제1 간격이고, 상기 제2 및 제3 액티브 핀 사이의 간격은 상기 제1 간격의 배수가 아닐 수 있다.
상기 제2 및 제3 액티브 핀 사이의 간격은 상기 제1 및 제2 액티브 핀 사이의 간격보다 클 수 있다.
상기 제3 액티브 핀의 일부는 상기 제4 액티브 핀의 일부와 제2 방향으로 오버랩될 수 있다.
상기 제1 및 제2 액티브 핀과 상기 제1 게이트 전극이 교차하여 제1 트랜지스터가 정의되고, 상기 제3 액티브 핀과 상기 제1 게이트 전극이 교차하여 제2 트랜지스터가 정의되고, 상기 제4 액티브 핀과 상기 제2 게이트 전극이 교차하여 제3 트랜지스터가 정의될 수 있다.
상기 제1 트랜지스터의 도전형과 상기 제2 및 제3 트랜지스터의 도전형은 서로 다를 수 있다.
상기 제1 트랜지스터의 도전형은 N형이고, 상기 제2 및 제3 트랜지스터의 도전형은 P형일 수 있다.
상기 제1 내지 제6 액티브 핀 상에 형성된 불순물 에피층을 더 포함하고, 상기 제1 및 제2 액티브 핀과, 상기 제5 및 제6 액티브 핀 상에 형성된 불순물 에피층의 도전형과, 상기 제3 및 제4 액티브 핀 상에 형성된 불순물 에피층의 도전형은 서로 다를 수 있다.
메모리 셀 어레이 영역 및 주변 영역을 포함하고, 상기 메모리 셀 어레이 영역은 복수의 메모리 셀 영역을 포함하고, 상기 각각의 메모리 셀 영역은, 상기 제1 내지 제6 액티브 핀과, 상기 제1 및 제2 게이트 전극을 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개념도이다.
도 2는 도 1의 메모리 셀 어레이 영역의 개념도이다.
도 3은 도 2의 SRAM 메모리 셀 영역의 회로도이다.
도 4는 도 2의 SRAM 메모리 셀 영역의 레이아웃도이다.
도 5는 도 4의 풀다운 트랜지스터를 도시한 사시도이다.
도 6은 도 4의 풀업 트랜지스터를 도시한 사시도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 개념도이다.
도 8은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 9는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 10 내지 도 12는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 13 내지 도 25는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 26은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 도 1을 참조하여, 본 발명의 일 실시예에 따른 마스크 패턴 제조 시스템(1)에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개념도이다. 도 2는 도 1의 메모리 셀 어레이 영역의 개념도이다.
도 1을 참조하면, 반도체 장치(1)는 메모리 셀 어레이 영역(MR)과 주변 회로 영역(PR)을 포함할 수 있다. 구체적으로, 반도체 장치(1)의 기판(100) 상에는 메모리 셀 어레이 영역(MR)과 주변 회로 영역(PR)이 배치될 수 있다.
메모리 셀 어레이 영역(MR)에는 메모리 소자가 배치될 수 있다. 이러한 메모리 소자의 예로는, SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), NAND 또는 NOR 플래시 메모리(NAND or NOR flash memory), MRAM(Magnetic Random Access Memory), PRAM(Phase change Random Memory), RRAM(Resistive Random Access Memory) 등을 들 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
주변 회로 영역(PR)에는 메모리 셀 어레이 영역(MR)에 배치된 메모리 소자를 구동하는 데 필요한 소자들이 배치될 수 있다. 이러한 소자의 예로는, 입출력 버퍼(I/O buffer), 리드 회로(read circuit), 라이트 회로(write circuit) 등을 들 수 있으나, 역시 본 발명의 기술적 사상이 이러한 예시에 제한되는 것은 아니다.
도 2를 참조하면, 메모리 셀 어레이 영역(MR)은 복수의 메모리 셀 영역을 포함할 수 있다.
이하에서는 메모리 셀 어레이 영역(MR)의 각 메모리 셀 영역에 SRAM 소자가 배치된 것을 예로 들어 설명할 것이나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 이하에서는 메모리 셀 어레이 영역(MR)이 복수의 SRAM 메모리 셀 영역(SMC1, SMC2)을 포함하는 것을 예로 들어 설명할 것이나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
복수의 SRAM 메모리 셀 영역(SMC1, SMC2)은 도시된 것과 같이 격자 형상으로 정렬되어 배치되어 어레이 형태를 가질 수 있다. 각 SRAM 메모리 셀 영역(SMC1, SMC2)에는 SRAM 셀이 배치될 수 있다.
이하 도 3 내지 도 6을 참조하여, SRAM 셀에 대해 보다 구체적으로 설명한다.
도 3은 도 2의 SRAM 메모리 셀 영역의 회로도이다. 도 4는 도 2의 SRAM 메모리 셀 영역의 레이아웃도이다. 도 5는 도 4의 풀다운 트랜지스터를 도시한 사시도이다. 도 6은 도 4의 풀업 트랜지스터를 도시한 사시도이다.
먼저, 도 3을 참조하면, 반도체 장치(1)는, 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다.
제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함할 수 있다.
실시예에서, 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
여기서, 도 3 내지 도 7을 참조하면, 제1 “‡항(X)으로 서로 이격된 제1 액티브 핀(F1), 제2 액티브 핀(F2), 제3 액티브 핀(F3), 제4 액티브 핀(F4), 제5 액티브 핀(F5), 제6 액티브 핀(F6)은, 제2 방향(Y)으로 길게 연장될 수 있다.
몇몇 실시예에서, 도시된 것과 같이, 제3 액티브 핀(F3)과 제4 액티브 핀(F4)은 나머지 액티브 핀(F1, F2, F5, F6)보다 연장 길이가 짧을 수 있다.
제1 액티브 핀(F1)과 제2 액티브 핀(F2)은 서로 제1 간격(P1)만큼 이격될 수 있다. 제2 액티브 핀(F2)과 제3 액티브 핀(F3)은 서로 제2 간격(P2)만큼 이격될 수 있다. 제3 액티브 핀(F3)과 제4 액티브 핀(F4)은 서로 제3 간격(P3)만큼 이격될 수 있다. 제4 액티브 핀(F4)과 제5 액티브 핀(F5)은 서로 제4 간격(P4)만큼 이격될 수 있다. 그리고, 제5 액티브 핀(F5)과 제6 액티브 핀(F6)은 서로 제5 간격(P5)만큼 이격될 수 있다. 제5 간격(P5)은 제1 간격(P1)과 동일할 수 있다.
여기서, 제2 간격(P2)은 제1 간격(P1)보다 클 수 있다. 즉, 제1 간격(P1)은 제2 간격(P2)보다 작을 수 있다. 이에 따라, 제1 및 제2 액티브 핀(F1, F2)은 제3 및 제4 액티브 핀(F3, F4)에 비해 서로 인접하여 배치될 수 있고, 제5 및 제6 액티브 핀(F5, F6)은 제3 및 제4 액티브 핀(F3, F4)에 비해 서로 인접하여 배치될 수 있다.
또한, 제3 간격(P3)은 제1 간격(P1)보다 클 수 있다. 제4 간격(P4)도 제1 간격(P1)보다 클 수 있다. 제4 간격(P4)은 제2 간격(P2)과 같을 수 있다. 단, 이에 제한되는 것은 아니고, 제4 간격(P4)은 제2 간격(P2)과 달라질 수도 있다.
제3 간격(P3)은 제2 간격(P2) 및 제4 간격(P4)과 서로 다를 수 있다. 단, 이에 제한되는 것은 아니다.
제1 게이트 전극(251), 제2 게이트 전극(252), 제3 게이트 전극(253), 및 제4 게이트 전극(254)은 제1 방향(X)으로 길게 연장될 수 있다.
제1 게이트 전극(251)은 제4 게이트 전극(254)과 제1 방향(X)으로 이격되고, 제2 및 제3 게이트 전극(252, 253)과 제2 방향(Y)으로 이격될 수 있다. 제2 게이트 전극(252)은 제3 게이트 전극(253)과 제1 방향(X)으로 이격되고, 제1 및 제4 게이트 전극(251, 254)과 제2 방향(Y)으로 이격될 수 있다.
제1 게이트 전극(251)은 제1 내지 제4 액티브 핀(F1, F2, F3, F4)과 교차할 수 있다. 제2 게이트 전극(252)은 제1 및 제2 액티브 핀(F1, F2)과 교차할 수 있다. 제3 게이트 전극(253)은 제3 내지 제6 액티브 핀(F3, F4, F5, F6)과 교차할 수 있다. 제4 게이트 전극(254)은 제5 및 제6 액티브 핀(F5, F6)과 교차할 수 있다.
구체적으로, 제1 게이트 전극(251)은 제1 내지 제3 액티브 핀(F1, F2, F3)을 완전히 교차하고, 제4 액티브 핀(F4)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(253)은 제4 내지 제6 액티브 핀(F4, F5, F6)을 완전히 교차하고, 제3 액티브 핀(F3)의 종단과 일부 오버랩될 수 있다.
도시된 것과 같이, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(251)과 제1 및 제2 액티브 핀(F1, F2)이 교차되는 영역에 정의될 수 있다.
제1 풀다운 트랜지스터(PD1)는, 제1 및 제2 액티브 핀(F1, F2), 제1 게이트 전극(251), 제1 일함수 조절층(292), 게이트 절연막(132), 스페이서(115), 및 제1 불순물 에피층(130)을 포함할 수 있다.
제1 및 제2 액티브 핀(F1, F2)은 기판(100)으로부터 제3 방향(Z)으로 돌출하여 제2 방향(Y)으로 연장될 수 있다.
몇몇 실시예에서, 기판(100)은 반도체 물질을 포함할 수 있다. 이러한 반도체 물질은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 물질로 이루어질 수 있다.
하지만, 본 발명의 기술적 사상이 이러한 예시에 제한되는 것은 아니며, 다른 몇몇 실시예에서, 기판(100)은 절연 기판일 수도 있다. 즉, 기판(100)은 예를 들어, SOI(silicon on insulator) 기판일 수 있다. 이처럼 기판(100)이 SOI일 경우, 반도체 장치의 응답 속도가 향상될 수 있다.
이러한 제1 및 제2 액티브 핀(F1, F2)은 각각 장변과 단변을 가질 수 있다.
도 4에서는 제1 및 제2 액티브 핀(F1, F2)의 장변 방향이 제2 방향(Y)이고, 제1 및 제2 액티브 핀(F1, F2)의 단변 방향이 제1 방향(X)으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다.
다른 몇몇 실시예에서, 제1 및 제2 액티브 핀(F1, F2)의 장변 방향은 제1 방향(X)이고, 제1 및 제2 액티브 핀(F1, F2)의 단변 방향이 제2 방향(Y)일 수도 있다.
제1 및 제2 액티브 핀(F1, F2)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.
몇몇 실시예에서, 제1 및 제2 액티브 핀(F1, F2)은 반도체 물질을 포함할 수 있다. 이 경우, 제1 및 제2 액티브 핀(F1, F2)은 예를 들어, Si 또는 SiGe 등을 포함할 수 있다.
몇몇 실시예에서, 제1 및 제2 액티브 핀(F1, F2)은 기판(100)과 동일한 물질을 포함할 수 있다. 예를 들어, 기판(100)이 Si을 포함하는 경우, 제1 및 제2 액티브 핀(F1, F2)도 Si을 포함할 수 있다.
하지만, 본 발명이 이에 제한되는 것은 아니며, 기판(100)과 제1 및 제2 액티브 핀(F1, F2)은 서로 다른 물질을 포함할 수도 있다.
예를 들어, 기판(100)이 Si을 포함하는 경우, 제1 및 제2 액티브 핀(F1, F2)은 Si와 다른 반도체 물질을 포함할 수 있다. 이 경우, 제1 및 제2 액티브 핀(F1, F2)은 예를 들어, 에피택셜 성장 공정(epitaxial growth process)을 통해 기판(100) 상에 형성될 수 있다.
제1 필드 절연막(103)은 기판(100) 상에 형성되어, 제1 및 제2 액티브 핀(F1, F2)의 측벽 일부를 덮고 제1 및 제2 액티브 핀(F1, F2)의 상부를 노출시킬 수 있다. 즉, 제1 필드 절연막(103)은 도시된 것과 같이 제1 및 제2 액티브 핀(F1, F2)의 하부를 덮을 수 있다.
몇몇 실시예에서, 제1 필드 절연막(103)은 예를 들어, 산화막, 산질화막, 또는 질화막 중 어느 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 및 제2 액티브 핀(F1, F2) 상에는, 제1 및 제2 액티브 핀(F1, F2)과 교차하는 게이트 절연막(132), 제1 일함수 조절층(292) 및 제1 게이트 전극(251)이 배치될 수 있다.
게이트 절연막(132)은, 도 3에 도시된 것과 같이, 제1 및 제2 액티브 핀(F1, F2)의 상면 상에 형성되고, 스페이서(115)의 측벽을 따라 기판(100)으로부터 돌출된 형상으로 형성될 수 있다. 다시 말해, 게이트 절연막(132)의 적어도 일단은 기판(100)의 상부로 연장될 수 있다.
게이트 절연막(132)의 형상이 이러한 것은, 본 실시예에 따른 제1 풀다운 트랜지스터(PD1)가 예를 들어, 게이트 리플레이스먼트(gate replacement) 공정을 통해서 형성되었기 때문일 수 있다.
또한, 게이트 절연막(132)은 제1 필드 절연막(103)의 상면 및 제1 및 제2 액티브 핀(F1, F2)의 측면과 상면을 따라 형성될 수 있다.
게이트 절연막(132)은, 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(132)은 HfO2, ZrO2, LaO, AP2O3 또는 Ta2O5 등을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 일함수 조절층(292)은 게이트 절연막(132) 상에 형성될 수 있다. 제1 일함수 조절층(292)은 제1 풀다운 트랜지스터(PD1)의 일함수를 조절하는 역할을 하고, 제1 게이트 전극(251)은 외부로부터 인가된 게이트 전압을 전달하는 역할을 할 수 있다. 또한, 제1 게이트 전극(251)은 제1 일함수 조절층(292)에 의해 형성된 공간을 채우는 역할을 할 수 있다.
몇몇 실시예에서, 제1 일함수 조절층(292)은 제1 메탈을 포함하고, 제1 게이트 전극(251)은 제2 메탈을 포함할 수 있다.
제1 일함수 조절층(292)은 도 5에 도시된 것과 같이, 게이트 절연막(132)의 상면 및 제1 게이트 전극(251)의 측면을 따라 상부로 연장된 형상으로 형성될 수 있다. 제1 일함수 조절층(292)의 형상이 이러한 것은, 본 실시예에 따른 제1 풀다운 트랜지스터(PD1)가 예를 들어, 게이트 리플레이스먼트(gate replacement) 공정을 통해서 형성되었기 때문일 수 있다.
또한, 제1 일함수 조절층(292)은 도 7에 도시된 것과 같이, 제1 필드 절연막(103) 상부, 제1 및 제2 액티브 핀(F1, F2)의 측벽 및 상부를 따라 컨포멀하게(conformally) 배치될 수 있다.
제1 일함수 조절층(292)은 예를 들어, N형 일함수 조절층을 포함할 수 있다. 제1 일함수 조절층(292)은 예를 들어, TiN, TaN, TiC, TiAlC 및 TaC 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(251)은 예를 들어, W 또는 Al을 포함할 수 있다. 하지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 제1 일함수 조절층(292)과 제1 게이트 전극(251)의 구성은 이와 다르게 변형될 수도 있다.
한편, 다른 몇몇 실시예에서, 제1 게이트 전극(251)은 메탈이 아닌, 예를 들어, Si, SiGe 등을 포함할 수도 있다.
스페이서(115)는 제1 게이트 전극(251)의 적어도 일측에 형성될 수 있다. 본 발명의 몇몇 실시예에서, 스페이서(115)는 제1 게이트 전극(251)의 양측에 형성될 수 있다.
비록 도면에서는 기둥 형태의 스페이서(115)를 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 스페이서(115)의 형상은 얼마든지 이와 다르게 변형될 수 있다.
본 실시예에서, 스페이서(115)는 예를 들어, 질화막을 포함할 수 있다. 구체적으로, 스페이서(115)는 실리콘 질화막을 포함할 수 있다. 하지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 스페이서(115)를 구성하는 물질은 얼마든지 변형될 수 있다. 예를 들어, 다른 몇몇 실시예에서, 스페이서(115)는 산화막, 또는 산질화막 중 어느 하나를 포함할 수 있다.
스페이서(115) 양측의 제1 및 제2 액티브 핀(F1, F2)에는 제1 불순물 에피층(130)이 형성될 수 있다.
몇몇 실시예에서, 제1 불순물 에피층(130)은 제1 및 제2 액티브 핀(F1, F2)이 일부 식각된 영역에 형성될 수 있다. 이러한 제1 불순물 에피층(130)은 예를 들어, 에피택셜 성장 공정을 통해 제1 및 제2 액티브 핀(F1, F2)에 형성될 수 있다.
몇몇 실시예에서, 제1 불순물 에피층(130)은 상승된(elevated) 소오스 또는 드레인 영역일 수 있다. 즉, 제1 불순물 에피층(130)의 상면은 제1 및 제2 액티브 핀(F1, F2)의 상면보다 높을 수 있다.
제1 불순물 에피층(130)은 반도체 물질을 포함할 수 있다. 몇몇 실시예에서, 제1 불순물 에피층(130)은 예를 들어, Si을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 불순물 에피층(130)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(100)이 Si을 포함할 때, 제1 불순물 에피층(130)은 Si을 포함하거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)을 포함할 수 있다.
이러한 인장 스트레스 물질은 제1 및 제2 액티브 핀(F1, F2) 내에 정의된 채널 영역에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
다시 도 4를 참조하면, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(251)과 제3 액티브 핀(F3)이 교차되는 영역에 정의될 수 있다.
제1 풀업 트랜지스터(PU1)는, 제3 액티브 핀(F3), 제1 게이트 전극(251), 제2 일함수 조절층(294), 게이트 절연막(132), 스페이서(115), 및 제2 불순물 에피층(140)을 포함할 수 있다.
제3 액티브 핀(F3), 제1 게이트 전극(251), 게이트 절연막(132), 및 스페이서(115)에 관한 설명은, 앞서 설명한 것과 실질적으로 동일한바 중복된 설명은 생략한다.
제2 일함수 조절층(294)은 제1 풀업 트랜지스터(PU1)의 일함수를 조절하는 역할을 할 수 있다. 몇몇 실시예에서, 제2 일함수 조절층(294)은 제1 일함수 조절층(292)에 포함된 제1 메탈과 다른 제3 메탈을 포함할 수 있다.
제2 일함수 조절층(294)은 예를 들어, P형 일함수 조절층을 포함할 수 있다. 제2 일함수 조절층(294)은 예를 들어, TiN, TaN, TiC, TiAlC 및 TaC 중 적어도 하나를 포함할 수 있다.
제2 불순물 에피층(140)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다.
이러한 압축 스트레스 물질은 제3 액티브 핀(F3) 내에 정의된 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
구체적으로, 제1 액티브 핀(F1)과 제2 액티브 핀(F2)은 그 사이 간격(P1)이 좁으므로, 핀 사이의 기판(100)의 상면이 상대적으로 높을 수 있고, 제3 액티브 핀(F3)과 제4 액티브 핀(F4)은 그 사이 간격(P2)이 넓어, 핀 사이의 기판(100)의 상면이 상대적으로 낮을 수 있다.
이에 따라, 본 실시예에서는 NFET으로 동작하는 제1 및 제2 액티브 핀(F1, F2)의 채널 영역이 PFET으로 동작하는 제3 액티브 핀(F3)의 채널 영역보다 작다.
NFET에서는 전자(electron)가 캐리어로 사용되고, PFET에서는 홀(hole)이 캐리어로 사용되므로, NFET과 PFET의 채널 영역이 동일할 경우, 캐리어의 이동도(mobility) 차이로인해 NFET과 PFET의 동작 특성이 달라질 수 있다.
다시 도 4를 참조하면, 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(253)과 제4 액티브 핀(F4)이 교차되는 영역에 정의될 수 있다. 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(253)과 제5 및 제6 액티브 핀(F5, F6)이 교차되는 영역에 정의될 수 있다.
제2 풀업 트랜지스터(PU2)는 앞서 설명한 제1 풀업 트랜지스터(PU1)와 실질적으로 동일한 구성을 갖고, 제2 풀다운 트랜지스터(PD2)는 앞서 설명한 제1 풀다운 트랜지스터(PD1)와 실질적으로 동일한 구성을 가질 수 있으므로, 중복된 설명은 생략한다.
도 4에 도시된 것과 같이, 반도체 장치(1)는 예를 들어, NFET으로 동작하는 제1 및 제2 풀다운 트랜지스터(PD1, PD2)가 정의된 제1 영역과, 예를 들어, PFET으로 동작하는 제1 및 제2 풀업 트랜지스터(PD1, PD2)가 정의된 제2 영역을 포함할 수 있다. 그리고, 이 때, 제1 영역에 배치된 액티브 핀들(예를 들어, F1, F2, F5, F6) 간의 간격(P1)은, 제2 영역에 배치된 액티브 핀들(예를 들어, F3, F4) 간의 간격(P2)보다 작을 수 있다. 이에 따라, 제1 영역에 배치된 액티브 핀들(예를 들어, F1, F2, F5, F6)은 필드 절연막(예를 들어, 103)으로부터 상대적으로 작은 양만큼 돌출되고, 제2 영역에 배치된 액티브 핀들(예를 들어, F3, F4)은 필드 절연막(예를 들어, 120)으로부터 상대적으로 많은 양만큼 돌출될 수 있다.
제1 패스 트랜지스터(PS1)는 제2 게이트 전극(252)과 제1 및 제2 액티브 핀(F1, F2)이 교차되는 영역에 정의될 수 있다. 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(254)과 제5 및 제6 액티브 핀(F5, F6)이 교차되는 영역에 정의될 수 있다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(251~254)과, 제1 내지 제6 액티브 핀(F1, F2, F3, F4, F5, F6)이 교차되는 영역의 양측에는 다수의 컨택(250)이 형성될 수 있다.
제1 공유 컨택(shared contact)(261)은 제3 액티브 핀(F3), 제3 게이트 라인(253)과, 배선(271)을 동시에 연결할 수 있다. 제2 공유 컨택(262)은 제4 액티브 핀(F4), 제1 게이트 라인(251)과, 배선(272)을 동시에 연결할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 개념도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명하도록 한다.
도 7을 참조하면, 본 실시예에 따른 반도체 장치(4)는 로직 영역(10)과 SRAM 형성 영역(20)을 포함할 수 있다. 로직 영역(10)에는 반도체 장치(4)의 동작에 필요한 로직 소자들이 형성되고, SRAM 형성 영역(20)에는 SRAM 소자가 형성될 수 있다.
본 발명의 몇몇 실시예에서, SRAM 형성 영역(20)에는 전술한 본 발명의 실시예들에 따른 반도체 장치 중 어느 하나가 배치될 수 있다. 또한, 본 발명의 다른 몇몇 실시예에서, SRAM 형성 영역(20)에는 전술한 본 발명의 실시예들에 따른 반도체 장치 중 어느 하나와 다른 하나가 서로 조합되어 배치될 수 있다.
도 7에서는, 예시적으로 로직 영역(10)과 SRAM형성 영역(20)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(10)과 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 8을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 멀티 레벨 연결 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
실시예에서, 중앙처리부(1010)는 예를 들어, SRAM을 포함하는 캐시(cache) 메모리를 포함할 수 있다. 캐시 메모리는 L1 캐시 메모리와 L2 캐시 메모리 등을 포함할 수 있다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 예를 들어, 이러한 캐시 메모리의 구성 요소로 채용될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
멀티 레벨 연결 버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 멀티 레벨 연결 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 멀티 레벨 연결 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 DRAM 및/또는 SRAM 등을 더 포함할 수도 있다. 예를 들어, 전자 시스템(1100)이 고속의 SRAM을 포함할 경우, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는 이러한 고속 SRAM에 채용될 수 있다.
또한, 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 10 내지 도 12는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 10은 태블릿 PC(1200)을 도시한 도면이고, 도 11은 노트북(1300)을 도시한 도면이며, 도 12는 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 통해 제조된 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
도 4 및 도 13 내지 도 29는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13을 참조하면, 기판(100) 상에 하드 마스크층(200), 제1 희생층(300), 제1 반사방지층(310), 제2 희생층(400) 및 제2 반사방지층(410)을 순차적으로 형성할 수 있다.
기판(100)은 실리콘 웨이퍼와 같은 통상의 반도체 기판일 수 있다. 또한, 기판(100)은 SOI(Silicon On Insulator) 기판일 수 있다.
하드 마스크층(200)은 복수의 층으로 구성될 수 있다. 상기 복수의 층은 각각 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 실리콘 질화물(SixNy), TEOS(TetraEthylOthoSilicate) 또는 다결정질 실리콘 등과 같은 실리콘 함유 물질, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같이 탄소 함유물질 또는 금속 중 적어도 하나로 이루어질 수도 있다. 상기 복수의 층은 아래층은 예를 들어, 실리콘 질화물층으로 이루어질 수 있고, 상기 아래층은 상기 실리콘 질화물의 하부에 얇은 실리콘 산화물을 더 포함할 수 있다. 중간층은 실리콘 산화물로 이루어질 수 있다. 위층은 다결정질 실리콘으로 이루어질 수 있다. 단, 이에 제한되는 것은 아니다.
제1 및 제2 희생층(300, 400)은 후속의 공정에서 제1 스페이서들(400s), 제2 스페이서들(300s)을 형성하기 위한 층들이다(도 15 및 도 18 참조). 제1 및 제2 희생층(300, 400)은 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나를 포함할 수 있다.
제1 및 제2 반사방지층(310, 410)은 사진 식각 공정(photolithography process) 시에 하부막질에 의한 빛의 반사를 방지하기 위한 층들이다. 제1 및 제2 반사 방지층(310, 410)은 실리콘 산질화막(SiON)으로 이루어질 수 있다.
하드 마스크층(200), 제1 및 제2 희생층(300, 400) 및 제1 및 제2 반사 방지층들(310, 410)은 원자층 증착법(Atomic Layer Deposition, ALD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정에 의해 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가될 수도 있다.
다음으로, 제2 희생층(400) 상에 감광막(photoresist, PR)을 덮고, 사진 식각 공정을 통해 라인 형태의 제1 및 제2 감광막 패턴(500p1, 500p2)을 형성할 수 있다. 제1 및 제2 감광막 패턴(500p2)은 각각 복수일 수 있다. 제1 감광막 패턴(500p1)은 제2 감광막 패턴(500p2)들 사이에 형성될 수 있다. 제1 감광막 패턴(500p1)은 서로 이격되어 형성될 수 있다. 제2 감광막 패턴(500p2)도 서로 이격되어 형성될 수 있다.
복수의 제1 감광막 패턴(500p1)의 폭(W1)은 서로 동일할 수 있다. 즉, 추후에 SRAM의 셀 영역을 이루는 트랜지스터의 간격이 서로 대칭이 될 수 있도록 같은 폭을 가질 수 있다. 복수의 제1 감광막 패턴(500p1)의 간격(Wp1)은 폭(W1) 보다 클 수 있다. 단, 이에 제한되는 것은 아니다. 복수의 제1 감광막 패턴(500p1)의 폭(W1) 또는 간격(Wp1)은 추후에 형성되는 액티브 핀의 배치를 위해 조절될 수 있다.
복수의 제2 감광막 패턴(500p2)의 폭(W2)은 서로 동일할 수 있다. 제2 감광막 패턴(500p2) 및 제1 감광막 패턴(500p1)의 간격(Wp2)은 복수의 제1 감광막 패턴(500p1)의 간격(Wp1)과 다를 수 있다. 구체적으로, 복수의 제1 감광막 패턴(500p1)의 간격(Wp1)이 제2 감광막 패턴(500p2) 및 제1 감광막 패턴(500p1)의 간격(Wp2)보다 클 수 있다. 단, 이에 제한되는 것은 아니다.
도 14를 참조하면, 제1 및 제2 감광막 패턴들(500p1, 500p2)을 식각 마스크로 이용하여 제2 반사 방지층(410) 및 제2 희생층(400)을 이방성 식각함으로써, 제1 희생층(300) 상에 라인 형태의 제1 맨드럴들(mandrel, 400p1, 400p2)을 형성할 수 있다. 제1 맨드럴(400p1, 400p2)은 제1 셀 맨드럴(400p1) 및 제1 더미 맨드럴(400p2)을 포함할 수 있다.
제1 셀 맨드럴(400p1)은 제1 감광막 패턴(500p1)에 의해서 형성되고, 제1 더미 맨드럴(400p2)은 제2 감광막 패턴(500p2)에 의해서 형성된다. 따라서, 제1 셀 맨드럴(400p1)의 폭은 제1 감광막 패턴(500p1)의 폭(W1)과 동일하고, 제1 더미 맨드럴(400p2)의 폭은 제2 감광막 패턴(500p2)의 폭(W2)과 동일하다. 또한, 제1 셀 맨드럴(400p1) 사이의 간격도 복수의 제1 감광막 패턴(500p1)의 간격(Wp1)과 동일하고, 제1 셀 맨드럴(400p1) 및 제1 더미 맨드럴(400p2) 사이의 간격도 제2 감광막 패턴(500p2) 및 제1 감광막 패턴(500p1)의 간격(Wp2)과 동일하다. 따라서, 제1 셀 맨드럴(400p1)의 폭(W1)은 제1 더미 맨드럴(400p2)의 폭(W2)과 서로 다를 수 있다. 구체적으로, 제1 셀 맨드럴(400p1)의 폭(W1)은 제1 더미 맨드럴(400p2)의 폭(W2)보다 더 클 수 있다.
도 15를 참조하면, 제1 맨드럴들(400p1, 400p2)의 측벽에 제1 스페이서들(400s)을 형성할 수 있다.
구체적으로, 제1 맨드럴들(400p1, 400p2)을 컨포멀(conformal)하게 덮는 제1 스페이서 물질층을 형성한 후, 에치백(etchback) 공정을 수행함으로써 제1 맨드럴들(400p1, 400p2)의 측벽에 제1 스페이서들(400s)을 형성할 수 있다. 상기 제1 스페이서(400s)의 폭(W3)은 최종적으로 형성하고자 하는 핀형 패턴 사이의 간격을 고려하여 결정될 수 있다. 최종적으로 형성하고자 하는 핀형 패턴 사이의 간격은 상용화된 포토리소그래피 장비의 해상도 한계보다 좁을 수 있다.
상기 제1 스페이서(400s)의 물질은 제1 맨드럴들(400p1, 400p2)과 식각 선택성을 가지는 물질로 이루어질 수 있다. 예를 들어, 제1 맨드럴들(400p1, 400p2)이 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나로 이루어진 경우, 상기 제1 스페이서 물질층은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 제1 스페이서 물질층은 원자층 증착법(ALD)에 의해 형성될 수 있다.
도 16을 참조하면, 제1 맨드럴들(400p1, 400p2)을 선택적으로 제거함으로써, 제1 희생층(300) 상에 라인 형태로 잔존하는 제1 스페이서들(400s)을 형성할 수 있다. 특정한 식각 조건에서 제1 스페이서들(400s)은 제1 맨드럴들(400p1, 400p2)에 대해 식각 선택성을 가지므로, 제1 맨드럴들(400p1, 400p2)을 선택적으로 제거할 수 있다.
도 17을 참조하면, 하드 마스크층(200) 상에 제2 맨드럴들(300p)을 형성할 수 있다.
제1 스페이서들(400s) 을 식각 마스크로 이용하여 제1 반사방지층(310) 및 제1 희생층(300)을 식각함으로써, 하드 마스크층(200) 상에 제2 맨드럴들(300p)을 형성할 수 있다. 제2 맨드럴들(300P)의 폭은 제1 스페이서(400s)의 폭(W3)과 동일할 수 있다. 도시되었듯이, 복수의 제2 맨드럴들(300p)의 폭(W3)은 모두 동일할 수 있다.
도 18을 참조하면, 제2 맨드럴(300p)의 측벽에 제2 스페이서들(300s)을 형성할 수 있다.
구체적으로, 제2 맨드럴들(300p)을 컨포멀(conformal)하게 덮는 제2 스페이서 물질층을 형성한 후 에치백(etchback) 공정을 수행함으로써, 제2 맨드럴들(300p)의 측벽에 제2 스페이서들(300s)을 형성할 수 있다. 상기 제2 스페이서 물질층의 폭(W4)은 최종적으로 형성하고자 하는 핀형 패턴들의 선폭을 고려하여 결정될 수 있다. 최종적으로 형성하고자 하는 핀형 패턴들의 선폭은 상용화된 포토리소그래피 장비의 해상도 한계보다 작을 수 있다.
제2 스페이서 물질층은 제2 맨드럴들(300p)과 식각 선택성을 가지는 물질로 이루어질 수 있다. 예를 들어, 제2 맨드럴들(300p)이 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나로 이루어진 경우, 상기 제2 스페이서 물질층은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 제2 스페이서 물질층은 원자층 증착법(ALD)에 의해 형성될 수 있다.
도 19를 참조하면, 제2 맨드럴들(300p)을 선택적으로 제거함으로써, 하드 마스크층(200) 상에 라인 형태로 잔존하는 제2 스페이서들(300s)을 형성할 수 있다. 특정한 식각 조건에서 제2 스페이서들(300s)은 제2 맨드럴들(300p)에 대해 식각 선택성을 가지므로, 제2 맨드럴들(300p)을 선택적으로 제거할 수 있다.
제2 맨드럴들(300p)을 제거함으로써, 라인 형태로 잔존하는 제2 스페이서들(300s)가 형성될 수 있다. 제2 스페이서들(300s)은 서로 다른 피치를 가질 수 있다.
도 20을 참조하면, 제2 스페이서들(300s)을 식각 마스크로 이용하여 하드 마스크층(200) 및 기판(100)의 적어도 일부를 이방성 식각함으로써, 기판(100) 상에 서로 다른 피치를 가지는 핀형 패턴을 형성할 수 있다.
기판(100)을 이방성 식각하는 단계에 의해, 제2 스페이서들(300s)이 기판(100)에 전사되어 핀형 패턴(100p)이 형성될 수 있다.
먼저, 서로 다른 피치를 가지는 상기 제2 스페이서들(300s)을 식각 마스크로 이용하여 하드 마스크층들을 식각함으로써 서로 다른 피치를 가지는 하드 마스크 패턴(200p)들을 형성할 수 있다. 이어서, 상기 하드 마스크 패턴(200p)들을 식각 마스크로 이용하여 기판(100)을 이방성 식각함으로써 서로 다른 피치를 가지는 핀형 패턴들(100p)을 형성할 수 있다. 기판(100)의 이방성 식각이 완료된 후에, 하드 마스크층 패턴(200p)이 핀형 패턴들(100p)의 상부에 잔존할 수 있다. 이 때, 핀형 패턴들(100p)은 2개씩 쌍을 이루어 일정한 간격(W3)으로 배치될 수 있다. 상기 간격(W3)은 제2 스페이서(300S)의 폭과 동일할 수 있다. 2개의 핀형 패턴들(100p)의 쌍 사이에는 서로 다른 간격이 형성될 수 있다. 상기 서로 다른 간격은 상기 일정한 간격(W3)보다 클 수 있다. 또한, 일정한 간격(W3)의 배수가 아닐 수 있다. 예를 들어 상기 일정한 간격(W3)은 40nm 미만일 수 있으나, 이에 제한되는 것은 아니다.
도 21을 참조하면, 핀형 패턴(100p) 중 일부를 제거하고, 핀형 패턴(100p)의 상부가 돌출되도록 소자 분리층(103)을 형성할 수 있다. 도 21은 도 20의 A-A 부분을 확대한 도면이다.
도 20의 A-A 부분에 있는 8개의 핀형 패턴(100p)은 추후에 SRAM의 셀 영역이 될 수 있다. 즉, 8개의 핀형 핀형 패턴(100p) 중 6개의 핀형 패턴(100p)은 제1 내지 제6 핀(F1~F6)이 될 수 있다. 제2 핀(F2) 및 제3 핀(F3) 사이에 위치한 핀형 패턴(100p)과, 제4 핀(F4) 및 제5 핀(F5) 사이에 위치한 핀형 패턴(100p)은 제거될 수 있다. 상기 패턴이 제거된 부분은 도 4의 P2 및 P4의 간격을 이루는 부분이 될 수 있다. 즉, 핀형 패턴(100p)의 제거에 의해 풀다운 트랜지스터와 풀업 트랜지스 사이의 간격이 형성될 수 있다.
핀형 패턴(100p)이 제거되면서 핀형 패턴(100p)이 제거된 자리에 트렌치(T1, T2)가 형성될 수 있다. 이는 소자분리막을 위한 트렌치(T3)와 동시에 형성될 수 있다. 단, 이에 제한되는 것은 아니다. 트렌치(T1~T3)는 기판()의 상면에 단차를 가지고 형성할 수 있다. 트렌치(T1~T3)는 핀형 패턴(100p)의 측면과 불연속적인 측벽을 가질 수 있다.
기판(100)을 이방성 식각하여 형성된 핀형 패턴(100p)들 사이의 얕은 트렌치(shallow trench)를 매립하는 절연층을 형성한 후, 하드 마스크 패턴(200p)이 드러나도록 평탄화 공정을 진행하여 예비 소자 분리층을 형성할 수 있다.
다음으로, 추가적으로 깊은 트렌치(deep trench)(T1~T3)를 형성한 후, 상기 깊은 트렌치를 매립하도록 절연층을 형성할 수 있다. 다음으로, 하드 마스크 패턴(200p)이 노출되도록 평탄화 공정을 수행하여 소자 분리층(103)을 형성할 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 실시예에 따라, 깊은 트렌치(T1~T3)가 형성하지 않을 수 있다.
상기 절연층은 BPSG(Boron-Phosphor Slilicate Glass), HDP(High Density Plasma), FOX(Flowable OXide), TOSZ(TOnen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass), TEOS(TetraEthyl Ortho Silicate), LTO(Low Temperature Oxide) 중 적어도 어느 하나로 이루어질 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(CMP) 공정 의해 수행될 수 있다.
다음으로, 핀형 패턴들(100p)의 상부에 잔존하는 하드 마스크 패턴(200p)을 제거한 후, 핀형 패턴들(100p)의 상부가 돌출되도록 소자 분리막(103)을 소정의 깊이로 식각할 수 있다. 이때, 핀형 패턴들(100p)의 상면 및 양 측면의 일부가 노출될 수 있다.
제1 내지 제6 핀(F1~F6)의 간격(P1~P5)은 다양할 수 있다. 제1 및 제2 핀(F1, F2)의 간격(P1)은 제5 및 제6 핀(F5, F6)의 간격(P5)와 동일할 수 있다. 이는, 제2 스페이서(300s)의 폭(W4)이 모두 동일하게 형성되는 결과이다. 제2 및 제3 핀(F2, F3)의 간격(P2) 및 제4 및 제5 핀(F4, F5)의 간격(P4)은 제1 맨드럴(400p1, 400p2)들의 폭에 따라 조절될 수 있다. 즉, 제1 맨드럴(400p1, 400p2)들의 폭이 같게 형성됨에 따라 제2 및 제3 핀(F2, F3)의 간격(P2) 및 제4 및 제5 핀(F4, F5)의 간격(P4)은 서로 같을 수 있다.
제3 및 제4 핀(F3, F4)의 간격(P3)은 제1 맨드럴(400p1, 400p2) 간의 간격(Wp1)에 따라 결정될 수 있다. 도 4를 참조하면, 제3 핀(F3) 및 제4 핀(F4)은 각각 풀업 트랜지스터가 형성될 수 있다. 본 발명의 일 실시예에 따른 반도체 장치는 제1 맨드럴(400p1, 400p2) 간의 간격이 조절됨에 따라 제3 핀(F3) 및 제4 핀(F4) 사이에 핀 컷 즉, 핀형 패턴의 식각이 필요하지 않을 수 있다. 즉, 단순히 제1 맨드럴(400p1, 400p2) 사이의 간격을 넓게 형성함에 따라 제3 핀(F3) 및 제4 핀(F4) 사이의 간격을 조절할 수 있다. 이에 따라, 제3 핀(F3) 및 제4 핀(F4) 사이에는 트렌치가 형성되지 않을 수 있다.
도 22 내지 도 25는 도 13 내지 도 21을 참조하여 설명한 공정들이 수행된 결과를 나타내는 것이다. 도 22 내지 도 25는 도 4의 A-A 및 B-B부분을 자른 단면도이다. 도 22를 참조하면, 기판(100)은 N웰 영역(NW)을 포함할 수 있다. N웰 영역(NW) 외의 영역들은 P형 불순물로 도핑된 영역들일 수 있다. 상기 N웰 영역(NW)은 핀형 패턴들(100p)을 형성하기 전에 기판(100)에 미리 형성될 수 있다.
소자 분리막(103) 상으로 노출된 제1 내지 제6 핀(F1~F6)을 덮는 희생 게이트 절연층(610) 및 희생 게이트 전극(620)을 형성할 수 있다.
먼저, 희생 게이트 절연층(610), 희생 게이트 전극(620) 및 마스크층(630)을 순차적으로 형성할 수 있다. 이어서, 마스크층(630)을 패터닝한 후, 이를 식각 마스크로 이용하여 희생 게이트 전극(620)을 패터닝할 수 있다.
희생 게이트 절연층(610)은 실리콘 산화막 또는 실리콘 산질화막 중에서 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 희생 게이트 전극층(620)은 다결정질 실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
이어서, 희생 게이트 전극(630)의 측면에 게이트 스페이서(640)를 형성하고, 희생 게이트 전극(630)의 측면에 노출된 활성 패턴 내에 소스/드레인 영역(635)을 형성할 수 있다.
먼저, 스페이서 물질층을 희생 게이트 전극(630) 상에 콘포멀하게 형성한 후, 스페이서 물질층을 에치백함으로써, 게이트 스페이서(640)을 형성할 수 있다. 이어서, 불순물을 이온 주입함으로써, 소스/드레인 영역(635)을 형성할 수 있다. 불순물들의 활성화를 위해, 이온 주입 후 열처리 공정이 수행될 수 있다.
도 23을 참조하면, 희생 게이트 전극(620) 및 게이트 스페이서(640)을 둘러싸고, 희생 게이트 전극(620)의 상면을 노출시키는 층간 절연층(650)을 형성할 수 있다.
먼저, 희생 게이트 전극(620) 및 게이트 스페이서(640)을 덮는 층간 절연층(650)을 형성한 후, 이어서 희생 게이트 전극(620)의 상면이 노출되도록 평탄화 공정을 수행할 수 있다. 평탄화 공정을 통해, 층간 절연층(650)이 완성될 수 있다.
상기 층간 절연층(650)을 평탄화하는 공정은 화학적 기계적 연마(Chemical Mechanical Polishing) 공정일 수 있다.
도 24 및 25를 참조하면, 게이트 절연층(660) 및 게이트 전극(670)을 형성할 수 있다.
먼저, 희생 게이트 전극(620) 및 희생 게이트 절연층(610)을 제거하여, 층간 절연층(650) 내에 트렌치를 형성할 수 있다. 상기 트렌치 내에 게이트 절연층(660) 및 게이트 전극(670)을 콘포멀하게 형성할 수 있다. 이어서, 층간 절연층(650)의 상면이 노출되도록 평탄화 공정을 수행할 수 있다. 평탄화 공정을 통해, 게이트 전극(670)이 완성될 수 있다.
게이트 절연층(660)은 고유전막을 포함할 수 있다. 상기 고유전막은 실리콘 산화막보다 높은 유전 상수를 가지는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 하프늄 실리케이트, 지르코늄 실리케이트 중 적어도 하나일 수 있다. 게이트 절연층(660)은 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD)에 의해 형성될 수 있다.
게이트 전극(670)은 적어도 하나의 일함수 조절막 및 적어도 하나의 게이트 금속을 포함할 수 있다. 상기 일함수 조절막은 TiN, TaN, WN, TiAl, TiAlN, TaC 또는 TiC 등으로 이루어진 그룹에서 선택된 어느 하나일 수 있다. 상기 게이트 금속은 알루미늄(Al), 텅스텐(W), 또는 몰리브데늄(Mo) 등 중의 적어도 하나일 수 있다. 상기 일함수 조절막은 상기 게이트 금속에 대한 확산 방지막으로서 역할을 할 수도 있다. 게이트 전극(670)는 그 물질에 따라 화학 기상 증착법 또는 원자층 증착법에 의해 형성될 수 있다.
N웰 영역(NW)에서의 상기 일함수 조절막은 그외 영역(P형 불순물로 도핑된 영역)에서의 상기 일함수 조절막과 서로 다를 수 있고, 이를 구현하기 위해, 추가적인 공정이 필요할 수 있다.
상술한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 SAQP(Self aligned quadruple patterning)을 이용하여 미세화된 SRAM 셀을 형성할 수 있다. SRAM을 형성하기 위해서는 특정한 간격으로 이격된 복수의 핀형 패턴이 필요한데, 기존에서는 동일한 간격의 핀을 여러 개 형성하고, 간격을 이격하기 위해서 중간의 핀을 커팅하는 방식을 사용하였다. 이러한 방식은 SRAM 내의 소자가 핀 피치(fin pitch)의 배수로만 서로 이격될 수 있게 될 수 있다. 즉, 필요한 간격을 정밀하게 이격시킬 수 없고, 핀 피치의 배수로만 각각의 소자를 이격시킬 수 있다.
이에 반해, 본원 발명의 일 실시예에 따른 반도체 장치 제조 방법은 맨드럴의 폭과 간격을 조절하여 각각의 핀 피치가 모두 동일하지 않게 형성할 수 있다. 이에 따라, 기존의 정해진 핀 피치의 배수가 아닌 원하는 최적의 간격을 가지는 반도체 장치를 제조할 수 있다. 나아가, 맨드럴의 간격을 조절함에 따라, 기존의 동일한 피치의 핀형 패턴에서는 핀을 제거해야되는 부분(2개의 풀업 트랜지스터 소자 사이의 간격)에서도 핀을 제거할 필요없이 미리 간격을 확보하여 공정의 낭비를 줄이고, 추가 공정으로 인한 위험성도 낮출 수 있다.
또한, SAQP 방식을 도입함에 따라, 서로 매우 인접한 복수의 핀형 패턴의 단일 커팅 공정의 난이도가 상승할 수 있다. 즉, 하나의 핀형 패턴을 제거하는 공정의 수율이 저하될 수 있다. 따라서, 각각의 핀형 패턴 사이의 간격을 미리 넓게 설정하여 핀형 패턴을 단독으로 제거할 수 있게 할 수 있다. 이에 따라 반도체 장치의 신뢰성이 향상될 수 있다.
이하, 도 26을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자 제조 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 26을 참조하면, 제1 셀 맨드럴(500p1, 500p1´)은 서로 다른 폭(W1, W1´)을 가질 수 있다. 제1 셀 맨드럴(500p1, 500p1´)이 서로 다른 폭을 가짐에 따라, 추후에 형성되는 제1 스페이서(400s), 제2 맨드럴(300p), 제2 스페이서(300s) 및 핀형 패턴(100p)의 간격이 모두 달라질 수 있다. 이에 따라, 본 실시예의 반도체 장치 제조 방법은 풀업 및 풀다운 트랜지스터의 배치를 미세한 공정상의 오차를 고려하여 수행할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
F1~F6: 제1 내지 제6 액티브 핀

Claims (20)

  1. 기판 상에 하드 마스크 층 및 제1 희생층을 순차적으로 형성하고,
    상기 제1 희생층 상에 제1 방향으로 서로 나란하게 연장되고 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 이격된 제1 내지 제3 서브 맨드럴(mandrel)을 포함하는 제1 맨드럴을 형성하되, 상기 제1 서브 맨드럴의 폭은 상기 제2 및 제3 서브 맨드럴의 폭보다 작고,
    상기 제1 맨드럴의 양 측벽에 제1 스페이서를 형성하고,
    상기 제1 맨드럴을 제거하고,
    상기 제1 스페이서를 식각 마스크로 상기 제1 희생층을 식각하여 제2 맨드럴을 형성하고,
    상기 제2 맨드럴의 양 측벽에 제2 스페이서를 형성하고,
    상기 제2 맨드럴을 제거하고,
    상기 제2 스페이서를 식각 마스크로 상기 하드 마스크 층 및 기판을 패터닝하여 핀형 패턴을 형성하되, 상기 핀형 패턴은 상기 제1 방향으로 서로 나란하게 연장되고 상기 제2 방향으로 순차적으로 이격된 제1 내지 제10 핀을 포함하고,
    상기 제1, 제2, 제5 및 제8 핀을 제거하고,
    상기 제2 방향으로 연장되어 상기 제3, 제4, 제6 및 제7 핀과 교차하는 제1 게이트 전극과, 상기 제2 방향으로 연장되어 상기 제4, 제6, 제9 및 제10 핀과 교차하고, 상기 제3 및 제4 핀과 교차하지 않고, 상기 제1 게이트 전극과 상기 제1 방향으로 이격된 제2 게이트 전극을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 맨드럴을 형성하는 것은,
    상기 제1 희생층 상에 제2 희생층을 형성하고,
    상기 제2 희생층을 식각하여 상기 제1 맨드럴을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  3. 제 2항에 있어서,
    상기 제1 및 제2 희생층 사이에 반사 방지층을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  4. 제 1항에 있어서,
    상기 제2 및 제3 서브 맨드럴의 폭은 서로 다른 반도체 장치 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 및 제2 서브 맨드럴의 간격은 상기 제2 및 제3 서브 맨드럴의 간격보다 작은 반도체 장치 제조 방법.
  6. 제 1항에 있어서,
    상기 제1 스페이서는 원자층증착(atomic layer deposition, ALD)으로 형성되는 반도체 장치 제조 방법.
  7. 제 1항에 있어서,
    상기 제2 맨드럴은 복수이고,
    상기 복수의 제2 맨드럴의 폭은 모두 동일한 반도체 장치 제조 방법.
  8. 제 1항에 있어서,
    상기 하드 마스크 층은 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 실리콘 질화물(SixNy), TEOS(TetraEthylOthoSilicate) 또는 다결정질 실리콘 등과 같은 실리콘 함유 물질, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같이 탄소 함유물질 또는 금속 중 적어도 하나를 포함하는 반도체 장치 제조 방법.
  9. 제 1항에 있어서,
    상기 제1, 제2, 제5 및 제8 핀을 제거한 후에, 상기 핀형 패턴이 돌출되도록 소자 분리막을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  10. 제 9항에 있어서,
    상기 소자 분리막을 형성하는 것은,
    상기 제1 및 제2 핀을 식각하여 트렌치를 형성하고,
    상기 트렌치를 완전히 채우도록 소자 분리막을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  11. 제 1항에 있어서,
    상기 제1, 제2, 제5 및 제8 핀을 제거하는 것은,
    상기 제1, 제2, 제5 및 제8 핀을 식각하여 트렌치를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  12. 제 11항에 있어서,
    상기 트렌치는 상기 제1 및 제2 핀을 식각하여 형성되는 제1 트렌치와,
    상기 제5 및 제8 핀을 식각하여 형성되는 제2 및 제3 트렌치를 포함하는 반도체 장치 제조 방법.
  13. 기판 상에 하드 마스크 층 및 희생층을 순차적으로 형성하고,
    상기 희생층 상에 제1 더미 맨드럴 및 제1 액티브 맨드럴을 형성하되, 상기 제1 더미 맨드럴의 폭과 상기 제1 액티브 맨드럴의 폭은 서로 다르고,
    상기 제1 더미 맨드럴의 폭만큼 이격된 제2 더미 맨드럴 및 상기 제1 액티브 맨드럴의 폭만큼 이격된 제2 액티브 맨드럴을 형성하고,
    상기 제2 더미 맨드럴의 폭만큼 서로 이격된 복수의 제1 더미 핀 및 상기 제2 액티브 맨드럴의 폭만큼 서로 이격된 액티브 핀 및 제2 더미 핀을 형성하고,
    상기 제1 및 제2 더미 핀을 식각하여 제1 방향으로 서로 나란하게 연장되고 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 이격된 제1 내지 제6 액티브 핀을 형성하고,
    상기 제2 방향으로 연장되어 상기 제1 내지 제4 액티브 핀과 교차하는 제1 게이트 전극과, 상기 제2 방향으로 연장되어 상기 제3 내지 제6 액티브 핀과 교차하고, 상기 제1 및 제2 액티브 핀과 교차하지 않고, 상기 제1 게이트 전극과 상기 제1 방향으로 이격된 제2 게이트 전극을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  14. 제 13항에 있어서,
    상기 제1 더미 핀을 식각하는 것은,
    상기 제1 더미 핀을 식각하면서 트렌치를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  15. 제 13항에 있어서,
    상기 제2 더미 맨드럴 및 상기 제2 액티브 맨드럴의 폭은 동일한 반도체 장치 제조 방법.
  16. 제 13항에 있어서,
    상기 제1 및 제2 액티브 핀과 상기 제1 게이트 전극이 교차하여 제1 트랜지스터가 정의되고,
    상기 제3 액티브 핀과 상기 제1 게이트 전극이 교차하여 제2 트랜지스터가 정의되고,
    상기 제4 액티브 핀과 상기 제2 게이트 전극이 교차하여 제3 트랜지스터가 정의되는 반도체 장치 제조 방법.
  17. 제 16항에 있어서,
    상기 제1 트랜지스터의 도전형과 상기 제2 및 제3 트랜지스터의 도전형은 서로 다른 반도체 장치 제조 방법.
  18. 제 17항에 있어서,
    상기 제1 트랜지스터의 도전형은 N형이고, 상기 제2 및 제3 트랜지스터의 도전형은 P형인 반도체 장치 제조 방법.
  19. 기판 상에 하드 마스크 층 및 제1 희생층을 순차적으로 형성하고,
    상기 제1 희생층 상에 제1 맨드럴을 형성하고,
    상기 제1 맨드럴의 양 측벽에 제1 스페이서를 형성하고,
    상기 제1 맨드럴을 제거하고,
    상기 제1 스페이서를 식각 마스크로 상기 제1 희생층을 식각하여 제2 맨드럴을 형성하고,
    상기 제2 맨드럴의 양 측벽에 제2 스페이서를 형성하고,
    상기 제2 맨드럴을 제거하고,
    상기 제2 스페이서를 식각 마스크로 상기 하드 마스크 층 및 기판을 패터닝하여 제1 방향으로 서로 나란하게 연장되고 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 이격된 제1 내지 제6 액티브 핀을 형성하고,
    상기 제2 방향으로 연장되어 상기 제1 내지 제4 액티브 핀과 교차하는 제1 게이트 전극과, 상기 제2 방향으로 연장되어 상기 제3 내지 제6 액티브 핀과 교차하고, 상기 제1 및 제2 액티브 핀과 교차하지 않고, 상기 제1 게이트 전극과 상기 제1 방향으로 이격된 제2 게이트 전극을 형성하는 것을 포함하되,
    상기 제2 및 제3 액티브 핀 사이와, 제4 및 제5 액티브 핀 사이에 트렌치를 형성하고, 제3 및 제4 액티브 핀 사이에는 트렌치를 형성하지 않는 반도체 장치 제조 방법.
  20. 제 19항에 있어서,
    상기 제1 맨드럴은 제1 및 제2 서브 맨드럴을 포함하고,
    상기 제1 및 제2 서브 맨드럴의 폭은 서로 다른 반도체 장치 제조 방법.

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