KR102452009B1 - 클러스터-병렬 판독을 갖는 적층형 후면 조사식 양자 이미지 센서 - Google Patents
클러스터-병렬 판독을 갖는 적층형 후면 조사식 양자 이미지 센서 Download PDFInfo
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- 239000000758 substrate Substances 0.000 claims abstract description 52
- 238000012545 processing Methods 0.000 claims abstract description 30
- 238000003384 imaging method Methods 0.000 claims abstract description 27
- 238000004891 communication Methods 0.000 claims abstract 3
- 238000000034 method Methods 0.000 claims description 31
- 230000015654 memory Effects 0.000 claims description 13
- 230000008569 process Effects 0.000 claims description 8
- 238000012546 transfer Methods 0.000 claims description 7
- 238000005286 illumination Methods 0.000 claims description 3
- 238000010521 absorption reaction Methods 0.000 claims 1
- 230000003321 amplification Effects 0.000 claims 1
- 238000003491 array Methods 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 230000004044 response Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 26
- 238000010586 diagram Methods 0.000 description 9
- 230000008901 benefit Effects 0.000 description 6
- 238000013461 design Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 5
- 238000013459 approach Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 230000000875 corresponding effect Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000007667 floating Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 238000013316 zoning Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000002596 correlated effect Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000009709 capacitor discharge sintering Methods 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 230000003467 diminishing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000003331 infrared imaging Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 230000009131 signaling function Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- ACWBQPMHZXGDFX-QFIPXVFZSA-N valsartan Chemical class C1=CC(CN(C(=O)CCCC)[C@@H](C(C)C)C(O)=O)=CC=C1C1=CC=CC=C1C1=NN=NN1 ACWBQPMHZXGDFX-QFIPXVFZSA-N 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/14601—Structural or functional details thereof
- H01L27/1462—Coatings
- H01L27/14621—Colour filter arrangements
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14625—Optical elements or arrangements associated with the device
- H01L27/14627—Microlenses
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14634—Assemblies, i.e. Hybrid structures
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14636—Interconnect structures
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
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- H01L27/14601—Structural or functional details thereof
- H01L27/1464—Back illuminated imager structures
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
- H01L27/14645—Colour imagers
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- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
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- H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
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-
- H04N5/379—
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Abstract
일부 실시예들에서는, 3D 수직-적층형 포토센서 어레이 및 판독 회로를 포함하는 양자 이미지 센서(QIS)를 제공한다. 일부 실시예들에서, 이미징 어레이는 복수의 단일-비트 또는 다중-비트를 포함하고, 판독 회로는 이미징 어레이와 전기 통신하고 각각의 조트에 대해, 조트의 전기 신호에 대응하는 아날로그 신호를 양자화하도록 구성되고, 이미징 시스템은 판독 회로 위에 수직으로 적층된 이미징 어레이를 갖는 3D 수직 집적 회로로서 구성된다. 이미징 어레이는 판독 회로에 대한 클러스터의 어레이로서 구성될 수 있으며, 각 클러스터는 n×m 조트의 어레이로서 구성된다. 이미징 어레이는 판독 회로 층 아래에 배치된 추가 이미지 프로세싱 회로 층을 포함할 수 있다. 이웃 층이 개별 기판 상에서 및/또는 공통 기판에서 구현될 수 있다.
Description
관련 출원
본 출원은 2016년 3월 15일자로 출원된 미국 가출원 제62/308,861호의 이익을 주장하며, 이는 이러한 참조에 의한 포함이 허가되거나 달리 금지되지 않은 각 PCT 회원국 및 지역을 위해 참조로서 그 전체 내용이 본 명세서에 포함된다.
배경
일반적으로, 적층형 이미지 센서는 수십년 동안 사용되어 왔다. 적외선 이미지 센서에서, 판독 집적 회로(ROIC: readout integrated circuit)에 범프-본딩된 검출기 층을 갖는 혼합형 센서(hybridized sensor)들이 적외선 이미징에 사용되었다. 아주 최근에는, 실리콘 내의 홀을 에칭하는 것 및 금속으로 백필링(backfilling)하는 것에 의해 만들어진 관통 실리콘 비어(TSV: through silicon-via)들을 사용하여 하나의 층(예를 들어, 웨이퍼 또는 다이)이 다른 층(예를 들어, 웨이퍼 또는 다이)에 상호 접속되는 적층형 구조가 형성되었다. 또한 다른 기술들도 사용되었다. 일반적으로 이미지 센서들의 경우, 칩 주변에서 접속이 가장 빈번하게 이루어진다. 그러나, 높은 스루풋을 위해서 픽셀-병렬 접속법들도 제안되었다. 예를 들어, 마이크로범프를 사용하여 4 픽셀의 그룹에 대해 하나의 접속이 이루어진다(예를 들어, "4백만개의 상호 접속을 사용하는 16Mpixel 글로벌-셔터 모드를 갖는 3D 적층형 CMOS 이미지 센서", Toru Kondo, Yoshiaki Takemoto, Kenji Kobayashi, Mltsuhlro Tsukimura, Naohiro Takazawa, Hideki Kato, Shunsuke Suzuki, Jun Aoki, Haruhisa Saito, Yuichi Gomi, Seisuke Matsuda, 및 Yoshitaka Tadaki, 2015년 국제 이미지 센서 워크숍 회보, 네델란드 발스, 2015년 6월 참조).
양자 이미지 센서(QIS: Quanta image sensor)는 축소된 픽셀 크기를 이용하는 이미징의 패러다임 전환이다. 예를 들어, 그 전체 내용이 참조로서 본 명세서에 포함되는, 2005년 6월 일본, 카루이자와의 CCCD 및 Adv. 이미지 센서에 대한 IEEE 워크숍의 E.R. Fossum, "부회절 한계(SDL: sub-diffraction limit) 픽셀로 무엇을 해야 하는가? - 기가픽셀 디지털 필름 센서(DFS: digital film sensor)에 대한 제안"을 참조한다. QIS의 다양한 구현예들의 일부 양태들에서는, 높은 판독 레이트에서 조트(jot)라고 칭해지는, 부회절-한계-치수의 공간-오버샘플링형 바이너리 광검출기들을 사용하여 개별 광전자를 카운팅하는 것, 비트 큐브(x, y, t)로서 이 바이너리 출력을 나타내는 것, 및 높은 동적 범위 이미지들을 형성하기 위해 비트 큐브를 프로세싱하는 것을 포함한다. 도 1은 이러한 예시적인 QIS 개념을 나타낸다.
QIS는 수 기가(giga) 조트를 포함할 수 있고, 속도는 1000 fps 초과일 수 있으며, 수 Gb/s 이상의 출력 데이터 레이트(output data rate)를 산출한다. 예를 들어, 조트-피치는 500 ㎚ 이하일 수 있다. 도 1은 조트 어레이(10), 행 스캐너(row scanner)(12), 아날로그 판독 회로(14)(예를 들어, 감지-증폭기(sense-amplifier)들 및 아날로그-디지털 변환기(ADC)들), 디지털 이미지 프로세싱 회로(16), 및 I/O 패드(18)(예를 들어, 저전압 차동 시그널링(LVDS: low voltage differential signaling) I/O)을 포함하는 예시적인 QIS 이미지 센서 시스템의 블록도를 도시한다. 조트 어레이(10)는 M 행 및 N 열(column)의 조트로 구성된다. 예를 들어, 16:9의 종횡비를 갖는 기가-조트 QIS는 42,000개의 열에 의해 병렬로 구현될 수 있으며, 각 열은 24,000개의 조트를 갖는다.
상업적으로 실현 가능한 고성능 방식으로 QIS 카메라를 실현하기 위해서는 해결되어야 하는 [2] 몇 가지 문제점이 있다. 예를 들어, 그 전체 내용이 본 명세서에서 참조로서 포함되는, 2011년 7월의 캐나다 토론토에서 개최된 Compuational Optical Sensing and Imaging(계산적인 광 감지 및 이미징)에 대한 OSA 토픽 회의 회보에서의 E.R. Fossum의 "양자 이미지 센서(QIS): 개념 및 도전"을 참조한다. 통상의 이미지 센서 픽셀 및 회로 기술들은 이 문제들을 해결할 수 없다.
하나의 문제점은 열 판독 버스 상에 낮은 비트 에러률(BER; bit-error-rate) 신호를 생성하기에 충분히 높은 변환 이득(CG: conversion gain) 및 충분히 낮은 잡음을 갖는 서브-마이크론 피치 조트들을 실현하는 것이다. SPAD 픽셀들은 광자 계수(photon counting)를 실시하지만, 픽셀-내부 회로(intra-pixel circuitry)로 인해, SPAD의 피치가 크고(>5 ㎛), SPAD 픽셀의 암전류가 높다.
또 다른 문제점은, 거대한 조트 어레이를 판독하기 위해 (예를 들어, 열(column)들, 감지-증폭기(SA)들 및 아날로그-디지털 변환기(ADC)를 바이어싱하는) 고속 및 저전력 판독 회로를 구현하는 것이다. 아마도 판독 회로를 설계하는 가장 간단한 접근법은 조트 어레이의 맨 아래 부분에서 각각의 열을 전류 소스로 바이어싱하고, ADC에 선행하는 감지-증폭기에 의해 조트의 출력들을 양자화하는 것이다. 이러한 접근법의 간략한 개략도가 도 3에 도시되어 있다. 이러한 구조의 주된 문제점은 조트 내의 소스-팔로워 증폭기(source-follower amplifier)들의 제한된 대역폭이다. 예를 들어, 수-기가-조트 QIS 카메라에서는, 열을 예를 들어, 20,000개 초과의 조트에 접속하는 행-선택(RS: row-select) 스위치들에 주로 기인하는, 열 상에서의 기생 커패시턴스가 존재한다. 또한, 열이 길기 때문에, 열 버스의 저항이 높다. 따라서, 열 버스는 수천 fps의 속도를 허용하기에 충분히 높지 않은 컷오프 주파수를 갖는 로우패스 필터로서의 역할을 할 수 있다. 또한, 병렬로 동작하는 20,000개 초과의 SA들 및 ADC들이 있으므로, 통상의 구조들은, 전력 소비가 높고 생성된 온-칩 열이 전체 칩의 성능에 악영향을 미칠 것이기 때문에, 편리하게 사용될 수 없다.
또 다른 문제점은 오프-칩으로 프로세싱될 판독 회로에 의해 생성된 거대한 양의 미가공 데이터(raw data)(예를 들어, ~ Gb/s 이상)를 전달하는 것이다.
예를 들어, 픽셀 또는 조트 내의 적어도 소스-팔로워 증폭기의 제한된 대역폭 문제를 해결하기 위해서, 본 발명의 일부 실시예들은 조트 어레이를 구현하는 제 1 층 및 판독 회로를 구현하는 적어도 하나의 추가층을 포함하는 적층형 QIS를 제공하며, 이 층들은 수직으로 적층되고, 적어도 바로 인접한 층들 사이의 도전적 상호 접속성(conductive interconnection)을 갖는다. 하나 초과의 층이 판독 회로를 구현하는 데 사용될 수 있다. 판독 회로 및 이미지 프로세싱 회로는 개별 층들로서 구현될 수 있다. 개별 층들은 개별 기판들로서 구현될 수 있고, 그리고/또는 공통 기판 내/공통 기판 위에 형성될 수 있다.
설명 및 청구항들 전체에서, 다음 용어들은 문맥이 달리 기재되지 않는 한, 본 명세서에서 적어도 명백히 관련된 의미를 갖는다. 이하에서 확인되는 의미들은 용어들을 반드시 제한하는 것은 아니며, 단지 용어들에 대한 예시적인 예를 제공한다. 본 명세서에서 사용된 "실시예"라는 문구는 반드시 동일한 실시예를 지칭하는 것은 아니지만, 동일한 실시예를 지칭할 수도 있다. 또한, "어느(a)", "어떤(an)" 및 "그(the)"의 의미는 복수의 참조를 포함하므로; 예를 들어 "실시예"는 단일 실시예에 한정되지 않고 하나 이상의 실시예를 지칭한다. 마찬가지로, "일 실시예"라는 문구는 반드시 동일 실시예를 지칭하지 않으며 단일 실시예에 한정되지 않는다. 본 명세서에서 사용된 바와 같이 용어 "또는"은 포괄적 "또는" 기능어이며, 문맥 상에서 달리 명시하지 않는 한, 용어 "및/또는"과 동등하다. "기초하는"이라는 용어는 배타적인 것이 아니며, 문맥 상에서 달리 명시하지 않는 한, 설명되지 않은 추가 요소에 기초하는 것을 허용한다.
또한, 본 명세서에서 사용되는 바와 같이, 문맥 상에서 달리 명시하지 않는 한, 용어 "커플링된"은 하나 이상의 중간 구성 요소를 통해 직접적으로 또는 간접적으로 접속되는 것을 지칭하며, 일부 문맥들에서는, 또한 도전성으로 커플링된, 용량성으로 커플링된, 및/또는 유도성으로 커플링되는 것과 같이 전기적으로 커플링되는 것을 표기 또는 포함할 수 있다. 또한, "도전성으로 커플링된"은 교류 전류뿐만 아니라 직류 전류를 포함할 수 있는 도전 전류를 통한 에너지 전달을 허용하는 하나 이상의 중간 구성 요소를 통해 커플링되는 것을 지칭하는 반면, "용량성으로 커플링되는"은 직류 전류를 통한 에너지 전달이 아니라 변위 전류를 통한 에너지 전달을 허용하는, 하나 이상의 유전 매체를 통해, 아마도 또한 하나 이상의 중간 도전체를 통해(예를 들어, 일련의 용량성 구성 요소들을 통해) 정전기적으로 커플링되는 것을 지칭한다. 본 기술분야의 통상의 기술자라면, 요소들이 의도적으로 또는 비의도적으로(예를 들어, 기생적으로) 용량성으로 커플링될 수 있으며, 일부 문맥들에서는 용량성으로 커플링되는 것으로 언급되는 요소들이 의도적으로 용량 커플링을 지칭할 수 있다는 것을 추가로 이해할 것이다. 또한, 본 기술 분야의 통상의 기술자라면, 일부 문맥들에서는 "커플링된"이라는 용어가 직접적 및/또는 간접적 접속을 통한 작동 커플링을 지칭할 수 있음을 또한 이해할 것이다. 예를 들어, 트랜지스터의 게이트에 커플링되는 것으로 언급되는 도전체(예를 들어, 제어 라인)는, 도전체가 (예를 들어, 다른 트랜지스터 등을 통해) 간접적으로 및/또는 직접적으로 게이트에 접속되는지에 관계없이, 트랜지스터의 동작(예를 들어, 트랜지스터의 "온(on)"과 "오프(off)" 상태의 스위칭)을 제어하도록 게이트 전위를 제어하도록 동작 가능한 도전체를 지칭할 수 있다.
예를 들어, 도면들에 나타낼 수 있는 바와 같이 픽셀들 및/또는 회로의 단면도 또는 사시도를 설명하는 것과 관련하여 단지 참조의 용이함 및 설명의 명료화를 위해, 층, 접합부, 도핑된 영역 또는 다른 구조를 참조하여, "상부", "맨 위 부분(top)", "하부", "맨 아래 부분", "상위(overlying)", "하위(underlying)", "위" 및 "아래"와 같은 용어는 도시된 도면의 관점에 대한 상대적 공간 위치를 지칭하며, 바람직한 또는 요구되는 방향을 나타내지는 않는다는 것이 이해될 것이다. 이와 관련하여, 이러한 용어들은 조사(illuminate)하도록 구성되는 이미지 센서의 웨이퍼/기판의 표면에 대해 "전면" 또는 "후면"과 같은 용어들에 대한 관련성을 갖지 않을 수도 있다는 것이 또한 이해될 것이다. 예를 들어, 보는 관점에 따라, 제 1 도핑된 영역이 웨이퍼/기판의 "후면" 표면에 더 가깝게 배치될 수 있음에도 불구하고, 제 1 도핑된 영역이 제 2 도핑된 위에 놓이거나 맨 위 부분 상에 있는 것으로 언급될 수 있다(그리고, 이미지 센서는 후면 조사를 위해 구성될 수 있다). 그러므로, 언급된 바와 같이, 본 명세서에서 사용되는 "맨 위 부분", "상부", "맨 아래 부분", "하부" 등과 같은 용어는 상이한 층들을 지칭하는 것과 관련하여 단지 편의상 및 참조의 용이함을 위한 관례이며, 본 발명에 따른 이미지 센서 또는 픽셀의 전체 설계 및/또는 방향에 대해 어떠한 제한도 달리 부여하지 않는다.
이와 관련하여, 참조의 용이함을 위해, 본 명세서에서 사용되는 바와 같이, 2개의 층, 영역 또는 다른 구조/요소는, 하나 이상의 중간 층, 영역(예를 들어, 도핑된 영역) 또는 다른 구조들/요소들을 포함하지 않는다면 "인접"한 것으로 지칭될 수 있다. 즉, 서로에 대해 공간적으로(예를 들어, "상에", "위에", "상위에", "아래에", "하위에" 등) 지칭되는 2개의 층, 영역 또는 다른 구조들/요소들은 하나 이상의 중간 층, 영역 또는 다른 구조들/요소들을 가질 수 있지만; "인접한"(또는, 마찬가지로 "상에 직접", "위에 직접" 등과 같은, "직접")이라는 용어의 사용은 중간층, 영역 또는 다른 구조들/요소들이 존재하지 않는다는 것을 나타낸다.
본 기술분야의 통상의 기술자라면, 상술한 간략한 설명 및 도면에 관한 후술하는 설명이 본 발명의 일부 실시예를 설명 및 예시하고 있으며, 본 발명의 범위 내의 모든 청구물 및 실시예를 포괄적으로 나타내지 않으며, 본 발명을 제한하거나 특성화 또는 본 발명의 실시예에 의해 달성될 수 있는 이점을 한정하는 것으로 의도되지 않으며, 본 발명이 일부 실시예에 대하여 본 명세서에서 설명되는 하나 이상의 이점을 반드시 제공할 것을 요구하도록 의도되지 않는다는 것을 이해할 것이다. 따라서, 본 명세서에서 언급되고 그 일부를 구성하는 첨부 도면은 본 발명의 일부 실시예를 설명하고, 상세한 설명과 함께, 본 발명의 일부 실시예의 원리를 설명하는 역할을 한다.
구조 및 동작 모두에 관한 본 발명의 일부 실시예의 양태들, 특징들 및 이점들은 첨부 도면과 함께 비한정적이고 비배타적인 실시예의 후술하는 설명의 관점에서 이해될 것이고 더욱 용이하게 명백해질 것이며, 여기서 동일한 참조 부호는 다양한 도면 전체에서 동일하거나 유사한 부분을 나타낸다:
도 1은 양자 이미지 센서(QIS)의 개념도를 개략적으로 도시한다.
도 2는 QIS 이미지 센서 시스템의 예시적인 블록도를 도시한다.
도 3은 본 발명의 일부 실시예들에 따른, 1 열(column)의 조트의 일부의 예시적이고 단순화된 개략도를 도시한다.
도 4는 본 발명의 일부 실시예들에 따른, 수직으로 적층된(stacked) 복수의 기판으로 구현된 QIS의 사시 분해도를 개략적으로 도시한다.
도 5는 본 발명의 일부 실시예들에 따른, 수직으로 적층된 복수의 기판으로 구현된 QIS의 사시 분해도를 개략적으로 도시한다.
도 6은 본 발명의 일부 실시예들에 따른, 조트 클러스터들, 판독 회로들 및 이미지 프로세싱 층들의 예시적인 블록도를 도시한다.
도 7은 본 발명의 일부 실시예들에 따른, 적층형 QIS의 조트의 하나의 클러스터에 대응하는 타이밍도를 도시한다.
도 1은 양자 이미지 센서(QIS)의 개념도를 개략적으로 도시한다.
도 2는 QIS 이미지 센서 시스템의 예시적인 블록도를 도시한다.
도 3은 본 발명의 일부 실시예들에 따른, 1 열(column)의 조트의 일부의 예시적이고 단순화된 개략도를 도시한다.
도 4는 본 발명의 일부 실시예들에 따른, 수직으로 적층된(stacked) 복수의 기판으로 구현된 QIS의 사시 분해도를 개략적으로 도시한다.
도 5는 본 발명의 일부 실시예들에 따른, 수직으로 적층된 복수의 기판으로 구현된 QIS의 사시 분해도를 개략적으로 도시한다.
도 6은 본 발명의 일부 실시예들에 따른, 조트 클러스터들, 판독 회로들 및 이미지 프로세싱 층들의 예시적인 블록도를 도시한다.
도 7은 본 발명의 일부 실시예들에 따른, 적층형 QIS의 조트의 하나의 클러스터에 대응하는 타이밍도를 도시한다.
본 발명의 일부 실시예에 따른 적층형 QIS 시스템을 더 설명하기 전에, 본 발명의 일부 실시예들에 따라 구현될 수 있도록 한 단일 비트 또는 다중-비트 QIS의 열과 연관된 예시적인 단순화된 판독 신호 체인을 개략적으로 도시한 도 3이 참조된다. 설명의 명료화를 위해, 동일한 열 버스(37)와 연관된 단지 2개의 이웃 조트(즉, Jotm 및 Jotm+1)가 도시되어 있으며, 또한 광 변환 소자(PD)(예를 들어, 포토다이오드), 트랜스퍼 게이트 TX, 플로팅 디퓨전(FD)(개략적으로 커패시턴스로 도시됨), 소스-팔로워 트랜지스터(SF), 및 전압 Vdd에 커플링된 리셋 스위치(예를 들어, 트랜지스터)(RST)를 포함하는 예시적인 일반 조트를 포함하는 요소들이 도시되어 있다. 또한, Jotm 및 Jotm+1이 독립적으로 열 버스(37)(판독을 위함)에 선택적으로 결합될 수 있음을 명확하게 도시하기 위해, 행-선택 스위치들(예를 들어, 트랜지스터들)(RSm 및 RSm+i)은 (행-선택 스위치가 조트-내 판독 회로(in-jot readout circuitry)의 일부인 것으로 고려될 수 있지만) Jotm 및 Jotm+1의 외측에 도시된다. 이해할 수 있는 바와 같이, 조트들(예를 들어, Jotm 또는 Jotm+1) 각각의 판독 동안에, 리셋 레벨 및 누적된 조트 신호에 대응하는 조트 출력 신호들(예를 들어, 조트-내 소스-팔로워 증폭기(SF)로부터의 출력)는 열 버스(37)를 통해 상관된 이중 샘플링 회로(CDS; correlated double sampling circuitry)에 커플링되어, 그 결과 대응 아날로그 신호가 아날로그-디지털 변환기(ADC)의 입력부에 커플링되게 한다. ADC(37)는 입력 아날로그 신호를 n-비트 디지털 신호로 변환하며, 여기서 비트 폭(n)은 구현법(예를 들어, 단일 비트 또는 다중-비트)에 따라 하나 이상일 수 있다. 나타내지는 않았지만, 일부 실시예들은 (예를 들어, CDS 입력부에 커플링되거나 그 일부로서 포함되는) 프로그램 가능한 이득 증폭기(PGA)를 포함할 수 있음을 이해할 것이다.
추가로 후술되는 본 발명의 일부 실시예들에 따르면, QIS 조트들은 판독 잡음보다 훨씬 큰 높은 CG를 나타내어 광자 계수를 가능하게 하는 펌프-게이트(PG) 조트 디바이스로서 구현될 수 있다. 예를 들어, 각각 그 전체 내용이 본 명세서에서 참조로서 포함되는, J. Ma 및 E.R. Fossum의 "양자 이미지 센서에 대한 높은 변환 이득을 갖는 펌프-게이트 조트 장치", J. of the Electron Devices Soc., vol. , no. 2, pp. 73-77, 2015; J. Ma 및 E.R. Fossum의 0.3e-r.m.s 이하의 판독 잡음 및 광자 카운팅 기능을 갖는 양자 이미지 센서, IEEE Electron Device Letters, vol. 36(9), pp. 926-928, 2015년 9월; 및 J. Ma, D. Starkey, A. Rao, K. Odame 및 E.R. Fossum의, 깊은 서브-전자 판독 잡음을 갖는 양자 이미지 센서 펌프-게이트 조트의 특성, IEEE J. Electron Devices Society, vol. 3(6), pp. 472-480, 2015년 11월을 참조한다. 또한, 일부 실시예들에 따르면, QIS 조트들은 후면 조사(BSI)을 위해 구성된다. BSI 기술은 더 나은 성능으로 픽셀들 및 조트들을 설계할 수 있게 한다. BSI 조트들에서, 조트의 광검출기 부분은 기판의 일 측에 구현되고, 모든 접속 금속부들은 기판의 타 측에 배치된다. 그러나, 본 발명의 관점에서, 높은 CG 및 낮은 판독 잡음(예를 들어, 광자 계수에 충분함)을 갖는 다른 서브-마이크론 피치 광-검출기 디바이스가 본 발명의 일부 실시예들에 따른 QIS 디바이스용 조트로서 사용될 수 있다는 것이 이해될 것이다.
열 바이어싱 문제를 해결하기 위한 하나의 접근법은 공유된 조트들을 사용하는 것이다. 이 방식으로, x-웨이-공유 조트에 대해, x개의 광검출기, x개의 TX 게이트, 하나의 리셋 게이트, 하나의 소스-팔로워 및 단 하나의 RS 스위치가 있다. 이 기술을 사용하여, 열의 기생 커패시턴스가 x의 인수만큼 감소된다. 이 접근법의 단점은 조트를 설계할 때 저-커패시턴스 플로팅 디퓨전(FD)이 필요하지만, n개의 TX 스위치를 FD에 접속함으로써 FD 상의 기생 커패시턴스가 증가되어, 이에 따라 조트의 CG를 감소시킨다는 것이다.
이러한 열-바이어싱 문제들을 완전히 해결하고 극복하기 위해, 본 발명의 실시예들은 적층형 QIS를 제공한다. 일부 실시예들에 따르면, 적층형 QIS는 기판이 수직으로 적층되고 상이한 기판(예를 들어, 인접한 기판) 상의 회로/구성 요소들이 기판 간 상호 접속에 의해 전기적으로 접속되는 QIS를 제공하기 위해 하나 초과의 기판을 사용한다. 일부 적층형 QIS의 실시예들에서, 판독 회로들을 구현하기 위해 하나 초과의 기판이 사용될 수 있으며, 이들 기판은 상호 접속으로 본딩된다. 다양한 실시예들에서, 상이한 수직으로 적층된 기판 상에 회로/구성 요소들을 배치하기보다는, 회로/구성 요소들이 공통 기판 내에 수직으로 적층된/집적된 층으로서 구현될 수 있다. 그러나, 복수의 기판을 사용하고 복수의 층을 갖는 하나 초과의의 단일 기판을 사용하는 것은 상호 배타적인 실시예가 아니라는 것을 이해할 것이다.
수직으로 적층된 복수의 기판으로 구현된 QIS의 일부 실시예들이 도 4 및 도 5에 도시되어 있다. 도시된 바와 같이, QIS 시스템은 조트들의 어레이를 포함하는 조트 기판/다이(40), 판독 회로 및 행 스캐너 회로(45)를 포함하는 판독 회로 기판/다이(42), 및 이미지 프로세싱 회로(49)를 포함하는 이미지 프로세싱 기판/다이(44)를 포함한다. 즉, 제 1 기판(40) 상의 조트들을 판독하는 판독 및 이미지 프로세싱 회로는 제 2 및 제 3 기판(42 및 44) 각각 상에서 구현된다. 이러한 예시적인 실시예들에서, 조트 기판(40)은 판독 기판(42) 상의 판독 회로와의 본딩 상호 접속부들(47)을 통한 상호 접속을 위해 광검출기층(41)을 향한 "상방향성(upward)" 및 조트 금속화층을 향한 "하방향성(downward)"을 갖는 후면 조사식(BSI) 조트 센서 칩으로서 구성된다. 도 4 및 도 5는 적층형 QIS의 예시적인 등척 분해도이며, 설명의 명료화를 위해 공간적으로 분리된 기판을 나타낸다. 즉, 적층형 QIS는 도전성 본딩 상호 접속부들(47)에 의해 연결된, 수직으로 적층된 기판으로 형성된다. 도시된 바와 같이, 적층형 QIS는 또한 광검출기층(41) 상에 배치된 마이크로-렌즈 및 컬러 필터 어레이층(50)을 포함할 수 있다.
또한, 도 4는 (조트 기판(40) 상의) 각각의 조트 클러스터를 (판독 회로 기판(42) 상의) 각각의 판독 회로에 각각 상호 접속하기 위한 하나의 본딩 상호 접속부로 구성된 적층형 QIS를 개략적으로 도시한다. 마찬가지로, (판독 회로 기판 상의) 각각의 판독 회로를 (이미지 프로세싱 기판(44) 상의) 각각의 2차 이미지 프로세싱 회로에 각각 상호 접속하기 위한 하나의 본딩 상호 접속부로 구성된 적층형 QIS를 개략적으로 도시한다.
도 5는 마찬가지로, (i) 각각의 조트 클러스터들과 (판독 회로 기판(42) 상의) 각각의 판독 회로들 사이의 각각의 개별 본딩 상호 접속부, 및 (ii) (판독 회로 기판(42) 상의) 각각의 판독 회로들과 (이미지 프로세싱 기판(44) 상의) 각각의 2차 이미지 프로세싱 회로들(49) 사이의 각각의 개별 본딩 상호 접속부들을 제공한다. 그러나, 일부 대안적 구현예들에 따르면, 도 5에 각각 도시된 본딩 상호 접속부는 이웃 기판들 상의 각각의 회로들을 상호 접속하기 위한 4개의 각각의 본딩 상호 접속부를 포함한다. 즉, 비한정적인 예의 방식으로, 도 4 및 도 5의 예시적인 실시예들은 본질적으로 동일한 회로 레이아웃을 갖지만, 본딩 상호 접속부들을 형성하기 위한 상이한 제조 프로세스들로 구현된다.
QIS 카메라는 M 행 및 N 열의 조트들의 어레이로서 조직된 10억개 이상의 조트들을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 조트들의 클러스터는 m 행 및 n 열의 조트들의 서브-어레이이며, m 및 n은 1보다 크다. 간단히 비한정적인 예의 방식으로, QIS는 클러스터들의 어레이로서 구현될 수 있으며, 여기서 각 클러스터는 예를 들어, 4x4, 8x8, 16x16 또는 32x32의 조트들의 어레이이다(하지만, 클러스터는 정사각형일 필요는 없으며, 즉, m은 반드시 n과 동일할 필요는 없다). 따라서, QIS는 클러스터들의 PxQ 어레이로서 조직된 MxN의 조트들의 어레이를 포함할 수 있으며, 여기서 각각의 클러스터는 mxn의 조트 어레이를 포함한다(따라서, M=(P)(m); 및 N=(Q)(n)).
도 4a 및 도 4b에서, 단순히 비한정적인 예의 방식으로 그리고 설명의 명료화를 위해, 예시적인 어레이(예를 들어 10억개 이상의 조트들을 포함하는 QIS 어레이의 일부로 간주될 수 있음)는 24(M)개 행과 32(N)개 열 및 768개 조트로 구성된다. 이 예에서, 24개의 조트 클러스터들(굵은 선; 즉, 클러스터의 4x6 어레이)이 있고 각 클러스터는 8(m)개 행과 4(n)개 열로 배열된 32개의 조트들을 포함한다. 도시된 바와 같이, 컬러 필터 어레이는 조트들 위에 배치될 수 있다. QIS 카메라의 설계에 따라, 클러스터 내의 조트들은 모두 동일한 컬러 필터 아래 또는 컬러 필터 어레이 아래에 있을 수 있다. 본 실시예에서, 제 2 기판은 판독 회로 기판이다. 도 4a 및 도 4b에서 알 수 있는 바와 같이, 각 조트 클러스터 아래에는 아날로그 신호 프로세싱(ASP) 유닛, ADC 및 1차 이미지 프로세싱(IP1) 블록들이 있다. 조트 클러스터들은 본딩 상호 접속부들을 통해 아래의 판독 회로 블록에 접속된다. 본 실시예에서, 제 3 기판은 이미지 프로세싱 기판이다. 이 층의 디지털 회로들은 최종 이미지를 형성하기 위해 본딩 상호 접속부들을 통해 층(2)의 판독 회로 블록들로부터 들어오는 데이터를 프로세싱한다. 최종 이미지를 형성한 후, 이미지 데이터가 I/O 패드들을 통해 오프-칩 전송된다.
일부 실시예들에 따르면, 도 7은 적층형 QIS에 대해 구성된, 조트들, ASP, ADC 및 1차 IP의 하나의 클러스터의 예시적인 전체 블록도 및 단순화된 개략도를 나타낸다.
일부 예시적인 실시예들에 따른 QIS 시스템의 시그널링 기능이 여기에서 설명된다. m 행과 n 열의 어레이로 조직된 각 클러스터에는 mXn 조트들이 있다. 각 클러스터에서, RS 스위치들은 차례로 턴 온 및 턴 오프되며; 즉, RS 스위치들은 순차적으로 턴 온 및 턴 오프되며, 한 번에 하나의 RS 스위치만이 클러스터의 열 버스에 접속된다. 한 번에 하나의 RS 스위치만이 접속된다. 하나의 조트를 선택하는 동안, 리셋 및 신호 전압 레벨은 상관 이중 샘플링(CDS) 유닛에 저장된다. 차동 전하 트랜스퍼 증폭기(CTA)는 ADC의 입력 참조 오프셋 및 입력 참조 잡음보다 큰 레벨에서 CDS에 저장된 신호들을 증폭한다. 모든 클러스터는 병렬로 동작한다. ADC는 전체 이미지 센서 시스템의 판독 구조에 기반을 둔 단일-비트 또는 다중-비트일 수 있다. QIS 이미지 센서가 단일-비트 QIS인 경우, ADC는 D-래치 비교기와 같이 단일 비트이고, QIS 카메라가 다중-비트 QIS인 경우, 다중-비트 ADC가 사용된다.
ADC에 의한 신호의 양자화 후에, 간단한 디지털 프로세싱이 이미지 프로세서(IP1)에 의해 디지털 신호에 대해 수행되고, 출력은 메모리에 저장된다. 간단한 디지털 프로세스는 가산기 또는 디지털 컨벌버(digital convolver)일 수 있다. 후속 조트의 양자화된 출력인 다음 ADC 출력은 메모리에 저장된 값과 합산되거나 컨벌루션된다. 이 프로세스는, 클러스터의 모든 조트들이 판독될 때까지 계속된다. 이 순간, 메모리에 저장된 값 및 모든 다른 클러스터 메모리들은 추가 프로세싱을 위해 칩 레벨 이미지 프로세서로 전달된다.
조트들의 하나의 클러스터를 판독한 후, 클러스터 판독은 다음 프레임에 대해 재수행된다. 일부 실시예들에 따른 조트들의 하나의 클러스터의 기능을 나타내는 단순화된 파형/타이밍도가 도 7에 도시되어 있다. 이 방법을 사용하면, 클러스터의 열들의 대역폭이 초당 수천 프레임을 생성하기에 충분히 넓으며, 매우 낮은 전력을 소비한다.
다음으로 일부 실시예들에 따른 다양한 적층형 QIS 구성 요소들의 예시적인 구현예를 추가로 설명한다.
a) 클러스터-레벨 BSI 조트 층
조트들은 공유 판독 또는 비공유 판독을 위해 설계될 수 있으며; 즉, 조트들의 그룹은 하나의 리셋 게이트, 하나의 SF 및 하나의 RS 스위치를 공유할 수 있다. 조트들은 단일-비트 또는 다중-비트일 수 있다.
b) CDS, SA 및 ADC
아날로그 신호 프로세싱은 많은 상이한 방식으로 설계될 수 있다. CDS 블록은 능동 회로 또는 수동 회로로 설계될 수 있지만; 수동 CDS가 저전력 목적용으로 더 적합하다. QIS 카메라의 구조(다중-비트 또는 단일-비트)에 따라, 다양한 유형의 ADC가 사용된다. ADC의 유형에 관계없이, 감지-증폭기 또는 증폭기의 구현이 필요한 곳마다, 전력 소비를 줄이기 위해 전하 전달 증폭기가 사용된다. 연속-시간 증폭기는 특정 어플리케이션들을 위해 저해상도 QIS 카메라에 사용될 수 있다. 단일-비트 QIS의 경우, 비교기에 선행하는 CTA가 사용될 수 있다. CTA는, 신호 레벨이 비교기의 입력-참조 오프셋 및 잡음보다 크지도록 증폭한다. D-래치 비교기는 비교기로서 사용되는 하나의 저전력 후보이다.
다중-비트 QIS에서, 단일-경사(SS: single-slope) 및 (연속 근사 레지스터(SAR: successive approximation register) 및 순환형과 같은) 알고리즘형 ADC와 같은 상이한 유형의 ADC가 사용될 수 있다. 이 모든 ADC에는, 몇몇 비교기들 및 증폭기들이 사용된다. 전력 감소를 위해서는, CTA가 사용되어야 한다. 일부 실시예들에서, ADC의 비트-폭(n)은 프로그램 가능할 수 있다.
c) 디지털 커널 및 메모리
디지털 커널은 ADC로부터 수신된 신호 및 메모리에 저장된 신호를 프로세싱하는 간단한 신호 프로세싱 블록(도 4 및 도 5의 IP1 및 도 6의 디지털 커널 블록)이다. 이 블록은, QIS 카메라가 이미지를 형성하는데 사용하는 알고리즘에 기반을 둔 간단한 가산기 또는 컨벌버일 수 있다. 하나의 디지털 커널이 있고, 메모리는 QIS 카메라의 모든 클러스터마다 구현되므로, 이는 초-저-전력이어야 한다. 이 목적을 위해, 일부 실시예들에 따른 서브-임계 체계(sub-threshold regime) CMOS 회로가 사용된다.
이미지 형성 알고리즘에 기초하여, 디지털 커널은 동일 컬러의 인접 조트들에 대한 함수를 수행할 수 있으며, 여기서 함수는 인접 클러스터의 조트를 포함할 수 있다. 즉, 함수는 S 조트에 대한 것이며, S는 C보다 크거나, 이와 동등하거나 이보다 작을 수 있으며, 여기서 C는 클러스터의 조트의 수이다.
d) 칩 레벨 이미지 프로세싱
칩-레벨 이미지 프로세서는 온-칩 또는 오프-칩으로 구현될 수 있다. QIS 이미지 센서의 전력 소비를 줄이고 성능을 높이려면, 별도의 기판 상에 이를 온-칩으로 구현하고 본딩 상호 접속부들로 다른 층들에 적층하는 것이 더욱 좋다. 이미지를 프로세싱한 후, SPI, I2C, LVDS 및 카메라 링크와 같은 몇몇 인터페이스 프로토콜들이 이미지의 데이터를 오프-칩으로 전송하 데 사용될 수 있다.
일례로서, 기가 조트에서, 32(m)x32(n)의 클러스터 크기를 갖는 16:9 종횡비의 1000 fps QIS 카메라에는, 42,000 열(N) 및 24,000(M) 행의 조트들 및 750 행 및 1313 열의 984,750 개의 클러스터가 있다.
이 시스템에는, 984,750 개의 전류 소스들, CDS들, SA들, ADC들, IP1들, 256-비트 메모리들 및 하나의 칩-레벨 이미지 프로세서가 있다. CDS, SA, ADC, IP1 및 메모리의 샘플링 레이트는 1 MSa/s이다. 전체 칩에 대한 전력 할당량으로서 2 W를 고려하면, 0.5 W가 칩-레벨 이미지 프로세싱 및 패드 프레임에서 소비될 수 있으며, 나머지 할당량 1.5 W는 거의 클러스터당 1.5 ㎼를 제공한다. 45 ㎚ 기술 노드와 같은 진보된 CMOS 프로세스를 사용하고, 그리고 아날로그 영역에서 전하 전달 회로를 구현하고 디지털 영역에서 서브-임계 체계 동작을 구현하면, 각 클러스터에 대한 블록이 1.5 ㎼ 미만의 전력을 소비하도록 설계할 수 있게 한다.
디지털 커널 및 메모리를 사용함으로써, 판독-후 프로세싱 유연성이 감소되더라도, 출력 데이터 레이트가 현저하게 감소될 수 있다는 것이 언급되어야 한다. 상술한 예에서, 이미지 프로세싱이 온-칩으로 구현되지 않았다면, 출력 데이터 레이트는 약 1 Tb/s이며; 반면에, 각 클러스터에서 간단한 디지털 커널을 사용함으로써, 출력 데이터 레이트는 예를 들어 약 8 Gb/s로 감소될 수 있다. 칩-레벨 이미지 프로세싱을 위해 제 3 적층 층(예를 들어, 제 3 기판)을 사용하는 것은 출력 데이터 레이트를 예를 들어 통상의 카메라에서와 같은 표준 데이터 레이트로 감소시킬 수 있다.
본 발명은 일부 특정 예시적인 실시예들에 대해 예시되고 설명되었지만, 이 실시예들은 본 발명의 일부 실시예들의 원리들 중 일부를 단지 예시하며, 실시예들을 배타적으로 또는 달리 제한하려고 의도된 것은 아니다.
예를 들어, 본 발명의 관점에서, 적층 기술 설계 룰들(예를 들어, 기판-간 상호 접속부의 밀도, 적층된 다이/웨이퍼의 최대 개수 등)과 같은 다양한 설계 상의 고려 사항들 및/또는 제약들에 따라, 많은 대안적인 구성들이 가능하다는 것이 이해될 것이다. 예를 들어, 이미지 센서 회로는 다양한 방식으로 적층된 기판들 중에 제공될 수 있다. 비한정적인 예의 방식으로, ADC는 감지-증폭기 회로가 형성된 기판과는 별개인 적층된 기판 상에 구현될 수도 있다. 추가적으로 또는 대안적으로, 특정의 통상적으로 픽셀-내 판독 회로(예를 들어, 소스-팔로워 트랜지스터 및 판독-선택 트랜지스터)는 다른 픽셀-내(조트-내) 회로(예를 들어, 광검출기, 전달 게이트, 플로팅 디퓨전)가 형성되는 기판과는 별개인(그리고 ASP 회로가 형성된 기판과는 별개인) 적층된 기판 상에 배치될 수 있으며, 이는 더 높은 조트 영역 밀도(더 작은 조트 피치)를 제공할 수 있다.
본 발명의 범위 내의 변형들의 추가 예로서, 상술한 예시적인 실시예들은 하나의 도전성 상호 접속부를 사용하여 각각의 판독 회로에 각각의 조트 클러스터를 커플링하는 것을 제공하지만, 다양한 실시예들에서는 각각의 클러스터와 판독 회로 사이의 상이한 개수의 상호 접속부들을 채용할 수도 있다. 예를 들어, 일부 실시예들에서, 조트가 차동적으로 판독될 수 있다. 이러한 실시예들에서, 2개의 도전성 상호 접속부가 판독-회로-클러스터 내의 각각의 판독 유닛과 그 위의 조트 클러스터 사이에 제공될 수 있다. 이러한 다양한 구현예들에서, 차동 신호가 차동 조트 구조(즉, 각각의 조트가 차동 출력을 위해 2개의 출력을 제공함)에 접속될 수 있고/있거나 2개의 조트(예를 들어, 2개의 이웃 조트)의 각각의 개별 출력부에 접속될 수 있다. 마찬가지로, 인접한 기판들의 다른 쌍들 사이의 상호 접속부의 수는 동일할 필요가 없다.
또한, 예시적인 적층형 QIS의 실시예들은 기판들 상에 별도-제조된 디바이스들/회로들을 수직으로 집적하기 위해 별도의 기판들(예를 들어, 다이-대-다이, 다이-대-웨이퍼, 또는 웨이퍼-대-웨이퍼)을 적층하는 3D 집적 기술을 채용하지만, 다양한 대안적인 실시예들은 이러한 3D 집적 기술에 한정되지 않고, 예를 들어, 별도의 티어(tier) 상의 회로의 형성 및 수직적 집적을 제공하는 모놀리식 3D 집적 기술을 포함할 수 있다.
따라서, 본 발명의 예시적인 실시예들의 상술한 설명뿐만 아니라 다양한 예시적인 변형들 및 특징들이 많은 특수성들을 제공하지만, 이러한 실현 가능한 상세 사항은 본 발명의 범위를 제한하는 것으로 해석되어서는 안되며, 본 기술분야의 통상의 기술자라면, 본 발명이 이 범위를 벗어나지 않고, 그리고 그 부수적인 이점을 감소시키지 않고 많은 수정, 변형, 변경, 생략, 추가 및 동등한 구현을 허용한다는 것을 쉽게 이해할 것이다. 예를 들어, 프로세스들 자체에 필요하거나 내재된 정도를 제외하고, 도면을 포함하여 본 발명에 설명된 방법들 또는 프로세스들의 단계들 또는 스테이지들에 대한 특별한 순서가 암시되어 있지 않다. 많은 경우에, 프로세스 단계들의 순서는 변할 수 있으며, 설명된 방법의 목적, 효과 또는 중요성을 변경하지 않고도 다양한 예시적인 단계들이 조합, 변경 또는 생략될 수 있다. 마찬가지로, 구성 요소의 구조 및/또는 기능은 단일 구성 요소로 결합되거나 2개 이상의 구성 요소로 분할될 수 있다. 또한, 용어들 및 표현들은 상세한 설명의 용어들로서 사용되었으며 제한의 용어들로서 사용된 것이 아님에 더욱 유의한다. 도시되거나 설명된 특징 또는 그 일부의 임의의 등가물을 배제하기 위한 용어들 또는 표현들을 사용할 의도는 없다. 또한, 본 발명은 본 명세서에 설명되거나 이와 달리 본 발명의 관점에서 이해되는 이점들 중 하나 이상을 반드시 제공하지 않고도 실시될 수 있고/있거나 그 일부 실시예들에서 구현될 수 있다. 따라서, 본 발명은 개시된 실시예들에 한정되지 않고, 본 발명에 기초하는 청구항들에 따라 규정되어야 하며, 이러한 청구항들은 본 명세서 및/또는 본 발명에 기초하고/하거나 대응하는 우선권을 주장하는 임의의 특허 출원에서 제시될 수 있다.
Claims (16)
- 이미징 시스템(imaging system)에 있어서,
복수의 단일-비트 또는 다중-비트 조트(jot)들을 포함하는 이미징 어레이(40) - 각 조트는 광자 흡수에 응답하여 전기 신호를 생성하도록 구성됨 -; 및
상기 이미징 어레이와 전기 통신하고, 각각의 조트에 대해, 상기 조트의 상기 전기 신호에 대응하는 아날로그 신호를 양자화하도록 구성된 판독 회로부(42) - 상기 이미징 시스템은 상기 판독 회로부 위에 수직으로 적층된(stacked) 상기 이미징 어레이를 갖는 3D 수직 집적 회로로서 구성됨 -
를 포함하고,
상기 이미징 어레이는 복수의 클러스터들(Ci,j: i = 1, 2, 3, ..., M; j = 1, 2, 3, ..., N)로서 구성되고, 각 클러스터는 각각의 복수의 상기 조트들을 포함하고, 상기 각 클러스터는 상기 판독 회로부의 각각의 판독 회로 블록(ASP, ADC, IP1(i,j): i = 1, 2, 3, ..., M; j = 1, 2, 3, ..., N)에 전기적으로 커플링되고 상기 각각의 판독 회로 블록에 의해 병렬로 판독되도록 구성되고, 각 판독 회로 블록은 상기 각 클러스터로부터 판독되는 복수의 상기 조트들의 각각에 의해 생성되는 전기 신호들에 대응하는 디지털 신호들을 처리하는 것에 기초하여 상기 각 클러스터에 대응하는 디지털 값을 생성하도록 구성되는 각각의 1차 이미지 프로세서(IP1)를 포함하고, 상기 각 클러스터에 대응하는 디지털 값은 각각의 메모리에 저장되는, 이미징 시스템. - 제 1 항에 있어서,
상기 이미징 어레이는 상기 판독 회로부에 대한 상기 복수의 클러스터들의 어레이로서 구성되고, 각각의 클러스터는 n×m(n by m) 조트들의 어레이로서 구성되고, n 및 m은 각각 1보다 큰 정수인 것인 이미징 시스템. - 제 2 항에 있어서,
상기 조트 어레이 위에는 컬러 필터 어레이 층이 배치되고, (ⅰ) 각각의 클러스터 내의 모든 조트들은 상기 컬러 필터 어레이 층의 공통 컬러 필터 요소 아래에 배치되거나, (ii) 각각의 클러스터 내의 상이한 조트들이 상기 컬러 필터 어레이 층의 2 이상의 상이한 컬러 필터 요소들 아래에 배치되는 것인 이미징 시스템. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 판독 회로부 및 상기 이미징 어레이는, 도전성 상호 접속부들에 의해 서로 본딩되는 개별 기판들 상에서 구현되는 것인 이미징 시스템. - 제 4 항에 있어서,
상기 이미징 어레이는 상기 판독 회로부에 대한 상기 복수의 클러스터들의 어레이로서 구성되고, 각각의 클러스터는 n×m 조트들의 어레이로서 구성되며, n 및 m은 각각 1보다 큰 정수이고, 조트들의 각 클러스터는 상기 각각의 판독 회로 블록 내에 포함되는 각각의 아날로그-디지털 변환기(ADC: analog-to-digital converter) 및 각각의 아날로그 프로세싱 회로(ASP)에 의해 판독되고, 상기 각각의 판독 회로 블록은 상기 각 클러스터 아래 및 상기 판독 회로부의 기판에 배치되는 것인 이미징 시스템. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 조트들은 공유 또는 비공유 판독을 위해 구성되는 것인 이미징 시스템. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
ADC들은 단일-비트, 다중-비트 또는 프로그램 가능한 비트-폭 해상도 중 어느 하나로서 구성되는 것인 이미징 시스템. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
이득을 제공하도록 전하 전달 증폭부(charge transfer amplification)가 구현되어 있는 이미징 시스템. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 판독 회로부 및 상기 이미징 어레이는 도전성 상호 접속부들에 의해 서로 본딩되는 개별 기판들 상에서 구현되고, 상기 이미징 어레이는 상기 판독 회로부에 대한 상기 복수의 클러스터들의 어레이로서 구성되고, 각각의 클러스터는 n×m 조트들의 어레이로서 구성되고, n 및 m은 각각 1보다 큰 정수이고, 각 개별 클러스터에 대응하는 상기 각각의 판독 회로 블록은 i) 디지털 커널로서 구성되는 상기 각각의 1차 이미지 프로세서(IP1), 및 ii) 상기 각각의 메모리를 포함하는 것인 이미징 시스템. - 제 9 항에 있어서,
상기 디지털 커널은 전력 소모를 감소시키기 위해 서브 임계 체계(subthreshold regime)로 동작되는 것인 이미징 시스템. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 판독 회로부 및 상기 이미징 어레이는 도전성 상호 접속부들에 의해 서로 본딩되는 개별 기판들 상에서 구현되고, 상기 판독 기판 상에는 상기 조트들을 스캐닝하기 위한 회로부가 포함되는 것인 이미징 시스템. - 제 1 항에 있어서,
상기 판독 회로부와 전기 통신하고 상기 판독 회로부의 아래에 수직으로 적층되며 상기 각각의 메모리에 저장되는 상기 각 클러스터에 대응하는 상기 디지털 값을 프로세싱하도록 구성되는 이미지 프로세싱 회로부를 더 포함하는 이미징 시스템. - 제 12 항에 있어서,
상기 판독 회로부, 상기 이미징 어레이, 및 상기 이미지 프로세싱 회로부는, 도전성 상호 접속부들에 의해 서로 본딩되는 3개의 개별 기판들 상에서 구현되는 것인 이미징 시스템. - 제 13 항에 있어서,
상기 이미지 프로세싱 기판은 조트 신호들에 대응하는 데이터를 오프-칩(off-chip)으로 송신하기 위한 회로부를 포함하는 것인 이미징 시스템. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 이미징 어레이는 후면-조사(backside-illumination)용으로 구성되는 것인 이미징 시스템. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
조트-피치(jot-pitch)는 0 nm 내지 500 nm의 범위 내인 것인 이미징 시스템.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201662308861P | 2016-03-15 | 2016-03-15 | |
| US62/308,861 | 2016-03-15 | ||
| PCT/US2017/022607 WO2017161060A1 (en) | 2016-03-15 | 2017-03-15 | Stacked backside-illuminated quanta image sensor with cluster-parallel readout |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190116049A KR20190116049A (ko) | 2019-10-14 |
| KR102452009B1 true KR102452009B1 (ko) | 2022-10-06 |
Family
ID=59852347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020187029783A KR102452009B1 (ko) | 2016-03-15 | 2017-03-15 | 클러스터-병렬 판독을 갖는 적층형 후면 조사식 양자 이미지 센서 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US11924573B2 (ko) |
| EP (1) | EP3430648B1 (ko) |
| JP (1) | JP7001274B2 (ko) |
| KR (1) | KR102452009B1 (ko) |
| CN (1) | CN109155324B (ko) |
| ES (1) | ES2843101T3 (ko) |
| WO (1) | WO2017161060A1 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| ES2843101T3 (es) | 2016-03-15 | 2021-07-15 | Dartmouth College | Sensor de imagen Quanta con iluminación posterior apilado con lectura de agrupaciones en paralelo |
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- 2017-03-15 EP EP17767488.4A patent/EP3430648B1/en active Active
- 2017-03-15 WO PCT/US2017/022607 patent/WO2017161060A1/en active Application Filing
- 2017-03-15 JP JP2018549203A patent/JP7001274B2/ja active Active
- 2017-03-15 US US16/085,847 patent/US11924573B2/en active Active
- 2017-03-15 CN CN201780030177.8A patent/CN109155324B/zh active Active
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| JP7001274B2 (ja) | 2022-01-19 |
| CN109155324A (zh) | 2019-01-04 |
| JP2019510418A (ja) | 2019-04-11 |
| WO2017161060A1 (en) | 2017-09-21 |
| KR20190116049A (ko) | 2019-10-14 |
| US11924573B2 (en) | 2024-03-05 |
| EP3430648A4 (en) | 2019-08-21 |
| ES2843101T3 (es) | 2021-07-15 |
| EP3430648B1 (en) | 2020-09-23 |
| CN109155324B (zh) | 2024-01-05 |
| US20190098241A1 (en) | 2019-03-28 |
| EP3430648A1 (en) | 2019-01-23 |
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |