KR102450037B1 - Narrow frame display module and data output device - Google Patents

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KR102450037B1
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히데오 나가노
카나메 야마노
테트수오 토모구니
트수토무 마키노
마사히로 카토
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가부시키가이샤 세레브렉스
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Abstract

Provided is an inexpensive narrow bezel display. A COF module (10) is provided with: a driver chip (20) having a plurality of connection terminals (21); and a plurality of signal lines (31, 32) having one end which is connected to the connection terminals (21) of the driver chip (20) and the other end which is connected to an output terminal (13) to the display panel. The connection terminals (21) of the driver chip (20) are arranged in three rows. When a first row, a second row, and a third row are set in the order close to the output terminal (13), the signal lines (31) of the connection terminals (21) of the first row and the third row are led out in a direction toward the output terminal, and the signal lines (32) of the connection terminals of the second row are led out in a direction away from the output terminal (13). The signal lines (32) from the connection terminals (21) of the second row include signal lines passing between the connection terminals (21) of the third row, and the signal lines (31) from the connection terminals (21) of the third row include signal lines passing between the connection terminals (21) of the first row and the second row.

Description

협액자 디스플레이 모듈 및 데이터 출력 장치{NARROW FRAME DISPLAY MODULE AND DATA OUTPUT DEVICE}NARROW FRAME DISPLAY MODULE AND DATA OUTPUT DEVICE

본 발명은 협액자 디스플레이 모듈 및 그를 위한 데이터 출력 장치에 관한 것이다. 구체적으로 설명하면, 본 발명은 디스플레이 패널의 협액자를 실현하기 위한 COF(Chip On Film) 배선 기술에 관한 것이다.The present invention relates to a narrow frame display module and a data output device therefor. Specifically, the present invention relates to a COF (Chip On Film) wiring technology for realizing a narrow frame of a display panel.

노트북과 태블릿 PC 등 모바일 기기 시장에서는 소비 전력 감소와 비용 절감이 항상 요구되고 있다. 한편, 패널의 해상도 향상과 디스플레이의 화질 향상에 따라 데이터 처리량 및 동작 주파수는 증가 일로를 걷고 있으며, 소비 전력 감소 및 비용 절감은 상반되는 큰 과제가 되고 있다. 노트북 및 태블릿 컴퓨터에서, 디스플레이 패널의 비디오 데이터 신호를 입력하는 회로는, 비디오 데이터 자체의 연산이나 각종 연산 처리 또는 그래픽 처리를 담당하는 CPU(Central Processing Unit)나 GPU(Graphics Processing Unit) 등의 프로세서, 이 프로세서에서 전송된 비디오 데이터를 입력하고 액정 패널의 타이밍 제어나 영상 처리를 하는 타이밍 컨트롤러(Timing Controller: TCON), 타이밍 컨트롤러에서 출력된 비디오 데이터를 입력으로 디스플레이 패널의 사양에 맞춰 비디오 데이터를 아날로그 출력하는 소스 드라이버(Source Driver: SD) 등의 드라이버 칩으로 구성된다. In the mobile device market such as laptops and tablet PCs, power consumption reduction and cost reduction are always required. On the other hand, with the improvement of the resolution of the panel and the improvement of the picture quality of the display, the data throughput and the operating frequency are increasing, and the reduction of power consumption and the reduction of cost are opposite big tasks. In notebook and tablet computers, a circuit for inputting a video data signal of a display panel includes a processor such as a CPU (Central Processing Unit) or GPU (Graphics Processing Unit) that is responsible for calculation of the video data itself, various arithmetic processing, or graphic processing; The video data transmitted from this processor is inputted by the timing controller (TCON), which controls the timing of the liquid crystal panel or image processing, and the video data output from the timing controller is input, and the video data is analog output according to the specifications of the display panel. It is composed of a driver chip such as a source driver (SD).

노트북과 태블릿 PC 등 모바일 기기 시장에서 타이밍 컨트롤러와 소스 드라이버가 분리되어 있는 경우가 많다. 예를 들어, 도 1에 나타낸 바와 같이, FHD(Full High Definition: 1920 × 1080 픽셀) 패널의 경우에는 하나의 타이밍 컨트롤러와 4개의 소스 드라이버가 필요한 경우가 많다. 또한, 4K2K 패널(4000 × 2000 픽셀에 가까운 해상도의 패널)의 경우에는 하나의 타이밍 컨트롤러에 대해 8개의 소스 드라이버가 필요한 경우가 많다. 또한, 도 1에 나타낸 바와 같이, 타이밍 컨트롤러와 소스 드라이버를 연결하는 FPC(Flexible Printed Cable)가 소스 드라이버의 개수만큼 필요하므로, 패널의 해상도가 높아짐에 따라 부품 수가 증가하여 비용 상승의 요인이 되고 있었다. 또한, 타이밍 컨트롤러와 소스 드라이버 사이에 인터페이스를 마련할 필요가 있어, 이 인터페이스에 의해 전력이 소비되어 버린다. 이러한 배경에서, 도 1에 나타낸 회로 구성에서는 비용 절감 및 소비 전력 감소가 어려운 상황이었다.In the mobile device market such as laptops and tablet PCs, timing controllers and source drivers are often separated. For example, as shown in FIG. 1 , in the case of an FHD (Full High Definition: 1920×1080 pixels) panel, one timing controller and four source drivers are often required. Also, in the case of a 4K2K panel (a panel with a resolution close to 4000 × 2000 pixels), 8 source drivers are often required for one timing controller. In addition, as shown in Fig. 1, since the FPC (Flexible Printed Cable) connecting the timing controller and the source driver is required as much as the number of source drivers, the number of parts increases as the resolution of the panel increases, which is a factor of cost increase. . In addition, it is necessary to provide an interface between the timing controller and the source driver, and power is consumed by this interface. Against this background, it was difficult to reduce cost and power consumption in the circuit configuration shown in FIG. 1 .

그래서 부품 수와 소비 전력을 줄이기 위해, 도 2와 도 3과 같이 타이밍 컨트롤러와 소스 드라이버가 1개의 칩으로 된 이른바 시스템 드라이버(TCON + SD)도 검토해 볼 수 있다. 도 2는 시스템 드라이버가 2개 설치된 구성을 보여주고, 도 3은 시스템 드라이버가 하나에 집적된 구성을 보여주고 있다. 시스템 드라이버화함으로써 부품의 개수가 줄어들어 비용 절감이 가능하게 된다. 또한, 타이밍 컨트롤러와 소스 드라이버 사이의 인터페이스가 없기 때문에 소비 전력 감소도 가능하게 된다. 특히 부품 수 및 소비 전력 감소 관점에서, 도 3과 같이 시스템 드라이버가 하나뿐인 것이 바람직할 수 있다. 그러나, 시스템 드라이버는, 종전의 소스 드라이버와 마찬가지로, 액정 패널의 유리에 구현된다. 비디오 데이터는 CPU/GPU에서 시스템 드라이버로 직접 eDP 인터페이스 또는 mipi 인터페이스를 통해 시스템 드라이버에 입력된다.Therefore, in order to reduce the number of parts and power consumption, a so-called system driver (TCON + SD) in which the timing controller and the source driver are integrated into one chip as shown in FIGS. 2 and 3 may also be considered. FIG. 2 shows a configuration in which two system drivers are installed, and FIG. 3 shows a configuration in which system drivers are integrated into one. By becoming a system driver, the number of parts is reduced, making it possible to reduce costs. Also, power consumption can be reduced because there is no interface between the timing controller and the source driver. In particular, from the viewpoint of reducing the number of parts and power consumption, it may be preferable to have only one system driver as shown in FIG. 3 . However, the system driver, like the conventional source driver, is implemented in the glass of the liquid crystal panel. Video data is input from the CPU/GPU directly to the system driver through the eDP interface or mipi interface.

여기서, 액정 패널은 소스 라인과 게이트 라인으로 구성된다. FHD 패널의 경우, 소스 라인은 1920×3(RGB) 라인이 필요하고, 게이트 라인은 1080 라인이 필요하다. 소스 라인은 비디오 데이터를 소스 드라이버에서 아날로그 출력하는 라인(데이터 라인)이며, 소정의 간격을 두고 서로 평행하게 배선되어 있다. 게이트 라인은 1 게이트 라인씩 시간적으로 쉬프트(shift)하면서 소스 라인의 비디오 데이터를 구동해 나갈 제어선이며, 소스 라인과 직교하는 방향으로 소정의 간격을 두고 서로 평행하게 배선되어 있다. 게이트 라인과 소스 라인의 각 교차점에서 표시 화소(픽셀)가 설치되어 있다. 또한, 현재는, 소스 드라이버 및 시스템 드라이버는 액정 유리에 구현되는 소위 COG (Chip On the Glass) 방식이 주류이다.Here, the liquid crystal panel is composed of a source line and a gate line. For the FHD panel, 1920x3 (RGB) lines are required for the source line, and 1080 lines are required for the gate line. The source line is a line (data line) that analogly outputs video data from the source driver, and is wired in parallel with each other at a predetermined interval. The gate line is a control line for driving the video data of the source line while shifting in time by one gate line, and is wired in parallel to each other at a predetermined interval in a direction orthogonal to the source line. A display pixel (pixel) is provided at each intersection of the gate line and the source line. In addition, currently, a so-called COG (Chip On the Glass) method implemented in liquid crystal glass is mainstream as a source driver and a system driver.

액정 패널(디스플레이 패널)의 소스 라인의 모델을 도 4에 나타낸다. 액정 패널 소스 드라이버가 구현되는 영역인 팬 아웃 영역(Fan out Area)과 액정 픽셀 어레이(array) 형태로 배열되어 있는 액티브 영역(Active Area)으로 나뉜다. 이 액티브 영역으로부터 팬 아웃 영역을 포함하는 유리(glass) 모듈의 가장자리까지가 액정 패널의 액자 영역이라고 불리며, 이 액자 영역이 보다 좁은 쪽이 상품 가치가 높은 것으로 알려졌다.The model of the source line of a liquid crystal panel (display panel) is shown in FIG. It is divided into a fan out area, which is an area in which the liquid crystal panel source driver is implemented, and an active area, which is arranged in the form of a liquid crystal pixel array. From this active area to the edge of the glass module including the fan-out area is called a frame area of the liquid crystal panel, and it is known that the narrower side of this frame area has a higher commercial value.

도 4에 나타낸 바와 같이, 4 개의 소스 드라이버가 설치되어 있는 경우, 하나의 소스 드라이버가 구동해야 하는 COG 상의 소스 라인의 배선 수가 적어도 된다. 예를 들어, FHD 패널의 경우, 소스 라인은 1920×3(RGB) = 5860개 있지만, 소스 드라이버가 4 개 설치되어 있는 경우, 1개당 1440개를 구동하게 된다. 예를 들어, 특허 문헌 1에는 소스 드라이버가 4 개 설치된 구성이 도시되어 있다. 한편, 도 2, 도 3 및 도 5에 도시된 바와 같이, 타이밍 컨트롤러(TCON) 및 소스 드라이버(SD)가 통합되어 있거나 또는 소스 드라이버 집적화가 진행되어 부품 수가 1 개 또는 2 개가 되면 하나의 소스 드라이버가 구동할 필요가 있는 COG의 소스 라인 배선 수가 많아지고, 액자 영역의 높이가 커져 버리는 문제가 발생한다.As shown in Fig. 4, when four source drivers are installed, the number of source lines on the COG that one source driver must drive is minimal. For example, in the case of an FHD panel, there are 1920×3 (RGB) = 5860 source lines, but if 4 source drivers are installed, 1440 will be driven per one. For example, Patent Document 1 shows a configuration in which four source drivers are installed. Meanwhile, as shown in FIGS. 2, 3, and 5, when the timing controller (TCON) and the source driver (SD) are integrated or the number of parts becomes one or two due to the integration of the source driver, one source driver There arises a problem that the number of source line wirings of the COG that needs to be driven increases, and the height of the frame area increases.

여기서, 도 6을 참조하여, 디스플레이 패널(액정 패널)의 액자 영역의 구성에 대해 설명한다. 액자 영역의 중심에는 타이밍 컨트롤러와 소스 드라이버가 통합된 드라이버 칩이 있고, 이 드라이버 칩 위쪽에서 액티브 영역을 향해 소스 라인이 연결되어 있다. 또한, 소스 라인의 배선은 맨 왼쪽 끝 또는 오른쪽 끝의 라인으로부터 패널의 중심 라인에 대해, 모든 라인이 일정한 각도(θ)로 연결되어 있는 것이 일반적이다. 이 드라이버 칩과 소스 라인의 연결부로부터 액티브 영역 사이의 공간을 본원 명세서에서는 "팬 아웃 영역”이라고 정의하고, 도면에서는 팬 아웃 영역의 높이를 H1으로 표시하고 있다. 또한, 액자 영역에는 팬 아웃 영역보다 액티브 영역의 원위(遠位)에 위치하는 영역이 존재하며, 본원 명세서에서는 이 영역을 "팬 인 영역"이라고 정의하고 있다. 이 팬 인 영역에는 칩의 하변에서 좌우로 연장되는 게이트 신호 구동 라인이 패널의 좌우 방향으로 배선되어 있고, 액자 영역의 좌우 부분에 테스트 패드가 배치되어 있다. 또한, 팬 인 영역은 소스 라인의 테스트 라인과 그 테스트 패드, 나아가 게이트 구동 제어 신호 라인과 그 테스트 패드 등이 배치되어 있다. 이 팬 인 영역의 높이를 도면에서는 H2로 나타내고 있다. 상기 H1 + H2의 값이 액자 영역 전체의 높이가 된다. 그래서 본원 출원인은 디스플레이 패널의 액자 영역에서, 특히 소스 라인 등의 신호 라인의 배선을 연구함으로써 H1로 나타낸 팬 아웃 영역의 높이를 줄이기 위한 기술을 제안하고 있다(특허문헌 2).Here, with reference to FIG. 6, the configuration of the frame area of the display panel (liquid crystal panel) will be described. In the center of the frame area, there is a driver chip with an integrated timing controller and source driver, and a source line is connected from the top of the driver chip toward the active area. Also, as for the wiring of the source line, it is common that all lines are connected at a constant angle (θ) from the leftmost or rightmost line to the center line of the panel. The space between the driver chip and the source line connection portion to the active region is defined as a “fan-out region” in this specification, and the height of the fan-out region is indicated by H1 in the drawing. There is a region located distal to the active region, and in this specification, the region is defined as a “fan-in region.” The fan-in region includes gate signal driving lines extending from the lower side of the chip to the left and right. They are wired in the left and right directions of the panel, and test pads are arranged in the left and right portions of the frame area, and in the fan-in area, the test line of the source line and its test pad, and furthermore, the gate driving control signal line and its test pad The height of this fan-in area is denoted by H2 in the drawing. The value of H1 + H2 becomes the height of the entire frame area. So, the applicant of the present application proposes a signal such as a source line in the frame area of the display panel, in particular. A technique for reducing the height of the fan-out area indicated by H1 by studying the wiring of the line is proposed (Patent Document 2).

특허문헌 1: 일본국특개 2005―031332호 공보Patent Document 1: Japanese Patent Laid-Open No. 2005-031332 특허문헌 2: 일본국특개 2018―072783호 공보Patent Document 2: Japanese Patent Application Laid-Open No. 2018-072783

전술한 바와 같이, 도 2, 도 3 및 도 5 도시된 바와 같이, 타이밍 컨트롤러(TCON) 및 소스 드라이버(SD)가 통합되어 있거나 또는 소스 드라이버 집적화가 진행된 부품 수가 1개 또는 2개가 되면, 하나의 소스 드라이버가 구동할 필요가 있는 COG의 소스 라인 배선 수가 많아지고, 액자 영역의 높이가 커진다는 문제가 있다. 특히, 이러한 경우에는 액자 영역 중 H1에서 보여준 팬 아웃 영역의 높이를 줄이는 것이 어려워진다.As described above, as shown in FIGS. 2, 3 and 5 , when the timing controller TCON and the source driver SD are integrated or the number of components in which the source driver integration is progressed becomes one or two, one There is a problem in that the number of source line wirings of the COG that the source driver needs to drive increases, and the height of the frame area increases. In particular, in this case, it becomes difficult to reduce the height of the fan-out area shown in H1 among the frame areas.

여기서, 도 7을 참조하여, 종래의 액정 패널의 배선 구조를 예로 들어, 액자 영역의 높이 H1을 구하는 방법을 설명한다.Here, a method of obtaining the height H1 of the frame area will be described with reference to FIG. 7 , taking the conventional wiring structure of the liquid crystal panel as an example.

우선, 액티브 영역의 소스 라인 배선 피치를 Ppix, 팬 아웃 영역의 소스 라인 배선 피치를 Pw, 드라이버 칩 소스 라인의 접속부(출력 패드)의 피치를 Pbp, 드라이버 칩의 가장 끝의 접속부로부터 디스플레이 패널의 맨 끝의 소스 라인까지의 거리를 Dx로한다. 여기서 Ppix> Pbp이기 때문에, 드라이버 칩과 액티브 영역을 연결하는 소스 라인의 일부는 일정한 각도로 기울일 필요가 있다. 팬 아웃 영역에 위치하는 맨 끝의 소스 라인의 배선과 액티브 영역의 소스 라인의 연장 방향과 직교하는 직교 방향의 방향 축과의 각도(θ)는 θ = sin-1(Pw/Ppix)로 표시된다. 그러면, 액자 영역에 있어서의 팬 아웃 영역의 높이 H1은, H1 = Dxㆍtanθ = Dxㆍtan(sin-1(Pw/Ppix))가 된다.First, the source line wiring pitch of the active region is Ppix, the source line wiring pitch of the fan-out region is Pw, the pitch of the driver chip source line connection portion (output pad) is Pbp, and the top of the display panel from the most end connection portion of the driver chip. Let the distance to the source line at the end be Dx. Here, since Ppix>Pbp, a part of the source line connecting the driver chip and the active region needs to be inclined at a certain angle. An angle θ between the wiring of the last source line located in the fan-out region and a direction axis in an orthogonal direction perpendicular to the extension direction of the source line in the active region is expressed as θ = sin -1 (Pw/Ppix) . Then, the height H1 of the fan-out area in the frame area becomes H1 = Dx·tanθ = Dx·tan(sin -1 (Pw/Ppix)).

이와 같이, H1 수치는 Dx에 따라, 이 Dx 값이 클수록 H1의 수치도 커지는 것을 알 수 있다. 또한, θ가 클수록 H1의 수치도 커지는 것을 알 수 있다. 나아가, Pw가 클수록 H1의 수치도 커진다. Ppix는, 디스플레이 패널의 크기(size)와 해상도로 결정되는 값이기 때문에, 소스 라인 배선을 할 때 변경할 수 없는 고정 값이라고 할 수 있다. Ppix가 일정할 경우, Pw가 클수록 θ가 커지고, 이에 따라 H1도 커진다. 이와 같이, θ는 Pw와 Ppix로 결정되는 값이다.As described above, it can be seen that the value of H1 depends on Dx, and as the value of Dx increases, the value of H1 also increases. In addition, it can be seen that as θ increases, the value of H1 also increases. Further, the larger the Pw, the larger the value of H1. Since Ppix is a value determined by the size and resolution of the display panel, it can be said that it is a fixed value that cannot be changed during source line wiring. When Ppix is constant, as Pw increases, θ increases, and thus H1 also increases. As such, θ is a value determined by Pw and Ppix.

종래, 하나의 패널 상에 다수의 소스 드라이버가 실장되는 경우, Dx의 값을 작게 할 수 있기 때문에 H1의 값도 작게 할 수 있었다. 그러나 소스 드라이버와 TCON을 통합하여 하나의 칩으로 집적하면, 패널 상에 실장되는 소스 드라이버가 하나로 되기 때문에 Dx의 값이 커져서, H1의 값도 커진다는 새로운 과제가 발생했다.Conventionally, when a plurality of source drivers are mounted on one panel, since the value of Dx can be reduced, the value of H1 can also be reduced. However, if the source driver and TCON are integrated into one chip, the source driver mounted on the panel becomes one, so the value of Dx increases and the value of H1 also increases.

여기에서, 액자 사이즈를 작게 하는 별도의 기술로서, COF(Chip On Film) 실장이 알려져 있다. COG와 비교한 COF에 의한 액자 사이즈의 축소 효과를 도 8에서 설명한다.Here, as another technique for reducing the frame size, COF (Chip On Film) mounting is known. The effect of reducing the frame size by the COF compared to the COG will be described with reference to FIG. 8 .

상기와 같이, COG 실장의 경우, H1의 값은 H1＝Dxㆍtanθ로 결정된다. Dx는 패널의 양단으로부터 칩 사이즈의 가로 방향까지의 사이즈로 결정되기 때문에 패널 상에 실장하는 칩의 수가 적어지면, Dx의 값은 커지고, H1의 값도 커진다. 또한, H2의 값은 칩의 세로 사이즈와 패널의 하부로 인출하는 배선 영역의 합계 사이즈로 결정된다. 예를 들면, 14인치 디스플레이의 패널의 가로 사이즈는 309㎜이고, 칩 사이즈가 30㎜로 하면, Dx의 값은 309㎜／2－30㎜／2＝139.5㎜가 된다. 패널 상의 배선 피치(Pw)를 4㎜로 하면, H1은 5.2㎜로 된다. 각도(θ)는 2.1도로 된다. 칩의 세로 방향의 사이즈를 1㎜, 패널 하부의 배선 영역을 1㎜로 하면, H2는 2㎜로 된다. 따라서, H1과 H2를 합계한 패널의 액자 사이즈는 7.2㎜가 된다.As described above, in the case of COG mounting, the value of H1 is determined by H1 = Dx·tanθ. Since Dx is determined by the size from both ends of the panel to the horizontal direction of the chip size, if the number of chips mounted on the panel decreases, the value of Dx increases and the value of H1 increases. In addition, the value of H2 is determined by the total size of the vertical size of the chip and the wiring area leading out to the lower part of the panel. For example, when the horizontal size of the panel of a 14-inch display is 309 mm and the chip size is 30 mm, the value of Dx becomes 309 mm/2-30 mm/2 = 139.5 mm. When the wiring pitch Pw on the panel is 4 mm, H1 is 5.2 mm. The angle [theta] becomes 2.1 degrees. If the size of the chip in the vertical direction is 1 mm and the wiring area under the panel is 1 mm, H2 is 2 mm. Therefore, the frame size of the panel summing up H1 and H2 becomes 7.2 mm.

이에 비해 COF 실장의 경우, 필름의 가로 사이즈를 크게 할 수 있다. 일반적으로 유통되고 있는 COF의 필름의 가로 사이즈는 60㎜ 정도이고, Dx의 값은 309㎜／2－60㎜／2＝124.5㎜로 된다. 패널의 인치수, 배선 피치, θ가 COG 실장의 경우와 같게 하면, H1의 값은 H1＝Dxㆍtanθ로 결정되기 때문에 4.6㎜까지 단축할 수 있다. 또한, COF 실장의 경우, COG실장에서 필요했던 H2에서의 칩의 세로 사이즈만큼이 불필요해지기 때문에 COF에서의 H2는 1㎜로 완료된다. 따라서, H1과 H2를 합계한 패널의 액자 사이즈는 5.6㎜까지 축소할 수 있다. 또한, COF 필름은 박막이고, 디스플레이 이면으로 접어 구부릴 수 있기 때문에 COF필름의 세로 방향 사이즈는 패널의 액자 사이즈에 영향을 미치지 않는다.On the other hand, in the case of COF mounting, the horizontal size of the film can be increased. In general, the horizontal size of the film of COF distributed is about 60 mm, and the value of Dx is set to 309 mm/2-60 mm/2 = 124.5 mm. If the number of inches of the panel, the wiring pitch, and θ are the same as in the case of COG mounting, the value of H1 is determined by H1 = Dx·tanθ, so it can be shortened to 4.6 mm. In addition, in the case of COF mounting, since only the vertical size of the chip in H2 required for COG mounting becomes unnecessary, H2 in COF is completed in 1 mm. Therefore, the frame size of the panel including H1 and H2 can be reduced to 5.6 mm. In addition, since the COF film is a thin film and can be folded on the back side of the display, the vertical size of the COF film does not affect the frame size of the panel.

이와 같이, COF 실장 기술을 이용하면, 액자 사이즈를 축소할 수 있는 효과가 얻어진다. 그러나 다수의 소스 드라이버 출력 채널을 가지는 칩을 COF에 실장하는 경우, COF 필름의 배선 피치의 제약 때문에, 지금까지 2층 배선 구조를 가지는 필름이 필요했다. 그 결과, 제조 비용이 1층의 COF에 비하여 훨씬 고가로, 보급이 진전되지 않고 있었다.In this way, when the COF mounting technology is used, the effect of reducing the frame size is obtained. However, when a chip having a plurality of source driver output channels is mounted on a COF, a film having a two-layer wiring structure has been required so far because of the limitation of the wiring pitch of the COF film. As a result, the manufacturing cost was much higher than that of the single-layer COF, and the spread had not progressed.

2층 배선 구조를 가지는 필름을 이용한 종래의 COF 실장을 도 9에서 설명한다. COG 실장된 다채널 소스 드라이버의 채널 수를 2880채널로 하면, 칩으로부터 꺼내는 부분(확대도 A)의 COF 배선 피치는 적어도 10㎛가 필요하게 된다. 또한, 일반적으로 유통되고 있는 COF 필름의 가로 사이즈를 60㎜로 하면, COF 필름의 단부(확대도 B)의 배선 피치는 60㎜／2880＝20.8㎛가 최소 피치가 된다. 현재 유통되고 있는 COF는 대부분이 1층 배선 구조이고, 1층 배선의 최소 피치는 20㎛ 정도가 한계이다. 따라서, 해당 COG 실장된 다채널 소스 드라이버는 1층 배선 구조의 COF에는 실장할 수 없게 된다. 시장에는 2층 배선 구조의 COF도 있고, 도 8에 나타내는 대로, 2층 배선을 사용하면, 10㎛피치로 설계된 COG 실장된 다채널 소스 드라이버를 COF 실장하는 것이 가능해진다. 그러나 2층 배선 구조의 COF는 1층 배선 구조의 COF에 비하여 훨씬 고가이기 때문에 거의 이용되지 않고 있었다.A conventional COF mounting using a film having a two-layer wiring structure will be described with reference to FIG. 9 . If the number of channels of the COG-mounted multi-channel source driver is 2880 channels, the COF wiring pitch of the part taken out from the chip (enlarged view A) needs to be at least 10 mu m. In addition, when the horizontal size of the COF film generally distributed is 60 mm, the minimum pitch of the wiring pitch of the edge part (enlarged view B) of a COF film will be 60 mm/2880=20.8 micrometers. Most of the COFs currently in circulation have a single-layer wiring structure, and the minimum pitch of the 1-layer wiring is limited to about 20㎛. Accordingly, the COG-mounted multi-channel source driver cannot be mounted on the COF having a single-layer wiring structure. There is also a COF having a two-layer wiring structure on the market, and as shown in Fig. 8, when two-layer wiring is used, it becomes possible to COF-mount a COG-mounted multi-channel source driver designed with a pitch of 10 µm. However, the COF of the two-layer wiring structure was rarely used because it was much more expensive than the COF of the single-layer wiring structure.

그래서 본 발명은 COG 실장에서 사용되는 다수의 소스 드라이버 출력 채널을 가지는 칩을 1층 배선 구조의 COF에 실장하기 위한 기술을 제공함으로써 저가의 협액자 디스플레이를 실현하는 것을 주요 목적으로 한다.Therefore, the main object of the present invention is to realize a low-cost, narrow-frame display by providing a technology for mounting a chip having a plurality of source driver output channels used in COG mounting on a COF having a single-layer wiring structure.

본 발명의 발명자들은 상기 문제의 해결 수단에 대하여 예의 검토한 결과, 복수의 접속 단자가 복수행으로 나란히 배치된 드라이버 칩을 채용하는 것과 함께, 어떤 행에 속하는 접속 단자와 그 다음의 행에 속하는 접속 단자에서 신호 라인의 인출 방식을 다르게 함으로써 다수의 소스 드라이버 출력 채널을 가지는 드라이버 칩을 1층 배선 구조의 COF에 실장하는 것이 가능하게 된다는 지견을 얻었다. 그리고 본 발명자들은 상기 지견에 기초하면, 종래 기술의 문제를 해결할 수 있는 것에 착상하여, 본 발명을 완성시켰다. 이하, 본 발명의 구성에 대하여 구체적으로 설명한다.The inventors of the present invention, as a result of earnestly examining means for solving the above problem, employ a driver chip in which a plurality of connection terminals are arranged side by side in a plurality of rows, and a connection terminal belonging to a certain row and a connection belonging to the next row. The knowledge was obtained that it is possible to mount a driver chip having a plurality of source driver output channels on a COF having a single-layer wiring structure by varying the method of drawing signal lines from the terminals. And based on the said knowledge, the present inventors conceived that the problem of a prior art could be solved, and completed this invention. Hereinafter, the configuration of the present invention will be described in detail.

본 발명의 제1 측면은, 액정 패널 등의 디스플레이 패널에 비디오 데이터를 출력하기 위한 데이터 출력 장치(10)에 관한 것이다. 이 데이터 출력 장치(10)는 COF(Chip On Film) 실장된 모듈인 것이 바람직하다. 본 발명에 관련되는 데이터 출력 장치(10)는 드라이버 칩(20)과, 이것에 접속된 복수의 신호 라인(31, 32, 41)을 구비한다. 드라이버 칩(20)은 복수의 접속 단자(21, 22)를 가진다. 드라이버 칩(20)은 소스 드라이버일 수도 있고, 게이트 드라이버일 수도 있고, 소스 드라이버와 타이밍 컨트롤러가 통합된 이른바 시스템 드라이버일 수도 있다. 본 발명에 있어서, 드라이버 칩(20)은 필름(11) 상에 하나만 배치되어 있는 것이 바람직하지만, 이에 한정되지 않고, 필름(11) 상에 복수(예를 들면, 2 내지 4개) 배치되어 있어도 좋다. 또한, 복수의 신호 라인(31, 32, 41)은 각각 그 일단이 드라이버 칩(20)의 접속 단자(21, 22)에 접속되고, 그 타단이 디스플레이 패널로 신호를 출력하기 위한 출력 단자(13)에 접속되어 있다. 이와 같이, 신호 라인(31, 32, 41)은 필름(11) 상에 접속 단자(21, 22)와 출력 단자(13)를 연결하도록 배선되어 있다. 또한, 신호 라인(31, 32, 41)은 소스 드라이버에 접속된 소스 라인일 수도 있고, 게이트 드라이버에 접속된 게이트 라인일 수도 있다.A first aspect of the present invention relates to a data output device (10) for outputting video data to a display panel such as a liquid crystal panel. The data output device 10 is preferably a COF (Chip On Film) mounted module. A data output device 10 according to the present invention includes a driver chip 20 and a plurality of signal lines 31, 32 and 41 connected thereto. The driver chip 20 has a plurality of connection terminals 21 and 22 . The driver chip 20 may be a source driver, a gate driver, or a so-called system driver in which the source driver and the timing controller are integrated. In the present invention, it is preferable that only one driver chip 20 is disposed on the film 11 , but the present invention is not limited thereto, and a plurality (eg, 2 to 4) of the driver chips 20 may be disposed on the film 11 . good night. In addition, each of the plurality of signal lines 31 , 32 , 41 has one end connected to the connection terminals 21 and 22 of the driver chip 20 , and the other end of the output terminal 13 for outputting a signal to the display panel. ) is connected to In this way, the signal lines 31 , 32 , and 41 are wired to connect the connection terminals 21 , 22 and the output terminal 13 on the film 11 . Further, the signal lines 31, 32 and 41 may be source lines connected to the source driver or gate lines connected to the gate driver.

여기에서, 드라이버 칩(20)은 접속 단자(21, 22)가 3행으로 나란히 배치되어 있다. 즉, 본원의 도면에서는 디스플레이 패널로의 복수의 출력 단자(13)가 나열되는 방향을 “x축”으로 나타내고, 이에 직교하는 방향을 “y축”으로 나타내고 있다(예를 들면, 도 10 참조). 이 경우에, 접속 단자(21, 22)의 행은 x축 방향을 따라서 연장되고, y축 방향에 대하여 복수단으로 나열된다. 여기에서, 복수의 접속 단자, 특히, 소스 접속 단자(21)의 행을 출력 단자에 가까운 차례로 제 1행, 제 2행, 제 3행으로 한다. 이 경우에, 제 1행 및 제 3행에 속하는 복수의 접속 단자(21)에는 신호 라인(31)이 출력 단자(13)를 향하는 방향으로 인출되도록 접속된 것이 포함된다. 한편, 제 2행에 속하는 복수의 접속 단자(21)에는 신호 라인(32)이 제 1행에 속하는 접속 단자(21)에 접속된 신호 라인(31)과는 다른 방향으로 인출되도록 접속된 것이 포함된다. 또한, 여기에서 말하는 “다른 방향”이란, 예를 들면, 출력 단자(13)로부터 멀어지는 방향이 포함된다. 또한, 제 2행에 속하는 접속 단자(21)로부터 인출된 신호 라인(32)에는 제 3행에 속하는 접속 단자(21) 사이를 지나는 것이 포함된다. 또한, 제 3행에 속하는 접속 단자(21)로부터 인출된 신호 라인(31)에는 제 1행 및 제 2행에 속하는 접속 단자(21) 사이를 지나는 것이 포함된다. 또한, 복수의 접속 단자(21)의 전부로부터 신호 라인(31, 32)이 인출될 필요는 없고, 접속 단자(21)의 일부로부터 신호 라인(31, 32)이 인출되어도 좋다. 또한, 여기에서 말하는 신호 라인이 접속 단자로부터 “인출되는” 방향이란, 신호 라인 중의 접속 단자에 가장 가까운 부분이 배선된 방향을 의미하고, 신호 라인 전체의 배선 방향을 말하는 것은 아니다.Here, in the driver chip 20, the connection terminals 21 and 22 are arranged side by side in three rows. That is, in the drawings of the present application, the direction in which the plurality of output terminals 13 to the display panel are arranged is indicated by the “x-axis”, and the direction orthogonal thereto is indicated by the “y-axis” (see, for example, FIG. 10 ). . In this case, the rows of the connection terminals 21 and 22 extend along the x-axis direction and are arranged in a plurality of stages with respect to the y-axis direction. Here, the rows of the plurality of connection terminals, in particular, the source connection terminals 21 are set as the first row, the second row, and the third row in the order close to the output terminal. In this case, the plurality of connection terminals 21 belonging to the first row and the third row include those connected so that the signal line 31 is drawn out in the direction toward the output terminal 13 . On the other hand, the plurality of connection terminals 21 belonging to the second row include those connected so that the signal line 32 is drawn out in a different direction from the signal line 31 connected to the connection terminal 21 belonging to the first row. do. In addition, the "other direction" as used herein includes, for example, a direction away from the output terminal 13 . Further, the signal lines 32 drawn out from the connection terminals 21 belonging to the second row include those passing between the connection terminals 21 belonging to the third row. In addition, the signal line 31 drawn out from the connection terminal 21 belonging to the third row includes one passing between the connection terminals 21 belonging to the first row and the second row. In addition, the signal lines 31 and 32 do not need to be drawn out from all of the plurality of connection terminals 21 , and the signal lines 31 and 32 may be drawn out from a part of the connection terminals 21 . In addition, the direction in which the signal line "draws out" from the connection terminal as used herein means the direction in which the part of the signal line closest to the connection terminal is wired, and does not mean the wiring direction of the entire signal line.

상기 구성과 같이, 드라이버 칩(20)에 복수행으로 설치된 접속 단자(21)에 대하여, 어떤 행의 접속 단자(21)와, 그 다음의 행의 접속 단자(21)로 신호 라인(31, 32, 41)의 인출 방식을 바꿈으로써 드라이버 칩(20) 및 신호 라인(31, 32, 41)을 배치하는 필름 상의 스페이스를 유효하게 활용할 수 있다. 특히, 드라이버 칩(20) 상에 접속 단자(21)를 3행 이상으로 나란히 배치하고, 각 신호 단자(21) 사이를 빠져나가도록 하여 신호 라인(31, 32)을 배선함으로써 드라이버 칩(20) 및 신호 라인(31, 32)을 배치하는 필름 상의 스페이스를 유효하게 활용할 수 있다. 결과적으로, COG 실장에 사용되는 다수의 소스 드라이버 출력 채널을 가지는 칩을 1층 배선 구조의 COF에 실장하는 것이 가능하게 된다. 이에 따라, 디스플레이 모듈의 협액자화를 저가로 실현할 수 있다.As in the above configuration, with respect to the connection terminals 21 provided in a plurality of rows on the driver chip 20, signal lines 31 and 32 are connected to the connection terminals 21 in one row and the connection terminals 21 in the next row. , 41 ), it is possible to effectively utilize the space on the film for arranging the driver chip 20 and the signal lines 31 , 32 , and 41 . In particular, by arranging the connection terminals 21 side by side in three or more rows on the driver chip 20 , and wiring the signal lines 31 and 32 so as to pass between the respective signal terminals 21 , the driver chip 20 is and the space on the film for arranging the signal lines 31 and 32 can be effectively utilized. As a result, it becomes possible to mount a chip having a plurality of source driver output channels used for COG mounting on a COF of a single-layer wiring structure. Accordingly, it is possible to realize narrow frame polarization of the display module at low cost.

본 발명에 관련되는 출력 장치(10)에서, 드라이버 칩(20)은 접속 단자(21)가 4행 이상으로 배치될 수 있다. 여기서, 복수의 접속 단자, 특히, 소스 접속 단자(21)의 행을 출력 단자에 가까운 차례로 제 1행, 제 2행, 제 3행, 제 4행으로 한다. 이 경우에, 제 2행에 속하는 접속 단자(21)로부터 인출된 신호 라인(32)에는 제 3행 및 제 4행에 속하는 접속 단자(21) 사이를 지나는 것이 포함되는 것이 바람직하다. 이와 같이, 드라이버 칩(20) 상에 접속 단자(21)를 4행 이상으로 배치함으로써 필름 상의 스페이스를 보다 효율적으로 이용할 수 있게 된다.In the output device 10 according to the present invention, in the driver chip 20, the connection terminals 21 may be arranged in four or more rows. Here, the rows of the plurality of connection terminals, in particular, the source connection terminals 21, are set as the first row, the second row, the third row, and the fourth row in the order close to the output terminal. In this case, it is preferable that the signal lines 32 drawn out from the connection terminals 21 belonging to the second row include those passing between the connection terminals 21 belonging to the third row and the fourth row. In this way, by arranging the connection terminals 21 in four or more rows on the driver chip 20, the space on the film can be used more efficiently.

본 발명에 관련되는 데이터 출력 장치(10)에서, 제 2행에 속하는 접속 단자(21)에 접속된 복수의 신호 라인(32)은, 출력 단자(13)로부터 멀어지는 방향으로 접속 단자(21)로부터 인출되고, 그 후, 출력 단자(13)로 향하는 방향으로 배선된 것이 포함되어 있어도 좋다. 이에 따라, 드라이버 칩(20)의 배면측(출력 단자와는 반대측)의 공간을 유효하게 활용할 수 있다.In the data output device (10) according to the present invention, the plurality of signal lines (32) connected to the connection terminals (21) belonging to the second row are connected from the connection terminals (21) in a direction away from the output terminals (13). What is drawn out and then wired in the direction toward the output terminal 13 may be included. Accordingly, the space on the rear side (the side opposite to the output terminal) of the driver chip 20 can be effectively utilized.

본 발명에 관련되는 데이터 출력 장치(10)에서, 상기 어떤 행의 다음의 출력 단자(13)에 가까운 행에 속하는 접속 단자(21)에 접속된 복수의 신호 라인(32)은 출력 단자(13)의 나열 방향(x축 방향)과 평행한 방향으로 접속 단자(21)로부터 인출되고, 그 후, 출력 단자(13)를 향하는 방향으로 배선된 것이 포함되어 있어도 좋다. 이에 따라, 드라이버 칩(20)의 옆쪽의 공간을 유효하게 활용할 수 있다.In the data output device (10) according to the present invention, a plurality of signal lines (32) connected to a connection terminal (21) belonging to a row close to the output terminal (13) next to the above-mentioned certain row are output terminals (13) What is drawn out from the connection terminal 21 in a direction parallel to the arranging direction (x-axis direction) of and wired in the direction toward the output terminal 13 after that may be included. Accordingly, the space on the side of the driver chip 20 can be effectively utilized.

본 발명에 관련되는 데이터 출력 장치(10)에서, 드라이버 칩(20)의 복수의 접속 단자(21)로부터 디스플레이 패널로의 출력 단자(13)를 향하는 방향(y축 방향)으로 평행한 가상선을 그은 경우에, 각 접속 단자(21)는, 이 가상선이 다른 접속 단자(21)와 겹치지 않도록 배치되어 있는 것이 바람직하다. 즉, 각 행에 있어서, 접속 단자(21)는 엇갈리게 되도록 오프셋 배선되어 있다. 이에 따라, 모든 신호 라인(31, 32, 41)이 간섭하지 않도록 하면서 각 접속 단자(21)로부터 신호 라인(31, 32, 41)을 인출하기 쉬워진다.In the data output device 10 according to the present invention, an imaginary line parallel to the direction (y-axis direction) from the plurality of connection terminals 21 of the driver chip 20 toward the output terminal 13 to the display panel is drawn In the case of drawing, it is preferable that each connection terminal 21 is arrange|positioned so that this imaginary line may not overlap with the other connection terminal 21. As shown in FIG. That is, in each row, the connection terminals 21 are offset-wired so that they may be staggered. This makes it easy to draw the signal lines 31, 32 and 41 from the respective connection terminals 21 while preventing all signal lines 31, 32, and 41 from interfering.

본 발명의 제2 측면은, 디스플레이 모듈에 관한 것이다. 본 발명에 관련되는 디스플레이 모듈은 상기한 제1 측면에 관련되는 데이터 출력 장치(10)와, 출력 단자(13)를 통하여 신호 라인(31, 32, 41)이 접속된 디스플레이 패널을 구비한다.A second aspect of the present invention relates to a display module. A display module according to the present invention includes the data output device 10 according to the first aspect described above, and a display panel to which signal lines 31 , 32 , 41 are connected via an output terminal 13 .

본 발명에 따르면, COG 실장에서 사용되는 다수의 소스 드라이버 출력 채널을 가지는 칩을 1층 배선 구조의 COF에 실장하는 기술을 제공함으로써 저가로 협액자 디스플레이를 실현할 수 있다. 또한, COG 실장용으로 설계된 칩을 설계 변경 없이 COF 실장을 할 수 있기 때문에 반도체 메이커의 개발비를 억제할 수 있고, 패널 메이커나 PC 메이커에서는 칩의 재평가 시간이나 비용을 억제할 수 있다.According to the present invention, a narrow frame display can be realized at low cost by providing a technology for mounting a chip having a plurality of source driver output channels used in COG mounting on a COF having a single-layer wiring structure. In addition, since a chip designed for COG mounting can be COF mounted without design change, the development cost of the semiconductor maker can be reduced, and the time and cost of re-evaluation of the chip can be suppressed at the panel maker or PC maker.

또한, 종래, 드라이버의 개수가 줄어든 경우에는, 디스플레이 패널의 협액자화가 곤란했지만, 본 발명에 따르면, 디스플레이 패널의 협액자화를 저가로 실현할 수 있다. 예를 들면, 14인치의 FHD 패널에서, 종래 기술에서는 액자 사이즈가 7.2㎜이었던 것이 5.6㎜까지 삭감할 수 있게 되어, 액자 사이즈를 20 내지 30％ 정도 삭감할 수 있다.Also, conventionally, when the number of drivers is reduced, narrowing the frame of the display panel has been difficult, but according to the present invention, the narrowing of the display panel can be realized at low cost. For example, in a 14-inch FHD panel, a frame size of 7.2 mm in the prior art can be reduced to 5.6 mm, and the frame size can be reduced by about 20 to 30%.

[종래 기술] 도 1은 타이밍 컨트롤러와 소스 드라이버가 분리된 디스플레이 모듈의 전체 구성을 나타낸 블록도이다.
[종래 기술] 도 2는 타이밍 컨트롤러와 소스 드라이버가 일체화된 디스플레이 모듈의 전체 구성을 나타낸 블록도이다.
[종래 기술] 도 3은 타이밍 컨트롤러와 소스 드라이버가 일체화된 디스플레이 모듈의 전체 구성을 나타낸 블록도이다.
[종래 기술] 도 4는 타이밍 컨트롤러와 소스 드라이버가 분리된 디스플레이 모듈에 있어서, 디스플레이 패널의 액티브 영역과 액자 영역을 나타내는 도면이다.
[종래 기술] 도 5는 타이밍 컨트롤러와 소스 드라이버가 일체화된 디스플레이 모듈에 있어서, 디스플레이 패널의 액티브 영역과 액자 영역을 나타내는 도면이다.
[종래 기술] 도 6은 디스플레이 패널의 소스 라인의 종래의 배선 방식을 나타내는 도면이다.
[종래 기술] 도 7은 도 6에 나타낸 디스플레이 패널의 중앙으로부터 좌측 절반을 확대한 도면이고, 종래의 배선 방식에 있어서 액자 영역의 사이즈가 어떻게 구해지는지 설명하기 위한 도면이다.
[종래 기술] 도 8은 다채널 소스 드라이버 출력을 가지는 드라이버 칩의 COF실장의 구성을 나타내기 위한 도면이다.
[종래 기술] 도 9는 2층 배선 구조를 가지는 필름을 이용한 COF실장의 구성을 나타내기 위한 도면이다.
[본 발명] 도 10은 본 발명의 일 실시형태를 나타낸 도면이다.
[본 발명] 도 11은 도 10의 일부를 확대한 도면이다.[Prior Art] FIG. 1 is a block diagram showing an overall configuration of a display module in which a timing controller and a source driver are separated.
[Prior Art] FIG. 2 is a block diagram showing an overall configuration of a display module in which a timing controller and a source driver are integrated.
[Prior Art] FIG. 3 is a block diagram showing an overall configuration of a display module in which a timing controller and a source driver are integrated.
[Prior Art] FIG. 4 is a diagram illustrating an active area and a frame area of a display panel in a display module in which a timing controller and a source driver are separated.
[Prior Art] FIG. 5 is a diagram illustrating an active area and a frame area of a display panel in a display module in which a timing controller and a source driver are integrated.
[Prior Art] FIG. 6 is a diagram showing a conventional wiring method of a source line of a display panel.
[Prior Art] FIG. 7 is an enlarged view of the left half of the display panel shown in FIG. 6 from the center, and is a view for explaining how the size of the frame area is obtained in the conventional wiring method.
[Prior Art] FIG. 8 is a diagram showing the configuration of COF mounting of a driver chip having a multi-channel source driver output.
[Prior Art] FIG. 9 is a diagram showing the configuration of COF mounting using a film having a two-layer wiring structure.
[The present invention] Fig. 10 is a diagram showing an embodiment of the present invention.
[Invention] FIG. 11 is an enlarged view of a part of FIG.

이하, 도면을 이용하여 본 발명을 실시하기 위한 형태에 대해서 설명한다. 본 발명은 이하에 설명하는 형태에 한정되는 것은 아니고, 이하의 형태로부터 당업자가 자명한 범위에서 적절히 변경한 것도 포함한다. 본 발명은 이하에 설명하는 각 실시형태를 적절히 조합할 수도 있고, 각 실시형태를 단독으로 이용할 수도 있다.EMBODIMENT OF THE INVENTION Hereinafter, the form for implementing this invention is demonstrated using drawings. This invention is not limited to the form demonstrated below, What was changed suitably in the range which a person skilled in the art is obvious from the following form is also included. In the present invention, each embodiment described below may be appropriately combined, and each embodiment may be used independently.

도 10은 본 발명의 일 실시형태를 나타내고 있다. 또한, 도 11은 도 10의 일부를 확대하고, 보조적인 설명을 추가한 것이다. 본 실시형태는 협액자 액정 패널을 COF 기술로 실현하기 위한 COF 모듈(10)에 관한 것이다. COF 모듈(10)은, 예를 들면 노트북이나 태블릿 컴퓨터에 적용할 수 있고, 액정 패널의 협액자화에 공헌하는 것이다.10 shows an embodiment of the present invention. In addition, FIG. 11 is an enlarged view of a part of FIG. 10 and an auxiliary description is added. This embodiment relates to a COF module 10 for realizing a narrow-frame liquid crystal panel with COF technology. The COF module 10 can be applied to, for example, a notebook computer or a tablet computer, and contributes to the narrowing of the liquid crystal panel.

도 10에 나타나는 바와 같이, COF 모듈(10)은 기본적으로, 필름(11), 드라이버 칩(20), 및 복수의 신호 라인(31, 32, 41, 51)을 포함하여 구성된다. 신호 라인에는 소스 라인(31, 32), 게이트 신호 구동 라인(41), 영상 신호나 전력의 입력 라인(51)이 포함된다. 이 COF 모듈(10)에서, 드라이버 칩(20)과 복수의 신호 라인(31, 32, 41, 51)은 배선 회로 기판으로서 기능하는 필름(11) 위에 실장된다. 필름(11)은 특별히 제한되지 않고, 공지의 것을 적절히 채용할 수 있다.As shown in FIG. 10 , the COF module 10 is basically configured to include a film 11 , a driver chip 20 , and a plurality of signal lines 31 , 32 , 41 , 51 . The signal lines include source lines 31 and 32 , a gate signal driving line 41 , and an input line 51 of an image signal or power. In this COF module 10, a driver chip 20 and a plurality of signal lines 31, 32, 41, 51 are mounted on a film 11 serving as a wiring circuit board. The film 11 in particular is not restrict|limited, A well-known thing can be employ|adopted suitably.

드라이버 칩(20)은 타이밍 컨트롤러(TCON)와 소스 드라이버(SD)가 통합된 것이고, 디스플레이 패널의 소스 라인에 대하여 비디오 데이터를 출력하는 기능과, 그 비디오 데이터를 출력하는 타이밍을 제어하는 기능을 담당한다. 도 8에 나타낸 예에서는 드라이버 칩(20)이 타이밍 컨트롤러와 소스 드라이버의 양쪽의 기능을 담당하는 것이기 때문에, 이 드라이버 칩(20)에 소스 라인(31, 32)에 추가하여 게이트 신호 구동 라인(41)이 접속되어 있다. 다만, 도시는 생략하지만, 드라이버 칩(20)을 단순히 소스 드라이버의 기능만을 가지는 것으로 하고, 타이밍 컨트롤러를 별도로 존재하게 해도 좋다. 드라이버 칩(20)이 소스 드라이버로서만 기능하는 경우에는, 게이트 신호 구동 라인(41)은 별도로 설치된 타이밍 컨트롤러에 접속하면 된다.The driver chip 20 is an integrated timing controller (TCON) and source driver (SD), and is responsible for outputting video data to the source line of the display panel and controlling the timing of outputting the video data. do. In the example shown in Fig. 8, since the driver chip 20 is responsible for both the functions of the timing controller and the source driver, the driver chip 20 has a gate signal driving line 41 in addition to the source lines 31 and 32. ) is connected. However, although not illustrated, the driver chip 20 may simply have a function of a source driver, and a timing controller may be provided separately. When the driver chip 20 functions only as a source driver, the gate signal driving line 41 may be connected to a separately provided timing controller.

타이밍 컨트롤러(드라이버 칩(20)의 기능의 일부)는 CPU나 GPU 등의 프로세서로부터 보내지는 비디오 데이터를 입력으로 하여 디스플레이 패널의 타이밍 제어나 화상 처리를 실시한다. 소스 드라이버(드라이버 칩(20)의 기능의 일부)는 디스플레이 패널의 소스 라인을 구동하기 위한 회로이다. 소스 드라이버는 타이밍 컨트롤러로부터의 비디오 데이터를 입력으로 하여 디스플레이 패널의 규격에 맞추어서 비디오 데이터를 아날로그 출력한다. 소스 드라이버는 복수의 소스 라인에 접속되어 있고, 각 소스 라인에 구동 전압(계조 표시 전압)을 인가한다. 디스플레이 모듈에는, 하나의 디스플레이 패널에 대하여 복수의 소스 드라이버를 설치할 수도 있지만, 부품수 절감 및 소비 전력 절감의 관점에서, 하나의 디스플레이 패널에 소스 드라이버를 하나만 설치하는 것이 적합하다. 또한, 도시는 생략하지만, 디스플레이 모듈은 소스 드라이버 외에, 디스플레이 패널의 게이트 라인을 구동하는 게이트 드라이버를 구비하고 있다. 게이트 드라이버는 TFT(Thin Film Transistor)를 온(on)하기 위한 주사 신호를 각 게이트 라인에 차례 차례 인가한다. 게이트 드라이버에 의해서 게이트 라인에 동작 신호가 인가되어 TFT가 온상태인 때에, 소스 드라이버로부터 소스 라인으로 구동 전압이 인가되면, 그들의 교점에 위치하는 표시 소자에 전하가 축적된다. 이에 따라, 표시 소자의 광투과율이 소스 라인에 인가된 구동 전압에 따라서 변화하여, 표시 소자를 통한 화상 표시가 행해진다.The timing controller (a part of the function of the driver chip 20) receives video data sent from a processor such as a CPU or GPU as input, and performs timing control and image processing of the display panel. The source driver (part of the function of the driver chip 20) is a circuit for driving the source line of the display panel. The source driver receives video data from the timing controller as an input and outputs video data analogously in accordance with the standard of the display panel. The source driver is connected to a plurality of source lines, and applies a driving voltage (grayscale display voltage) to each source line. Although a plurality of source drivers may be installed in the display module for one display panel, it is preferable to install only one source driver in one display panel from the viewpoint of reducing the number of parts and power consumption. In addition, although not illustrated, the display module includes, in addition to the source driver, a gate driver for driving the gate lines of the display panel. The gate driver sequentially applies a scan signal for turning on a thin film transistor (TFT) to each gate line. When an operation signal is applied to the gate line by the gate driver and a driving voltage is applied from the source driver to the source line while the TFT is in the on state, electric charges are accumulated in the display elements located at their intersections. Thereby, the light transmittance of the display element changes in accordance with the driving voltage applied to the source line, and image display through the display element is performed.

또한, 디스플레이 패널은, 일반적으로 소스 라인, 게이트 라인 및 표시 화소에 의하여 구성된다. 소스 라인은 유리 등으로 구성된 패널 기판 상에 소정의 간격을 두고 서로 평행하게 복수 개 설치된다. 게이트 라인은 같은 패널 기판 상에 소스 라인과 직교하는 방향을 따라서 소정의 간격을 두고 서로 평행하게 복수 개 설치된다. 표시 화소는 소스 라인과 게이트 라인의 각 교차점에 설치된다. 각 표시 화소에는 스위치 소자로서의 TFT가 접속되어 있다. 예를 들면, FHD의 액정 패널의 경우, 소스 라인은 1920×3(RGB) 라인이 필요하고, 게이트 라인은 1080라인 필요하다.Further, the display panel is generally constituted by a source line, a gate line and a display pixel. A plurality of source lines are installed parallel to each other at a predetermined interval on a panel substrate made of glass or the like. A plurality of gate lines are provided on the same panel substrate in parallel to each other at predetermined intervals along a direction orthogonal to the source line. A display pixel is provided at each intersection of the source line and the gate line. A TFT as a switch element is connected to each display pixel. For example, in the case of an FHD liquid crystal panel, 1920x3 (RGB) lines are required for the source line, and 1080 lines are required for the gate line.

도 10에 나타낸 바와 같이, 필름(11) 위에는 복수의 입력 단자(12)와 복수의 출력 단자(13)가 설치되어 있다. 필름(11)이 직사각형상이라고 가정하면, 복수의 입력 단자(12)는 필름(11)의 하변에 x축 방향을 따라서 나란히 설치되고, 복수의 출력 단자(13)는 필름(11)의 상변에 x축 방향을 따라서 나란히 설치된다. 또한, 여기에서 말하는 필름(11)의 상변이란, 디스플레이 패널측의 변이고, 필름(11)의 하변이란, 디스플레이 패널과는 반대측의 변이다. 입력 단자(12)에는 프로세서로부터 영상 신호를 수신하기 위한 입력 라인(51)이나 전원으로부터 전력을 받기 위한 입력 라인(51)이 접속된다. 출력 단자(13)는 드라이버 칩(20)에 의해 처리된 영상 신호를 디스플레이 패널로 출력하기 위한 것이고, 출력 단자에는 디스플레이 패널의 게이트 라인이나 소스 라인이 접속된다.As shown in FIG. 10 , a plurality of input terminals 12 and a plurality of output terminals 13 are provided on the film 11 . Assuming that the film 11 has a rectangular shape, the plurality of input terminals 12 are installed side by side along the x-axis direction on the lower side of the film 11 , and the plurality of output terminals 13 are provided on the upper side of the film 11 . They are installed side by side along the x-axis direction. In addition, the upper side of the film 11 here is the side by the side of a display panel, and the lower side of the film 11 is the side opposite to a display panel. An input line 51 for receiving an image signal from the processor or an input line 51 for receiving power from a power source is connected to the input terminal 12 . The output terminal 13 is for outputting the image signal processed by the driver chip 20 to the display panel, and a gate line or a source line of the display panel is connected to the output terminal.

또한, 드라이버 칩(20)에는 필름(11) 상의 입력 단자(12) 및 출력 단자(13)와 전기적으로 접속하기 위한 복수의 접속 단자(21, 22, 23)를 구비한다. 복수의 접속 단자에는 복수의 소스 접속 단자(21), 복수의 게이트 접속 단자(22) 및 복수의 입력 접속 단자(23)가 포함된다. 각 소스 접속 단자(21)는 소스 라인(31, 32)에 의하여 출력 단자(13)에 전기적으로 접속되어 있다. 즉, 소스 라인(31, 32)의 일단은 소스 접속 단자(21)에 접속되고, 소스 라인(31, 32)의 타단이 출력 단자(13)에 접속된다. 또한, 각 게이트 접속 단자(22)는 게이트 신호 구동 라인(41)에 의하여 출력 단자(13)에 전기적으로 접속되어 있다. 즉, 게이트 신호 구동 라인(41)의 일단은 게이트 접속 단자(22)에 접속되고, 게이트 신호 구동 라인(41)의 타단이 출력 단자(13)에 접속된다. 또한, 각 입력 접속 단자(23)는 입력용의 신호 라인에 의하여 입력 단자(12)에 접속된다. 드라이버 칩(20)이 직사각형상이라고 가정하면, 게이트 접속 단자(22)와 입력 접속 단자(23)는 필름(11)의 하변에 x축 방향을 따라서 나란히 설치된다. 한편, 소스 접속 단자(21)는 드라이버 칩(20) 상의 평면 영역에 복수행으로 나란히 배치되어 있다.In addition, the driver chip 20 is provided with a plurality of connection terminals 21 , 22 , 23 for electrically connecting to the input terminal 12 and the output terminal 13 on the film 11 . The plurality of connection terminals include a plurality of source connection terminals 21 , a plurality of gate connection terminals 22 , and a plurality of input connection terminals 23 . Each source connection terminal 21 is electrically connected to an output terminal 13 by source lines 31 and 32 . That is, one end of the source lines 31 and 32 is connected to the source connection terminal 21 , and the other end of the source lines 31 and 32 is connected to the output terminal 13 . Further, each gate connection terminal 22 is electrically connected to the output terminal 13 by a gate signal driving line 41 . That is, one end of the gate signal driving line 41 is connected to the gate connection terminal 22 , and the other end of the gate signal driving line 41 is connected to the output terminal 13 . Further, each input connection terminal 23 is connected to the input terminal 12 by an input signal line. Assuming that the driver chip 20 has a rectangular shape, the gate connection terminal 22 and the input connection terminal 23 are provided side by side along the x-axis direction on the lower side of the film 11 . On the other hand, the source connection terminals 21 are arranged side by side in a plurality of rows in a planar area on the driver chip 20 .

소스 접속 단자(21)의 배치에 대하여 구체적으로 설명한다. 도 10 및 도 11에 나타나는 바와 같이, 소스 접속 단자(21)는 복수행으로 나란히 배치된다. 이들의 도면에 나타낸 예에서는 소스 접속 단자(21)는 4행으로 나열되어 있다. 도 10 및 도 11에서는 소스 접속 단자(21)의 행의 개념을 알기 쉽게 하기 위해, 소스 접속 단자(21)의 제 1행을 백색, 제 2행을 흑색, 제 3행을 백색, 제 4행을 흑색으로 하고, 홀수행을 백색, 짝수행을 흑색으로 나타내고 있다. 즉, 도 11에 나타나는 바와 같이, 소스 접속 단자(21)의 제 1행은 출력 단자(13)에 가장 가까운 위치에 형성된 행이고, 제 2행째, 제 3행째, 제 4행째는 그 순서로 출력 단자(13)와의 거리가 멀어져 간다. 소스 접속 단자(21)의 행은 도 10의 x축 방향을 따라서 연장되고, 이 각 행이 y축 방향에 단을 이루고 있다고 할 수 있다.The arrangement of the source connection terminals 21 will be specifically described. 10 and 11, the source connection terminals 21 are arranged side by side in a plurality of rows. In the examples shown in these drawings, the source connection terminals 21 are arranged in four rows. 10 and 11, in order to make the concept of the row of the source connection terminals 21 easy to understand, the first row of the source connection terminals 21 is white, the second row is black, the third row is white, and the fourth row. is shown in black, odd rows are shown in white, and even rows are shown in black. That is, as shown in FIG. 11 , the first row of the source connection terminal 21 is a row formed at the position closest to the output terminal 13 , and the second row, the third row, and the fourth row are output in that order. The distance from the terminal 13 increases. The row of the source connection terminals 21 extends along the x-axis direction in FIG. 10 , and it can be said that each row constitutes a stage in the y-axis direction.

또한, 각 행에 속하는 소스 접속 단자(21)는 각각 엇갈리게 되도록 오프셋 배치되어 있다. 즉, 도 11에 나타나는 바와 같이, 각 소스 접속 단자(21)의 중심을 지나도록 y축에 평행한 가상선을 그었을 때, 각 가상선이 다른 소스 접속 단자(21)와 겹치지 않도록 하는 것이 바람직하다. 바꾸어 말하면, 어떤 행에 속하는 소스 접속 단자(21) 사이의 x축 방향에서의 간격(피치)은 소스 접속 단자(21)의 가로폭의 N배 이상(N은 소스 접속 단자(21)의 행수)으로 하는 것이 바람직하다. 이에 따라, 각 소스 접속 단자(21)로부터 소스 라인(31, 32)을 인출하기 쉬워진다.In addition, the source connection terminals 21 belonging to each row are offset so as to be staggered, respectively. That is, as shown in FIG. 11 , when a virtual line parallel to the y-axis is drawn to pass through the center of each source connection terminal 21 , it is preferable that each virtual line does not overlap with the other source connection terminals 21 . . In other words, the interval (pitch) in the x-axis direction between the source connection terminals 21 belonging to a certain row is N times the width of the source connection terminals 21 or more (N is the number of rows of the source connection terminals 21) It is preferable to This makes it easy to draw out the source lines 31 and 32 from each of the source connection terminals 21 .

여기에서, 본 실시형태에서는 제1 행과 제3 행에 속하는 복수의 소스 접속 단자(21)에 접속된 것을 제1 소스 라인군(31)이라 한다. 이 제1 소스 라인군(31)은 소스 접속 단자(21)로부터 출력 단자(13)를 향하여 인출되어, 그대로 출력 단자(13)에 접속된다. 특히, 제1 행에 속하는 소스 접속 단자(21)로부터 인출된 제1 소스 라인군(31)은 모두 일직선으로 출력 단자(13)를 향하여 연장된다. 또한, 제3 행에 속하는 소스 접속 단자(21)로부터 인출된 제1 소스 라인군(31)에는 제2 행의 소스 접속 단자(21)를 피하기 위해 우회하도록 배선되어 있는 것도 포함되지만, 일직선상으로 출력 단자(13)를 향하여 연장되는 것도 포함된다. 이때, 도 11 등에 나타나는 바와 같이, 제3 행에 속하는 소스 접속 단자(21)로부터 인출된 제1 소스 라인군(31)은 제2 행에 속하는 소스 접속 단자(21) 사이를 지나고, 또한 제1 행에 속하는 소스 접속 단자(21) 사이를 지나면서 출력 단자(13)를 향하도록 배선된다. 이 때문에, 제1 행에 속하는 소스 접속 단자(21) 사이의 간격과, 제2 행에 속하는 소스 접속 단자(21) 사이의 간격은 각각 적어도 제3 행에 속하는 소스 접속 단자(21)로부터 인출된 제1 소스 라인군(31)이 통과할 수 있을 정도의 간격을 확보해 두는 것이 바람직하다.Here, in the present embodiment, those connected to the plurality of source connection terminals 21 belonging to the first row and the third row are referred to as a first source line group 31 . This first source line group 31 is drawn out from the source connection terminal 21 toward the output terminal 13 and is directly connected to the output terminal 13 . In particular, all of the first source line groups 31 drawn out from the source connection terminals 21 belonging to the first row extend toward the output terminal 13 in a straight line. In addition, the first source line group 31 drawn out from the source connection terminals 21 belonging to the third row includes those wired so as to be bypassed to avoid the source connection terminals 21 of the second row, but in a straight line. Those extending toward the output terminal 13 are also included. At this time, as shown in FIG. 11 and the like, the first source line group 31 drawn out from the source connection terminals 21 belonging to the third row passes between the source connection terminals 21 belonging to the second row, and the first It is wired so as to face the output terminal 13 while passing between the source connection terminals 21 belonging to the row. For this reason, the spacing between the source connection terminals 21 belonging to the first row and the spacing between the source connection terminals 21 belonging to the second row are respectively at least drawn out from the source connection terminals 21 belonging to the third row. It is preferable to secure an interval sufficient to allow the first source line group 31 to pass therethrough.

한편, 본 실시 형태에서는 제2 행과 제4 행에 속하는 복수의 소스 접속 단자(21)에 접속된 것을 제2 소스 라인군(32)이라 한다. 제2 소스 라인군(32)은 제2 행과 제4 행에 속하는 소스 접속 단자(21)로부터 일단 출력 단자(13)로부터 멀어지는 방향을 향하여 인출된다. 제2 소스 라인군(32)은 이와 같이 출력 단자(13)로부터 멀어지는 방향을 향하여 소스 접속 단자(21)로부터 인출되어 y축과 평행하게 진행한 후, 좌우(x축 방향)의 외측을 향하여 진행하고, 또한 그 후, 출력 단자(13)를 향하여 y축 방향과 평행하게 진행하도록 배선된다. 이때, 제2 소스 라인군(32)은 적어도 제1 행의 복수의 소스 접속 단자(21)보다도 좌우 외측까지 진행한 후에, 다른 소스 라인(31, 32)과 간섭하지 않도록 출력 단자(13)를 향하여 일직선상으로 진행하도록 배선된다. 또한, 제2 행에 속하는 소스 접속 단자(21)로부터 인출된 제2 소스 라인군(32)에는, 제3 행의 소스 접속 단자(21)를 피하기 위해 우회하도록 배선되어 있는 것도 포함한다. 이때, 도 11 등에 나타나는 바와 같이, 제2 행에 속하는 소스 접속 단자(21)로부터 인출된 제2 소스 라인군(32)에는 제3 행에 속하는 소스 접속 단자(21) 사이를 지나고, 또한 제4 행에 속하는 소스 접속 단자(21) 사이를 지나도록 출력 단자(13)로부터 멀어지는 방향을 향하여 배선된 것이 포함된다. 이 때문에, 제3 행에 속하는 소스 접속 단자(21) 사이의 간격과, 제4 행에 속하는 소스 접속 단자(21) 사이의 간격은 각각 적어도 제2 행에 속하는 소스 접속 단자(21)로부터 인출된 제2 소스 라인군(32)이 통과할 수 있을 정도의 간격을 확보해 두는 것이 바람직하다. 이와 같이, 본 실시형태에서는 홀수 행에 속하는 소스 접속 단자(21)(백색)와 짝수 행에 속하는 소스 접속 단자(21)(흑색)에서 소스 라인(31, 32)의 인출 방향을 다르게 하고 있다.On the other hand, in the present embodiment, the second source line group 32 is connected to the plurality of source connection terminals 21 belonging to the second row and the fourth row. The second source line group 32 is once drawn out from the source connection terminal 21 belonging to the second row and the fourth row toward a direction away from the output terminal 13 . The second source line group 32 is drawn out from the source connection terminal 21 in the direction away from the output terminal 13 in this way, proceeds in parallel with the y-axis, and then proceeds toward the outside of the left and right (x-axis direction) Then, wiring is carried out so as to run parallel to the y-axis direction toward the output terminal 13 . At this time, the second source line group 32 proceeds at least to the left and right outside of the plurality of source connection terminals 21 in the first row, and then connects the output terminals 13 so as not to interfere with other source lines 31 and 32 . It is wired so as to proceed in a straight line toward the In addition, the second source line group 32 drawn out from the source connection terminals 21 belonging to the second row includes those wired so as to bypass the source connection terminals 21 of the third row. At this time, as shown in FIG. 11 and the like, the second source line group 32 drawn out from the source connection terminals 21 belonging to the second row passes between the source connection terminals 21 belonging to the third row, and the fourth Included are those wired toward the direction away from the output terminal 13 so as to pass between the source connection terminals 21 belonging to the row. For this reason, the spacing between the source connection terminals 21 belonging to the third row and the spacing between the source connection terminals 21 belonging to the fourth row are respectively at least drawn out from the source connection terminals 21 belonging to the second row. It is preferable to secure an interval sufficient to allow the second source line group 32 to pass therethrough. As described above, in this embodiment, the drawing directions of the source lines 31 and 32 are different from the source connection terminals 21 (white) belonging to the odd-numbered rows and the source connection terminals 21 (black) belonging to the even-numbered rows.

또한, 도 10 및 도 11에 나타낸 바와 같이, 제1 행 및 제3 행의 소스 접속 단자(21)는 모두 제1 소스 라인군(31)이 인출되어 있다. 반면, 제2 행 및 제4 행의 소스 접속 단자(21)는 전부가 제2 소스 라인군(32)으로 인출되어 있는 셈은 아니고, 드라이버 칩(20)의 좌우 외측 근처에 위치하는 몇 개의 소스 접속 단자(21)에 한해 제2 소스 라인군(32)이 인출되어 있다. 도시한 예에서는 제2 행 및 제4 행의 소스 접속 단자(21) 중 각 행에 대해 좌우 각각 4개(각 행 합계 8개)의 소스 접속 단자(21)에 한해 제2 소스 라인군(32)이 인출되어 있다. 이와 같이, 반드시 모든 소스 접속 단자(21)에 대하여 소스 라인(31, 32)을 접속할 필요는 없다. 또한, 제2 행 및 제4 행에 대하여, 제2 소스 라인군(32)을 접속하는 소스 접속 단자(21)의 수는 상기한 좌우 4개씩에 한정되지 않고, 예를 들면, 좌우 2개씩이어도 좋고, 좌우 5개 이상이어도 좋다. 그 수는 적절히 조정할 수 있다.10 and 11, the first source line group 31 is drawn out from the source connection terminals 21 of the first row and the third row. On the other hand, not all of the source connection terminals 21 of the second and fourth rows are drawn out to the second source line group 32 , but several sources located near the left and right outer sides of the driver chip 20 . The second source line group 32 is drawn out only from the connection terminal 21 . In the illustrated example, among the source connection terminals 21 of the second and fourth rows, only the second source line group 32 for each of the four left and right (8 in each row) source connection terminals 21 for each row. ) is drawn. In this way, it is not always necessary to connect the source lines 31 and 32 to all the source connection terminals 21 . In addition, with respect to the second row and the fourth row, the number of source connection terminals 21 for connecting the second source line group 32 is not limited to the above-described four left and right, for example, two left and right. good, and 5 or more left and right may be sufficient. The number can be appropriately adjusted.

도 10 및 도 11에 나타낸 바와 같이, 필름(11) 상에, 출력 단자(13)를 향하는 방향으로 인출하는 제1 소스 라인군(31)과, 출력 단자(13)로부터 멀어지는 방향으로 인출하는 제2 소스 라인군(32)을 설치함으로써 드라이버 칩(20)의 소스 접속 단자(21)의 피치가, 예를 들면 10㎛이어도, 필름(11) 상에서 배선하는 배선 피치는 2배인 20㎛로 할 수 있다. 제2 소스 라인군(32)은 일단 도면의 하부 방향으로 인출한 후, 가로 방향으로 진행하고, 그 후, 상부 방향으로 진행하도록 배선함으로써 디스플레이 패널의 소스 라인에 접속할 수 있다. 또한, 제1 소스 라인군(31)은 필름(11) 상에서 도면의 상부 방향으로 인출하는 배선만이 존재한다. 드라이버 칩(20)의 소스 접속 단자(21)의 피치가, 예를 들면 10㎛인 경우, 필름(11) 상에서 배선하는 배선 피치는 2배인 20㎛로 되도록, 예를 들면 1단 건너뛰면서 상부 방향으로 인출한다. 또한, 드라이버 칩(20)의 하부 방향에는 드라이버 칩(20)에 입력되는 영상 입력 라인, 전원 입력 라인 등(51)의 배선이 존재하기 때문에 제1 및 제2 소스 라인군(31, 32)을 인출할 수는 없다.10 and 11 , on the film 11 , a first source line group 31 drawn out in a direction toward the output terminal 13 , and a first source line group 31 drawn out in a direction away from the output terminal 13 . By providing the two source line groups 32, even if the pitch of the source connection terminals 21 of the driver chip 20 is, for example, 10 μm, the wiring pitch for wiring on the film 11 can be doubled to 20 μm. have. The second source line group 32 may be connected to the source line of the display panel by wiring so as to once drawn out in the lower direction of the drawing, then proceed in the horizontal direction, and then proceed in the upper direction. In addition, in the first source line group 31 , only wirings leading out from the film 11 in the upper direction of the drawing exist. When the pitch of the source connection terminals 21 of the driver chip 20 is, for example, 10 mu m, the pitch of wiring wiring on the film 11 is doubled to 20 mu m, for example, in an upward direction while skipping one step. withdraw to In addition, the first and second source line groups 31 and 32 are connected in the lower direction of the driver chip 20 because there are wirings such as an image input line and a power input line 51 that are input to the driver chip 20 . Can't withdraw

예를 들면, COG 실장된 다채널의 드라이버 칩(20) 전체의 출력 단자(13)의 채널 수를 2880채널로 하면, 제2 소스 라인군(32)은 좌우 각각, 예를 들면 800 채널로 하고, 제1 소스 라인군(31)은 중앙부의 예를 들면 640 채널로 하여, 합계 2240 채널의 소스 라인을 인출할 수 있다. 예를 들면, FHD 패널에서, 멀티플렉서 구성을 가지는 LTPS 패널이나 OXIDE 패널은 1920 채널의 소스 라인을 드라이버 칩(20)으로부터 인출하는 것이 필요하지만, 본 실시 형태에서 2240 채널 인출할 수 있으면 대응이 가능해진다. 이에 따라, COG 실장에서 사용되는 다수의 소스 드라이버 출력 채널을 가지는 칩을 1층 배선 구조의 COF에 실장하는 것이 가능하게 되어, 저가로 협액자 디스플레이를 실현할 수 있다.For example, if the number of channels of the output terminals 13 of the entire COG-mounted multi-channel driver chip 20 is 2880 channels, the second source line group 32 is each left and right, for example, 800 channels. , the first source line group 31 may have, for example, 640 channels at the center, and a total of 2240 channels of source lines can be drawn out. For example, in an FHD panel, for an LTPS panel or an OXIDE panel having a multiplexer configuration, it is necessary to draw a source line of 1920 channels from the driver chip 20, but in this embodiment, if 2240 channels can be drawn out, it becomes possible . Accordingly, it becomes possible to mount a chip having a plurality of source driver output channels used in COG mounting on a COF having a single-layer wiring structure, thereby realizing a narrow frame display at low cost.

또한, 도 10에 나타나는 바와 같이, 드라이버 칩(20)의 하변측에는 복수의 게이트 접속 단자(22)가 설치되어 있다. 이 게이트 접속 단자(22)에는 각각 게이트 신호 구동 라인(41)이 접속되어 있다. 게이트 신호 구동 라인(41)은 일단 출력 단자(13)로부터 멀어지는 방향을 향하여 게이트 접속 단자(22)로부터 인출되어 있다. 또한, 게이트 신호 구동 라인(41)은, 이와 같이 출력 단자(13)로부터 멀어지는 방향을 향하여 게이트 접속 단자(22)로부터 인출된 후, 좌우 외측을 향하여 진행하고, 또한 그 후, 출력 단자(13)를 향하여 진행하도록 배선된다. 게이트 신호 구동 라인(41)은 최종적으로는 복수의 출력 단자(13) 중, 복수의 소스 라인(31, 32)이 접속된 출력 단자(13)보다도 더욱 좌우의 외측에 위치하는 출력 단자(13)(Gate Output)에 접속된다.Further, as shown in FIG. 10 , a plurality of gate connection terminals 22 are provided on the lower side of the driver chip 20 . A gate signal driving line 41 is connected to each of these gate connection terminals 22 . The gate signal driving line 41 is once drawn out from the gate connection terminal 22 in the direction away from the output terminal 13 . Further, the gate signal driving line 41 is drawn out from the gate connection terminal 22 in the direction away from the output terminal 13 in this way, and then proceeds to the left and right outwards, and thereafter, the output terminal 13 It is wired to proceed toward Finally, the gate signal driving line 41 is an output terminal 13 located on the left and right outside of the output terminal 13 to which the plurality of source lines 31 and 32 are connected among the plurality of output terminals 13 . (Gate Output) is connected.

이상, 본원 명세서에서는 본 발명의 내용을 표현하기 위해, 도면을 참조하면서 본 발명의 실시형태의 설명을 실시했다. 다만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 본원 명세서에 기재된 사항에 기초하여 당업자에 있어서 자명한 변경 형태나 개량 형태를 포함하는 것이다.As mentioned above, in this specification, in order to express the content of this invention, embodiment of this invention was described, referring drawings. However, this invention is not limited to the said embodiment, It includes the modified form and improved form which are obvious for those skilled in the art based on the matter described in this specification.

10: COF 모듈(데이터 출력 장치)
11: 필름
12: 입력 단자
13: 출력 단자
20: 드라이버 칩
21: 소스 접속 단자
22: 게이트 접속 단자
23: 입력 접속 단자
31: 제1 소스 라인군(신호 라인)
32: 제2 소스 라인군(신호 라인)
41: 게이트 신호 구동 라인(신호 라인)
51: 입력 라인 10: COF module (data output device)
11: film
12: input terminal
13: output terminal
20: driver chip
21: source connection terminal
22: gate connection terminal
23: input connection terminal
31: first source line group (signal line)
32: second source line group (signal line)
41: gate signal driving line (signal line)
51: input line

Claims (5)

복수의 접속 단자를 가지는 드라이버 칩; 및
일단이 상기 드라이버 칩의 상기 접속 단자에 접속되고, 타단이 디스플레이 패널로의 출력 단자에 접속되는, 복수의 신호 라인을 구비하고,
상기 드라이버 칩은 상기 접속 단자가 3행 이상으로 나란히 배치되고, 상기 출력 단자에 가까운 차례로 제1 행, 제2 행, 제3 행으로 한 경우에,
상기 제1 행 및 상기 제3 행에 속하는 복수의 접속 단자에는 상기 신호 라인이 상기 출력 단자를 향하는 방향으로 인출되도록 접속되고,
상기 제2 행에 속하는 복수의 접속 단자에는 상기 신호 라인이 상기 제1 행에 속하는 상기 접속 단자에 접속된 상기 신호 라인과는 다른 방향으로 인출되도록 접속되고,
상기 제2 행에 속하는 상기 접속 단자로부터 인출된 상기 신호 라인은 상기 제3 행에 속하는 상기 접속 단자 사이를 지나고, 상기 제3 행에 속하는 접속 단자로부터 인출된 상기 신호 라인은 상기 제1 행 및 상기 제2 행에 속하는 상기 접속 단자 사이를 지나는, 데이터 출력 장치.a driver chip having a plurality of connection terminals; and
a plurality of signal lines having one end connected to the connection terminal of the driver chip and the other end connected to an output terminal to a display panel;
In the driver chip, when the connection terminals are arranged side by side in three or more rows, and the first row, the second row, and the third row are arranged in the order close to the output terminal,
A plurality of connection terminals belonging to the first row and the third row are connected such that the signal line is drawn out in a direction toward the output terminal,
The plurality of connection terminals belonging to the second row are connected such that the signal line is drawn out in a different direction from the signal line connected to the connection terminal belonging to the first row,
The signal line drawn from the connection terminal belonging to the second row passes between the connection terminals belonging to the third row, and the signal line drawn from the connection terminal belonging to the third row is connected to the first row and the A data output device passing between the connection terminals belonging to the second row. 제1항에 있어서,
상기 드라이버 칩은 상기 접속 단자가 4행 이상으로 나란히 배치되고, 상기 출력 단자에 가까운 차례로 제1 행, 제2 행, 제3 행, 제4 행으로 한 경우에,
상기 제2 행에 속하는 상기 접속 단자로부터 인출된 상기 신호 라인은 상기 제3 행 및 상기 제4 행에 속하는 상기 접속 단자 사이를 지나는, 데이터 출력 장치.According to claim 1,
In the driver chip, when the connection terminals are arranged side by side in four or more rows, and the first row, the second row, the third row, and the fourth row are arranged in the order close to the output terminal,
and the signal line drawn from the connection terminal belonging to the second row passes between the connection terminals belonging to the third row and the fourth row. 제1항에 있어서,
상기 제2 행에 속하는 상기 접속 단자에 접속된 복수의 신호 라인은 상기 출력 단자로부터 멀어지는 방향으로 상기 접속 단자로부터 인출되고, 그 후 상기 출력 단자로 향하는 방향으로 배선되는, 데이터 출력 장치.According to claim 1,
and a plurality of signal lines connected to the connection terminal belonging to the second row are drawn from the connection terminal in a direction away from the output terminal, and then are wired in a direction toward the output terminal. 제1항에 있어서,
상기 드라이버 칩의 복수의 접속 단자로부터 상기 디스플레이 패널로의 상기 출력 단자를 향하는 방향으로 평행한 가상선을 그은 경우에, 상기 접속 단자는 상기 가상선이 다른 접속 단자와 겹치지 않도록 배치되는, 데이터 출력 장치.According to claim 1,
When a parallel virtual line is drawn in a direction from the plurality of connection terminals of the driver chip toward the output terminal to the display panel, the connection terminal is arranged such that the virtual line does not overlap with other connection terminals. . 제1항에 기재된 상기 데이터 출력 장치와,
상기 출력 단자를 통하여 상기 신호 라인이 접속된 디스플레이 패널을 구비하는, 디스플레이 모듈.The data output device according to claim 1;
and a display panel to which the signal line is connected through the output terminal.
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