KR102411045B1

KR102411045B1 - 게이트 구동회로를 이용한 표시패널

Info

Publication number: KR102411045B1
Application number: KR1020170103366A
Authority: KR
Inventors: 권준영; 박종백
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-08-16
Filing date: 2017-08-16
Publication date: 2022-06-17
Also published as: KR20190018804A

Abstract

본 명세서는 게이트 구동회로를 이용한 표시장치에 있어서, 표시장치는 표시영역 및 비표시영역을 포함하는 기판, 표시영역에 있는 화소회로, 및 비표시영역에서 서로 반전된 출력 신호를 발생시키는 한 쌍의 스캔 구동회로를 포함하고, 화소회로는 적어도 하나의 n타입 트랜지스터 및 적어도 하나의 p타입 트랜지스터를 포함하며, 한 쌍의 스캔 구동회로 중 어느 하나는, 제1 노드에 게이트 전극이 연결된 제1 트랜지스터 및 제3 트랜지스터, 및 제2 노드에 게이트 전극이 연결된 제2 트랜지스터 및 제4 트랜지스터를 포함하고, 제1 트랜지스터 및 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터는 각각 직렬연결되며, 제3 트랜지스터 및 제4 트랜지스터가 서로 공유하는 노드에서 발생하는 제2 출력 신호는 제1 트랜지스터 및 제2 트랜지스터가 서로 공유하는 노드에서 발생하는 제1 출력 신호가 반전됨으로써, n타입 트랜지스터 및 p타입 트랜지스터에 게이트 신호를 제공할 수 있는 게이트 구동회로의 구성요소가 최소화되어 신뢰성이 향상될 수 있으며, 게이트 구동회로가 배치되는 면적이 감소될 수 있으므로 네로우 베젤의 표시장치가 구현될 수 있다.

Description

게이트 구동회로를 이용한 표시패널{DISPLAY PANEL USING GATE DRIVING CIRCUIT}

본 명세서는 게이트 구동회로를 이용한 표시패널로서, 보다 구체적으로는 게이트 구동회로를 구성하는 트랜지스터의 개수를 최소화하여 네로우 베젤의 표시패널을 구현하기 위한 게이트 구동회로를 이용한 표시패널에 관한 것이다.

현재 다양한 표시장치(display device)들이 개발 및 시판되고 있다. 예를 들어, 액정 표시장치(liquid crystal display device; LCD), 전계방출 표시장치(field emission display device; FED), 전기영동 표시장치(electro phoretic display device; EPD), 전기습윤 표시장치(electro-wetting display device; EWD), 유기발광 표시장치(organic light emitting display device; OLED), 및 양자점 표시장치(quantum dot display device; QD) 등의 표시장치들이 있다.

표시장치들을 구현하기 위한 다양한 기술이 개발되고 다양한 제품들이 양산됨에 따라, 표시장치를 동작하기 위한 기술보다는 소비자가 원하는 디자인을 구현하기 위한 기술 위주로 발전하고 있다. 그 중 한가지는 표시화면을 극대화하는 것이다. 이는 표시화면을 둘러싸고 있는 비표시영역, 즉 베젤(bezel)을 최소화하고 표시화면의 크기를 최대화하여 사용자로 하여금 표시화면에 대한 몰입감을 향상시킬 수 있고, 제품의 디자인을 다양화할 수 있기 때문이다.

베젤에는 표시화면을 구성하는 화소 어레이(pixel array)에 구동 신호를 전달하기 위한 구동회로들이 배치된다. 구동회로들로부터 제공받은 신호가 화소회로를 구동시키면 화소 어레이가 발광하게 된다. 화소회로의 게이트 라인에 게이트 신호를 전달하기 위해서 게이트 구동회로가 배치되고, 화소회로의 데이터 라인에 데이터 신호를 전달하기 위해서 데이터 구동회로가 배치된다. 게이트 구동회로는 화소회로의 스캔 트랜지스터들 또는 스위치 트랜지스터들의 게이트 전극을 제어하기 위한 스캔 구동회로 및 에미션 트랜지스터들의 게이트 전극을 제어하기 위한 에미션 구동회로를 포함할 수 있다. 따라서, 게이트 구동회로 및 데이터 구동회로가 배치되는 면적을 줄임으로써 베젤을 최소화할 수 있다.

표시장치의 해상도가 증가하고 소비전력이 증가함에따라 표시장치의 소비전력을 감소시키기 위한 기술이 개발되고 있다. 소비전력을 감소시키기 위해서 특정기간 동안에는 프레임 레이트(frame rate)를 낮추어 화소들을 저속 구동할 수 있다. 예를 들어, 모바일(mobile) 모델의 경우 실사용 모드에서는 60Hz, 120Hz등 정상 구동을 하고 대기모드에서는 1Hz등의 구동을 함으로써 소비전력을 감소시킬 수 있다.

저속 구동시에는 데이터 업데이트 주기가 길어지기 때문에 화소에서 누설 전류(leakage current)가 발생되면 플리커(flicker)가 보일 수 있다. 따라서, 오프(off) 기간이 긴 스위치 트랜지스터를 오프 전류(off current)가 낮은 n타입 산화물 트랜지스터로 사용하면 저속 구동에서 누설 전류를 줄여 플리커 현상을 줄일 수 있다. 그리고, 화소회로의 구동 트랜지스터의 경우 이동도가 높아 에너지 소비전력이 낮고 신뢰성이 우수한 p타입 다결정 트랜지스터로 구현할 수 있다. 즉, n타입 트랜지스터와 p타입 트랜지스터를 모두 포함하는 화소회로가 배치된 표시패널의 경우, n타입 트랜지스터와 p타입 트랜지스터를 제어하기 위해 각각 별도의 스캔 구동회로가 필요하다. 또한, n타입 트랜지스터와 p타입 트랜지스터는 서로 턴온 전압이 다르므로 스캔 구동회로 중 어느 하나는 인버터(inverter)를 포함해야한다. 표시패널은 기존의 스캔 구동회로, 에미션 구동회로 외에 인버터를 더 포함함으로써 게이트 구동회로가 차지하는 면적이 증가하므로 네로우 베젤(narrow bezel) 표시장치를 구현하는데 어려움이 있다.

이에 본 명세서의 발명자들은 위에서 언급한 문제점들을 인식하고, 게이트 구동회로의 크기를 최소화하기 위한 게이트 구동회로를 고안하고, 이를 적용한 표시패널을 발명하였다.

본 명세서의 실시예에 따른 해결 과제는 n타입 트랜지스터 및 p타입 트랜지스터를 모두 포함하는 표시패널에서 n타입 트랜지스터 또는 p타입 트랜지스터의 게이트 전극에 게이트 전압을 제공하기 위해 인버터를 포함하지 않는 게이트 구동회로를 적용함으로써 게이트 구동회로의 구성요소를 최소화하고 게이트 구동회로의 신뢰성이 향상된 표시패널을 제공하는 것이다.

본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 명세서의 일 실시예에 따른 표시패널에 있어서, 표시패널은 표시영역 및 비표시영역을 포함하는 기판, 표시영역에 있는 화소회로, 및 비표시영역에 구비되어 서로 반전된 출력 신호를 발생시키는 제1 스캔 구동회로 및 제2 스캔 구동회로를 포함하고, 제1 스캔 구동회로는 풀업 트랜지스터, 풀다운 트랜지스터, 및 보조 트랜지스터를 포함하며, 보조 트랜지스터의 게이트 전극은 제2 스캔 구동회로의 출력 신호가 출력되는 배선에 연결되고, 보조 트랜지스터의 제1 전극은 리셋 신호가 인가되는 배선에 연결되며, 보조 트랜지스터의 제2 전극은 풀다운 트랜지스터의 게이트 전극과 연결된다. 이에 따라, n타입 트랜지스터 및 p타입 트랜지스터에 게이트 신호를 제공할 수 있는 게이트 구동회로의 구성요소가 최소화되어 신뢰성이 향상될 수 있으며, 게이트 구동회로가 배치되는 면적이 감소될 수 있으므로 네로우 베젤의 표시장치가 구현될 수 있다.

본 명세서의 일 실시예에 따른 표시패널에 있어서, 표시패널은 표시영역 및 비표시영역을 포함하는 기판, 표시영역에 있는 화소회로, 및 비표시영역에 구비되어 서로 반전된 출력 신호를 발생시키는 제1 스캔 구동회로 및 제2 스캔 구동회로를 포함하고, 제1 스캔 구동회로는 풀업 트랜지스터, 풀다운 트랜지스터, 제1 보조 트랜지스터, 및 제2 보조 트랜지스터를 포함하며, 제1 보조 트랜지스터의 게이트 전극은 제2 스캔 구동회로의 출력 신호가 출력되는 배선에 연결되고, 제1 보조 트랜지스터의 제2 전극은 풀다운 트랜지스터의 게이트 전극과 연결되며, 제2 보조 트랜지스터의 게이트 전극은 리셋 신호가 제공되는 배선에 연결되고, 제2 보조 트랜지스터의 제1 전극은 게이트 로우 전압이 제공되는 배선에 연결되고, 제2 보조 트랜지스터의 제2 전극은 제1 보조 트랜지스터의 제1 전극과 연결한다. 이에 따라, 서로 반전된 출력 신호를 발생시킬 수 있는 게이트 구동회로의 구성요소가 최소화되어 신뢰성이 향상될 수 있으며, 게이트 구동회로가 배치되는 면적이 감소될 수 있으므로 네로우 베젤의 표시패널이 구현될 수 있다.

본 명세서의 일 실시예에 따른 표시패널에 있어서, 표시패널은 표시영역 및 비표시영역을 포함하는 기판, 표시영역에 구비되어 n타입 트랜지스터 및 p타입 트랜지스터를 포함하는 화소회로, 및 비표시영역에 구비되어 서로 반전된 출력 신호를 발생시키는 제1 스캔 구동회로 및 제2 스캔 구동회로를 포함하고, 제1 스캔 구동회로는 제2 스캔 구동회로의 출력 신호를 제공하는 배선 및 리셋 신호를 제공하는 배선에 연결되며, 리셋 신호는 제1 스캔 구동회로를 구성하는 풀다운 트랜지스터의 게이트 전극에 인가되는 전압을 조절하도록 배치된 트랜지스터에 제공된다. 이에 따라, 서로 반전된 출력 신호를 발생시킬 수 있는 게이트 구동회로의 구성요소가 최소화되어 신뢰성이 향상되고, 게이트 구동회로가 배치되는 면적이 감소될 수 있으므로 네로우 베젤의 표시패널이 구현될 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 명세서의 실시예들에 따르면, 제1 스캔 구동회로는 Q 노드에 게이트 전극이 연결된 풀업 트랜지스터, QB 노드에 게이트 전극이 연결된 풀다운 트랜지스터, 및 제2 스캔 구동회로의 출력 신호에 따라 QB 노드에 리셋 신호를 인가할 수 있는 보조 트랜지스터를 포함함으로써, 인버터 구동회로를 사용하지 않고 반전된 출력 신호를 발생시킬 수 있으므로, 게이트 구동회로의 크기를 감소시킬 수 있다.

또한, 본 명세서의 실시예들에 따르면, 제1 스캔 구동회로는 Q 노드에 게이트 전극이 연결된 풀업 트랜지스터, QB 노드에 게이트 전극이 연결된 풀다운 트랜지스터, 제2 스캔 구동회로의 출력 신호에 따라 제어되는 제1 보조 트랜지스터, 및 리셋 신호에 따라 제어되는 제2 보조 트랜지스터를 포함하고, 제1 보조 트랜지스터 및 제2 보조 트랜지스터에 의해 QB 노드에 게이트 로우 전압을 인가함으로써, 인버터 구동회로를 사용하지 않고 반전된 출력 신호를 발생시킬 수 있으므로, 게이트 구동회로의 크기를 감소시킬 수 있다.

또한, 본 명세서의 실시예들에 따르면, 리셋 신호 및 제2 스캔 신호가 인가되는 배선에 연결된 제1 보조 트랜지스터 및 제2 보조 트랜지스터에 의해 QB 노드에 인가되는 전압을 조절함으로써, 인버터 구동회로를 사용하지 않고 반전된 출력 신호를 발생시킬 수 있으므로, 게이트 구동회로의 크기를 감소시킬 수 있다.

이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.

도 1은 본 명세서의 일 실시예에 따른 표시장치를 나타낸 블록도이다.
도 2는 본 명세서의 일 실시예에 따른 화소회로를 나타낸 회로도이다.
도 3a는 도 2에 도시된 화소회로의 정상 구동 모드에서 동작을 나타낸 회로도이다.
도 3b는 도 3a에 도시된 화소회로의 타이밍도이다.
도 4a는 도 2에 도시된 화소회로의 센싱 구동 모드에서 동작을 나타낸 회로도이다.
도 4b는 도 4a에 도시된 화소회로의 타이밍도이다.
도 5는 본 명세서의 일 실시예에 따른 게이트 구동회로를 도시한 블럭도이다.
도 6은 본 명세서의 제1 실시예에 따른 제1 스캔 구동회로를 나타낸 회로도이다.
도 7a는 도 6에 도시된 제1 스캔 구동회로가 정상 구동 모드일 때 신호를 나타낸 타이밍도이다.
도 7b는 도 6에 도시된 제1 스캔 구동회로가 센싱 구동 모드일 때 신호를 나타낸 타이밍도이다.
도 8은 본 명세서의 제2 실시예에 따른 제1 스캔 구동회로를 나타낸 회로도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 ‘직접’이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', ‘~에 이어서’, ‘~다음에’, ‘~전에’ 등으로 시간 적 선후 관계가 설명되는 경우, ‘바로’ 또는 ‘직접’이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

본 명세서에서 표시패널의 기판 상에 형성되는 화소회로와 게이트 구동회로는 n타입 또는 p타입의 트랜지스터로 구현될 수 있다. 예를 들어, 트랜지스터는 MOSFET(metal oxide semiconductor field effect transistor) 구조의 트랜지스터로 구현될 수 있다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)을 포함한 3전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 예를 들어, 트랜지스터에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n타입 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n타입 트랜지스터에서 전자가 소스로부터 드레인쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p타입 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p타입 트랜지스터의 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니고, 트랜지스터의 소스와 드레인은 인가 전압에 따라 변경될 수 있다.

이하에서, 게이트 온 전압(gate on voltage)은 트랜지스터가 턴온(turn-on)될 수 있는 게이트 신호의 전압일 수 있다. 게이트 오프 전압(gate off voltage)은 트랜지스터가 턴오프(turn-off)될 수 있는 전압일 수 있다. p타입 트랜지스터에서 게이트 온 전압은 로직 로우 전압(VL)일 수 있고, 게이트 오프 전압은 로직 하이 전압(VH)일 수 있다. n타입 트랜지스터에서 게이트 온 전압은 로직 하이 전압일 수 있고, 게이트 오프 전압은 로직 로우 전압일 수 있다.

이하, 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 게이트 구동회로를 이용한 표시패널에 대하여 설명하기로 한다.

도 1은 본 명세서의 일 실시예에 따른 표시장치를 나타낸 블록도이다. 도 1은 외부보상이 가능한 화소회로가 배치된 표시장치를 예를 들어 나타낸 블록도이며, 표시장치의 구성요소가 이에 한정되는 것은 아니다.

표시장치(100)는 표시패널(10), 드라이브 IC(drive integrated circuit)(20), 메모리(30), 호스트 시스템(40) 등을 포함한다.

표시패널(10)에서 입력 영상을 표시하는 화면은 신호 배선들에 연결된 복수의 화소(P)들을 포함한다. 화소(P)들 각각은 컬러 구현을 위하여 적색, 녹색, 청색 부화소(sub-pixel)를 포함할 수 있으며, 이에 한정되지 않고, 백색 부화소를 더 포함할 수 있다. 화소(P)들이 배치되어 화면을 표시하는 영역을 표시영역(DA), 표시영역(DA) 이외의 영역을 비표시영역이라고 하고, 비표시영역은 베젤(bezel)이라고 일컫을 수도 있다.

신호 배선들은 화소(P)들에 아날로그 데이터 전압(Vdata)을 공급하는 데이터 라인들 및 화소(P)들에 게이트 신호를 공급하는 게이트 라인들을 포함할 수 있다. 게이트 신호는 화소회로의 구성에 따라 두 개 이상의 신호를 포함할 수 있다. 이하에 설명할 화소회로에서는 제1 스캔 신호(Scan1), 제2 스캔 신호(Scan2), 및 에미션 신호(EM)를 포함한다. 신호 배선들은 화소(P)들의 전기적 특성을 센싱(sensing)하는데 이용되는 센싱 배선을 더 포함할 수 있다.

표시패널(10)의 화소(P)들은 매트릭스 형태로 배치되어 화소 어레이를 구성하지만, 이에 한정되지는 않는다. 화소(P)들은 매트릭스 형태 이외에도 화소를 공유하는 형태, 스트라이프(stripe) 형태, 다이아몬드(diamond) 형태 등 다양한 형태로 배치될 수 있다. 각 화소(P)는 데이터 라인들 중 어느 하나에, 센싱 배선들 중 어느 하나에, 그리고 게이트 라인들 중 적어도 어느 하나에 연결될 수 있다. 각 화소(P)는 전원생성부로부터 고전위 전원 전압과 저전위 전원 전압을 공급받도록 구성된다. 이를 위해, 전원생성부는 고전위 전원 전압 배선을 통해 고전위 전원 전압을 화소(P)들에 공급할 수 있다. 그리고, 전원 생성부는 저전위 전원 전압 배선을 통해 저전위 전원 전압을 화소(P)들에 공급할 수 있다. 전원생성부는 드라이브 IC(20)에 포함될 수 있다.

드라이브 IC(20)는 화소(P)의 전기적 특성 센싱 결과를 바탕으로 미리 설정된 화소(P)의 보상값으로 입력 영상 데이터를 변조하고, 변조된 데이터(V-DATA)에 대응되는 데이터 전압을 발생하는 데이터 구동회로(28)와, 데이터 구동회로(28)와 게이트 구동회로(15)의 동작 타이밍을 제어하는 타이밍 제어부(21)를 포함한다. 드라이브 IC(20)의 데이터 구동회로(28)는 입력 영상의 데이터에 미리 설정된 보상값을 더하여 보상 데이터를 발생하고 그 보상 데이터를 데이터 전압(Vdata)으로 변환하여 데이터 라인들에 공급한다. 데이터 구동회로(28)는 데이터 구동부(25), 보상부(26), 및 보상 메모리(27) 등을 포함한다. 데이터 구동부(25)는 센싱부(22) 및 데이터 전압 생성부(23)를 포함할 수 있으나, 이에 한정되지는 않는다.

타이밍 제어부(21)는 호스트 시스템(40)으로부터 입력되는 영상 신호에서 타이밍 신호들을 생성할 수 있다. 예를 들어, 수직 동기신호, 수평 동기신호, 도트 클럭 신호, 및 데이터 인에이블신호 등을 바탕으로 게이트 구동회로(15)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(gate timing control signal, GTC)와, 데이터 구동부(25)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(data timing control signal, DTC)를 생성할 수 있다.

데이터 타이밍 제어신호(DTC)는 소스 스타트 펄스(source start pulse), 소스 샘플링 클럭(source sampling clock), 및 소스 출력 인에이블 신호(source output enable signal)등을 포함할 수 있으나, 이에 한정되지는 않는다. 소스 스타트 펄스는 데이터 전압 생성부(23)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 라이징(rising) 또는 폴링(falling) 에지(edge)에 기준하여 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호는 데이터 전압 생성부(23)의 출력 타이밍을 제어한다.

게이트 타이밍 제어신호(GTC)는 게이트 스타트 펄스(gate start pulse), 게이트 시프트 클럭(gate shift clock) 등을 포함할 수 있으며, 이에 한정되지는 않는다. 게이트 스타트 펄스는 첫 번째 출력을 생성하는 스테이지(stage)에 인가되어 그 스테이지의 동작을 활성화한다. 게이트 시프트 클럭은 스테이지들에 공통으로 입력되는 클럭 신호로서 게이트 스타트 펄스를 시프트시키기 위한 클럭 신호이다. 게이트 스타트 펄스는 게이트 스타트 전압으로 일컫을 수 있고, 게이트 시프트 클럭은 게이트 클럭 신호로 일컫을 수도 있다.

데이터 전압 생성부(23)는 화면 상에 입력 영상을 재현하는 정상 구동 모드(normal driving mode)에서 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기(digital to analog converter, 이하 DAC라 함)를 이용하여 입력 영상의 데이터 전압(Vdata)을 생성하여 데이터 라인들을 통해 화소(P)들에 공급한다.

제품 출하 전 또는 제품 구동 중 화소(P)의 전기적 특성 편차를 측정하기 위한 센싱 구동 모드에서, 데이터 전압 생성부(23)는 계조-휘도 측정 시스템으로부터 수신된 테스트 데이터를 변환하여 센싱용 데이터 전압을 생성하고, 센싱용 데이터 전압을 데이터 라인들을 통해 표시패널(10)의 센싱 대상 화소(P)에 공급한다. 계조-휘도 측정 시스템은 화소(P)들 각각의 전기적 특성을 센싱하고, 센싱 결과를 바탕으로 화소(P)들 간의 전기적 특성 편차, 특히 구동 트랜지스터의 문턱전압 편차를 보상하는 화소(P)의 보상값을 도출하고, 이 화소(P)의 보상값을 메모리(30)에 저장하거나 또는 기 저장된 값을 갱신한다. 메모리(30)는 보상 메모리(27)와 하나의 메모리로 구현할 수도 있다. 또한, 메모리(30)는 플래시 메모리(flash memory)일 수 있으며, 이에 한정되지는 않는다.

센싱 구동 모드에 사용되는 계조-휘도 측정 시스템은 센싱 구동 모드 동작 시 메모리(30)와 전기적으로 연결될 수 있다.

정상 구동 모드에서, 표시장치(100)에 전원이 인가되면 메모리(30)로부터 보상값이 드라이브 IC(20)의 보상 메모리(27)로 로딩(loading)된다. 드라이브 IC(20)의 보상 메모리(27)는 DDR SDRAM(double date rate synchronous dynamic RAM) 또는 SRAM일 수 있으며, 이에 한정되지는 않는다.

센싱부(22)는 구동 트랜지스터의 전류에 따른 구동 트랜지스터의 소스 전압을 샘플링하여 구동 트랜지스터의 전기적 특성을 센싱할 수 있다. 센싱부(22)는 제품 출하전 에이징 공정에서 화소(P)들 각각의 전기적 특성을 센싱하여 계조-휘도 측정 시스템으로 전송하도록 구성될 수 있다.

보상부(26)는 보상 메모리(27)로부터 읽어 낸 보상값으로 입력 영상의 데이터를 변조하고, 변조된 데이터(V-DATA)를 데이터 전압 생성부(23)로 전송한다.

호스트 시스템(40)은 TV 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템(home theater system), 모바일 시스템, 웨어러블 시스템, 가상 현실 시스템(virtual reality system) 중 어느 하나일 수 있다. 도 1은 모바일 시스템의 구성을 예시한 것으로, 호스트 시스템(40)에 따라 표시장치의 구동회로 구성이 달라질 수 있다.

도 2는 본 명세서의 일 실시예에 따른 화소회로를 나타낸 회로도이다.

도 2의 화소회로는 발광소자(EL), 구동 트랜지스터(DT), 캐패시터(Cs), 제1 스캔 트랜지스터(ST1), 제2 스캔 트랜지스터(ST2), 및 제3 스캔 트랜지스터(ST3)를 포함할 수 있다. 제1 스캔 트랜지스터(ST1) 및 구동 트랜지스터(DT)는 n타입 트랜지스터로 구현되고, 제2 스캔 트랜지스터(ST2), 및 제3 스캔 트랜지스터(ST3)는 P타입 트랜지스터로 구현될 수 있다. 도 2에서는, 제1 스캔 트랜지스터(ST1) 및 구동 트랜지스터(DT)가 n타입 트랜지스터로 구현된 화소회로를 예로 들지만, 이에 한정되지는 않는다. 이하에서 설명될 도 5 및 도 8의 실시예들은 제1 스캔 트랜지스터(ST1), 제2 스캔 트랜지스터(ST2), 및 제3 스캔 트랜지스터(ST3)가 n타입 또는 p타입, 두 종류의 트랜지스터로 구현된 경우에 적용될 수 있다. 또한, 도 5 및 도 8의 실시예들은 도 2에서 도시된 4개의 트랜지스터와 1개의 캐패시터로 구현된 화소회로에 한정되지 않고, n타입 및 p타입의 두 종류의 트랜지스터로 구현된 화소회로에 적용될 수 있다.

구동 트랜지스터(DT) 및 제1 스캔 트랜지스터(ST1)는 n타입 트랜지스터이다. 예를 들어, n타입 트랜지스터는 오프 전류(off current)가 작은 산화물 반도체층을 포함한 산화물 트랜지스터로 구현될 수 있다. 오프 전류는 트랜지스터의 오프 상태에서 트랜지스터의 소스와 드레인 사이에 흐르는 누설 전류이다. 오프 전류가 작은 트랜지스터 소자는 오프 상태가 길더라도 누설 전류가 적기 때문에 화소들을 저속 구동할 때 화소들의 휘도 변화를 최소화할 수 있다. 예를 들어, 저속 구동은 1Hz 구동일 수 있다.

구동 트랜지스터(DT)의 반도체 채널층이 백 플레인(backplane)과 가까우면 구동 트랜지스터에 인가된 전압에 따라 백 플레인에서 구동 트랜지스터의 반도체 채널층에 유입되는 원치 않는 전하의 흐름이 발생될 수 있다. 이러한 백 플레인의 전하 흐름은 구동 트랜지스터(DT)의 문턱 전압의 변화를 일으키고, 구동 트랜지스터의 문턱 전압 변화를 발광소자(EL)의 전류 및 휘도 변화를 일으켜 화면 상에서 잔상을 초래할 수 있다. 잔상 문제를 방지하기 위하여 구동 트랜지스터(DT)와 제1 스캔 트랜지스터(ST1)에 적용되는 산화물 트랜지스터는 백 플레인으로부터 전하 유입을 방지할 수 있는 구조를 적용할 수 있다.

제2 스캔 트랜지스터(ST2) 및 제3 스캔 트랜지스터(ST3)는 p타입 트랜지스터이다. 예를 들어, p타입 트랜지스터는 이동도가 높은 저온 폴리 실리콘(low temperature poly silicon, LTPS)으로 형성된 반도체층을 포함한 폴리 실리콘 트랜지스터로 구현될 수 있다. 마찬가지로, 폴리 실리콘 트랜지스터로 구동 트랜지스터(DT)를 구현하고 반도체층이 백 플레인과 가까울 경우, 픽셀들이 잔상에 취약할 수 있다.

앞서 언급한바와 같이, 본 명세서의 전계 발광 표시장치는 정지 영상에서 소비 전력을 줄이기 위하여 프레임 레이트(frame rate)를 낮추어 픽셀들을 저속 구동할 수 있다. 이 경우, 데이터 업데이트 주기가 길어지기 때문에 픽셀에서 누설 전류가 발생되면 플리커가 보일 수 있다. 픽셀들의 휘도가 주기적으로 변동될 때 사용자가 플리커를 느낄 수 있다. 오프 기간이 긴 제1 스캔 트랜지스터(ST1)를 오프 전류가 작은 산화물 트랜지스터로 사용하면 저속 구동에서 누설 전류를 줄여 플리커 현상을 줄일 수 있다.

발광소자(EL)는 애노드(anode)와 캐소드(cathode) 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층, 정공수송층, 발광층, 전자수송층, 및 전자주입층 등을 포함할 수 있으나, 이에 한정되지는 않는다. 발광소자(EL)의 캐소드는 저전위 전원 전압(VSS)에 연결되고, 애노드는 구동 트랜지스터(DT)의 소스 전극에 연결된다.

구동 트랜지스터(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광소자(EL)에 흐르는 전류를 조절하는 구동 소자이다. 구동 트랜지스터(DT)는 제1 노드(node1)에 연결된 드레인 전극, 제2 노드(node2)에 연결된 게이트 전극, 제3 노드(node3)에 연결된 소스 전극을 포함한다. 제2 노드(node2)는 구동 트랜지스터(DT)의 게이트 전극, 캐패시터(Cs)의 일측 전극 및 제1 스캔 트랜지스터(ST1)의 소스에 연결된다. 캐패시터(Cs)는 제2 노드(node2)와 제3 노드(node3) 사이에 연결된다. 고전위 전원 전압(VDD)은 제1 노드(node1)를 통해 구동 트랜지스터(DT)에 인가된다.

제1 스캔 트랜지스터(ST1)는 제1 스캔 신호(Scan1)에 따라 턴온되어 기준 전압(Vref)을 제2 노드(node2)에 공급한다. 제1 스캔 트랜지스터(ST1)는 제1 스캔 신호(Scan1)가 인가되는 배선에 연결된 게이트 전극, 기준 전압(Vref)이 인가되는 배선에 연결된 드레인 전극, 및 제2 노드(node2)를 통해 구동 트랜지스터(DT)의 게이트 전극에 연결된 소스 전극을 포함한다. 기준 전압(Vref)은 데이터 전압(Vdata)의 범위 안의 전압일 수 있다. 예를 들어, 기준 전압(Vref)은 -1.5V, 고전위 전원 전압(VDD)은 8V, 데이터 전압(Vdata)은 0V 내지 -6V, 저전위 전원 전압(VSS)은 0V이다.

제2 스캔 트랜지스터(ST2)는 제2 스캔 신호(Scan2)에 따라 턴온되어 데이터 전압(Vdata)이 인가되는 배선과 제3 노드(node3) 사이의 전류 경로를 형성한다. 제2 스캔 트랜지스터(ST2)는 제2 스캔 신호(Scan2)가 인가되는 배선에 연결된 게이트 전극, 데이터 전압(Vdata)이 인가되는 배선과 연결된 소스 전극, 및 제1 노드(node1)를 통해 구동 트랜지스터(DT)의 소스 전극과 발광소자(EL)의 애노드 및 캐패시터(Cs)의 타측 전극에 연결된 드레인 전극을 포함한다.

제3 스캔 트랜지스터(ST3)는 고전위 전원 전압(VDD)이 인가되는 배선과 구동 트랜지스터(DT)의 드레인 전극 사이에 연결되어 에미션 신호(EM)에 응답하여 고전위 전원 전압(VDD)이 인가되는 배선과 구동 트랜지스터(DT) 사이의 전류 경로를 스위칭한다. 제3 스캔 트랜지스터(ST3)는 에미션 신호(EM)가 인가되는 배선에 연결된 게이트 전극, 제1 노드(node1)를 통해 구동 트랜지스터(DT)의 드레인 전극에 연결된 드레인 전극, 및 고전위 전원 전압(VDD)이 인가되는 배선을 통해 고전위 전원 전압(VDD)이 인가되는 소스 전극을 포함한다. 이하에서는 화소회로의 동작을 설명하기로 한다.

도 3a는 도 2에 도시된 화소회로의 정상 구동 모드에서 동작을 나타낸 회로도이다. 도 3b는 도 3a에 도시된 화소회로의 타이밍도이다. 도 3b에서 1H는 화소에 데이터가 기입(write)되는 1 수평 기간을 나타낸다.

정상 구동 모드는 화소를 발광시키기 위해 데이터 전압(Vdata)을 인가하는 프로그래밍 기간 및 발광소자(EL)에 일정한 전류를 흘려줌으로써 발광소자(EL)가 발광하는 에미션 기간을 포함한다. 도 3a 및 도 3b는 화소회로의 정상 구동 모드에서 프로그래밍 기간(DTp)에 대해 나타낸다. 화소회로에 인가되는 제1 스캔 신호(Scan1), 제2 스캔 신호(Scan2), 및 에미션 신호(EM) 각각은 로직 로우 전압(VL)과 로직 하이 전압(VH) 사이에서 스윙한다.

프로그래밍 기간(DTp) 동안, 제1 스캔 신호(Scan1)의 게이트 온 전압(VH)에 따라 제1 스캔 트랜지스터(ST1)가 턴온되고, 제2 스캔 신호(Scan2)의 게이트 온 전압(VL)에 따라 제2 스캔 트랜지스터(ST2)가 턴온되며, 에미션 신호(EM)의 게이트 오프 전압(VH)에 따라 제3 스캔 트랜지스터(ST3)가 턴오프된다. 이에 따라, 제2 노드(node2)에 기준 전압(Vref)이 인가되고, 제3 노드(node3)에 데이터 전압(Vdata)이 인가된다. 이 경우, 구동 트랜지스터(DT)가 턴온되어 에미션 기간이 아닌 기간에서 발광하는 것을 방지하기 위해 제3 스캔 트랜지스터(ST3)를 턴오프시키기 위하여, 제1 스캔 신호(Scan1) 및 제2 스캔 신호(Scan2)가 게이트 온 전압 상태인 1H 동안 에미션 신호(EM)는 게이트 오프 전압을 유지할 수 있다. 예를 들어, 에미션 신호(EM)는 2H 동안 게이트 오프 전압을 유지한다. 이어서, 에미션 기간 동안 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 턴오프되고, 제3 트랜지스터(T3)는 턴온되어 구동 트랜지스터에서 출력되는 전류에 의해 발광소자(EL)는 발광한다.

정상 구동 모드에서 제1 스캔 트랜지스터(ST1)와 제2 스캔 트랜지스터(ST2)를 동시에 턴온 및 턴오프되는 동작을 수행한다. 이를 위해서 게이트 구동회로는 로직 하이 전압(VH)과 로직 로우 전압(VL)을 동시에 출력할 수 있어야 한다. 다시 말하면, 서로 반대되는 두 개의 출력 전압을 출력할 수 있는 게이트 구동회로가 표시패널에 이용되어야 한다.

도 4a는 도 2에 도시된 화소회로의 센싱 구동 모드에서 동작을 나타낸 회로도이다. 도 4b는 도 4a에 도시된 화소회로의 타이밍도이다.

센싱 구동 모드에서는 구동 트랜지스터(DT)의 문턱 전압을 센싱한다. 센싱 구동 모드는 프레임(frame)과 프레임 사이의 블랭크 기간 동안 수행될 수 있고, 표시 패널 제조 후 출하 전 모든 화소에 일괄적으로 수행될 수 있다. 센싱 구동 모드는 블랙 데이터 입력 기간(STb), 홀딩 기간(STh), 프로그래밍 기간(STp), 및 센싱 기간(STs)을 포함한다. 도 4a는 센싱 구동 모드 중에서 프로그래밍 기간(STp)에서 화소회로의 전류 경로를 나타낸다.

센싱 구동 모드가 시작되면 블랙 데이터 입력 기간(STb) 동안, 제1 스캔 트랜지스터(ST1)와 제2 스캔 트랜지스터(ST2)를 턴온 시켜서, 구동 트랜지스터(DT)의 게이트 전극에 기준 전압(Vref)을 인가하고 구동 트랜시스터(DT)의 소스 전극에 블랙 데이터 전압을 인가시켜서 구동 트랜지스터(DT)의 게이트 전극과 소스 전극을 초기화 시키고 센싱 시 포함될 수 있는 노이즈를 제거할 수 있다.

블랙 데이터 입력 기간(STb)에 이어서 수행되는 홀딩 기간(STh)을 통해 프로그래밍 기간(STp)에서 구동 트랜지스터(DT)의 게이트 전극과 소스 전극에 센싱 전압을 인가할 수 있도록 한다. 홀딩 기간(STh)에는 제1 스캔 트랜지스터(ST1)와 제2 스캔 트랜지스터(ST2)를 턴오프 시켜준다.

프로그래밍 기간(STp)에는 다시 제1 스캔 트랜지스터(ST1)와 제2 스캔 트랜지스터(ST2)를 턴온 시켜서 센싱시 필요한 센싱 전압을 구동 트랜지스터(DT)의 게이트 전극과 소스 전극에 인가시켜준다.

센싱 기간(STs) 동안 제1 스캔 트랜지스터(ST1)는 턴오프되고, 제2 스캔 트랜지스터(ST2)가 턴온됨으로써, 데이터 전압(Vdata)이 입력되는 배선을 통해 제3 노드(node3)의 전압을 센싱한다. 이 경우, 제2 스캔 트랜지스터(ST2)는 센싱 트랜지스터라고 일컫을 수 있다.

그리고, 정상 구동 모드를 진행하기 전에 블랙 데이터 입력 기간(STb)을 다시 수행하여 구동 트랜지스터(DT)의 게이트 전극과 드레인 전극에 인가되어 있던 전압으로 인한 노이즈를 상쇄시켜줄 수 있다.

센싱 구동 모드에서 에미션 신호(EM)에는 로직 로우 전압(VL)이 인가되어 제3 스캔 트랜지스터(ST3)를 턴온시켜준다. 구동 트랜지스터(DT)의 문턱전압에 의한 전류를 센싱하기 위해서는 구동 트랜지스터(DT)의 드레인 전극에 일정 전압이 인가되어야 한다. 따라서, 에미션 신호(EM)에 로직 로우 전압(VL)을 인가시켜줌으로써 턴온된 제3 스캔 트랜지스터(ST3)를 통해 고전위 전원 전압(VDD)이 제3 노드(node3)에 인가될 수 있다.

도 3a, 도 3b, 도 4a, 및 도 4b를 참고하면, 제1 스캔 신호(Scan1) 및 제2 스캔 신호(Scan2)는 정상 구동 모드에서는 서로 반전된 신호이고, 센싱 구동 모드에서는 특정 기간에서 서로 반전되지 않은 신호이다. 제1 스캔 신호(Scan1) 및 제2 스캔 신호(Scan2)를 출력하는 게이트 구동회로는 제1 스캔 구동회로 및 제2 스캔 구동회로를 포함한다. 제1 스캔 구동회로는 제2 스캔 구동회로에서 출력되는 출력 신호와 반전된 출력 신호를 출력할 수도 있고, 제1 스캔 구동회로는 제2 스캔 구동회로에서 출력되는 출력 신호와 반전되지 않은 출력 신호를 출력할 수도 있어야 한다.

도 5는 본 명세서의 일 실시예에 따른 게이트 구동회로를 도시한 블럭도이다. 도 5는 도 2의 화소회로에 인가되는 게이트 신호를 제공한다. 도 5는 도 1에 도시된 표시패널에 적용될 수 있다.

게이트 구동회로는 제1 스캔 구동회로, 제2 스캔 구동회로, 및 에미션 구동회로를 포함한다. 제1 스캔 구동회로, 제2 스캔 구동회로, 및 에미션 구동회로는 각각 시프트 레지스터(shift registor)를 포함하는 복수의 스테이지들로 구성될 수 있다. 도 5는 복수의 스테이지들 중 (n-2)번째 스테이지, (n-1)번째 스테이지, n번째 스테이지, 및 (n+1)번째 스테이지를 예로서 도시한다.

제1 스캔 구동회로는 후술하고 우선 제2 스캔 구동회로를 설명한다.

제2 스캔 구동회로는 제2 스캔 스테이지들(Scan2(n-2) 내지 Scan2(n+1)) 및 제2 스캔 스테이지들에 입력되는 제2 게이트 클럭 신호2(G2CLK1), 제2 게이트 클럭 신호2(G2CLK2), 게이트 로우 전압(VGL), 게이트 하이 전압(VGH), 게이트 스타트 전압(GVST)이 인가되는 배선들을 포함한다. 제2 스캔 스테이지들은 제2 게이트 클럭 신호1(G2CLK1)과 제2 게이트 클럭 신호2(G2CLK2)에 대응하여 게이트 스타트 전압(GVST)을 시프트하면서 출력 신호를 출력한다. 게이트 스타트 전압(GVST)은 첫 번째 제1 스캔 스테이지에 입력되고, 두 번째 제1 스캔 스테이지에는 게이트 스타트 전압(GVST) 대신에 각 스캔 스테이지의 전단 스캔 스테이지의 출력 신호를 입력받는다. 구체적으로, n번째 제1 스캔 스테이지(Scan1(n))의 출력 신호는 n번째 화소 행(P(n))의 게이트 라인으로 입력되고, (n+1)번째 제1 스캔 스테이지(Scan1(n+1))의 스타트 신호로도 입력된다. n번째 제2 스캔 스테이지(Scan2(n))의 출력 신호는 n번째 화소 행(P(n))의 제2 스캔 신호(Scan2)에 대응될 수 있다.

제1 스캔 구동회로는 제1 스캔 스테이지들(Scan1(n-2) 내지 Scan1(n+1)) 및 제1 스캔 스테이지들에 입력되는 제1 게이트 클럭 신호1(G1CLK1), 제1 게이트 클럭 신호2(G1CLK2), 게이트 로우 전압(VGL), 게이트 하이 전압(VGH), 리셋 신호(RST)가 인가되는 배선들을 포함한다. 제1 스캔 스테이지들은 게이트 스타트 전압 대신에 제2 스캔 스테이지로부터 출력되는 출력 전압을 입력받는다. 제1 스캔 스테이지들은 제1 게이트 클럭 신호1(G1CLK1)과 제1 게이트 클럭 신호2(G1CLK2)에 대응하여 리셋 신호(RST) 및 제2 스캔 스테이지의 출력 신호에 따라 한 개의 출력 신호를 출력한다. 구체적으로, n번째 제2 스캔 스테이지(Scan2(n))의 출력 신호는 n번째 제1 스캔 스테이지(Scan1(n))의 스타트 신호로 입력되는 동시에 n번째 화소 행(P(n))의 게이트 라인으로 입력된다. n번째 제1 스캔 스테이지(Scan1(n))의 출력 신호는 n번째 화소 행(P(n))의 제1 스캔 신호(Scan1)에 대응될 수 있다.

제2 스캔 신호(Scan2)는 p타입 트랜지스터의 게이트 전극에 입력되고, 제1 스캔 신호(Scan1)는 n타입 트랜지스터의 게이트 전극에 입력된다. n타입 트랜지스터의 게이트 온 전압(VGH)은 p타입 트랜지스터의 게이트 온 전압(VGL)과 서로 반전된 전압이다. 구동 모드에 따라 제1 스캔 신호(Scan1)는 제2 스캔 신호(Scan2)를 반전시킴으로써 구현할 수도 있고, 제1 스캔 신호(Scan1)는 제2 스캔 신호(Scan2)와 동일한 신호일 수도 있다. 따라서, 제1 스캔 스테이지들은 제2 스캔 스테이지들의 출력 신호를 입력받으므로써 구현될 수 있다. 이 경우, 제1 스캔 스테이지들은 제2 스캔 신호(Scan2) 및 리셋 신호(RST)를 이용하여 제1 스캔 신호(Scan1)를 출력할 수 있다.

에미션 구동회로는 에미션 스테이지들(EM(n-2) 내지 EM(n+1)) 및 에미션 스테이지들에 입력되는 에미션 클럭 신호1(EMCLK1), 에미션 클럭 신호2(EMCLK2), 에미션 로우 전압(VEL), 에미션 하이 전압(VEH), 에미션 스타트 전압(EMVST)이 인가되는 배선들을 포함한다. 에미션 스테이지들은 에미션 클럭 신호1(EMCLK1)과 에미션 클럭 신호2(G2CLK2)에 대응하여 에미션 스타트 전압(EMVST)을 시프트하면서 한 개의 출력 신호를 출력한다. 예를 들어, n번째 에미션 스테이지(EM(n))의 출력 신호는 (n+1)번째 에미션 스테이지(EM(n+1))의 스타트 신호로 입력되고, n번째 화소 행(P(n))의 게이트 라인으로 입력된다. 구체적으로, n번째 에미션 스테이지(EM(n))의 출력 신호는 n번째 화소 행(P(n))의 에미션 신호(EM)에 대응될 수 있다.

게이트 구동회로는 제1 게이트 클럭 신호1(G1CLK1) 및 제1 게이트 클럭 신호2(G1CLK2), 제2 게이트 클럭 신호1(G2CLK1) 및 제2 게이트 클럭 신호2(G2CLK2), 에미션 클럭 신호1(EMCLK1) 및 에미션 클럭 신호2(EMCLK2)를 입력받아 동작하는 2상 회로를 도시하였으나, 이에 한정되지는 않는다.

도 6은 본 명세서의 제1 실시예에 따른 제1 스캔 구동회로를 나타낸 회로도이다. 구체적으로, 도 5에 나타낸 복수의 제1 스캔 스테이지들 각각을 구성하는 회로도이다. 도 7a는 도 6에 도시된 제1 스캔 구동회로가 정상 구동 모드일 때 신호를 나타낸 타이밍도이고, 도 7b는 도 6에 도시된 제1 스캔 구동회로가 센싱 구동 모드일 때 신호를 나타낸 타이밍도이다.

도 6을 참고하면, 제1 스캔 스테이지들을 구성하는 트랜지스터들은 모두 p타입 트랜지스터이다. 제1 스캔 스테이지들 각각은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7), 그리고 제1 캐패시터(C1) 및 제2 캐패시터(C2)를 포함한다. Q 노드(Q)에 게이트 전극이 연결된 제6 트랜지스터(T6)는 풀업 트랜지스터(pull-up transistor)로 일컫을 수 있고, QB 노드(QB)에 게이트 전극이 연결된 제7 트랜지스터(T7)는 풀다운 트랜지스터(pull-down transistor)로 일컫을 수 있다. 그리고, 리셋 신호(RST)를 인가받으며 제2 스캔 신호(Scan2)가 인가되는 배선에 게이트 전극이 연결된 제4 트랜지스터(T4)는 제1 보조 트랜지스터로 일컫을 수 있다.

Q 노드(Q)는 제6 트랜지스터(T6)의 게이트 전극을 충전시키고, QB 노드(QB)는 제7 트랜지스터(T7)의 게이트 전극을 방전시킨다. 이 경우, 제1 스캔 스테이지들을 구성하는 트랜지스터들은 p형 트랜지스터이므로 충전은 트랜지스터의 턴온 전압을 의미하고, 방전은 트랜지스터의 턴오프 전압을 의미한다.

제6 트랜지스터(T6)의 제1 전극은 게이트 로우 전압(VGL)이 인가되는 배선에 연결되고, 제2 전극은 제1 스캔 스테이지의 제1 스캔 신호(Scan1)가 출력되는 노드에 연결된다.

제7 트랜지스터(T7)의 제1 전극은 제1 스캔 스테이지의 제1 스캔 신호(Scan1)가 출력되는 노드에 연결되고, 제2 전극은 게이트 하이 전압(VGH)이 인가되는 배선에 연결된다.

제4 트랜지스터(T4)의 게이트 전극은 제2 스캔 스테이지의 제2 스캔 신호(Scan2)가 인가되는 배선에 연결되고, 제1 전극은 리셋 신호(RST)가 인가되는 배선에 연결되며, 제2 전극은 QB 노드(QB)에 연결된다.

도 7a를 참고하면, 제1 스캔 구동회로는 정상 구동 모드에서 제2 스캔 신호(Scan2)가 반전된 신호를 출력한다. 이 경우, 리셋 신호(RST)는 로직 로우 전압(VL)을 유지한다. 정상 구동 모드에서 프로그래밍 기간(DTp) 동안 화소회로의 제1 스캔 트랜지스터(ST1) 및 제2 스캔 트랜지스터(ST2)는 턴온되어야 하므로 제1 스캔 신호(Scan1)와 제2 스캔 신호(Scan2)는 서로 반전된 신호이다.

제2 스캔 신호(Scan2)가 로직 로우 전압(VL)인 경우, 제4 트랜지스터(T4)는 턴온되어 리셋 신호(RST)가 QB 노드(QB)에 인가된다. 정상 구동 모드에서 리셋 신호(RST)는 로직 로우 전압(VL)이므로 QB 노드(QB)에 로직 로우 전압(VL)이 인가된다. QB 노드(QB)에 인가된 로직 로우 전압(VL)은 제7 트랜지스터(T7)를 턴온시키고, 게이트 하이 전압(VGH)이 제1 스캔 신호(Scan1)로 출력된다.

제2 스캔 신호(Scan2)가 로직 하이 전압(VH)인 경우, 제4 트랜지스터(T4)는 턴오프되고, Q 노드(Q)에 로직 로우 전압(VL)이 인가되어 제6 트랜지스터(T6)를 턴온 시켜 게이트 로우 전압(VGL)이 제1 스캔 신호(Scan1)로 출력된다. 이 경우, 구체적인 제1 스캔 구동회로의 동작은 후술하도록 한다.

도 7b를 참고하면, 제1 스캔 구동회로는 센싱 구동 모드 중 센싱 기간(STs)의 일부 구간에서 제2 스캔 신호(Scan2)가 반전되지 않은 신호를 출력한다. 이 경우, 리셋 신호(RST)는 로직 하이 전압(VH)을 유지한다. 센싱 구동 모드에서 센싱 기간(STs) 동안 화소회로의 제1 스캔 트랜지스터(ST1)는 턴오프되고, 제2 스캔 트랜지스터(ST2)는 턴온되어야 하므로 제1 스캔 신호(Scan1)와 제2 스캔 신호(Scan2) 모두 로직 로우 전압(VL)이다.

제2 스캔 신호(Scan2)가 로직 로우 전압(VL)인 경우, 제4 트랜지스터(T4)는 턴온되어 리셋 신호(RST)가 QB 노드(QB)에 인가된다. 센싱 구동 모드에서 리셋 신호(RST)는 로직 하이 전압(VH)이므로 QB 노드(QB)에 로직 하이 전압(VH)이 인가된다. QB 노드(QB)에 인가된 로직 하이 전압(VH)은 제7 트랜지스터(T7)를 턴오프시킨다. 그리고, Q 노드(Q)를 로직 로우 전압(VL)으로 충전시켜줌으로써 제6 트랜지스터(T6)를 턴온시켜 게이트 로우 전압(VGL)이 제1 스캔 신호(Scan1)로 출력된다. 이 경우, 구체적인 제1 스캔 구동회로의 동작은 후술하도록 한다.

센싱 구동 모드 중 블랙 데이터 입력 기간(STb), 홀딩 기간(STh), 프로그래밍 기간(STp)에서는 제1 스캔 신호(Scan1)와 제2 스캔 신호(Scan2)는 서로 반전된 신호이므로, 리셋 신호(RST)를 로직 로우 전압(VL)으로 유지함으로써 구현할 수 있다.

따라서, 본 명세서의 제1 실시예에 따라, 제1 스캔 구동회로는 Q 노드(Q)에 게이트 전극이 연결된 제6 트랜지스터(T6), QB 노드(QB)에 게이트 전극이 연결된 제7 트랜지스터(T7), 및 제2 스캔 구동회로의 출력 신호에 따라 QB 노드(QB)에 리셋 신호를 인가할 수 있는 제4 트랜지스터(T4)를 포함함으로써, 인버터 구동회로를 사용하지 않고 반전된 출력 신호를 발생시킬 수 있으므로, 게이트 구동회로의 크기를 감소시킬 수 있다.

또한, 본 명세서에 따른 제1 실시예는 리셋 신호에 따라 QB 노드(QB)에 인가되는 전압을 조절함으로써, 화소회소가 정상 구동 모드일 때 제1 스캔 구동회로의 출력 신호와 제2 스캔 구동회로의 출력 신호를 서로 반전시켜 출력할 수 있고, 화소회로가 센싱 구동 모드일 때 제1 스캔 구동회로의 출력 신호는 제2 스캔 구동회로의 출력 신호를 반전시키지 않는 동작이 가능할 수 있다.

제2 스캔 신호(Scan2)에 따라 반전 또는 반전되지 않은 제1 스캔 신호(Scan1)를 발생시키기 위해 Q 노드(Q) 또는 QB 노드(QB)에 연결된 제4 트랜지스터(T4), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7) 이외에 Q 노드(Q) 및 QB 노드(QB)에 연결되어 Q 노드(Q) 및 QB 노드(QB)를 충/방전시켜주는 회로에 대해 설명한다.

제1 트랜지스터(T1)의 게이트 전극에는 제1 게이트 클럭 신호1(G1CLK1)이 인가되는 배선, 제1 전극에는 게이트 로우 전압(VGL)이 인가되는 배선, 제2 전극에는 Q 노드(Q)가 연결된다.

제2 트랜지스터(T2)의 게이트 전극에는 QB 노드(QB), 제1 전극에는 Q 노드(Q) 및 제1 트랜지스터(T1)의 제2 전극, 제2 전극에는 게이트 하이 전압(VGH)이 인가되는 배선에 연결된다.

제 3 트랜지스터(T3)의 게이트 전극에는 제1 게이트 클럭 신호1(G1CLK1) 및 제1 트랜지스터(T1)의 게이트 전극, 제1 전극에는 QB 노드(QB) 및 제2 트랜지스터(T2)의 게이트 전극, 제2 전극에는 게이트 하이 전압(VGH)이 인가되는 배선 및 제2 트랜지스터(T2)의 제2 전극이 연결된다.

제 4 트랜지스터(T4)의 게이트 전극에는 제2 스캔 신호(Scan2)가 인가되는 배선, 제1 전극에는 리셋 신호(RST)가 인가되는 배선, 제2 전극에는 QB 노드(QB), 제2 트랜지스터(T2)의 게이트 전극, 및 제3 트랜지스터의 제1 전극이 연결된다.

제1 스캔 스테이지들은 제1 캐패시터(C1) 및 제2 캐패시터(C2)를 포함한다. 제1 캐패시터(C1)의 제1 전극은 Q 노드(Q)에 연결되고, 제2 전극은 제1 스캔 신호(Scan1)가 출력되는 노드에 연결된다. 제2 캐패시터(C2)의 제1 전극은 QB 노드(QB)에 연결되고, 제2 전극은 게이트 하이 전압(VGH)이 인가되는 배선에 연결된다.

이하에서는 도 7a 및 도 7b를 참조하여 설명한다.

정상 구동 모드에서 리셋 신호(RST) 및 제2 스캔 신호(Scan2)가 로직 로우 전압(VL)일 때, QB 노드(QB)에 로직 로우 전압(VL)이 인가되므로 제7 트랜지스터(T7)가 턴온되어 게이트 하이 전압(VGH)이 제1 스캔 신호(Scan1)로 출력된다. 이 경우, 제1 게이트 클럭 신호1(G1CLK1)이 로직 하이 전압(VH)이므로 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)는 턴오프되고, QB 노드(QB)의 로직 로우 전압(VL)에 의해 제2 트랜지스터(T2)가 턴온되므로 Q 노드(Q)에는 게이트 하이 전압(VGH)이 인가되어 제6 트랜지스터(T6)는 턴오프된다.

정상 구동 모드에서 리셋 신호(RST)가 로직 로우 전압(VL)이고 제2 스캔 신호(Scan2)가 로직 하이 전압(VH)일 때, 제4 트랜지스터(T4)는 턴오프된다. 제1 게이트 클럭 신호1(G1CLK1)이 로직 로우 전압(VL)인 경우, 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴온되므로 게이트 로우 전압(VGL)이 Q 노드(Q)에 인가되고 게이트 하이 전압(VGH)이 QB 노드(QB)에 인가된다. 그리고, QB 노드(QB)에 인가된 게이트 하이 전압(VGH)에 의해 제2 트랜지스터(T2)가 턴오프된다. 따라서, 제7 트랜지스터(T7)는 턴오프되고, 제6 트랜지스터(T6)는 턴온되어 게이트 로우 전압(VGL)이 제1 스캔 신호(Scan1)로 출력된다.

정상 구동 모드에서 리셋 신호(RST)가 로직 로우 전압(VL)이고 제2 스캔 신호(Scan2)가 로직 하이 전압(VH)일 때, 제4 트랜지스터(T4)는 턴오프된다. 제1 게이트 클럭 신호1(G1CLK1)이 로직 하이 전압(VH)인 경우, 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴오프되므로 Q 노드(Q) 및 QB 노드(QB)가 플로팅(floating)되지만 제1 캐패시터(C1) 및 제2 캐패시터(C2)에 의해 Q 노드(Q) 및 QB 노드(QB)의 전압이 유지된다. 따라서, 제7 트랜지스터(T7)는 턴오프 상태가 유지되고, 제6 트랜지스터(T6)는 턴온 상태가 유지되어 게이트 로우 전압(VGL)이 제1 스캔 신호(Scan1)로 출력된다.

센싱 구동 모드 중 센싱 기간(STs)에서 리셋 신호(RST)가 로직 하이 전압(VH)이고 제2 스캔 신호(Scan2)가 로직 로우 전압(VL)일 때, 제4 트랜지스터(T4)가 턴온되어 로직 하이 전압(VH)이 QB 노드(QB)에 인가되므로 제7 트랜지스터(T7)는 턴오프된다. 제1 게이트 클럭 신호1(G1CLK1)이 로직 로우 전압(VL)인 경우, 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴온되므로 게이트 로우 전압(VGL)이 Q 노드(Q)에 인가되고, 게이트 하이 전압(VGH)이 QB 노드(QB)에 인가된다. 따라서, 제6 트랜지스터(T6)가 턴온되고 제7 트랜지스터(T7)는 턴오프되어 게이트 로우 전압(VGL)이 제1 스캔 신호(Scan1)로 출력된다.

센싱 구동 모드 중 센싱 기간(STs)에서 리셋 신호(RST)가 로직 하이 전압(VH)이고 제2 스캔 신호(Scan2)가 로직 로우 전압(VL)이며, 제1 게이트 클럭 신호1(G1CLK1)이 로직 하이 전압(VH)인 경우, 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)는 턴오프되고, 제4 트랜지스터(T4)는 턴온되어 로직 하이 전압(VH)이 QB 노드(QB)에 인가되어 제2 트랜지스터(T2) 및 제7 트랜지스터(T7)는 턴오프된다. 이 경우, Q 노드(Q)는 플로팅되므로 제1 캐패시터(C1)에 의해 Q 노드(Q)는 게이트 로우 전압(VGL)로 유지된다. 따라서, 제6 트랜지스터(T6)는 턴온 상태가 유지되어 게이트 로우 전압(VGL)이 제1 스캔 신호(Scan1)로 출력된다.

본 명세서에 따른 제1 실시예는 리셋 신호(RST)에 따라 QB 노드(QB)에 인가되는 전압을 조절함으로써, 화소회소가 정상 구동 모드일 때 제1 스캔 구동회로의 출력 신호와 제2 스캔 구동회로의 출력 신호를 서로 반전시켜 출력할 수 있고, 화소회로가 센싱 구동 모드일 때 제1 스캔 구동회로의 출력 신호는 제2 스캔 구동회로의 출력 신호를 반전시키지 않는 동작이 가능할 수 있다.

도 8은 본 명세서의 제2 실시예에 따른 제1 스캔 구동회로를 나타낸 회로도이다. 구체적으로, 도 5에 나타낸 복수의 제1 스캔 스테이지들 각각을 구성하는 회로도이다. 도 8의 제1 스캔 구동회로가 정상 구동 모드일 때와 센싱 구동 모드일 때의 타이밍도는 도 7a 및 도 7b을 참고할 수 있다.

도 8을 참고하면, 제1 스캔 스테이지들을 구성하는 트랜지스터들은 모두 p타입 트랜지스터이다. 제1 스캔 스테이지들 각각은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7), 그리고 제1 캐패시터(C1) 및 제2 캐패시터(C2)를 포함한다. Q 노드(Q)에 게이트 전극이 연결된 제6 트랜지스터(T6)는 풀업 트랜지스터(pull-up transistor)로 일컫을 수 있고, QB 노드(QB)에 게이트 전극이 연결된 제7 트랜지스터(T7)는 풀다운 트랜지스터(pull-down transistor)로 일컫을 수 있다. 그리고, 리셋 신호(RST)에 게이트 전극이 연결된 제5 트랜지스터(T5)는 제2 보조 트랜지스터, 제2 보조 트랜지스터에 연결되고 제2 스캔 신호(Scan2)가 인가되는 배선에 게이트 전극이 연결된 제4 트랜지스터(T4)는 제1 보조 트랜지스터로 일컫을 수 있다.

Q 노드(Q)는 제6 트랜지스터(T6)의 게이트 전극을 충전시키고, QB 노드(QB)는 제7 트랜지스터(T7)의 게이트 전극을 방전시킨다. 본 명세서의 제1 실시예와 마찬가지로, 제1 스캔 스테이지들을 구성하는 트랜지스터들은 p형 트랜지스터이므로 충전은 트랜지스터의 턴온 전압을 의미하고, 방전은 트랜지스터의 턴오프 전압을 의미한다.

제4 트랜지스터(T4)의 게이트 전극은 제2 스캔 스테이지의 제2 스캔 신호(Scan2)가 인가되는 배선에 연결되고, 제1 전극은 제5 트랜지스터(T5)의 제2 전극에 연결되며, 제2 전극은 QB 노드(QB)에 연결된다.

제5 트랜지스터(T5)의 게이트 전극은 리셋 신호(RST)가 인가되는 배선에 연결되고, 제1 전극은 게이트 로우 전압(VGL)이 인가되는 배선에 연결되며, 제2 전극은 제4 트랜지스터(T4)의 제1 전극에 연결된다.

제4 트랜지스터(T4)는 제2 스캔 신호(Scan2)에 의해서 턴온/턴오프가 제어되고, 제5 트랜지스터(T5)는 리셋 신호(RST)에 의해서 턴온/턴오프가 제어된다. 본 명세서의 제1 실시예에서는 리셋 신호(RST)가 게이트 로우 전압(VGL) 또는 게이트 하이 전압(VGH)과 같은 전원 전압처럼 전원 생성부에서 생성하지만 클럭 신호처럼 로직 로우 전압(VL)과 로직 하이 전압(VH)을 스윙할 수 있도록 가변 장치가 필요하다. 본 명세서의 제2 실시예에서는 제5 트랜지스터(T5)를 추가함으로써 리셋 신호(RST)를 클럭 신호처럼 오실레이터(oscillator)에서 발생시킬 수 있으므로 별도의 가변 장치가 필요하지 않다.

도 7a를 참고하면, 제1 스캔 구동회로는 정상 구동 모드에서 제2 스캔 신호(Scan2)가 반전된 신호를 출력한다. 이 경우, 리셋 신호(RST)는 로직 로우 전압(VL)을 유지하므로 제5 트랜지스터(T5)는 턴온 상태를 유지한다. 정상 구동 모드에서 프로그래밍 기간(DTp) 동안 화소회로의 제1 스캔 트랜지스터(ST1) 및 제2 스캔 트랜지스터(ST2)는 턴온되어야 하므로 제1 스캔 신호(Scan1)와 제2 스캔 신호(Scan2)는 서로 반전된 신호이다.

제2 스캔 신호(Scan2)가 로직 로우 전압(VL)인 경우, 제4 트랜지스터(T4)는 턴온되어 게이트 로우 전압(VGL)이 QB 노드(QB)에 인가된다. QB 노드(QB)에 인가된 로직 로우 전압(VL)은 제7 트랜지스터(T7)를 턴온시키고, 게이트 하이 전압(VGH)이 제1 스캔 신호(Scan1)로 출력된다.

도 7b를 참고하면, 제1 스캔 구동회로는 센싱 구동 모드 중 센싱 기간(STs)의 일부 구간에서 제2 스캔 신호(Scan2)가 반전되지 않은 신호를 출력한다. 이 경우, 리셋 신호(RST)는 로직 하이 전압(VH)을 유지하므로 제5 트랜지스터(T5)는 턴오프 상태를 유지한다. 센싱 구동 모드에서 센싱 기간(STs) 동안 화소회로의 제1 스캔 트랜지스터(ST1)는 턴오프되고, 제2 스캔 트랜지스터(ST2)는 턴온되어야 하므로 제1 스캔 신호(Scan1)와 제2 스캔 신호(Scan2) 모두 로직 로우 전압(VL)이다.

제2 스캔 신호(Scan2)가 로직 로우 전압(VL)인 경우, 제4 트랜지스터(T4)는 턴온되지만 제5 트랜지스터(T5)가 턴오프 상태이므로, QB 노드(QB)에 게이트 로우 전압(VGL)을 인가하지 못한다. 이 경우, Q 노드(Q)에 로직 로우 전압(VL)이 충전되므로 제6 트랜지스터(T6)를 턴온시켜 게이트 로우 전압(VGL)이 제1 스캔 신호(Scan1)로 출력된다. 구체적인 제1 스캔 구동회로의 동작은 후술하도록 한다.

따라서, 본 명세서의 제2 실시예에 따라, 리셋 신호(RST) 및 제2 스캔 신호(Scan2)가 인가되는 배선에 연결된 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)에 의해 QB 노드(QB)에 인가되는 전압을 조절함으로써, 인버터 구동회로를 사용하지 않고 반전된 출력 신호를 발생시킬 수 있으므로, 게이트 구동회로의 크기를 감소시킬 수 있다.

또한, 본 명세서에 따른 제2 실시예는 리셋 신호(RST)에 따라 QB 노드(QB)에 인가되는 전압을 조절함으로써, 화소회소가 정상 구동 모드일 때 제1 스캔 구동회로의 출력 신호와 제2 스캔 구동회로의 출력 신호를 서로 반전시켜 출력할 수 있고, 화소회로가 센싱 구동 모드일 때 제1 스캔 구동회로의 출력 신호는 제2 스캔 구동회로의 출력 신호를 반전시키지 않는 동작이 가능할 수 있다.

제2 스캔 신호(Scan2)에 따라 반전 또는 반전되지 않은 제1 스캔 신호(Scan1)를 발생시키기 위해 Q 노드(Q) 또는 QB 노드(QB)에 연결된 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7) 이외에 Q 노드(Q) 및 QB 노드(QB)에 연결되어 Q 노드(Q) 및 QB 노드(QB)를 충/방전시켜주는 회로에 대해 설명한다.

제 4 트랜지스터(T4)의 게이트 전극에는 제2 스캔 신호(Scan2)가 인가되는 배선, 제1 전극에는 제5 트랜지스터(T5)의 제2 전극, 제2 전극에는 QB 노드(QB), 제2 트랜지스터(T2)의 게이트 전극, 및 제3 트랜지스터의 제1 전극이 연결된다.

제5 트랜지스터(T5)의 게이트 전극에는 리셋 신호(RST)가 인가되는 배선, 제1 전극에는 게이트 로우 전압(VGL)이 인가되는 배선 및 제1 트랜지스터(T1)의 제1 전극, 제2 전극에는 제4 트랜지스터(T4)의 제1 전극에 연결된다.

이하에서는 도 7a 및 도 7b를 참조하여 설명한다.

정상 구동 모드에서 리셋 신호(RST)가 로직 로우 전압(VL)이고 제2 스캔 신호(Scan2)가 로직 하이 전압(VH)일 때, 제5 트랜지스터(T5)는 턴온되고 제4 트랜지스터(T4)는 턴오프된다. 제1 게이트 클럭 신호1(G1CLK1)이 로직 로우 전압(VL)인 경우, 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴온되므로 게이트 로우 전압(VGL)이 Q 노드(Q)에 인가되고 게이트 하이 전압(VGH)이 QB 노드(QB)에 인가된다. 그리고, QB 노드(QB)에 인가된 게이트 하이 전압(VGH)에 의해 제2 트랜지스터(T2)가 턴오프된다. 따라서, 제7 트랜지스터(T7)는 턴오프되고, 제6 트랜지스터(T6)는 턴온되어 게이트 로우 전압(VGL)이 제1 스캔 신호(Scan1)로 출력된다.

정상 구동 모드에서 리셋 신호(RST)가 로직 로우 전압(VL)이고 제2 스캔 신호(Scan2)가 로직 하이 전압(VH)일 때, 제5 트랜지스터(T5)는 턴온되고 제4 트랜지스터(T4)는 턴오프된다. 제1 게이트 클럭 신호1(G1CLK1)이 로직 하이 전압(VH)인 경우, 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴오프되므로 Q 노드(Q) 및 QB 노드(QB)가 플로팅(floating)되지만 제1 캐패시터(C1) 및 제2 캐패시터(C2)에 의해 Q 노드(Q) 및 QB 노드(QB)의 전압이 유지된다. 따라서, 제7 트랜지스터(T7)는 턴오프 상태가 유지되고, 제6 트랜지스터(T6)는 턴온 상태가 유지되어 게이트 로우 전압(VGL)이 제1 스캔 신호(Scan1)로 출력된다.

센싱 구동 모드 중 센싱 기간(STs)에서 리셋 신호(RST)가 로직 하이 전압(VH)이고 제2 스캔 신호(Scan2)가 로직 로우 전압(VL)일 때, 제4 트랜지스터(T4)가 턴온되고 제5 트랜지스터(T5)는 턴오프된다. 제1 게이트 클럭 신호1(G1CLK1)이 로직 로우 전압(VL)인 경우, 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴온되므로 게이트 로우 전압(VGL)이 Q 노드(Q)에 인가되고, 게이트 하이 전압(VGH)이 QB 노드(QB)에 인가된다. 따라서, 제6 트랜지스터(T6)가 턴온되고 제7 트랜지스터(T7)는 턴오프되어 게이트 로우 전압(VGL)이 제1 스캔 신호(Scan1)로 출력된다.

센싱 구동 모드 중 센싱 기간(STs)에서 리셋 신호(RST)가 로직 하이 전압(VH)이고 제2 스캔 신호(Scan2)가 로직 로우 전압(VL)이며, 제1 게이트 클럭 신호1(G1CLK1)이 로직 하이 전압(VH)인 경우, 제1 트랜지스터(T1), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 턴오프되고, 제4 트랜지스터(T4)는 턴온된다. 제4 트랜지스터(T4)가 턴온되었지만 제5 트랜지스터(T5)가 턴오프이므로 QB 노드(QB)는 플로팅된다. 이 경우, 제2 캐패시터(C2)에 의해 QB 노드(QB)는 로직 하이 전압(VH)을 유지하므로 제2 트랜지스터(T2) 및 제7 트랜지스터(T7)는 턴오프된다. 그리고, Q 노드(Q)도 플로팅되므로 제1 캐패시터(C1)에 의해 Q 노드(Q)는 게이트 로우 전압(VGL)으로 유지된다. 따라서, 제6 트랜지스터(T6)는 턴온 상태가 유지되어 게이트 로우 전압(VGL)이 제1 스캔 신호(Scan1)로 출력된다.

본 명세서에 따른 제2 실시예는 리셋 신호(RST)에 따라 QB 노드(QB)에 인가되는 전압을 조절함으로써, 화소회소가 정상 구동 모드일 때 제1 스캔 구동회로의 출력 신호와 제2 스캔 구동회로의 출력 신호를 서로 반전시켜 출력할 수 있고, 화소회로가 센싱 구동 모드일 때 제1 스캔 구동회로의 출력 신호는 제2 스캔 구동회로의 출력 신호를 반전시키지 않는 동작이 가능할 수 있다.

앞에서 언급한 내용 중 로직 로우 전압(VL)은 게이트 로우 전압(VGL)과 동일한 전압일 수 있고, 로직 하이 전압(VH)은 게이트 하이 전압(VGH)과 동일한 전압일 수 있다.

본 명세서의 실시예에 따른 게이트 구동회로를 이용한 표시패널은 다음과 같이 설명될 수 있다.

화소회로는 적어도 하나의 n타입 트랜지스터 및 적어도 하나의 p타입 트랜지스터를 포함할 수 있다.

화소회로는 구동 트랜지스터, 구동 트랜지스터의 게이트 전극에 연결된 스캔 트랜지스터, 및 구동 트랜지스터의 소스 전극에 연결된 센싱 트랜지스터를 포함하며, 스캔 트랜지스터는 n타입 트랜지스터이고, 센싱 트랜지스터는 p타입 트랜지스터일 수 있다.

n타입 트랜지스터는 산화물 반도체층을 포함하고, p타입 트랜지스터는 폴리 실리콘 반도체층을 포함할 수 있다.

리셋 신호를 화소회로가 정상 구동 모드일 때 로직 로우 전압이고, 화소회로가 센싱 구동 모드일 때 로직 하이 전압일 수 있다.

리셋 신호가 로직 로우 전압일 때 제1 스캔 구동회로의 출력 신호와 제2 스캔 구동회로의 출력 신호는 서로 반전된 출력 신호일 수 있다.

리셋 신호가 로직 하이 전압일 때 제1 스캔 구동회로의 출력 신호와 제2 스캔 구동회로의 출력 신호는 서로 반전된 출력 신호일 수 있다.

풀업 트랜지스터와 풀다운 트랜지스터는 서로 직렬연결되고, 풀업 트랜지스터의 제1 전극은 게이트 로우 전압이 제공되는 배선에 연결되고, 풀업 트랜지스터의 제2 전극은 풀다운 트랜지스터의 제1 전극과 연결되며, 풀다운 트랜지스터의 제2 전극은 게이트 로우 전압보다 높은 전압인 게이트 하이 전압이 제공되는 배선에 연결될 수 있다.

제1 스캔 구동회로는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제1 캐패시터, 및 제2 캐패시터를 더 포함하고, 제1 트랜지스터의 게이트 전극은 클럭 신호가 제공되는 배선에 연결되고, 제1 트랜지스터의 제1 전극은 게이트 로우 전압이 제공되는 배선에 연결되고, 제1 트랜지스터의 제2 전극은 풀업 트랜지스터의 게이트 전극에 연결되며, 제2 트랜지스터의 게이트 전극은 풀다운 트랜지스터의 게이트 전극에 연결되고, 제2 트랜지스터의 제1 전극은 풀업 트랜지스터의 게이트 전극에 연결되고, 제2 트랜지스터의 제2 전극은 게이트 하이 전압이 제공되는 배선에 연결되며, 제3 트랜지스터의 게이트 전극은 클럭 신호가 제공되는 배선에 연결되고, 제3 트랜지스터의 제1 전극은 보조 트랜지스터의 제2 전극이 연결되고, 제3 트랜지스터의 제2 전극은 게이트 하이 전압에 연결되며, 제1 캐패시터는 상기 풀업 트랜지스터의 게이트 전극과 풀업 트랜지스터의 제2 전극 사이에 연결되고, 제2 캐패시터는 풀다운 트랜지스터의 게이트 전극과 게이트 하이 전압이 제공되는 배선 사이에 연결될 수 있다.

화소회로는 구동 트랜지스터, 구동 트랜지스터의 게이트 전극에 연결된 스캔 트랜지스터, 및 구동 트랜지스터의 소스 전극에 연결된 센싱 트랜지스터를 포함하고, 스캔 트랜지스터는 n타입 트랜지스터이고, 센싱 트랜지스터는 p타입 트랜지스터일 수 있다.

리셋 신호는 화소회로가 정상 구동 모드일 때 로직 로우 전압이고, 화소회로가 센싱 구동 모드일 때 로직 하이 전압일 수 있다.

리셋 신호가 로직 로우 전압일 때 제1 스캔 구동회로의 출력 전압과 제2 스캔 구동회로의 출력 전압은 서로 반전된 출력 전압일 수 있다.

리셋 신호가 로직 하이 전압일 때 제1 스캔 구동회로의 출력 전압과 제2 스캔 구동회로의 출력 전압은 서로 반전되지 않은 출력 전압일 수 있다.

제1 스캔 구동회로는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제1 캐패시터, 및 제2 캐패시터를 더 포함하고, 제1 트랜지스터의 게이트 전극은 클럭 신호가 제공되는 배선에 연결되고, 제1 트랜지스터의 제1 전극은 게이트 로우 전압이 제공되는 배선에 연결되고, 제1 트랜지스터의 제2 전극은 풀업 트랜지스터의 게이트 전극에 연결되며, 제2 트랜지스터의 게이트 전극은 풀다운 트랜지스터의 게이트 전극에 연결되고, 제2 트랜지스터의 제1 전극은 풀업 트랜지스터의 게이트 전극에 연결되고, 제2 트랜지스터의 제2 전극은 게이트 하이 전압이 제공되는 배선에 연결되며, 제3 트랜지스터의 게이트 전극은 클럭 신호가 제공되는 배선에 연결되고, 제3 트랜지스터의 제1 전극은 보조 트랜지스터의 제2 전극이 연결되고, 제3 트랜지스터의 제2 전극은 상기 게이트 하이 전압에 연결되며, 제1 캐패시터는 풀업 트랜지스터의 게이트 전극과 풀업 트랜지스터의 제2 전극 사이에 연결되고, 제2 캐패시터는 풀다운 트랜지스터의 게이트 전극과 게이트 하이 전압이 제공되는 배선 사이에 연결될 수 있다.

리셋 신호가 로직 로우 전압일 때 제1 스캔 구동회로의 출력 전압과 제2 스캔 구동회로의 출력 전압은 서로 반전된 출력 전압일 수 있고, 리셋 신호가 로직 하이 전압일 때 제1 스캔 구동회로의 출력 전압과 제2 스캔 구동회로의 출력 전압은 서로 반전되지 않은 출력 전압일 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100 : 표시장치
10 : 표시패널
15 : 게이트 구동회로
20 : 드라이브 IC
21 : 타이밍 제어부
22 : 센싱부
23 : 데이터전압 생성부
25 : 데이터 구동부
26 : 보상부
27 : 보상 메모리
28 : 데이터 구동회로
30 : 메모리
40 : 호스트 시스템

Claims

표시영역 및 비표시영역을 포함하는 기판;
상기 표시영역에 있는 화소회로; 및
상기 비표시영역에 구비되어 서로 반전된 출력 신호를 발생시키는 제1 스캔 구동회로 및 제2 스캔 구동회로를 포함하고,
상기 제1 스캔 구동회로는 풀업 트랜지스터, 풀다운 트랜지스터, 및 보조 트랜지스터를 포함하며,
상기 보조 트랜지스터의 게이트 전극은 상기 제2 스캔 구동회로의 출력 신호가 출력되는 배선에 연결되고,
상기 보조 트랜지스터의 제1 전극은 리셋 신호가 인가되는 배선에 연결되며,
상기 보조 트랜지스터의 제2 전극은 상기 풀다운 트랜지스터의 게이트 전극과 연결되고,
상기 리셋 신호가 로직 로우 전압일 때 상기 제1 스캔 구동회로의 출력 신호와 상기 제2 스캔 구동회로의 출력 신호는 서로 반전된 출력 신호들인, 표시패널.
제1항에 있어서,
상기 화소회로는 적어도 하나의 n타입 트랜지스터 및 적어도 하나의 p타입 트랜지스터를 포함하는, 표시패널.
제2항에 있어서,
상기 화소회로는 구동 트랜지스터, 상기 구동 트랜지스터의 게이트 전극에 연결된 스캔 트랜지스터, 및 상기 구동 트랜지스터의 소스 전극에 연결된 센싱 트랜지스터를 포함하며,
상기 스캔 트랜지스터는 n타입 트랜지스터이고, 상기 센싱 트랜지스터는 p타입 트랜지스터인, 표시패널.
제2항에 있어서,
상기 n타입 트랜지스터는 산화물 반도체층을 포함하고, 상기 p타입 트랜지스터는 폴리 실리콘 반도체층을 포함하는, 표시패널.
제1항에 있어서,
상기 리셋 신호는 상기 화소회로가 정상 구동 모드일 때 상기 로직 로우 전압이고, 상기 화소회로가 센싱 구동 모드일 때 로직 하이 전압인, 표시패널.
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제5항에 있어서,
상기 리셋 신호가 상기 로직 하이 전압일 때 상기 제1 스캔 구동회로의 출력 신호와 상기 제2 스캔 구동회로의 출력 신호는 서로 반전되지 않은 출력 신호들인, 표시패널.
제1항에 있어서,
상기 풀업 트랜지스터와 상기 풀다운 트랜지스터는 서로 직렬연결되고,
상기 풀업 트랜지스터의 제1 전극은 게이트 로우 전압이 제공되는 배선에 연결되고,
상기 풀업 트랜지스터의 제2 전극은 상기 풀다운 트랜지스터의 제1 전극과 연결되며,
상기 풀다운 트랜지스터의 제2 전극은 상기 게이트 로우 전압보다 높은 전압인 게이트 하이 전압이 제공되는 배선에 연결된, 표시패널.
제8항에 있어서,
상기 제1 스캔 구동회로는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제1 캐패시터, 및 제2 캐패시터를 더 포함하고,
상기 제1 트랜지스터의 게이트 전극은 클럭 신호가 제공되는 배선에 연결되고,
상기 제1 트랜지스터의 제1 전극은 상기 게이트 로우 전압이 제공되는 배선에 연결되고,
상기 제1 트랜지스터의 제2 전극은 상기 풀업 트랜지스터의 게이트 전극에 연결되며,
상기 제2 트랜지스터의 게이트 전극은 상기 풀다운 트랜지스터의 게이트 전극에 연결되고,
상기 제2 트랜지스터의 제1 전극은 상기 풀업 트랜지스터의 게이트 전극에 연결되고,
상기 제2 트랜지스터의 제2 전극은 상기 게이트 하이 전압이 제공되는 배선에 연결되며,
상기 제3 트랜지스터의 게이트 전극은 상기 클럭 신호가 제공되는 배선에 연결되고,
상기 제3 트랜지스터의 제1 전극은 상기 보조 트랜지스터의 제2 전극이 연결되고,
상기 제3 트랜지스터의 제2 전극은 상기 게이트 하이 전압에 연결되며,
상기 제1 캐패시터는 상기 풀업 트랜지스터의 게이트 전극과 상기 풀업 트랜지스터의 제2 전극 사이에 연결되고,
상기 제2 캐패시터는 상기 풀다운 트랜지스터의 게이트 전극과 상기 게이트 하이 전압이 제공되는 배선 사이에 연결된, 표시패널.
표시영역 및 비표시영역을 포함하는 기판;
상기 표시영역에 있는 화소회로; 및
상기 비표시영역에 구비되어 서로 반전된 출력 신호를 발생시키는 제1 스캔 구동회로 및 제2 스캔 구동회로를 포함하고,
상기 제1 스캔 구동회로는 풀업 트랜지스터, 풀다운 트랜지스터, 제1 보조 트랜지스터, 및 제2 보조 트랜지스터를 포함하며,
상기 제1 보조 트랜지스터의 게이트 전극은 상기 제2 스캔 구동회로의 출력 신호가 출력되는 배선에 연결되고,
상기 제1 보조 트랜지스터의 제2 전극은 상기 풀다운 트랜지스터의 게이트 전극과 연결되며,
상기 제2 보조 트랜지스터의 게이트 전극은 리셋 신호가 제공되는 배선에 연결되고,
상기 제2 보조 트랜지스터의 제1 전극은 게이트 로우 전압이 제공되는 배선에 연결되고,
상기 제2 보조 트랜지스터의 제2 전극은 상기 제1 보조 트랜지스터의 제1 전극과 연결된, 표시패널.
제10항에 있어서,
상기 화소회로는 적어도 하나의 n타입 트랜지스터 및 적어도 하나의 p타입 트랜지스터를 포함하는, 표시패널.
제11항에 있어서,
상기 화소회로는 구동 트랜지스터, 상기 구동 트랜지스터의 게이트 전극에 연결된 스캔 트랜지스터, 및 상기 구동 트랜지스터의 소스 전극에 연결된 센싱 트랜지스터를 포함하고,
상기 스캔 트랜지스터는 n타입 트랜지스터이고, 상기 센싱 트랜지스터는 p타입 트랜지스터인, 표시패널.
제12항에 있어서,
상기 n타입 트랜지스터는 산화물 반도체층을 포함하고, 상기 p타입 트랜지스터는 폴리 실리콘 반도체층을 포함하는, 표시패널.
제10항에 있어서,
상기 리셋 신호는 상기 화소회로가 정상 구동 모드일 때 로직 로우 전압이고, 상기 화소회로가 센싱 구동 모드일 때 로직 하이 전압인, 표시패널.
제14항에 있어서,
상기 리셋 신호가 로직 로우 전압일 때 상기 제1 스캔 구동회로의 출력 전압과 상기 제2 스캔 구동회로의 출력 전압은 서로 반전된 출력 전압들인, 표시패널.
제14항에 있어서,
상기 리셋 신호가 로직 하이 전압일 때 상기 제1 스캔 구동회로의 출력 전압과 상기 제2 스캔 구동회로의 출력 전압은 서로 반전되지 않은 출력 전압들인, 표시패널.
제10항에 있어서,
상기 풀업 트랜지스터와 상기 풀다운 트랜지스터는 서로 직렬연결되고,
상기 풀업 트랜지스터의 제1 전극은 상기 게이트 로우 전압이 제공되는 배선에 연결되고,
상기 풀업 트랜지스터의 제2 전극은 상기 풀다운 트랜지스터의 제1 전극과 연결되며,
상기 풀다운 트랜지스터의 제2 전극은 상기 게이트 로우 전압보다 높은 전압인 게이트 하이 전압이 제공되는 배선에 연결된, 표시패널.
제17항에 있어서,
상기 제1 스캔 구동회로는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제1 캐패시터, 및 제2 캐패시터를 더 포함하고,
상기 제1 트랜지스터의 게이트 전극은 클럭 신호가 제공되는 배선에 연결되고,
상기 제1 트랜지스터의 제1 전극은 상기 게이트 로우 전압이 제공되는 배선에 연결되고,
상기 제1 트랜지스터의 제2 전극은 상기 풀업 트랜지스터의 게이트 전극에 연결되며,
상기 제2 트랜지스터의 게이트 전극은 상기 풀다운 트랜지스터의 게이트 전극에 연결되고,
상기 제2 트랜지스터의 제1 전극은 상기 풀업 트랜지스터의 게이트 전극에 연결되고,
상기 제2 트랜지스터의 제2 전극은 상기 게이트 하이 전압이 제공되는 배선에 연결되며,
상기 제3 트랜지스터의 게이트 전극은 상기 클럭 신호가 제공되는 배선에 연결되고,
상기 제3 트랜지스터의 제1 전극은 상기 보조 트랜지스터의 제2 전극이 연결되고,
상기 제3 트랜지스터의 제2 전극은 상기 게이트 하이 전압에 연결되며,
상기 제1 캐패시터는 상기 풀업 트랜지스터의 게이트 전극과 상기 풀업 트랜지스터의 제2 전극 사이에 연결되고,
상기 제2 캐패시터는 상기 풀다운 트랜지스터의 게이트 전극과 상기 게이트 하이 전압이 제공되는 배선 사이에 연결된, 표시패널.
표시영역 및 비표시영역을 포함하는 기판;
상기 표시영역에 구비되어 n타입 트랜지스터 및 p타입 트랜지스터를 포함하는 화소회로; 및
상기 비표시영역에 구비되어 서로 반전된 출력 신호를 발생시키는 제1 스캔 구동회로 및 제2 스캔 구동회로를 포함하고,
상기 제1 스캔 구동회로는 상기 제2 스캔 구동회로의 출력 신호를 제공하는 배선 및 리셋 신호를 제공하는 배선에 연결되며,
상기 리셋 신호는 상기 제1 스캔 구동회로를 구성하는 풀다운 트랜지스터의 게이트 전극에 인가되는 전압을 조절하도록 배치된 트랜지스터에 제공되고,
상기 리셋 신호가 로직 로우 전압일 때 상기 제1 스캔 구동회로의 출력 전압과 상기 제2 스캔 구동회로의 출력 전압은 서로 반전된 출력 전압들인, 표시패널.
제19항에 있어서,
상기 리셋 신호가 로직 하이 전압일 때 상기 제1 스캔 구동회로의 출력 전압과 상기 제2 스캔 구동회로의 출력 전압은 서로 반전되지 않은 출력 전압들인, 표시패널.