KR20210073188A - 화소 구동 회로를 포함한 전계발광 표시장치 - Google Patents

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Abstract

본 명세서의 일 실시예에 따른 전계발광 표시장치는 제n 행에 포함된 복수의 화소들은 발광소자 및 화소 구동 회로를 포함한다. (n은 자연수) 발광소자는 애노드, 유기화합물층, 및 발광층을 포함한다. 화소 구동 회로는 제1 노드에 연결된 게이트, 제2 노드에 연결된 드레인, 및 고전위 전압을 제공하는 고전위 전압 배선에 연결된 소스를 포함하는 구동 트랜지스터; 제1 노드 및 제3 노드에 연결된 제1 커패시터; 제3 노드 및 제4 노드에 연결된 제2 커패시터;제(n-2) 스캔 신호에 의해 제어되고, 제(n-2) 스캔 신호에 의해 턴-온되어 제1 노드에 V1 전압을 제공하고, 제3 노드에 V3 전압을 제공하고, 애노드에 V2 전압을 제공하는 제1 스위칭 회로; 제n 스캔 신호에 의해 제어되고, 제n 스캔 신호에 의해 턴-온되어 제1 노드 및 제2 노드를 도통시키고, 제3 노드에 V5 전압을 제공하고, 제4 노드에 데이터 전압을 제공하는 제2 스위칭 회로; 및 제n 에미션 신호에 의해 제어되고, 제n 에미션 신호에 의해 턴-온되어 제2 노드 및 애노드를 도통시키고, 제4 노드에 기준 전압을 제공하는 발광 제어 회로를 포함한다. 이에 따라, 저속 구동이 적용된 전계발광 표시장치에서 저계조에서 시인될 수 있는 휘도 불균일 현상을 방지할 수 있고, 구동 트랜지스터의 문턱전압을 센싱할 수 있는 기간을 충분히 확보하여 화소 구동 회로의 정확도를 향상시킬 수 있다.

Description

화소 구동 회로를 포함한 전계발광 표시장치{ELECTROLUMINESCENT DISPLAY DEVICE HAVING THE PIXEL DRIVING CIRCUIT}
본 명세서는 화소 구동 회로를 포함한 전계발광 표시장치에 관한 것으로서, 가변 주파수 구동에 효과적인 전계발광 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보 간의 연결 매체인 표시장치의 시장이 커지고 있다. 사용자 간에 문자 중심의 정보 전달을 넘어 다양한 형태의 커뮤니케이션이 활발하다. 정보의 유형이 변함에 따라 정보를 표시해주는 표시장치의 성능도 발전하고 있다. 이에 따라, 유기발광 표시장치, 마이크로 엘이디 표시장치(LED Display), 액정 표시장치(LCD), 및 양자점 표시장치(Quantum dot Display) 등과 같은 다양한 형태의 표시장치에 대한 사용이 증가하고 있고, 정보의 선명도를 높이기 위한 고화질의 표시장치가 활발히 연구되고 있다.
전계발광 표시장치는 복수의 서브화소를 포함하는 표시패널, 표시패널을 구동시키기 위한 신호를 공급하는 구동 회로, 및 표시패널에 전원을 공급하는 전원 공급부 등이 포함된다. 구동 회로에는 표시패널에 게이트 신호를 공급하는 게이트 구동 회로 및 표시패널에 데이터 신호를 공급하는 데이터 구동 회로 등이 포함된다.
예를 들어, 전계발광 표시장치는 서브화소에 게이트 신호 및 데이터 신호 등이 공급되면, 선택된 서브화소의 발광소자가 빛을 발광하게 됨으로써 영상을 표시할 수 있다. 발광소자는 유기물 또는 무기물을 기반으로 구현될 수 있다.
전계발광 표시장치는 서브화소 내의 발광소자로부터 생성된 빛을 기반으로 영상을 표시하므로 다양한 장점을 지니고 있으나, 영상의 질을 향상시키기 위해서는 서브화소의 발광을 제어하는 화소 구동 회로의 정확도 향상이 필요하다. 예를 들어, 화소 구동 회로에 포함된 구동 트랜지스터의 문턱전압을 보상함으로써 화소 구동 회로의 정확도를 향상시킬 수 있다.
전계발광 표시장치의 해상도가 증가하고 소비전력이 증가함에 따라 전계발광 표시장치의 소비전력을 감소시키기 위한 구동 기술이 개발되고 있다. 소비전력을 감소시키기 위해서 특정기간 동안에는 프레임 레이트(frame rate)를 낮추어 화소들을 저속 구동할 수 있다. 예를 들어, 모바일(mobile) 모델의 경우 실사용 모드에서는 60Hz, 120Hz 등의 주파수로 정상 구동을 하고 대기 모드에서는 1Hz 등의 주파수로 저속 구동을 함으로써 소비전력을 감소시킬 수 있다.
앞서 설명한 바와 같이, 화소 구동 회로의 정확도를 향상시키기 위해 구동 트랜지스터의 문턱전압을 보상하는 화소 구동 회로는 수평 주사 시간(1H Time) 동안 구동 트랜지스터의 문턱전압을 센싱한다. 실질적인 시간 마진(timing margin)을 고려하면 구동 트랜지스터의 문턱전압을 센싱할 수 있는 시간은 수평 주사 시간 미만이다. 전계발광 표시장치의 해상도 및 구동 주파수가 높아질수록 수평 주사 시간은 감소한다. 예를 들어, 해상도가 QHD인 전계발광 표시장치를120Hz로 구동하기 위해서 할당되는 수평 주사 시간은 3μs로 매우 짧기 때문에 실질적으로 센싱 시간은 2μs를 확보하기도 어렵다. 고속 구동(정상 구동)시에 1 수평 주사 시간 이상 센싱 시간이 확보되지 않으면 화면의 얼룩, 잔상, 및 크로스토크(cross-talk) 등 화질 불량이 발생할 수 있다.
또한, 화소 구동 회로에 포함된 트랜지스터들을P타입의 다결정 트랜지스터로 구현할 경우, 저속 구동시 구동 트랜지스터의 게이트 노드의 누설 전류가 발생할 수 있다. 누설 전류의 발생은 1프레임(1Frame) 동안 발광소자가 동일 휘도를 유지하기 어렵게 만들고 데이터 업데이트 주기가 길어지기 때문에 플리커(flicker)가 보일 수 있다.
또한, 구동 트랜지스터의 이력현상(Hysteresis) 때문에 검은 화면에서 흰 화면으로 변환시 첫번째 프레임의 휘도 저하 현상이 발생한다. 이러한 첫번째 프레임의 휘도 저하 현상은 저속 구동시에 시인성이 높아지므로 전계발광 표시장치의 품질을 떨어뜨릴 수 있다. 검은 화면에서 흰 화면으로의 전환은 전계발광 표시장치가 파워-온(Power On)되는 상태를 의미하기도 하고, 실질적으로 휘도가 낮은 화면에서 높은 화면으로의 전환을 의미하기도 한다. 이 경우, 첫 번째 프레임의 휘도 저하는 모션블러(motion blurr)의 형태로 나타날 수 있다.
본 명세서의 발명자들은 위에서 언급한 문제점을 인식하여, 주파수 변동을 통한 구동방법을 적용한 전계발광 표시장치에서, 가변된 주파수에서 표시패널 구동시 발생할 수 있는 휘도 불균일 현상을 방지할 수 있는 화소 구동 회로를 포함한 전계발광 표시장치를 발명하였다.
본 명세서의 실시예에 따른 해결 과제는 구동 트랜지스터의 문턱전압을 보상하기 위한 충분한 보상시간을 확보하여 화면의 얼룩, 잔상, 및 크로스토크 등의 화질개선 및 고속 구동을 통해 응답속도를 개선한 화소 구동 회로를 포함한 전계발광 표시장치를 제공하는 것이다.
본 명세서의 실시예에 따른 해결 과제는 저속 구동시 발생할 수 있는 휘도 저하 현상을 방지할 수 있는 화소 구동 회로를 포함한 전계발광 표시장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 전계발광 표시장치는 제n 행에 포함된 복수의 화소들은 발광소자 및 화소 구동 회로를 포함한다. (n은 자연수) 발광소자는 애노드, 유기화합물층, 및 발광층을 포함한다. 화소 구동 회로는 제1 노드에 연결된 게이트, 제2 노드에 연결된 드레인, 및 고전위 전압을 제공하는 고전위 전압 배선에 연결된 소스를 포함하는 구동 트랜지스터; 제1 노드 및 제3 노드에 연결된 제1 커패시터; 제3 노드 및 제4 노드에 연결된 제2 커패시터; 제(n-2) 스캔 신호에 의해 제어되고, 제(n-2) 스캔 신호에 의해 턴-온되어 제1 노드에 V1 전압을 제공하고, 제3 노드에 V3 전압을 제공하고, 애노드에 V2 전압을 제공하는 제1 스위칭 회로; 제n 스캔 신호에 의해 제어되고, 제n 스캔 신호에 의해 턴-온되어 제1 노드 및 제2 노드를 도통시키고, 제3 노드에 V5 전압을 제공하고, 제4 노드에 데이터 전압을 제공하는 제2 스위칭 회로; 및 제n 에미션 신호에 의해 제어되고, 제n 에미션 신호에 의해 턴-온되어 제2 노드 및 애노드를 도통시키고, 제4 노드에 기준 전압을 제공하는 발광 제어 회로를 포함한다. 이에 따라,저속 구동이 적용된 전계발광 표시장치에서 저계조에서 시인될 수 있는 휘도 불균일 현상을 방지할 수 있고,구동 트랜지스터의 문턱전압을 센싱할 수 있는 기간을 충분히 확보하여 화소 구동 회로의 정확도를 향상시킬 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예들에 따르면, 구동 트랜지스터의 게이트 노드 및 구동 트랜지스터의 게이트 노드에 인접한 커패시터에 연결된 트랜지스터들을 NMOS 트랜지스터로 구현함으로써, 구동 트랜지스터의 게이트 노드에서 발생할 수 있는 누설 전류를 저감하여 1프레임 동안 동일 휘도를 유지할 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 구동 트랜지스터를 턴-온시켜 일정시간 스트레스 상태에 있도록 화소 구동 회로를 구동시킴으로써, 표시패널의 화면 전환시 첫 번째 프레임의 휘도 저하 현상을 방지할 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 구동 트랜지스터의 문턱전압을 보상하기 위한 보상시간을 충분히 확보할 수 있는 화소 구동 회로를 구현함으로써, 화소 구동 회로의 정확도를 향상시킬 수 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 전계발광 표시장치의 블록도이다.
도 2는 본 명세서의 일 실시예에 따른 화소 구동 회로이다.
도 3 내지 도 6은 각각의 (a)는 화소 구동 회로의 구동 단계를 나타낸 도면이고, (b)는 해당 구동 단계시에 입/출력되는 신호들의 파형도이다.
도 7a, 도 7b, 및 도 7c는 본 명세서의 일 실시예에 따른 화소 구동 회로의 변형된 회로이다.
도 8a는 본 명세서의 일 실시예에 따른 화소 구동 회로이고, 도 8b 및 도 8c는 각각 서로 다른 방법으로 화소 구동 회로의 구동시 입/출력되는 신호들의 파형도이다.
도 9의 (a)는 본 명세서의 일 실시예에 따른 화소 구동 회로이고, (b)는 화소 구동 회로의 구동시 입/출력되는 신호들의 파형도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
본 명세서에서 표시패널의 기판 상에 형성되는 화소 구동 회로와 게이트 구동 회로는N타입 또는 P타입의 트랜지스터로 구현될 수 있다. 예를 들어, 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)을 포함한 3전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 드레인으로 이동한다. N타입 트랜지스터의 경우, 캐리어가 전자(electron)이므로 전자가 소스에서 드레인으로 이동하며 소스 전압이 드레인 전압보다 낮은 전압을 가진다. N타입 트랜지스터에서 전자가 소스로부터 드레인으로 이동하기 때문에 전류는 드레인으로부터 소스쪽으로 향한다. P타입 트랜지스터의 경우, 캐리어가 정공(hole)이므로 정공이 소스에서 드레인으로 이동할 수 있도록 소스 전압이 드레인 전압보다 높다. P타입 트랜지스터의 정공이 소스로부터 드레인 쪽으로 이동하기 때문에 전류는 소스로부터 드레인쪽으로 향한다. 트랜지스터의 소스와 드레인은 고정된 것이 아니고, 트랜지스터의 소스와 드레인은 인가 전압에 따라 변경될 수 있다.
이하에서, 게이트 온 전압(gate on voltage)은 트랜지스터가 턴-온(turn-on)될 수 있는 게이트 신호의 전압일 수 있다. 게이트 오프 전압(gate off voltage)은 트랜지스터가 턴-오프(turn-off)될 수 있는 전압일 수 있다. P타입 트랜지스터에서 게이트 오프 전압은 게이트 하이 전압일 수 있고, 게이트 온 전압은 게이트 로우 전압일 수 있다. N타입 트랜지스터에서 게이트 오프 전압은 게이트 로우 전압일 수 있고, 게이트 온 전압은 게이트 하이 전압일 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 화소 구동 회로 및 이를 포함한 전계발광 표시장치에 대하여 설명하기로 한다.
도 1은 본 명세서의 일 실시예에 따른 전계발광 표시장치의 블록도이다.
도 1을 참고하면, 전계발광 표시장치(100)는 표시패널(101)을 포함하고, 표시패널(101)에 신호를 제공하기 위한 데이터 구동 회로(102), 게이트 구동 회로(108), 및 타이밍 컨트롤러(110)를 포함한다.
표시패널(101)은 영상이 표시되는 표시영역(DA)과 영상이 표시되지 않는 비표시영역(NDA)으로 구분될 수 있다. 표시영역(DA)에는 영상을 표시하기 위한 화소들이 배열된다. 화소들 각각은 개별의 컬러를 구현하기 위한 복수의 서브화소들을 포함할 수 있다. 서브화소들 각각은 컬러 구현을 위해 적색 서브화소, 녹색 서브화소, 및 청색 서브화소로 나뉘어질 수 있다. 그리고 화소들 각각은 백색 서브화소를 더 포함할 수도 있다. 한 개의 화소에 포함된 서브화소들이 발광하는 색은 감색법에 따라 모든 서브화소들이 발광하였을 때 백색이 나타나도록 구성될 수 있다.
각각의 화소들은 Y축(또는 열방향)을 따라 형성된 데이터 배선과 연결되고, X축(또는 행방향)을 따라 형성된 게이트 배선에 연결된다. X축을 따라 배열된 화소들은 동일한 게이트 배선에 연결되어 동일한 게이트 신호를 제공받는다.
화소들 각각은 발광소자 및 발광소자를 소정의 밝기로 발광시키기 위한 화소 구동 회로를 포함한다. 화소 구동 회로는 데이터 신호, 게이트 신호, 및 전원 신호를 공급받아 동작한다. 데이터 신호는 데이터 구동 회로(102)로부터 데이터 배선(4a)을 통해 화소에 제공되고, 게이트 신호는 게이트 구동 회로(108)로부터 게이트 배선들(2a, 2b)을 통해 화소에 제공되며, 전원 신호는 전원 배선(4b)을 통해 화소에 제공된다. 전원 배선(4b)은 고전위 전압을 화소에 공급하는 고전위 전압 배선, 저전위 전압을 화소에 공급하는 저전위 전압 전극, 기준 전압을 화소에 공급하는 기준 전압 배선, 기타 일정 전압을 화소에 공급하는 전압 배선 등을 포함할 수 있다. 고전위 전압은 저전위 전압보다 높은 전압이다. 게이트 배선들(2a, 2b)은 스캔 신호가 공급되는 다수의 스캔 라인들(2a)과 발광 제어 신호가 공급되는 다수의 에미션 신호 라인들(2b)을 포함할 수 있다.
데이터 구동 회로(102)는 타이밍 컨트롤러(110)로부터 수신된 입력 영상의 데이터를 타이밍 컨트롤러(110)의 제어 하에 감마 보상 전압으로 변환하여 데이터 전압을 발생시키고, 그 데이터 전압을 데이터 배선들(4a)로 출력한다. 데이터 구동 회로(102)는 IC(integrated circuit) 형태로 표시패널(101) 상에 형성되거나, 표시패널(101)에 COF(chip on film) 형태로 형성될 수도 있다.
게이트 구동 회로(108)는 스캔 구동 회로(103)와 에미션 구동 회로(104)를 포함한다. 스캔 구동 회로(103)는 타이밍 컨트롤러(110)의 제어 하에 스캔 신호를 스캔 라인들(2a, 2b)에 순차적으로 공급한다. 제n게이트 배선은 제n 행에 배치된다. 예를 들어, 제n게이트 배선에 인가되는 제n 스캔 신호는 제m 데이터 전압에 동기될 수 있다. 이 경우, n 및 m은 자연수이다. 에미션 구동 회로(104)는 타이밍 컨트롤러(110)의 제어 하에 에미션 신호를 발생한다. 에미션 구동 회로(104)는 에미션 신호를 에미션 배선들(2b)에 순차적으로 공급한다. 스캔 구동 회로(103) 및 에미션 구동 회로(104)는 각각 게이트 배선에 신호를 제공하기 위한 복수의 스테이지들을 포함한다.
게이트 구동 회로(108)는 IC(integrated circuit)형태로 형성될 수 있고, 표시패널(101)에 내장된 GIP(gate in panel)의 형태로 형성될 수도 있다. 게이트 구동 회로(108)는 표시패널(101)의 좌, 우측에 각각 배치되거나 어느 일측에 배치될 수도 있다. 또한, 표시패널(101)의 형태에 따라 게이트 구동 회로(108)는 표시패널(101)의 상측 또는 하측에 배치될 수도 있다.
타이밍 컨트롤러(110)는 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터와, 디지털 비디오 데이터와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 데이터 인에이블신호, 수직 동기신호, 수평 동기신호, 및 클럭신호가 포함될 수 있다. 호스트 시스템은 TV(Television) 시스템, 셋톱 박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터, 홈 시어터 시스템, 모바일 정보기기일 수 있다.
타이밍 컨트롤러(110)는 호스트 시스템으로부터 수신된 타이밍 신호를 바탕으로 데이터 구동 회로(102)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호, 게이트 구동 회로(108)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호 등을 발생한다. 게이트 타이밍 제어 신호는 스타트 펄스, 시프트 클럭 등을 포함한다. 스타트 펄스는 스캔 구동 회로(103)와 에미션 구동 회로(104)의 시프트 레지스터들 각각에서 첫 번째 출력이 발생하는 스타트 타이밍을 정의할 수 있다. 시프트 레지스터는 스타트 펄스가 입력될 때 구동되기 시작하여 첫 번째 클럭 타이밍에 첫 번째 출력 신호를 발생한다. 시프트 클럭은 시프트 레지스터의 출력 시프트 타이밍을 제어한다.
표시영역(DA)에 열방향으로 나열된 모든 화소들에 게이트 신호와 데이터 신호가 한번씩 인가되는 기간을 1 프레임 기간이라고 할 수 있다. 1 프레임 기간은 화소들에 연결된 게이트 배선들 각각에서 화소들에 데이터가 주사되어 화소들 각각에 입력 영상의 데이터가 기입되는 스캔 기간과, 스캔 기간 이후 에미션 신호에 따라 화소들이 점등 및 소등을 반복하는 발광 기간으로 나누어질 수 있다. 스캔 기간은 초기화 기간, 샘플링 기간 등을 포함할 수 있다. 그리고, 샘플링 기간은 프로그래밍 기간을 포함할 수 있다. 스캔 기간 동안 화소 구동 회로에 포함된 노드들의 초기화, 구동 트랜지스터의 문턱전압보상 및 데이터 전압 충전이 행해지고, 발광 기간 동안 발광 동작이 행해진다. 스캔 기간은 대략 수 수평주사 시간에 불과하고, 1 프레임 기간의 대부분은 발광 기간이 차지한다.
표시패널(101)의 해상도가 높아질수록 열방향으로 나열된 화소들의 수가 많아지므로1 수평 주사 시간(1H Time)이 줄어들고, 동일 해상도의 표시패널에서 주파수가 높아질수록 1 수평 주사 시간(1H Time)이 줄어든다. 1 수평 주사 시간(1H Time)의 감소는 스캔 기간을 감소시키므로 구동 트랜지스터의 문턱전압을 정확히 보상하기 위한 시간이 확보되기 어렵다. 따라서, 표시패널의 해상도 및/또는 주파수가 증가하더라도 구동 트랜지스터의 문턱전압을 정확히 보상할 수 있는 화소 구동 회로를 이하에서 설명한다.
도 2는 본 명세서의 일실시예에 따른 화소 구동 회로이다. 도 2에 도시된 화소 구동 회로는 제n 행에 배치된 화소에 대한 설명이다.
도 2를 참조하면, 발광소자(EL)에 구동 전류를 공급하기 위한 화소 구동 회로는 복수의 트랜지스터들 및 복수의 커패시터들을 포함한다. 본 명세서의 일 실시예에 따른 화소 구동 회로는 구동 트랜지스터(DT)의 문턱전압을 화소 구동 회로를 통해 보상할 수 있는 내부 보상 회로이다.
화소 구동 회로에는 고전위 전압(VDD), 저전위 전압(VSS), 기준전압(Vref), 및 추가 전압들(V1, V2, V3, V5)을 포함하는 전원 전압, 그리고 제n 스캔 신호(S(n)), 제(n-2) 스캔 신호(S(n-2)), 및 제n에미션 신호(EM(n))를 포함하는 게이트 신호, 그리고 데이터 전압(Vdata)의 화소 구동 신호가 인가된다. 제n스캔 신호(S(n))는 제n 행에 배치된 화소들에 인가되는 스캔 신호이고, 제(n-2) 스캔 신호(S(n-2))는 제(n-2) 행에 배치된 화소들에 인가되는 스캔 신호이며, 제n 에미션 신호(EM(n))는 제n 행에 배치된 화소들에 인가되는 에미션 신호이다.
스캔 신호들(S(n), S(n-2)) 및 에미션 신호(EM(n))는 각각 일정 시간 간격에 따라 온-레벨 펄스 또는 오프-레벨 펄스를 갖는다. 본 명세서의 일 실시예의 트랜지스터들은 PMOS 트랜지스터 및 NMOS 트랜지스터로 구현된다. PMOS 트랜지스터의 턴-온 전압은 게이트 로우 전압(또는 온-레벨 펄스)이고, 트랜지스터의 턴-오프 전압은 게이트 하이 전압(또는 오프-레벨 펄스)이다. NMOS 트랜지스터의 턴-온 전압은 게이트 하이 전압(또는 온-레벨 펄스)이고, 트랜지스터의 턴-오프 전압은 게이트 로우 전압(또는 오프-레벨 펄스)이다.
발광소자(EL)는 데이터 전압(Vdata)에 따라 구동 트랜지스터(DT)에서 조절되는 전류를 제공받음으로써 발광하고 입력 영상의 데이터 계조에 해당하는 휘도를 표현한다. 발광소자(EL)는 애노드, 캐소드, 및 애노드와 캐소드 사이에 배치된 유기 화합물층을 포함할 수 있다. 유기 화합물층은 발광층, 정공주입층, 정공수송층, 전자수송층, 및 전자주입층을 포함할 수 있으나, 이에 한정되지는 않는다. 발광소자(EL)의 애노드는 구동 트랜지스터 또는 발광소자(EL)의 발광 여부를 제어해주는 에미션 트랜지스터에 연결될 수 있다. 그리고, 발광소자(EL)의 캐소드는 저전위 전압(VSS)이 인가되는 저전위 전압 전극에 연결된다.
구동 트랜지스터(DT)는 게이트-소스 전압(Vgs)에 따라 발광소자(EL)에 흐르는 전류를 조절하는 구동 소자이고 PMOS 트랜지스터로 구현된다. 구동 트랜지스터(DT)는 제1노드(n1)에 연결된 게이트, 고전위 전압(VDD)이 제공되는 고전위 전압 배선에 연결된 소스, 제2노드(n2)에 연결된 드레인을 포함한다.
제1커패시터(C1)는 제1커패시턴스를 형성하기 위한 두 개의 전극을 포함하고, 두 개의 전극은 각각 제1노드(n1)와 제3노드(n3)에 연결된다. 제2 커패시터(C2)는 제2커패시턴스를 형성하기 위한 두 개의 전극을 포함하고, 두 개의 전극은 각각 제3노드(n3)와 제4노드(n4)에 연결된다.
본 명세서의 일 실시예에 따른 화소 구동 회로의 제1스위칭 회로는 제(n-2) 스캔 신호(S(n))에 의해 턴-온되어 발광소자(EL)의 애노드를 초기화하고, 구동 트랜지스터(DT)를 일정시간 턴-온시켜 첫 번째 프레임의 휘도저하 현상을 방지할 수 있다. 제1스위칭 회로는 제1 트랜지스터(T1), 제2트랜지스터(T2), 및 제3트랜지스터(T3)를 포함할 수 있다. 제1스위칭 회로는 NMOS 트랜지스터로 구현될 수 있는데, 이 중 제2트랜지스터(T2)는 PMOS 트랜지스터로 구현될 수도 있다. 제2트랜지스터(T2)가 PMOS 트랜지스터로 구현될 경우, 제2트랜지스터(T2)에 제공되는 스캔 신호는 제1트랜지스터(T1) 및 제3트랜지스터(T3)에 제공되는 스캔 신호와 다른 스캔 신호를 제공받아야 하므로 제2트랜지스터(T2)에 스캔 신호를 공급하는 추가의 스캔 구동 회로가 필요하다.
제1트랜지스터(T1)는 제(n-2) 스캔 신호(S(n-2))에 의해 턴-온되어 V1 전압(V1)을 제1노드(n1)에 제공한다. 제1트랜지스터(T1)는 제1노드(n1)와 V1 전압(V1)이 제공되는 V1 전압 배선에 연결된다.
제2 트랜지스터(T2)는 제(n-2) 스캔 신호(S(n-2))에 의해 턴-온되어 V2 전압(V2)을 제5노드(n5)에 제공한다. 제2트랜지스터(T2)는 V2 전압 배선 및 제5노드(n5)에 연결된다.
제3트랜지스터(T3)는 제(n-2) 스캔 신호(S(n-2))에 의해 턴-온되어 V3 전압(V3)을 제3노드(n3)에 제공한다. 제3트랜지스터(T3)는 V3 전압(V3)이 제공되는 V3 전압 배선 및 제3노드(n3)에 연결된다.
본 명세서의 일 실시예에 따른 화소 구동 회로의 제2스위칭 회로는 제n스캔 신호(S(n))에 의해 턴-온되어 데이터 전압(Vdata)을 프로그래밍하고, 구동 트랜지스터(DT)의 문턱전압을 샘플링한다. 또한, 제2스위칭 회로에 포함되는 트랜지스터들을NMOS 트랜지스터로 구현함으로써 제1스위칭 회로에 스캔 신호를 제공하는 스캔 구동 회로로부터 제2스위칭 회로도 스캔 신호를 제공받 수 있다. 제2스위칭 회로는 제4 트랜지스터(T4), 제5트랜지스터(T5), 제6트랜지스터(T6)를 포함할 수 있다. 제2스위칭 회로는 NMOS 트랜지스터로 구현될 수 있는데, 이 중 제6트랜지스터(T6)는 PMOS 트랜지스터로 구현될 수도 있다. 제6트랜지스터(T6)가 PMOS 트랜지스터로 구현될 경우, 제6트랜지스터(T6)에 제공되는 스캔 신호는 제4트랜지스터(T4) 및 제5트랜지스터(T5)에 제공되는 스캔 신호와 다른 스캔 신호를 제공받아야 하므로 제6트랜지스터(T6)에 스캔 신호를 공급하는 추가의 스캔 구동 회로가 필요하다.
제4트랜지스터(T4)는 제n스캔 신호(S(n))에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트와 드레인을 연결한다. 제4트랜지스터(T4)는 제1노드(n1) 및 제2노드(n2)에 연결된다.
제5트랜지스터(T5)는 제n스캔 신호(S(n))에 의해 턴-온되어 제3노드(n3)에 V5 전압(V5)을 제공한다. 제5트랜지스터(T5)는 제3노드(n3) 및 V5 전압(V5)이 제공되는 V5 전압 배선에 연결된다.
제6트랜지스터(T6)는 제n스캔 신호(S(n))에 의해 턴-온되어 데이터 전압(Vdata)을 제4노드(n4)에 제공한다. 제6트랜지스터(T6)는 데이터 전압(Vdata)이 제공되는 데이터 전압 배선 및 제4노드(n4)에 연결된다.
제1 스위칭 회로 및 제2스위칭 회로에 제공되는 제n스캔 신호(S(n)) 및 제(n-2) 스캔 신호(S(n-2))는 동일한 스캔 구동 회로에 포함된 서로 다른 스테이지에서 출력되는 신호이다.
제1스위칭 회로 및 제2 스위칭 회로 중 제1커패시터(C1) 및 구동 트랜지스터(DT)의 게이트와 연결된 제1트랜지스터(T1), 제3트랜지스터(T3), 제4트랜지스터(T4), 및 제5트랜지스터(T5)는 NMOS 트랜지스터로 구현함으로써 구동 트랜지스터(DT)의 게이트에서 발생할 수 있는 누설 전류를 저감하여 발광소자(EL)는 1프레임 동안 동일 휘도를 유지할 수 있다. 예를 들어, NMOS 트랜지스터의 액티브는 인듐(Indium), 갈륨(Gallium), 아연(Zinc) 중 어느 하나 이상을 주성분으로 하는 산화물 반도체일 수 있다. 그리고, 제2트랜지스터(T2) 및 제6트랜지스터(T6)는 NMOS 트랜지스터로 구현함으로써 스캔 구동 회로를 추가하지 않아도 되므로 게이트 구동 회로의 구성을 간략히 하고 전계발광 표시패널의 비표시영역(NDA)을 줄일 수 있다.
본 명세서의 일 실시예에 따른 화소 구동 회로의 발광 제어 회로는 제n에미션 신호(EM(n))에 의해 턴-온되어 제4노드(n4)에 기준 전압(Vref)을 제공하고 발광소자(EL)에 구동 전류를 제공한다. 발광 제어 회로는 PMOS 트랜지스터로 구현되고, 제7트랜지스터(T7) 및 제8트랜지스터(T8)를 포함한다.
제7트랜지스터(T7)는 제n 에미션 신호(EM(n))에 의해 턴-온되어 기준 전압(Vref)을 제4노드(n4)에 제공한다. 제7트랜지스터(T7)는 기준 전압(Vref)이 제공되는 기준 전압 배선 및 제4노드(n4)에 연결된다.
제8트랜지스터(T8)는 제n 에미션 신호(EM(n))에 의해 턴-온되어 구동 트랜지스터(DT)에서 제공되는 구동 전류를 발광소자(EL)의 애노드에 제공한다. 제8트랜지스터(T8)는 제2노드(n2)와 제5노드(n5)에 연결된다. 제8트랜지스터(T8)는 에미션 트랜지스터라고 일컫을 수도 있다.
도 3 내지 도 6각각의 (a)는 화소 구동 회로의 구동 단계를 나타낸 도면이고, (b)는 해당 구동 단계시에 입/출력되는 신호들의 파형도이다. 화소 구동 회로의 구동은 초기화 기간(①), 샘플링 기간(②), 홀딩 기간(③), 및 발광 기간(④)으로 구분될 수 있다.
도 3의 (a)는 화소 구동 회로의 구동 단계 중 초기화 기간(①)을 나타낸 도면이고, (b)는 초기화기간(①)에 입/출력되는 신호들의 파형도이다. 초기화 기간(①)은 2 수평 주사 시간(2H Time)을 갖고, 제(n-2) 스캔 신호(S(n-2))에 의해 제어된다. 제(n-2) 스캔 신호(S(n-2))는 초기화 기간(①) 동안 온-레벨 펄스이고 초기화 기간(①) 이외의 기간 동안 오프-레벨 펄스이다. 제(n-2) 스캔 신호(S(n-2))가 온-레벨 펄스인 동안, 제n스캔 신호(S(n)) 및 제n 에미션 신호(EM(n))는 오프-레벨 펄스이다. 이 경우, 제n에미션 신호(EM(n))와 제(n-2)) 스캔 신호(S(n-2))가 화소 구동 회로에 혼입되어 발광소자(EL)가 발광하는 것을 방지하기 위해 제n에미션 신호(EM(n))는 초기화 기간(①) 이전에 마진 기간(M)을 가지고 오프-레벨 펄스의 상태로 전환된다. 예를 들어, 마진 기간(M)은 2수평 주사 시간(2H Time)일 수 있지만 이에 한정되지는 않고, 마진 기간(M)은 1수평 주사 시간(1H Time) 이상일 수도 있다.
초기화 기간(①) 동안 제1스위칭 회로(T1, T2, T3) 및 구동 트랜지스터(DT)가 턴-온되고, 제2스위칭 회로(T4, T5, T6) 및 발광 제어 회로(T7, T8)가 턴-오프된다.
초기화 기간(①) 동안 제1트랜지스터(T1)는 턴-온되어 구동 트랜지스터(DT)의 게이트에 V1 전압(V1)을 제공하여 구동 트랜지스터(DT)를 턴-온시킨다. 구동 트랜지스터(DT)의 소스는 고전위 전압(VDD)이 인가되는 배선에 연결되어 고전위 전압(VDD)을 항상 유지한다. 따라서, 구동 트랜지스터(DT)의 게이트에 인가되는 V1 전압(V1)에 따라 구동 트랜지스터(DT)에 가해지는 스트레스 전압이 결정된다. 초기화 기간(①) 동안 제1 노드(n1)는 V1 전압(V1) 상태를 유지하여 구동 트랜지스터(DT)를 턴-온시키고 구동 트랜지스터(DT)에 일정한 스트레스를 준다. 제1트랜지스터(T1)를 통해 제1노드(n1)에 제공되는 V1 전압(V1)은 구동 트랜지스터(DT)에 일정 시간 동안 스트레스를 가함으로써 구동 트랜지스터(DT)의 이력현상(Hysteresis)에 의해 발생하는 첫 번째 프레임의 휘도 저하 현상을 방지할 수 있다. 이 경우, V1 전압(V1)은 구동 트랜지스터(DT)를 턴-온시키면서 구동 트랜지스터(DT)의 게이트를 초기화하는 고정 전압이다. V1 전압(V1)은 낮을수록 센싱할 수 있는 구동 트랜지스터(DT)의 문턱전압(Vth)의 범위가 커진다. 초기화 기간(①) 동안 구동 트랜지스터(DT)의 게이트-소스 전압(Vgs)은 V1전압(V1)과 고전위 전압(VDD)의 차이다. 샘플링 기간(②)에서 구동 트랜지스터(DT)의 게이트-소스 전압(Vgs)은 V1 전압(V1)과 고전위 전압(VDD)의 차에서 구동 트랜지스터(DT)의 문턱전압(Vth)이 될 때까지 상승한다. V1 전압(V1)과 고전위 전압(VDD)의 차가 구동 트랜지스터(DT)의 문턱전압(Vth)보다 큰 경우에는 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱할 수 없다. 따라서, V1 전압(V1)은 구동 트랜지스터(DT)의 문턱전압(Vth)과 고전위 전압(VDD)의 합보다 큰 전압이다. 다시 설명하면, V1 전압(V1)은 구동 트랜지스터(DT)를 턴-온시켜 일정기간 스트레스 상태에 두기 위해 낮은 전압일수록 좋지만, 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱하기 위해 구동 트랜지스터(DT)의 문턱전압(Vth)과 고전위 전압(VDD)의 합보다 큰 전압으로 설정되는 것이 바람직하다. 샘플링 기간(②)에 대한 자세한 설명은 후술하도록 한다.
그리고, 구동 트랜지스터(DT)에 스트레스를 주는 시간은 초기화 기간(①)을 조절함으로써 변경이 가능하다. 구동 트랜지스터(DT)의 이력현상(Hysteresis)을 개선하기 위해서는 구동 트랜지스터(DT)가 일정 시간 턴-온 상태를 유지해야하는데, 본 명세서의 일 실시예에 따른 제1스위칭 회로는 제(n-2) 스캔 신호(S(n-2))를 이용함으로써 구동 트랜지스터(DT)가 턴-온되는 시간을 조절할 수 있어 구동 트랜지스터(DT)의 이력현상(Hysteresis)에 의한 영향을 줄일 수 있다. 본 명세서의 일 실시예에 따른 화소 구동 회로는 샘플링 기간(②)을 2 수평 주사 시간(2H time) 이상 확보할 수 있기 때문에 초기화 기간(①)을 제어하는 스캔 구동 회로와 샘플링 기간(②)을 제어하는 스캔 구동 회로를 분리하지 않아도 구동 트랜지스터(DT)에 스트레스를 가하는 시간을 조절할 수 있다. 이 경우,초기화 기간(①)은 샘플링 기간(②)과 중첩되지 않도록 설정된다.
앞에서 언급한 바와 같이, 첫 번째 프레임의 휘도 저하 현상은 저속 구동시 두드러지게 나타난다. 소비전력을 저감하기 위해 저속 구동을 구현하기 위해서는 휘도 저하로 인한 휘도 불균일 현상을 해결해야 한다. 따라서, 초기화 기간(①) 동안 구동 트랜지스터(DT)에 일정 시간 스트레스를 가하여 휘도 저하 현상을 방지함으로써 저속 구동이 가능한 표시패널을 구현할 수 있다.
초기화 기간(①) 동안 제2트랜지스터(T2)는 턴-온되어 발광소자(EL)의 애노드에 V2 전압(V2)을 제공함으로써 발광소자(EL)의 애노드를 V2 전압(V2)으로 방전시킨다. V2 전압(V2)은 저전위 전압(VSS)과 같거나 낮은 전압이기 때문에 발광소자(EL)는 발광하지 않는다. 고속 구동시에는 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱하기 위한 기간이 주기적으로 발생하고 이 기간 동안에 발광소자(EL)는 발광하지 않는다. 다시 설명하면, 고속 구동시에는 보상회로가 동작하도록 하여 매 프레임을 표시하게 된다. 이 경우, 각 프레임들을 리프레쉬 프레임(refresh frame)이라고 일컫을 수 있다. 예를 들어, 60Hz 구동시 1초 동안 리프레쉬 프레임이 60회 진행된다. 반면, 저속 구동시에는 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱하는 단계를 진행하지 않고 발광소자(EL)를 발광시키는 단계만 진행하게 되는데, 이 경우, 각 프레임들을 스킵 프레임(skip frame)이라고 일컫을 수 있다. 리프레쉬 프레임에서 주기적으로 발광소자(EL)를 오프시키다가 스킵 프레임에서 발광소자(EL)를 지속적으로 발광시킬 경우 플리커(flicker)로 인지될 수 있으므로 스킵 프레임에서도 에미션 트랜지스터를 이용하여 발광소자(EL)를 주기적으로 발광하지 않도록 한다. 예를 들어, 60Hz 구동 표시패널에서 1Hz로 저속 구동하는 경우, 1초 동안 첫 번째 프레임에서 리프레쉬 프레임이 진행되고, 나머지 59개의 프레임에서는 스킵 프레임이 진행된다. 그런데, 에미션 트랜지스터만 턴-오프시키게 되면 리프레쉬 프레임과 스킵 프레임에서 발광소자(EL)의 애노드의 시작 전압이 다르게 되어 플리커(flicker)가 발생하게 된다. 따라서, 제2 트랜지스터(T2)를 통해 V2 전압(V2)을 제5 노드(n5)에 제공하여 발광소자(EL)의 애노드에 제공되는 전압을 맞춰줌으로써 저계조에서 시인될 수 있는 플리커(flicker)를 개선할 수 있다.
그리고, 초기화 기간(①) 동안 제3트랜지스터(T3)는 턴-온되어 제3 노드(n3)에 V3 전압(V3)을 제공함으로써 제1커패시터(C1)의 일 전극을 V3 전압(V3)으로 초기화시킨다. V3 전압(V3)은 V5 전압(V5)과 같거나 큰 전압으로 고정 전압이다. V3 전압(V3)을 V5 전압(V5)과 같거나 크게함으로써 센싱을 시작하는 시점에서 구동 트랜지스터(DT)의 게이트에 제공되어 있던 전압을 낮춰서 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱할 수 있는 범위를 넓힐 수 있다.
도 4의 (a)는 화소 구동 회로의 구동 단계 중 샘플링 기간(②)을 나타낸 도면이고, (b)는 샘플링 기간에 입/출력되는 신호들의 파형도이다. 샘플링 기간(②)은 2수평 주사 시간(2H Time)을 갖고, 제n 스캔 신호(S(n))에 의해 제어된다. 제n 스캔 신호(S(n))는 샘플링 기간(②) 동안 온-레벨 펄스이고 샘플링 기간(②) 이외의 기간 동안 오프-레벨 펄스이다.
샘플링 기간(②) 동안 제2스위칭 회로(T4, T5, T6) 및 구동 트랜지스터(DT)가 턴-온되고, 제1스위칭 회로(T1, T2, T3) 및 발광 제어 회로(T7, T8)가 턴-오프된다. 그리고, 샘플링 기간(②)은 제1샘플링 기간(②-1)과 제2샘플링 기간(②-2)을 포함할 수 있다. 제1샘플링 기간(②-1)과 제2샘플링 기간(②-2)은 각각 1 수평 주사 시간(1H Time)일 수 있다.
제1샘플링 기간(②-1) 동안 제4트랜지스터(T4)는 턴-온되어 구동 트랜지스터(DT)의 게이트와 드레인을 연결시켜 구동 트랜지스터(DT)를 다이오드 커넥션시킴으로써 구동 트랜지스터(DT)는 턴-온된다. 턴-온된 구동 트랜지스터(DT)의 게이트 노드인 제1노드(n1)의 전압은 구동 트랜지스터(DT)의 게이트-소스 전압(Vgs)이 구동 트랜지스터(DT)의 문턱전압(Vth)이 될 때까지 상승한다.
제1샘플링 기간(②-1) 동안 제5트랜지스터(T5)는 턴-온되어 제3노드(n3)에 V5 전압(V5)을 제공한다. V5 전압(V5)은 V3 전압(V3)과 같거나 작은 전압으로 샘플링 기간(②) 동안 제3노드(n3)를 고정시켜주는 고정 전압이다.
그리고, 제1샘플링 기간(②-1) 동안 제6트랜지스터(T6)는 턴-온되어 제4노드(n4)에 데이터 전압(Vdata)을 제공한다. 제4노드(n4)는 제2커패시터(C2)의 일 전극이므로, 제2커패시터(C2)는 데이터 전압(Vdata)을 저장한다.
제1샘플링 기간(②-1)에 이은 제2샘플링 기간(②-2) 동안에 제1노드(n1)의 전압은 계속 상승하여 고전위 전압(VDD)과 구동 트랜지스터(DT)의 문턱전압(Vth)의 합이 되고, 제1커패시터(C1)는 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱하게 된다. 이 경우, 제1커패시터(C1)의 일 전극에는 고전위 전압(VDD)과 문턱전압(Vth)의 합인 전압이 저장되고, 제1커패시터(C1)의 타 전극에는 V5 전압(V5)이 저장된다. 본 명세서의 일 실시예에 따른 화소 구동 회로는 제2샘플링 기간(②-2)을 포함하도록 구현됨으로써 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱할 수 있는 시간을 충분히 확보하여 화소 구동 회로의 신뢰성을 향상시킬 수 있다.
제3노드(n3)는 제1커패시터(C1)와 제2커패시터(C2)가 서로 공유하는 노드이다. 샘플링 기간(②)동안 제3노드(n3)는 V5 전압(V5)으로 고정되므로 구동 트랜지스터(DT)의 문턱전압(Vth)의 센싱과 데이터 전압(Vdata) 입력이 서로 독립적으로 진행될 수 있도록 한다. 이 경우, 제1커패시터(C1)와 제2커패시터(C2)는 각각 구동 트랜지스터(DT)의 문턱전압(Vth)과 데이터 전압(Vdata)을 저장한다.
앞서 설명한 초기화 기간(①)과 샘플링 기간(②)을 제어하는 스캔 신호(S(n-2), S(n))는 동일한 스캔 구동 회로에서 제공되므로 초기화 기간(①)과 샘플링 기간(②)의 시간은 동일하다. 하지만, 구동 트랜지스터(DT)에 스트레스를 주는 시간 또는 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱하는 시간을 각각 조절하여 설정하고자 한다면, 초기화 기간(①)을 제어하는 스캔 신호와 샘플링 기간(②)을 제어하는 스캔 신호가 서로 다른 스캔 구동 회로에서 제공되도록 게이트 구동 회로를 구현할 수도 있다.
도 5의 (a)는 화소 구동 회로의 구동 단계 중 홀딩 기간(③)을 나타낸 도면이고, (b)는 홀딩 기간에 입/출력되는 신호들의 파형도이다. 홀딩 기간(③)은 제n에미션 신호(EM(n))에 의해 제어될 수 있다. 홀딩 기간(③) 동안 제(n-2) 스캔 신호(S(n-2)), 제n스캔 신호(S(n)), 및 제n에미션 신호(EM(n))는 오프-레벨 펄스이고,홀딩 기간(③)은 제n에미션 신호(EM(n))가 온-레벨 펄스로 전환될 때까지 유지된다. 에미션 신호(EM(n))는 제(n-2) 스캔 신호(S(n-2)) 및 제n스캔 신호(S(n))와 중첩되는 4 수평 주사 시간 이상 오프-레벨 펄스를 유지한다. 홀딩 기간(③)은 앞서 설명한 마진 기간(M)과 마찬가지로 온-레벨 펄스인 제n에미션 신호(EM(n))와 제n 스캔 신호(S(n))가 서로 혼입되지 않도록 한다. 도 5의 (a)에서 홀딩 기간(③)은 2 수평 주사 시간(2H Time)으로 도시하였지만 이에 한정되지는 않고,홀딩 기간(③)은 1 수평 주사 시간(1H Time) 이상일 수도 있다.
도 6의 (a)는 화소 구동 회로의 구동 단계 중 발광 기간(④)을 나타낸 도면이고, (b)는 발광 기간에 입/출력되는 신호들의 파형도이다. 발광 기간(④)은 1프레임 기간 중 대부분의 기간을 차지하고, 제n 에미션 신호(EM(n))에 의해 제어된다. 제n에미션 신호(EM(n))는 발광 기간(④) 동안 온-레벨 펄스이고 발광 기간(④) 이외의 기간 동안 오프-레벨 펄스이다. 발광 기간(④) 동안 제(n-2) 스캔 신호(S(n-2)) 및 제n스캔 신호(S(n))는 모두 오프-레벨 펄스이다.
발광 기간(④) 동안 제1스위칭 회로(T1, T2, T3) 및 제2스위칭 회로(T4, T5, T6)가 턴-오프되고, 발광 제어 회로(T7, T8) 및 구동 트랜지스터(DT)가 턴-온된다.
발광 기간(④) 동안 제7트랜지스터(T7)는 턴-온되어 기준 전압(Vref)을 제4노드(n4)에 제공한다. 제4노드(n4)가 데이터 전압(Vdata)에서 기준 전압(Vref)으로 변함에 따라 제4노드(n4)에 연결된 제2커패시터(C2)의 커플링 현상에 의해 제3노드(n3)는 V5 전압(V5)과 기준 전압(Vref)의 합에서 데이터 전압(Vdata)을 뺀 전압이 된다. 그리고, 제1커패시터(C1)의 커플링 현상에 의해 제3노드(n3)의 전압 변화는 제1노드(n1)의 전압을 변경시킨다. 제1노드(n1)의 전압은 고전위 전압(VDD)과 구동 트랜지스터(DT)의 문턱전압(Vth)의 합에서 기준 전압(Vref)과 데이터 전압(Vdata)의 차이를 더한 값이 된다. 기준 전압(Vref)은 데이터 전압(Vdata)의 범위의 중간값의 범위 내에서 고정된 전압으로 정해질 수 있다. 기준 전압(Vref)이 기준이 되어 고계조는 기준 전압(Vref) 보다 큰 데이터 전압(Vdata)으로, 저계조는 기준 전압(Vref) 보다 작은 데이터 전압(Vdata)으로 표현할 수 있다.
그리고, 발광 기간(④) 동안 구동 트랜지스터(DT)는 제1노드(n1)의 전압에 의해 턴-온되어 구동 전류를 발광소자(EL)의 애노드에 제공한다. 이 경우,구동 전류(Ioled)는 아래의 수학식 1과 같다.
Figure pat00001
이 경우, K는 구동 트랜지스터(DT)의 특징인 채널의 길이, 채널의 폭, 게이트와 액티브 사이의 기생용량, 이동도 등이 반영된 상수이다. 수학식 1을 참조하면,구동 전류(Ioled)에서 구동 트랜지스터(DT)의 문턱전압(Vth)은 제거되므로,구동 전류(Ioled)는 구동 트랜지스터(DT)의 문턱전압(Vth)에 의존하지 않고 문턱전압(Vth)의 변화에도 영향을 받지 않는다. 또한, 구동 전류(Ioled)는 고전위 전압(VDD)에 의한 영향도 받지 않으므로 고전위 전압 배선의 전압강하에 의한 구동 전류의 변동성도 낮아진다.
본 명세서의 일 실시예에 따른 화소 구동 회로는 고속 구동(정상 구동)시에 발생할 수 있는 구동 트랜지스터(DT)의 게이트 노드의 누설전류를 줄이고, 저속 구동시 발생할 수 있는 휘도 저하를 방지할 수 있어 본 명세서의 일 실시예에 따른 화소 구동 회로를 적용한 전계발광 표시장치는 화상의 품위를 향상시키면서 소비전력을 줄일 수 있다.
도 7a, 도 7b, 및 도 7c는 본 명세서의 일 실시예에 따른 화소 구동 회로의 변형된 회로이므로, 도 2에 도시된 화소 구동 회로와 중복되는 구성 요소에 대해서는 간략히 설명하거나 생략할 수 있다.
도 7a는 도 2에 도시된 본 명세서의 일 실시예에 따른 화소 구동 회로에서 제1트랜지스터(T1), 제2트랜지스터(T2), 및 제5트랜지스터(T5)가 모두 V125 전압(V125)이 제공되는 V125 전압 배선에 연결되고, 나머지 구성 요소들의 연결관계는 실질적으로 동일하다. 이 경우, 초기화 기간(①)에서 제1노드(n1)에 제공되는 전압 및 제5노드(n5)에 제공되는 전압, 그리고 샘플링 기간(②)에서 제3노드(n3)에 제공되는 전압이 V125 전압(V125)으로 동일하다. V125 전압(V125)은 고전위 전압(VDD), 저전위 전압(VSS), 및 기준 전압(Vref)보다 낮고, 구동 트랜지스터(DT)의 문턱전압(Vth)과 고전위 전압(VDD)의 합보다 큰 마이너스 전압으로 초기화 전압이라고 일컫을 수도 있다.
도 7b는 도 2에 도시된 본 명세서의 일 실시예에 따른 화소 구동 회로에서 제1트랜지스터(T1) 및 제2트랜지스터(T2)는 V12 전압(V12)이 제공되는 V12 전압 배선에 연결되고, 제5 트랜지스터(T5)는 V5 전압 배선에 연결되며,나머지 구성 요소들의 연결관계는 실질적으로 동일하다. 이 경우,초기화 기간(①)에서 제1노드(n1)에 제공되는 전압 및 제5노드(n5)에 제공되는 전압이 V12 전압(V12)으로 동일하다. V5 전압(V5)은 V3전압(V3)과 같거나 작은 전압이거나,고전위 전압(VDD), 저전위 전압(VSS), 및 기준 전압(Vref)보다 낮은 마이너스 전압으로 초기화 전압이라고 일컫을 수도 있다. 그리고, V12 전압(V12)은 저전위 전압(VSS)과 같거나 낮은 전압일 수 있다. V2 전압(V2)의 설명에서 언급한 바와 같이, 제2트랜지스터(T2)를 통해 V12 전압(V12)을 제5노드(n5)에 제공함으로써 발광소자(EL)의 애노드에 제공되는 전압을 맞추고 저계조에서 시인될 수 있는 플리커(flicker)를 개선할 수 있다.
도 7c는 도 2에 도시된 본 명세서의 일 실시예에 따른 화소 구동 회로에서 제2트랜지스터(T2) 및 제5트랜지스터(T5)가V25 전압(V25)이 제공되는 V25 전압 배선에 연결되고, 제1트랜지스터(T1)는 V1 전압 배선에 연결되며, 나머지 구성 요소들의 연결관계는 실질적으로 동일하다. 이 경우, 초기화 기간(①)에서 제5노드(n5)에 제공되는 전압 및 샘플링 기간(②)에서 제3노드(n3)에 제공되는 전압이 V25 전압(V25)으로 동일하다. V1 전압(V1)은 고전위 전압(VDD), 저전위 전압(VSS), 및 기준 전압(Vref)보다 낮은 마이너스 전압으로 초기화 전압이라고 일컫을 수도 있다. 그리고,V25 전압(V25)은 저전위 전압(VSS)과 같거나 낮은 전압일 수 있다. V2 전압(V2)의 설명에서 언급한 바와 같이, 제2트랜지스터(T2)를 통해 V25 전압(V25)을 제5노드(n5)에 제공함으로써 발광소자(EL)의 애노드에 제공되는 전압을 맞추고 저계조에서 시인될 수 있는 플리커(flicker)를 개선할 수 있다.
도 8은 본 명세서의 일 실시예에 따른 화소 구동 회로이다.
도 8a는 도 2에 도시된 본 명세서의 일 실시예에 따른 화소 구동 회로의 변형된 회로이다. 도 8b는 도 8a의 화소 구동 회로가 고속 구동시 입/출력되는 신호들의 파형도이다. 도 8c는 도 8a의 화소 구동 회로가 저속 구동시 입/출력되는 신호들의 파형도이다. 도 8a, 도 8b, 및 도 8c의 구성 요소 중 도 2내지 도 6에 도시된 화소 구동 회로 및 화소 구동 회로의 구동 단계와 중복되는 내용에 대해서는 간략히 설명하거나 생략할 수 있다.
도 8a는 도 2에 도시된 본 명세서의 일 실시예에 따른 화소 구동 회로에서 제1트랜지스터(T1), 제2트랜지스터(T2), 및 제5트랜지스터(T5)의 연결관계를 제외한 나머지 구성 요소들의 연결관계는 실질적으로 동일하다. 본 명세서의 일실시예에 따른 화소 구동 회로에서 제1트랜지스터(T1) 및 제5트랜지스터(T5)는 V51 전압(V51)이 제공되는 V51 전압 배선에 연결되고, 제2트랜지스터(T2)는 V2 전압 배선에 연결된다. V51 전압(V51)은 V3 전압(V3)과 같거나 작을 수 있고, 또는 고전위 전압(VDD), 저전위 전압(VSS), 및 기준 전압(Vref)보다 낮은 마이너스 전압일 수 있다. 이 경우, V51 전압(V51)은 초기화 전압이라고 일컫을 수도 있다. 그리고,V2 전압(V2)은 저전위 전압(VSS)과 같거나 낮은 전압일 수 있다.
본 명세서의 일 실시예에 따른 화소 구동 회로는 제1스위칭 회로, 제2스위칭 회로, 발광 제어 회로, 및 제3스위칭 회로를 포함한다. 제1스위칭 회로는 제(n-2) 스캔1 신호(S1(n-2))에 의해 제어되는 제3트랜지스터(T3)를 포함한다. 제2스위칭 회로는 제n스캔1신호(S1(n))에 의해 제어되는 제4트랜지스터(T4), 제5트랜지스터(T5), 및 제6트랜지스터(T6)를 포함한다. 그리고, 제3스위칭 회로는 제n 스캔2 신호(S2(n))에 의해 제어되는 제1트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함한다. 이 경우, 제n스캔1 신호(S1(n)) 및 제(n-2) 스캔1신호(S1(n-2))는 제1스캔 구동 회로로부터 출력되는 신호이고, 제n 스캔2신호(S2(n))는 제2스캔 구동 회로로부터 출력되는 신호이다. 제1스캔 구동 회로와 제2스캔 구동 회로는 서로 다른 스캔 신호를 출력하는 스캔 구동 회로이다.
도 8b는 고속 구동(정상 구동)시 본 명세서의 일 실시예에 따른 화소 구동 회로의 각 구동 단계에서의 신호 파형을 나타낸 도면으로,화소 구동 회로의 구동은 초기화 기간(①), 샘플링 기간(②), 홀딩 기간(③), 및 발광 기간(④)으로 구분될 수 있다. 초기화 기간(①)은 2 수평 주사 시간(2H Time)을 갖고, 제(n-2) 스캔1 신호(S1(n-2))및 제n스캔2신호(S2(n))에 의해 제어된다. 제(n-2) 스캔1 신호(S1(n-2))는 초기화 기간(①) 동안 온-레벨 펄스이고 초기화 기간(①) 이외의 기간 동안 오프-레벨 펄스이다. 제(n-2) 스캔1 신호(S1(n-2))가 온-레벨 펄스인 동안,제n스캔1 신호(S1(n)) 및 제n 에미션 신호(EM(n))는 오프-레벨 펄스이다. 이 경우,제n에미션 신호(EM(n))와 스캔 신호(S1(n-2), S2(n))가 화소 구동 회로에 혼입되는 것을 방지하기 위해 제n에미션 신호(EM(n))는 초기화 기간(①) 이전에 마진 기간(M)을 가지고 오프-레벨 펄스의 상태로 전환된다. 예를 들어,마진 기간(M)은 2수평 주사 시간(2H Time)일 수 있지만 이에 한정되지는 않고,마진 기간(M)은 1수평 주사 시간(1H Time) 이상일 수도 있다.
초기화 기간(①) 동안 제1스위칭 회로(T3), 제3스위칭 회로(T1, T2) 및 구동 트랜지스터(DT)가 턴-온되고,제2스위칭 회로(T4, T5, T6) 및 발광 제어 회로(T7, T8)가 턴-오프된다.
초기화 기간(①) 동안 제1트랜지스터(T1)는 턴-온되어 구동 트랜지스터(DT)의 게이트에 V51 전압(V51)을 제공하여 구동 트랜지스터(DT)를 턴-온시킨다. 구동 트랜지스터(DT)의 소스는 고전위 전압(VDD)이 인가되는 배선에 연결되어 고전위 전압(VDD)을 항상 유지한다. 따라서, 구동 트랜지스터(DT)의 게이트에 인가되는 V51 전압(V51)에 따라 구동 트랜지스터(DT)에 가해지는 스트레스 전압이 결정된다. 초기화 기간(①) 동안 제1 노드(n1)는 V51 전압(V51) 상태를 유지하여 구동 트랜지스터(DT)를 턴-온시키고 구동 트랜지스터(DT)에 일정한 스트레스를 준다. 제1트랜지스터(T1)를 통해 제1노드(n1)에 제공되는 V51 전압(V51)은 구동 트랜지스터(DT)에 일정 시간 동안 스트레스를 가함으로써 구동 트랜지스터(DT)의 이력현상(Hysteresis)에 의해 발생하는 첫 번째 프레임의 휘도 저하 현상을 방지할 수 있다. 이 경우, V51 전압(V51)은 구동 트랜지스터(DT)를 턴-온시키면서 구동 트랜지스터(DT)의 게이트를 초기화하는 고정 전압이다. V51 전압(V51)은 낮을수록 센싱할 수 있는 구동 트랜지스터(DT)의 문턱전압(Vth)의 범위가 커진다. V51 전압(V51)은 구동 트랜지스터(DT)를 턴-온시켜 일정 기간 스트레스 상태에 두기 위해 낮은 전압일수록 좋지만, 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱하기 위해 구동 트랜지스터(DT)의 문턱전압(Vth)과 고전위 전압(VDD)의 합보다 큰 전압으로 설정할 수 있다.
그리고, 구동 트랜지스터(DT)에 스트레스를 주는 시간은 초기화 기간(①)을 조절함으로써 변경이 가능하다. 구동 트랜지스터(DT)의 이력현상(Hysteresis)을 개선하기 위해서는 구동 트랜지스터(DT)가 일정 시간 턴-온 상태를 유지해야하는데, 본 명세서의 일 실시예에 따른 제1스위칭 회로는 제(n-2) 스캔1 신호(S1(n-2))를이용함으로써 구동 트랜지스터(DT)가 턴-온되는 시간을 조절할 수 있어 구동 트랜지스터(DT)의 이력현상(Hysteresis)에 의한 영향을 줄일 수 있다. 이 경우, 초기화 기간(①)은 샘플링 기간(②)과 중첩되지 않도록 한다.
앞에서 언급한 바와 같이, 첫 번째 프레임의 휘도 저하 현상은 저속 구동시 두드러지게 나타난다. 소비전력을 저감하기 위해 저속 구동을 구현하기 위해서는 휘도 저하로 인한 휘도 불균일 현상을 해결해야 한다. 따라서, 초기화 기간(①) 동안 구동 트랜지스터(DT)에 일정한 스트레스를 가하여 휘도 저하 현상을 방지함으로써 저속 구동이 가능한 표시패널을 구현할 수 있다.
초기화 기간(①) 동안 제2트랜지스터(T2)는 턴-온되어 발광소자(EL)의 애노드에 V2 전압(V2)을 제공함으로써 발광소자(EL)의 애노드를 V2 전압(V2)으로 방전시킨다. V2 전압(V2)은 저전위 전압(VSS)과 같거나 낮은 전압이기 때문에 발광소자(EL)는 발광하지 않는다.
그리고, 초기화 기간(①) 동안 제3트랜지스터(T3)는 턴-온되어 제3 노드(n3)에 V3 전압(V3)을 제공함으로써 제1커패시터(C1)의 일전극을 V3 전압(V3)으로 초기화시킨다. V3 전압(V3)은 V51 전압(V51)과 같거나 큰 전압으로 고정 전압이다. V3 전압(V3)을 V51전압(V51)과 같거나 크게함으로써 센싱을 시작하는 시점에서 구동 트랜지스터(DT)의 게이트에 제공되어 있던 전압을 낮춰서 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱할 수 있는 범위를 넓힐 수 있다.
초기화 기간(①)에 이어진 샘플링 기간(②)은 2 수평 주사 시간(2H Time)을 갖고, 제n 스캔1 신호(S1(n))에 의해 제어된다. 제n 스캔1 신호(S1(n))는 샘플링 기간(②) 동안 온-레벨 펄스이고 샘플링 기간(②) 이외의 기간 동안 오프-레벨 펄스이다.
샘플링 기간(②) 동안 제2스위칭 회로(T4, T5, T6) 및 구동 트랜지스터(DT)가 턴-온되고, 제1스위칭 회로(T3), 제3스위칭 회로(T1, T2), 및 발광 제어 회로(T7, T8)가 턴-오프된다. 그리고, 샘플링 기간(②)은 제1샘플링 기간(②-1)과 제2샘플링 기간(②-2)을 포함할 수 있다. 제1샘플링 기간(②-1)과 제2샘플링 기간(②-2)은 각각 1 수평 주사 시간(1H Time)일 수 있다.
제1샘플링 기간(②-1) 동안 제4트랜지스터(T4)는 턴-온되어 구동 트랜지스터(DT)의 게이트와 드레인을 연결시켜 구동 트랜지스터(DT)를 다이오드 커넥션시킴으로써 구동 트랜지스터(DT)는 턴-온된다. 턴-온된 구동 트랜지스터(DT)의 게이트 노드인 제1노드(n1)의 전압은 구동 트랜지스터(DT)의 게이트-소스 전압(Vgs)이 구동 트랜지스터(DT)의 문턱전압(Vth)이 될 때까지 상승한다.
제1샘플링 기간(②-1) 동안 제5트랜지스터(T5)는 턴-온되어 제3노드(n3)에 V51 전압(V51)을 제공한다. V51전압(V51)은 V3 전압(V3)과 같거나 작은 전압으로 샘플링 기간(②) 동안 제3노드(n3)를 고정시켜주는 고정 전압이다.
그리고, 제1샘플링 기간(②-1) 동안 제6트랜지스터(T6)는 턴-온되어 제4노드(n4)에 데이터 전압(Vdata)을 제공한다. 제4노드(n4)는 제2커패시터(C2)의 일 전극이므로, 제2커패시터(C2)는 데이터 전압(Vdata)을 저장한다.
제1샘플링 기간(②-1)에 이은 제2샘플링 기간(②-2) 동안에 제1노드(n1)의 전압은 계속 상승하여 고전위 전압(VDD)과 구동 트랜지스터(DT)의 문턱전압(Vth)의 합이 되고, 제1커패시터(C1)는 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱하게 된다. 이 경우,제1커패시터(C1)의 일 전극에는 고전위 전압(VDD)과 문턱전압(Vth)의 합인 전압이 저장되고,제1커패시터(C1)의 타 전극에는 V51 전압(V51)이 저장된다. 본 명세서의 일 실시예에 따른 화소 구동 회로는 제2샘플링 기간(②-2)을 포함하도록 구현됨으로써 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱할 수 있는 시간을 충분히 확보하여 화소 구동 회로의 신뢰성을 향상시킬 수 있다.
제3노드(n3)는 제1커패시터(C1)와 제2커패시터(C2)가 서로 공유하는 노드이다. 샘플링 기간(②)동안 제3노드(n3)는 V51 전압(V51)으로 고정되므로 구동 트랜지스터(DT)의 문턱전압(Vth)의 센싱과 데이터 전압(Vdata) 입력이 서로 독립적으로 진행될 수 있도록 한다. 이 경우, 제1커패시터(C1)와 제2커패시터(C2)는 각각 구동 트랜지스터(DT)의 문턱전압(Vth)과 데이터 전압(Vdata)을 저장한다.
샘플링 기간(②)에 이어진 홀딩 기간(③)은 2 수평 주사 시간(2H Time)을 갖고, 제n에미션 신호(EM(n))에 의해 제어될 수 있다. 홀딩 기간(③) 동안 제(n-2) 스캔1 신호(S1(n-2)), 제n스캔1 신호(S1(n)), 제n스캔2신호(S2(n)), 및 제n에미션 신호(EM(n))는 오프-레벨 펄스이고,홀딩 기간(③)은 제n에미션 신호(EM(n))가 온-레벨 펄스로 전환될 때까지 유지된다. 에미션 신호(EM(n))는 제(n-2) 스캔1신호(S1(n-2)), 제n스캔1 신호(S1(n)), 및 제n스캔2신호(S2(n))와 중첩되는 4 수평 주사 시간 이상 오프-레벨 펄스를 유지한다. 홀딩 기간(③)은 앞서 설명한 마진 기간(M)과 마찬가지로 온-레벨 펄스인 제n에미션 신호(EM(n))와 제n 스캔1 신호(S1(n))가 서로 혼입되지 않도록 한다. 도 8의 (b)에서 홀딩 기간(③)은 2 수평 주사 시간(2H Time)으로 도시하였지만 이에 한정되지는 않고, 홀딩 기간(③)은 1 수평 주사 시간(1H Time) 이상일 수도 있다.
홀딩 기간(③)에 이어진 발광 기간(④)은 1프레임 기간 중 대부분의 기간을 차지하고, 제n 에미션 신호(EM(n))에 의해 제어된다. 제n에미션 신호(EM(n))는 발광 기간(④) 동안 온-레벨 펄스이고 발광 기간(④) 이외의 기간 동안 오프-레벨 펄스이다. 발광 기간(④) 동안 제(n-2) 스캔1 신호(S1(n-2)), 제n스캔1 신호(S1(n)), 및 제n 스캔2신호(S2(n))는 모두 오프-레벨 펄스이다.
발광 기간(④) 동안 제1스위칭 회로(T3),제2스위칭 회로(T4, T5, T6), 및 제3스위칭 회로(T1, T2)가 턴-오프되고, 발광 제어 회로(T7, T8) 및 구동 트랜지스터(DT)가 턴-온된다.
발광 기간(④) 동안 제7트랜지스터(T7)는 턴-온되어 기준 전압(Vref)을 제4노드(n4)에 제공한다. 제4노드(n4)가 데이터 전압(Vdata)에서 기준 전압(Vref)으로 변함에 따라 제4노드(n4)에 연결된 제2커패시터(C2)의 커플링 현상에 의해 제3노드(n3)는 V51 전압(V51)과 기준 전압(Vref)의 합에서 데이터 전압(Vdata)을 뺀 전압이 된다. 그리고,제1커패시터(C1)의 커플링 현상에 의해 제3노드(n3)의 전압 변화는 제1노드(n1)의 전압을 변경시킨다. 제1노드(n1)의 전압은 고전위 전압(VDD)과 구동 트랜지스터(DT)의 문턱전압(Vth)의 합에서 기준 전압(Vref)과 데이터 전압(Vdata)의 차이를 더한 값이 된다. 기준 전압(Vref)은 데이터 전압(Vdata)의 범위의 중간값의 범위 내에서 고정된 전압으로 정해질 수 있다. 기준 전압(Vref)이 기준이 되어 고계조는 기준 전압(Vref) 보다 큰 데이터 전압(Vdata)으로, 저계조는 기준 전압(Vref) 보다 작은 데이터 전압(Vdata)으로 표현할 수 있다.
그리고,발광 기간(④) 동안 구동 트랜지스터(DT)는 제1노드(n1)의 전압에 의해 턴-온되어 구동 전류를 발광소자(EL)의 애노드에 제공한다. 이 경우, 구동 전류(Ioled)는 수학식 1과 같다. 수학식 1에서 알 수 있는 바와 같이, 구동 전류(Ioled)에서 구동 트랜지스터(DT)의 문턱전압(Vth)은 제거되므로, 구동 전류(Ioled)는 구동 트랜지스터(DT)의 문턱전압(Vth)에 의존하지 않고 문턱전압(Vth)의 변화에도 영향을 받지 않는다. 또한, 구동 전류(Ioled)는 고전위 전압(VDD)에 의한 영향도 받지 않으므로 고전위 전압 배선의 전압강하에 의한 구동 전류의 변동성도 낮아진다.
도 8c는 저속 구동시 본 명세서의 일 실시예에 따른 화소 구동 회로의 각 구동 단계에서의 신호 파형을 나타낸 도면이다.
앞서 설명한 바와 같이, 리프레쉬 프레임에서 고속 구동시 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱하며 화면을 표시한다. 리프레쉬 프레임에서는 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱하기 위한 기간이 주기적으로 발생하고 이 기간 동안에 발광소자(EL)는 발광하지 않는다. 예를 들어, 60Hz 구동시 1초 동안 리프레쉬 프레임이 60회 진행된다. 반면, 저속 구동시에는 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱하는 단계를 진행하지 않고 발광소자(EL)를 발광시키는 단계만 진행하게 되는데, 이 경우, 각 프레임들을 스킵 프레임(skip frame)이라고 일컫을 수 있다. 리프레쉬 프레임에서 주기적으로 발광소자(EL)를 오프시키다가 스킵 프레임에서 발광소자(EL)를 지속적으로 발광시킬 경우 플리커(flicker)로 인지될 수 있으므로 스킵 프레임에서도 에미션 트랜지스터를 이용하여 발광소자(EL)를 주기적으로 발광하지 않도록 한다. 예를 들어, 60Hz 구동 표시패널에서 1Hz로 저속 구동하는 경우, 1초 동안 첫 번째 프레임에서 리프레쉬 프레임이 진행되고, 나머지 59개의 프레임에서는 스킵 프레임이 진행된다. 그런데, 에미션 트랜지스터만 턴-오프시키게 되면 리프레쉬 프레임과 스킵 프레임에서 발광소자(EL)의 애노드의 시작 전압이 다르게 되어 플리커(flicker)가 발생하게 된다. 따라서, 제2 트랜지스터(T2)를 통해 V2 전압(V2)을 제5 노드(n5)에 제공하여 발광소자(EL)의 애노드에 제공되는 전압을 맞춰줌으로써 저계조에서 시인될 수 있는 플리커(flicker)를 개선할 수 있다. 다시 설명하면, 스킵 프레임에서 화소 구동 회로는 V2 전압(V2)을 제5노드(n5)에 제공함으로써 발광소자(EL)의 애노드 전압을 주기적으로 리셋시킨다. 도 8b는 리프레쉬 프레임에서 화소 구동 회로를 구동시키기 위한 신호 파형이고, 도 8c는 스킵 프레임에서 화소 구동 회로를 구동시키기 위한 신호 파형이다. 이하에서는 스킵 프레임에 적용될 수 있는 화소 구동 회로의 구동 단계에 대해 설명한다.
도 8c를 참조하면, 화소 구동 회로의 구동은 초기화 기간(①'), 홀딩 기간(③'), 및 발광 기간(④')으로 구분될 수 있다.
초기화 기간(①')은 2 수평 주사 시간(2H Time)을 갖고,제n 스캔2 신호(S2(n))에 의해 제어된다. 제n 스캔2 신호(S2(n))는 초기화 기간(①') 동안 온-레벨 펄스이고 초기화 기간(①) 이외의 기간 동안 오프-레벨 펄스이다. 제n 스캔2 신호(S2(n))가 온-레벨 펄스인 동안, 제n스캔1 신호(S1(n)), 제(n-2) 스캔1신호(S1(n-2)),및 제n 에미션 신호(EM(n))는 오프-레벨 펄스이다. 이 경우,제n에미션 신호(EM(n))와 제n 스캔2 신호(S2(n))가 화소 구동 회로에 혼입되는 것을 방지하기 위해 제n에미션 신호(EM(n))는 초기화 기간(①') 이전에 마진 기간(M)을 가지고 오프-레벨 펄스의 상태로 전환된다. 예를 들어, 마진 기간(M)은 2수평 주사 시간(2H Time)일 수 있지만 이에 한정되지는 않고, 마진 기간(M)은 1수평 주사 시간(1H Time) 이상일 수도 있다.
초기화 기간(①') 동안 제3스위칭 회로(T1, T2) 및 구동 트랜지스터(DT)가 턴-온되고, 제1스위칭 회로(T3), 제2스위칭 회로(T4, T5, T6) 및 발광 제어 회로(T7, T8)가 턴-오프된다.
초기화 기간(①') 동안 제1트랜지스터(T1)는 턴-온되어 구동 트랜지스터(DT)의 게이트에 V51 전압(V51)을 제공하여 구동 트랜지스터(DT)를 턴-온시킨다. 구동 트랜지스터(DT)의 소스는 고전위 전압(VDD)이 인가되는 배선에 연결되어 고전위 전압(VDD)을 항상 유지한다. 따라서, 구동 트랜지스터(DT)의 게이트에 인가되는 V51 전압(V51)에 따라 구동 트랜지스터(DT)에 가해지는 스트레스 전압이 결정된다. 초기화 기간(①') 동안 제1 노드(n1)는 V51 전압(V51) 상태를 유지하여 구동 트랜지스터(DT)를 턴-온시키고 구동 트랜지스터(DT)에 일정한 스트레스를 준다. 제1트랜지스터(T1)를 통해 제1노드(n1)에 제공되는 V51 전압(V51)은 구동 트랜지스터(DT)에 일정 시간 동안 스트레스를 가함으로써 구동 트랜지스터(DT)의 이력현상(Hysteresis)에 의해 발생하는 첫 번째 프레임의 휘도 저하 현상을 방지할 수 있다. 이 경우, V51 전압(V51)은 구동 트랜지스터(DT)를 턴-온시키면서 구동 트랜지스터(DT)의 게이트를 초기화하는 전압인 고정 전압이다. V51 전압(V51)은 낮을수록 센싱할 수 있는 구동 트랜지스터(DT)의 문턱전압(Vth)의 범위가 커진다.
그리고, 구동 트랜지스터(DT)에 스트레스를 주는 시간은 초기화 기간(①')을 조절함으로써 변경이 가능하다. 구동 트랜지스터(DT)의 이력현상(Hysteresis)을 개선하기 위해서는 구동 트랜지스터(DT)가 일정 시간 턴-온 상태를 유지해야하는데, 본 명세서의 일 실시예에 따른 제1스위칭 회로는 제(n-2) 스캔1 신호(S1(n-2))를 이용함으로써 구동 트랜지스터(DT)가 턴-온되는 시간을 조절할 수 있어 구동 트랜지스터(DT)의 이력현상(Hysteresis)에 의한 영향을 줄일 수 있다.
앞에서 언급한 바와 같이, 첫 번째 프레임의 휘도 저하 현상은 저속 구동시 두드러지게 나타난다. 소비전력을 저감하기 위해 저속 구동을 구현하기 위해서는 휘도 저하로 인한 휘도 불균일 현상을 해결해야 한다. 따라서, 초기화 기간(①') 동안 구동 트랜지스터(DT)에 일정한 스트레스를 가하여 휘도 저하 현상을 방지함으로써 저속 구동이 가능한 표시패널을 구현할 수 있다. 구동 트랜지스터(DT)의 이력현상에 의한 구동 전류의 변동을 줄이기 위해 리프레쉬 프레임에서뿐만 아니라 스킵 프레임에서도 구동 트랜지스터(DT)를 일정 시간 턴-온시킨다.
앞서 설명한 바와 같이, 초기화 기간(①) 동안 제2트랜지스터(T2)는 턴-온되어 발광소자(EL)의 애노드에 V2 전압(V2)을 제공하여 애노드를 주기적으로 리셋시킴으로써 저계조에서 시인될 수 있는 플리커(flicker)를 개선할 수 있다.
초기화 기간(①')이 진행되기 이전 발광 기간(④')에서 제1노드(n1)는 구동 트랜지스터(DT)가 구동 전류(Ioled)를 발광 소자(EL)에 제공하기 위한 전압 상태로,이 전압을 셋팅 전압이라고 정의한다. 그리고,제4 노드(n4)는 기준 전압(Vref)의 상태이다. 초기화 기간(①') 동안 제1노드(n1)가 V51 전압(V51)으로 변동되면서 제4노드(n4)에는 V51 전압(V51)과 셋팅 전압의 차이가 반영되므로 기준 전압(Vref)에 V51 전압(V51)과 셋팅 전압의 차이의 합전압이 된다.
스킵 프레임에서는 샘플링 기간이 생략되고 초기화 기간(①')에 이어 홀딩 기간(③')이 진행된다. 홀딩 기간(③')은 4 수평 주사 시간(4H Time)을 갖고, 제n에미션 신호(EM(n))에 의해 제어될 수 있다. 홀딩 기간(③') 동안 제(n-2) 스캔1 신호(S1(n-2)), 제n스캔1 신호(S1(n)), 제n스캔2신호(S2(n)), 및 제n에미션 신호(EM(n))는 오프-레벨 펄스이고, 홀딩 기간(③')은 제n에미션 신호(EM(n))가 온-레벨 펄스로 전환될 때까지 유지된다. 에미션 신호(EM(n))는 제n스캔2신호(S2(n))와 중첩되는 2수평 주사 시간 이상 오프-레벨 펄스를 유지한다. 홀딩 기간(③')은 앞서 설명한 마진 기간(M)과 마찬가지로 온-레벨 펄스인 제n에미션 신호(EM(n))와 제n 스캔2 신호(S2(n))가 서로 혼입되지 않도록 한다. 홀딩 기간(③')은 리프레쉬 프레임에서의 발광 기간과 동일하게 하기 위해 4 수평 주사 시간(4H Time) 유지될 수 있지만, 이에 한정되지는 않고 1 수평 주사 시간 이상일 수도 있다.
홀딩 기간(③')에 이어진 발광 기간(④')은 1프레임 기간 중 대부분의 기간을 차지하고, 제n 에미션 신호(EM(n))에 의해 제어된다. 제n에미션 신호(EM(n))는 발광 기간(④') 동안 온-레벨 펄스이고 발광 기간(④') 이외의 기간 동안 오프-레벨 펄스이다. 발광 기간(④') 동안 제(n-2) 스캔1 신호(S1(n-2)), 제n스캔1 신호(S1(n)), 및 제n 스캔2신호(S2(n))는 모두 오프-레벨 펄스이다.
발광 기간(④') 동안 제1스위칭 회로(T3), 제2스위칭 회로(T4, T5, T6), 및 제3스위칭 회로(T1, T2)가 턴-오프되고, 발광 제어 회로(T7, T8) 및 구동 트랜지스터(DT)가 턴-온된다.
발광 기간(④') 동안 제7트랜지스터(T7)는 턴-온되어 기준 전압(Vref)을 제4노드(n4)에 제공한다. 제4노드(n4)가 데이터 전압(Vdata)에서 기준 전압(Vref)으로 변함에 따라 제2커패시터(C2) 및 제1커패시터(C1)의 커플링 현상에 의해 제3노드(n3)의 전압 변화는 제1노드(n1)의 전압을 변경시킨다. 제1노드(n1)의 전압은 다시 셋팅 전압이 된다. 그리고, 발광 기간(④') 동안 구동 트랜지스터(DT)가 제공하는 구동 전류(Ioled)는 수학식 1과 같다.
따라서,본 명세서의 일 실시예에 따른 화소 구동 회로는 고속 구동(정상 구동)시에 발생할 수 있는 구동 트랜지스터(DT)의 게이트 노드의 누설 전류를 줄이고,저속 구동시 발생할 수 있는 휘도 저하를 방지할 수 있어 본 명세서의 일 실시예에 따른 화소 구동 회로를 적용한 전계발광 표시장치는 화상의 품위를 향상시키면서 소비전력을 줄일 수 있다.
도 9의 (a)는 도 2에 도시된 본 명세서의 일 실시예에 따른 화소 구동 회로의 변형된 회로이다. 도 9의 (b)는 (a)의 화소 구동 회로가 고속 구동시 입/출력되는 신호들의 파형도이다. 도 9의 구성 요소 중도 2내지 도 6에 도시된 화소 구동 회로 및 화소 구동 회로의 구동 단계와 중복되는 내용에 대해서는 간략히 설명하거나 생략할 수 있다.
도 9의 (a)는 도 2에 도시된 본 명세서의 일 실시예에 따른 화소 구동 회로에 포함된 구성 요소들의 연결관계는 실질적으로 동일하다. 다만, 도 9의 (a)에 도시된 화소 구동 회로는 제1스위칭 회로 및 제2스위칭 회로에 포함된 트랜지스터들이 모두 P타입 트랜지스터이다. 그리고, 도 9의 (b)를 참조하면 제(n-2) 스캔 신호 및 제n스캔 신호의 온-레벨 펄스가 게이트 로우 전압이다.
본 명세서의 일 실시예에 따른 화소 구동 회로는 초기화 기간①), 샘플링 기간(②), 홀딩 기간(③), 및 발광 기간(④)으로 구분되어 동작한다.
초기화 기간(①)은 2 수평 주사 시간(2H Time)을 갖고, 제(n-2) 스캔 신호(S(n-2))에 의해 제어된다. 제(n-2) 스캔 신호(S(n-2))는 초기화 기간(①) 동안 온-레벨 펄스이고 초기화 기간(①) 이외의 기간 동안 오프-레벨 펄스이다. 이 경우, 제n에미션 신호(EM(n))와 스캔 신호(S(n-2), S2(n))가 화소 구동 회로에 혼입되는 것을 방지하기 위해 제n에미션 신호(EM(n))는 초기화 기간(①) 이전에 마진 기간(M)을 가지고 오프-레벨 펄스의 상태로 전환된다. 예를 들어,마진 기간(M)은 2수평 주사 시간(2H Time)일 수 있지만 이에 한정되지는 않고,마진 기간(M)은 1수평 주사 시간(1H Time) 이상일 수도 있다.
초기화 기간(①) 동안 제1스위칭 회로(T1, T2, T3) 및 구동 트랜지스터(DT)가 턴-온되고, 제2스위칭 회로(T4, T5, T6) 및 발광 제어 회로(T7, T8)가 턴-오프된다.
초기화 기간(①) 동안 제1트랜지스터(T1)는 턴-온되어 구동 트랜지스터(DT)의 게이트에 V1 전압(V1)을 제공하여 구동 트랜지스터(DT)를 턴-온시킨다. 구동 트랜지스터(DT)의 소스는 고전위 전압(VDD)이 인가되는 배선에 연결되어 고전위 전압(VDD)을 항상 유지한다. 따라서, 구동 트랜지스터(DT)의 게이트에 인가되는 V1 전압(V1)에 따라 구동 트랜지스터(DT)에 가해지는 스트레스 전압이 결정된다. 초기화 기간(①) 동안 제1 노드(n1)는 V1 전압(V1) 상태를 유지하여 구동 트랜지스터(DT)를 턴-온시키고 구동 트랜지스터(DT)에 일정한 스트레스를 준다. 제1트랜지스터(T1)를 통해 제1노드(n1)에 제공되는 V1 전압(V1)은 구동 트랜지스터(DT)에 일정 시간 동안 스트레스를 가함으로써 구동 트랜지스터(DT)의 이력현상(Hysteresis)에 의해 발생할 수 있는 첫 번째 프레임의 휘도 저하 현상을 방지할 수 있다. 이 경우, V1 전압(V1)은 구동 트랜지스터(DT)를 턴-온시키면서 구동 트랜지스터(DT)의 게이트를 초기화하는 고정 전압이다. V1 전압(V1)은 낮을수록 센싱할 수 있는 구동 트랜지스터(DT)의 문턱전압(Vth)의 범위가 커진다. V1 전압(V1)은 구동 트랜지스터(DT)를 턴-온시켜 일정 기간 스트레스 상태에 두기 위해 낮은 전압일수록 좋지만, 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱하기 위해 구동 트랜지스터(DT)의 문턱전압(Vth)과 고전위 전압(VDD)의 합보다 큰 전압으로 설정할 수 있다.
그리고, 구동 트랜지스터(DT)에 스트레스를 주는 시간은 초기화 기간(①)을 조절함으로써 변경이 가능하다. 구동 트랜지스터(DT)의 이력현상(Hysteresis)을 개선하기 위해서는 구동 트랜지스터(DT)가 일정 시간 턴-온 상태를 유지해야하는데, 본 명세서의 일 실시예에 따른 제1스위칭 회로는 제(n-2) 스캔 신호(S(n-2))를이용함으로써 구동 트랜지스터(DT)가 턴-온되는 시간을 조절할 수 있어 구동 트랜지스터(DT)의 이력현상(Hysteresis)에 의한 영향을 줄일 수 있다. 이 경우, 초기화 기간(①)은 샘플링 기간(②)과 중첩되지 않도록 한다.
초기화 기간(①) 동안 제2트랜지스터(T2)는 턴-온되어 발광소자(EL)의 애노드에 V2 전압(V2)을 제공함으로써 발광소자(EL)의 애노드를 V2 전압(V2)으로 방전시킨다. V2 전압(V2)은 저전위 전압(VSS)과 같거나 낮은 전압이기 때문에 발광소자(EL)는 발광하지 않는다.
그리고, 초기화 기간(①) 동안 제3트랜지스터(T3)는 턴-온되어 제3 노드(n3)에 V3 전압(V3)을 제공함으로써 제1커패시터(C1)의 일전극을 V3 전압(V3)으로 초기화시킨다. V3 전압(V3)은 V5 전압(V5)과 같거나 큰 전압으로 고정 전압이다. V3 전압(V3)을 V5 전압(V5)과 같거나 크게함으로써 센싱을 시작하는 시점에서 구동 트랜지스터(DT)의 게이트에 제공되어 있던 전압을 낮춰서 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱할 수 있는 범위를 넓힐 수 있다.
초기화 기간(①)에 이어진 샘플링 기간(②)은 2 수평 주사 시간(2H Time)을 갖고, 제n 스캔 신호(S(n))에 의해 제어된다. 제n 스캔 신호(S(n))는 샘플링 기간(②) 동안 온-레벨 펄스이고 샘플링 기간(②) 이외의 기간 동안 오프-레벨 펄스이다.
샘플링 기간(②) 동안 제2스위칭 회로(T4, T5, T6) 및 구동 트랜지스터(DT)가 턴-온되고, 제1스위칭 회로(T1, T2, T3) 및 발광 제어 회로(T7, T8)가 턴-오프된다. 그리고, 샘플링 기간(②)은 제1샘플링 기간(②-1)과 제2샘플링 기간(②-2)을 포함할 수 있다. 제1샘플링 기간(②-1)과 제2샘플링 기간(②-2)은 각각 1 수평 주사 시간(1H Time)일 수 있다.
제1샘플링 기간(②-1) 동안 제4트랜지스터(T4)는 턴-온되어 구동 트랜지스터(DT)의 게이트와 드레인을 연결시켜 구동 트랜지스터(DT)를 다이오드 커넥션시킴으로써 구동 트랜지스터(DT)는 턴-온된다. 턴-온된 구동 트랜지스터(DT)의 게이트 노드인 제1노드(n1)의 전압은 구동 트랜지스터(DT)의 게이트-소스 전압(Vgs)이 구동 트랜지스터(DT)의 문턱전압(Vth)이 될 때까지 상승한다.
제1샘플링 기간(②-1) 동안 제5트랜지스터(T5)는 턴-온되어 제3노드(n3)에 V5 전압(V5)을 제공한다. V5 전압(V5)은 V3 전압(V3)과 같거나 작은 전압으로 샘플링 기간(②) 동안 제3노드(n3)를 고정시켜주는 고정 전압이다.
그리고, 제1샘플링 기간(②-1) 동안 제6트랜지스터(T6)는 턴-온되어 제4노드(n4)에 데이터 전압(Vdata)을 제공한다. 제4노드(n4)는 제2커패시터(C2)의 일 전극이므로, 제2커패시터(C2)는 데이터 전압(Vdata)을 저장한다.
제1샘플링 기간(②-1)에 이은 제2샘플링 기간(②-2) 동안에 제1노드(n1)의 전압은 계속 상승하여 고전위 전압(VDD)과 구동 트랜지스터(DT)의 문턱전압(Vth)의 합이 되고, 제1커패시터(C1)는 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱하게 된다. 이 경우, 제1커패시터(C1)의 일 전극에는 고전위 전압(VDD)과 문턱전압(Vth)의 합인 전압이 저장되고,제1커패시터(C1)의 타 전극에는 V5 전압(V5)이 저장된다. 본 명세서의 일 실시예에 따른 화소 구동 회로는 제2샘플링 기간(②-2)을 포함하도록 구현됨으로써 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱할 수 있는 시간을 충분히 확보하여 화소 구동 회로의 신뢰성을 향상시킬 수 있다.
제3노드(n3)는 제1커패시터(C1)와 제2커패시터(C2)가 서로 공유하는 노드이다. 샘플링 기간(②)동안 제3노드(n3)는 V5 전압(V5)으로 고정되므로 구동 트랜지스터(DT)의 문턱전압(Vth)의 센싱과 데이터 전압(Vdata) 입력이 서로 독립적으로 진행될 수 있도록 한다. 이 경우, 제1커패시터(C1)와 제2커패시터(C2)는 각각 구동 트랜지스터(DT)의 문턱전압(Vth)과 데이터 전압(Vdata)을 저장한다.
샘플링 기간(②)에 이어진 홀딩 기간(③)은 2 수평 주사 시간(2H Time)을 갖고, 제n에미션 신호(EM(n))에 의해 제어될 수 있다. 홀딩 기간(③) 동안 제(n-2) 스캔 신호(S(n-2)), 제n스캔 신호(S(n)), 및 제n에미션 신호(EM(n))는 오프-레벨 펄스이고,홀딩 기간(③)은 제n에미션 신호(EM(n))가 온-레벨 펄스로 전환될 때까지 유지된다. 에미션 신호(EM(n))는 제(n-2) 스캔 신호(S(n-2)), 및 제n스캔 신호(S(n))와 중첩되는 4 수평 주사 시간 이상 오프-레벨 펄스를 유지한다. 홀딩 기간(③)은 앞서 설명한 마진 기간(M)과 마찬가지로 온-레벨 펄스인 제n에미션 신호(EM(n))와 제n 스캔1 신호(S1(n))가 서로 혼입되지 않도록 한다. 도 8의 (b)에서 홀딩 기간(③)은 2 수평 주사 시간(2H Time)으로 도시하였지만 이에 한정되지는 않고, 홀딩 기간(③)은 1 수평 주사 시간(1H Time) 이상일 수도 있다.
홀딩 기간(③)에 이어진 발광 기간(④)은 1프레임 기간 중 대부분의 기간을 차지하고, 제n 에미션 신호(EM(n))에 의해 제어된다. 제n에미션 신호(EM(n))는 발광 기간(④) 동안 온-레벨 펄스이고 발광 기간(④) 이외의 기간 동안 오프-레벨 펄스이다. 발광 기간(④) 동안 제(n-2) 스캔 신호(S(n-2))및 제n 스캔신호(S(n))는 모두 오프-레벨 펄스이다.
발광 기간(④) 동안 제1스위칭 회로(T1, T2, T3) 및 제2스위칭 회로(T4, T5, T6)가 턴-오프되고, 발광 제어 회로(T7, T8) 및 구동 트랜지스터(DT)가 턴-온된다.
발광 기간(④) 동안 제7트랜지스터(T7)는 턴-온되어 기준 전압(Vref)을 제4노드(n4)에 제공한다. 그리고, 구동 트랜지스터(DT)는 제1노드(n1)의 전압에 의해 턴-온되어 구동 전류를 발광소자(EL)의 애노드에 제공한다. 이 경우,구동 전류(Ioled)는 수학식 1과 같다. 수학식 1에서 알 수 있는 바와 같이, 구동 전류(Ioled)에서 구동 트랜지스터(DT)의 문턱전압(Vth)은 제거되므로,구동 전류(Ioled)는 구동 트랜지스터(DT)의 문턱전압(Vth)에 의존하지 않고 문턱전압(Vth)의 변화에도 영향을 받지 않는다. 또한, 구동 전류(Ioled)는 고전위 전압(VDD)에 의한 영향도 받지 않으므로 고전위 전압 배선의 전압강하에 의한 구동 전류의 변동성도 낮아진다.
본 명세서의 실시예에 따른 화소 구동 회로를 포함한 전계발광 표시장치는 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 전계발광 표시장치는 제n 행에 포함된 복수의 화소들은 발광소자 및 화소 구동 회로를 포함한다. (n은 자연수) 발광소자는 애노드, 유기화합물층, 및 발광층을 포함한다. 화소 구동 회로는 제1 노드에 연결된 게이트, 제2 노드에 연결된 드레인, 및 고전위 전압을 제공하는 고전위 전압 배선에 연결된 소스를 포함하는 구동 트랜지스터; 제1 노드 및 제3 노드에 연결된 제1 커패시터; 제3 노드 및 제4 노드에 연결된 제2 커패시터;제(n-2) 스캔 신호에 의해 제어되고, 제(n-2) 스캔 신호에 의해 턴-온되어 제1 노드에 V1 전압을 제공하고, 제3 노드에 V3 전압을 제공하고, 애노드에 V2 전압을 제공하는 제1 스위칭 회로; 제n 스캔 신호에 의해 제어되고, 제n 스캔 신호에 의해 턴-온되어 제1 노드 및 제2 노드를 도통시키고, 제3 노드에 V5 전압을 제공하고, 제4 노드에 데이터 전압을 제공하는 제2 스위칭 회로; 및 제n 에미션 신호에 의해 제어되고, 제n 에미션 신호에 의해 턴-온되어 제2 노드 및 애노드를 도통시키고, 제4 노드에 기준 전압을 제공하는 발광 제어 회로를 포함한다. 이에 따라,저속 구동이 적용된 전계발광 표시장치에서 저계조에서 시인될 수 있는 휘도 불균일 현상을 방지할 수 있고,구동 트랜지스터의 문턱전압을 센싱할 수 있는 기간을 충분히 확보하여 화소 구동 회로의 정확도를 향상시킬 수 있다.
본 발명의 다른 특징에 따르면,제1 스위칭 회로 및 제2 스위칭 회로는 NMOS 트랜지스터들을 포함하고, 구동 트랜지스터 및 발광 제어 회로는 PMOS 트랜지스터들을 포함할 수 있다.
본 발명의 다른 특징에 따르면, V1 전압, V2 전압, V3 전압, V5 전압, 및 기준 전압은 각기 다른 고정 전압이고, 데이터 전압은 범위를 포함하는 전압일 수 있다. 이 경우, V3 전압은 V5 전압과 같거나 큰 전압일 수 있다. 또한,V1 전압은 구동 트랜지스터의 문턱전압과 고전위 전압의 합보다 큰 전압일 수 있다.
본 발명의 다른 특징에 따르면, 화소 구동 회로는 고속 구동 및 저속 구동시 서로 다른 구동 단계로 구동될 수 있다. 이 경우,화소 구동 회로는 고속 구동시 초기화 기간, 샘플링 기간, 홀딩 기간, 및 발광 기간의 단계로 구동되고,저속 구동시 초기화 기간, 홀딩 기간, 및 발광 기간의 단계로 구동될 수 있다. 이 경우,V2 전압은 캐소드에 인가되는 저전위 전압보다 작은 전압일 수 있다. 또한, 초기화 기간에서 제(n-2) 스캔 신호가 온-레벨 펄스이고, 샘플링 기간에서 상기 제n 스캔 신호가 온-레벨 펄스이며, 발광 기간에서 상기 제n 에미션 신호가 온-레벨 펄스일 수 있다. 이 경우, 초기화 기간 이전 및 샘플링 기간 이후에 제n 에미션 신호가 오프-레벨 펄스인 기간이 존재할 수 있다.
본 발명의 다른 특징에 따르면, V1 전압, V2 전압, 및 V5 전압은 동일한 전압이고 캐소드에 인가되는 저전위 전압보다 작은 마이너스 전압일 수 있다.
본 발명의 다른 특징에 따르면, 제1 스위칭 회로는 제(n-2) 스캔 신호에 의해 턴-온되어 제1 노드에 V1 전압을 인가하는 제1 트랜지스터, 애노드에 V2 전압을 인가하는 제2 트랜지스터, 및 제3 노드에 V3 전압을 인가하는 제3 트랜지스터를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 제2 스위칭 회로는 제n 스캔 신호에 의해 턴-온되어 제1 노드 및 제2 노드를 도통시키는 제4 트랜지스터, 제3 노드에 V5 전압을 인가하는 제5 트랜지스터, 및 제4 노드에 데이터 전압을 인가하는 제6 트랜지스터를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 발광 제어 회로는 제n 에미션 신호에 의해 턴-온되어 제4 노드에 기준 전압을 인가하는 제7 트랜지스터, 및 제2 노드 및 애노드를 도통시키는 제8 트랜지스터를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 제1 커패시터는 구동 트랜지스터의 문턱전압을 저장하고, 제2 커패시터는 데이터 전압을 저장할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
2a, 2b : 게이트 배선들
4a : 데이터배선
4b : 전원배선
100 : 표시장치
101 : 표시패널
102 : 데이터 구동 회로
103 : 스캔 구동 회로
104 : 에미션 구동 회로
108 : 게이트 구동 회로
110 : 타이밍 컨트롤러

Claims (15)

  1. 제n 행에 포함된 복수의 화소들은 발광소자 및 화소 구동 회로를 포함하고, (n은 자연수)
    상기 발광소자는 애노드, 유기화합물층, 및 캐소드를 포함하며,
    상기 화소 구동 회로는
    제1 노드에 연결된 게이트, 제2 노드에 연결된 드레인, 및 고전위 전압을 제공하는 고전위 전압 배선에 연결된 소스를 포함하는 구동 트랜지스터;
    상기 제1 노드 및 제3 노드에 연결된 제1 커패시터;
    상기 제3 노드 및 제4 노드에 연결된 제2 커패시터;
    제(n-2) 스캔 신호에 의해 제어되고, 상기 제(n-2) 스캔 신호에 의해 턴-온되어 상기 제1 노드에 V1 전압을 제공하고, 상기 제3 노드에 V3 전압을 제공하고, 상기 애노드에 V2 전압을 제공하는 제1 스위칭 회로;
    제n 스캔 신호에 의해 제어되고, 상기 제n 스캔 신호에 의해 턴-온되어 상기 제1 노드 및 상기 제2 노드를 도통시키고, 상기 제3 노드에 V5 전압을 제공하고, 상기 제4 노드에 데이터 전압을 제공하는 제2 스위칭 회로; 및
    제n 에미션 신호에 의해 제어되고, 상기 제n 에미션 신호에 의해 턴-온되어 상기 제2 노드 및 상기 애노드를 도통시키고, 상기 제4 노드에 기준 전압을 제공하는 발광 제어 회로를 포함하는, 전계발광 표시장치.
  2. 제1항에 있어서,
    상기 제1 스위칭 회로 및 상기 제2 스위칭 회로는 NMOS 트랜지스터들을 포함하고,
    상기 구동 트랜지스터 및 상기 발광 제어 회로는 PMOS 트랜지스터들을 포함하는, 전계발광 표시장치.
  3. 제1항에 있어서,
    상기 V1 전압, 상기 V2 전압, 상기 V3 전압, 상기 V5 전압, 및 상기 기준 전압은 각기 다른 고정 전압이고,
    상기 데이터 전압은 범위를 포함하는 전압인, 전계발광 표시장치.
  4. 제3항에 있어서,
    상기 V3 전압은 상기 V5 전압과 같거나 큰 전압인, 전계발광 표시장치.
  5. 제3항에 있어서,
    상기 V1 전압은 상기 구동 트랜지스터의 문턱전압과 상기 고전위 전압의 합보다 큰 전압인, 전계발광 표시장치.
  6. 제1항에 있어서,
    상기 화소 구동 회로는 고속 구동 및 저속 구동시 서로 다른 구동 단계로 구동되는, 전계발광 표시장치.
  7. 제6항에 있어서,
    상기 화소 구동 회로는
    상기 고속 구동시 초기화 기간, 샘플링 기간, 홀딩 기간, 및 발광 기간의 단계로 구동되고,
    상기 저속 구동시 초기화 기간, 홀딩 기간, 및 발광 기간의 단계로 구동되는, 전계발광 표시장치.
  8. 제7항에 있어서,
    상기 V2 전압은 상기 캐소드에 인가되는 저전위 전압보다 작은 전압인, 전계발광 표시장치.
  9. 제7항에 있어서,
    상기 초기화 기간에서 상기 제(n-2) 스캔 신호가 온-레벨 펄스이고,
    상기 샘플링 기간에서 상기 제n 스캔 신호가 온-레벨 펄스이며,
    상기 발광 기간에서 상기 제n 에미션 신호가 온-레벨 펄스인, 전계발광 표시장치.
  10. 제9항에 있어서,
    상기 초기화 기간 이전 및 상기 샘플링 기간 이후에 상기 제n 에미션 신호가 오프-레벨 펄스인 기간이 존재하는, 전계발광 표시장치.
  11. 제1항에 있어서,
    상기 V1 전압, 상기 V2 전압, 및 상기 V5 전압은 동일한 전압이고 상기 캐소드에 인가되는 저전위 전압보다 작은 마이너스 전압인, 전계발광 표시장치.
  12. 제1항에 있어서,
    상기 제1 스위칭 회로는 상기 제(n-2) 스캔 신호에 의해 턴-온되어
    상기 제1 노드에 상기 V1 전압을 인가하는 제1 트랜지스터;
    상기 애노드에 상기 V2 전압을 인가하는 제2 트랜지스터; 및
    상기 제3 노드에 상기 V3 전압을 인가하는 제3 트랜지스터를 포함하는, 전계발광 표시장치.
  13. 제1항에 있어서,
    상기 제2 스위칭 회로는 상기 제n 스캔 신호에 의해 턴-온되어
    상기 제1 노드 및 상기 제2 노드를 도통시키는 제4 트랜지스터;
    상기 제3 노드에 상기 V5 전압을 인가하는 제5 트랜지스터; 및
    상기 제4 노드에 상기 데이터 전압을 인가하는 제6 트랜지스터를 포함하는, 전계발광 표시장치.
  14. 제1항에 있어서,
    상기 발광 제어 회로는 상기 제n 에미션 신호에 의해 턴-온되어 상기 제4 노드에 상기 기준 전압을 인가하는 제7 트랜지스터; 및
    상기 제2 노드 및 상기 애노드를 도통시키는 제8 트랜지스터를 포함하는, 전계발광 표시장치.
  15. 제1항에 있어서,
    상기 제1 커패시터는 상기 구동 트랜지스터의 문턱전압을 저장하고,
    상기 제2 커패시터는 상기 데이터 전압을 저장하는, 전계발광 표시장치.
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