KR102403706B1 - 심리스 코발트 갭-충전을 가능하게 하는 방법 - Google Patents

심리스 코발트 갭-충전을 가능하게 하는 방법 Download PDF

Info

Publication number
KR102403706B1
KR102403706B1 KR1020217019465A KR20217019465A KR102403706B1 KR 102403706 B1 KR102403706 B1 KR 102403706B1 KR 1020217019465 A KR1020217019465 A KR 1020217019465A KR 20217019465 A KR20217019465 A KR 20217019465A KR 102403706 B1 KR102403706 B1 KR 102403706B1
Authority
KR
South Korea
Prior art keywords
layer
metal layer
cobalt
depositing
substrate
Prior art date
Application number
KR1020217019465A
Other languages
English (en)
Other versions
KR20210080613A (ko
Inventor
부산 엔. 조프
아브게리노스 브이. 겔라토스
보 젱
유 레이
신유 푸
스리니바스 간디코타
상 호 유
매튜 아브라함
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20210080613A publication Critical patent/KR20210080613A/ko
Application granted granted Critical
Publication of KR102403706B1 publication Critical patent/KR102403706B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/18—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metallo-organic compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Vapour Deposition (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 디바이스의 피처 정의에 금속 층을 증착하기 위한 방법들이 제공된다. 일 구현에서, 반도체 디바이스를 형성하기 위해 금속 층을 증착하기 위한 방법이 제공된다. 방법은, 기판 상에 금속 층을 증착하기 위해, 순환 금속 증착 프로세스를 수행하는 단계, 및 기판 상에 배치된 금속 층을 어닐링하는 단계를 포함한다. 순환 금속 증착 프로세스는, 기판 상에 금속 층의 부분을 증착하기 위해, 증착 전구체 가스 혼합물에 기판을 노출시키는 것, 플라즈마 처리 프로세스 또는 수소 어닐링 프로세스에 금속 층의 부분을 노출시키는 것, 및 금속 층의 미리 결정된 두께가 달성될 때까지, 증착 전구체 가스 혼합물에 기판을 노출시키는 것, 및 플라즈마 처리 프로세스 또는 수소 어닐링 프로세스에 금속 층의 부분을 노출시키는 것을 반복하는 것을 포함한다.

Description

심리스 코발트 갭-충전을 가능하게 하는 방법{METHOD OF ENABLING SEAMLESS COBALT GAP-FILL}
[0001] 본 개시의 구현들은 일반적으로, 반도체 제조 프로세스들의 분야에 관한 것이고, 더 상세하게는, 반도체 디바이스의 피처(feature)들에 금속 함유 층들을 증착하기 위한 방법들에 관한 것이다.
[0002] 집적 회로들은, 기판(예컨대, 반도체 웨이퍼) 상에 형성되고, 회로 내의 다양한 기능들을 수행하도록 협력하는 백만개 초과의 마이크로-전자 전계 효과 트랜지스터들(예컨대, CMOS(complementary metal-oxide-semiconductor) 전계 효과 트랜지스터들)을 포함할 수 있다. 미크론 절반-이하 및 더 작은 피처들을 신뢰성 있게 생성하는 것은, 반도체 디바이스들의 VLSI(very large scale integration) 및 ULSI(ultra large-scale integration)의 다음 세대를 위한 핵심 기술들 중 하나이다. 그러나, 집적 회로 기술의 제한들이 압박됨에 따라, VLSI 및 ULSI 기술에서의 상호연결들의 축소되는 치수들이, 프로세싱 능력들에 대한 부가적인 요구들을 제기하였다. 게이트 패턴의 신뢰성 있는 형성은, 집적 회로 성공, 및 별개의 기판들 및 다이의 품질 및 회로 밀도를 증가시키기 위한 계속되는 노력에 대해 중요하다.
[0003] 피처 사이즈들이 더 작게 됨에 따라, 피처의 깊이와 피처의 폭 사이의 비율로서 정의되는 더 높은 종횡비들에 대한 요구가 20:1 및 그 초과로 꾸준히 증가되었다. 약 20:1 또는 그 미만의 종횡비들을 갖는 기하형상들과 같은 작은 기하형상들을 갖는 피처 정의들 내로 금속 층들을 증착하는 경우에, 다양한 문제들이 발생할 수 있다. 예컨대, 종종, 통상적인 PVD 프로세스를 사용하여 증착되는 금속 층은, 비아(via)가 50 nm 미만의 임계 치수를 갖거나, 또는 10:1 초과의 종횡비를 갖는 경우에, 비아 또는 트렌치(trench) 내에 형성되는, 불량한 스텝 커버리지, 오버행(overhang), 및 공극들을 겪는다. 비아들 또는 트렌치들의 바닥 및 측벽들 상의 불충분한 증착은 또한, 증착 불연속을 초래할 수 있고, 그에 의해, 디바이스 단락(shorting) 또는 불량한 상호연결 형성을 초래할 수 있다. 게다가, 금속 층은, 아래놓인 재료 층에 대한 불량한 접착(adhesion)을 가질 수 있고, 그에 따라, 기판 및 후속 전도성 금속 층으로부터의 금속 층의 박리를 초래할 수 있다.
[0004] 트랜지스터 밀도에서의 이러한 증가, 및 금속 층들의 단면들에서의 후속적인 감소로 인해, 기존의 저 저항률(resistivity) 텅스텐(W) 통합 스킴들을 사용하여 접촉 저항 요건들을 만족시키는 것이 상당히 어렵게 되었다. 텅스텐 통합 스킴에서의 배리어 층들(예컨대, TiN) 및 고-저항률 접착(예컨대, B2H6 핵형성)의 필요성은, 접촉 저항을 증가시키고, 그에 따라, 텅스텐 통합 스킴이 22 나노미터 미만의 기술 노드들에 대해 매력적이지 않은 선택이 되게 한다.
[0005] 따라서, 고 종횡비 피처들에 콘택 금속 층을 형성하기 위한 개선된 방법에 대한 필요성이 존재한다.
[0006] 본 개시의 구현들은 일반적으로, 반도체 제조 프로세스들의 분야에 관한 것이고, 더 상세하게는, 반도체 디바이스의 구조들에 금속 층을 증착하기 위한 방법들에 관한 것이다. 일 구현에서, 반도체 디바이스를 형성하기 위해 금속 층을 증착하기 위한 방법이 제공된다. 방법은, 기판에 형성된 피처 정의에 금속 층을 증착하기 위해, 순환 금속 증착 프로세스를 수행하는 단계, 및 금속 층을 어닐링하는 단계를 포함하며, 그 순환 금속 증착 프로세스는, 피처 정의에 금속 층의 부분을 증착하기 위해, 증착 전구체 가스 혼합물에 기판을 노출시키는 것, 플라즈마 처리 프로세스 또는 수소 어닐링 프로세스에 금속 층의 부분을 노출시키는 것, 및 금속 층의 미리 결정된 두께가 달성될 때까지, 증착 전구체 가스 혼합물에 기판을 노출시키는 것, 및 플라즈마 처리 프로세스 또는 수소 어닐링 프로세스에 금속 층의 부분을 노출시키는 것을 반복하는 것을 포함한다.
[0007] 다른 구현에서, 반도체 디바이스를 형성하기 위해 금속 층을 증착하기 위한 방법이 제공된다. 방법은, 기판에 형성된 피처 정의에 배리어 층을 증착하기 위해, 배리어 층 증착 프로세스를 수행하는 단계, 배리어 층 상에 습윤(wetting) 층을 증착하기 위해, 습윤 층 증착을 수행하는 단계, 습윤 층 상에 금속 층을 증착하기 위해, 순환 금속 증착 프로세스를 수행하는 단계, 및 금속 층을 어닐링하는 단계를 포함하며, 그 순환 금속 증착 프로세스는, 피처 정의에 금속 층의 부분을 증착하기 위해, 증착 전구체 가스 혼합물에 기판을 노출시키는 것, 플라즈마 처리 프로세스 또는 수소 어닐링 프로세스에 금속 층의 부분을 노출시키는 것, 및 금속 층의 미리 결정된 두께가 달성될 때까지, 증착 전구체 가스 혼합물에 기판을 노출시키는 것, 및 플라즈마 처리 프로세스 또는 수소 어닐링 프로세스에 금속 층의 부분을 노출시키는 것을 반복하는 것을 포함한다.
[0008] 또 다른 구현에서, 반도체 디바이스를 형성하기 위해 금속 층을 증착하기 위한 방법이 제공되며, 그 방법은, 기판에 형성된 피처 정의에 배리어 층을 증착하기 위해, 배리어 층 증착 프로세스를 수행하는 단계, 배리어 층 상에 습윤 층을 증착하기 위해, 습윤 층 증착 프로세스를 수행하는 단계, 습윤 층에 대해 어닐링 프로세스를 수행하는 단계, 금속 층의 부분을 증착하기 위해, 증착 전구체 가스 혼합물에 습윤 층을 노출시키고, 플라즈마 처리 프로세스 또는 수소 어닐링 프로세스에 금속 층의 부분을 노출시킴으로써, 습윤 층 상에 금속 층을 증착하기 위해, 금속 증착 프로세스를 수행하는 단계, 및 금속 층을 어닐링하는 단계를 포함한다.
[0009] 본 개시의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된, 구현들의 보다 구체적인 설명이 구현들을 참조로 하여 이루어질 수 있는데, 이러한 구현들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 본 개시의 전형적인 구현들을 도시하는 것이므로 본 개시의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시가 다른 균등하게 유효한 구현들을 허용할 수 있기 때문이다.
[0010] 도 1은, 본원에서 설명되는 구현들을 수행하는데 적합한 금속 증착 프로세싱 챔버의 일 구현의 단면도를 도시한다.
[0011] 도 2는, 도 1의 금속 증착 프로세싱 챔버가 내부에 포함된 예시적인 멀티-챔버 프로세싱 시스템의 개략적인 상면도를 도시한다.
[0012] 도 3은, 본원에서 설명되는 특정한 구현들에 따른, 반도체 디바이스에 금속 층을 형성하기 위한 흐름도를 도시한다.
[0013] 도 4a 내지 도 4e는, 본 개시의 일 구현에 따른 금속 층 제조 프로세스의 형성 동안의 반도체 디바이스의 횡-단면도들을 도시한다.
[0014] 도 5는, 본원에서 설명되는 특정한 구현들에 따른, 반도체 디바이스에 금속 층을 형성하기 위한 순환 증착 프로세스를 위한 흐름도를 도시한다.
[0015] 도 6은, 본원에서 설명되는 특정한 구현들에 따른, 반도체 디바이스에 금속 층을 형성하기 위한 흐름도를 도시한다.
[0016] 도 7a 내지 도 7e는, 본원에서 설명되는 특정한 구현들에 따른 금속 층 제조 프로세스의 형성 동안의 반도체 디바이스의 횡-단면도들을 도시한다.
[0017] 도 8은, 본원에서 설명되는 특정한 구현들에 따른, 반도체 디바이스에 금속 층을 형성하기 위한 흐름도를 도시한다.
[0018] 도 9는, 등각(conformal) 게이트 전극으로서 사용되고, 본원에서 설명되는 특정한 구현들에 따라 증착된 금속 층들을 포함하는 기판의 횡-단면도를 도시한다.
[0019] 도 10은, 본원에서 설명되는 특정한 구현들에 따라 형성된 NMOS 및 PMOS 애스펙트(aspect)들을 갖는 CMOS 구조의 횡-단면도를 도시한다.
[0020] 이해를 용이하게 하기 위하여, 도면들에 대해 공통인 동일한 엘리먼트들을 지시하기 위해 가능한 경우에 동일한 참조 번호들이 사용되었다. 일 구현의 엘리먼트들 및 특징들이, 추가적인 설명 없이 다른 구현들에 유익하게 포함될 수 있다는 것이 고려된다. 그러나, 첨부된 도면들은 단지 본 개시의 예시적인 구현들을 도시하는 것이므로 본 개시의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시가 다른 균등하게 유효한 구현들을 허용할 수 있기 때문이다.
[0021] 진보된 CMOS 트랜지스터들의 축소되는 기술 노드들(≤ 11 nm)과 조합하여, 트랜지스터 밀도에서의 증가는, 반도체 제조 동안에 활용되는 전도성 금속 층들의 단면 치수들에서의 감소를 초래하였다. 그러한 금속 전도성 층들의 예들은, 금속 콘택 충전(fill), 금속 게이트 충전, 및 상호연결 충전을 포함한다. 이러한 애플리케이션에 대한 매우 좁은 단면 치수들(< 20 nm)은, 두꺼운(> 2 nm) 고 저항률 배리어 층들을 요구하지 않는 금속 충전 기술을 필요로 한다. CVD 코발트 프로세스들을 활용하는 갭-충전 방법들은, 갭-충전을 위한 가능한 낮은 접촉 저항(Rc)의 하나의-재료 솔루션을 제공한다. CVD 코발트 막들은, 등각 스텝 커버리지 및 낮은 거칠기를 갖도록 요구된다. 본원에서 설명되는 특정한 구현들은, 심(seam)을 형성하지 않으면서, 반도체 디바이스의 전도성 층 홀들 또는 트렌치들을 충전하기 위한 프로세스를 입증한다.
[0022] 몇몇 구현들에서, 코발트 막의 순도가 코발트 심리스(seamless) 충전을 좌우하는 것으로 발견되었다. CVD 코발트 막에서의 탄소, 질소, 및 산소 불순물들의 원자%는, 프로세스 온도, 프로세스 가스들, 순환 플라즈마 처리(H2, N2 등), 및 (Ar 또는 H2 또는 이들의 조합의) 증착-후 어닐링 조건들을 통해 제어될 수 있다. CVD 코발트 막의 리-플로(re-flow) 특성은, 위에서-언급된 프로세스 변수들을 통해, 불순물들의 원자%를 제어함으로써 조절될 수 있다. 불순물들은, 탄소, 산소, 질소 등의 형태일 수 있다. 몇몇 구현들에서, 심리스 코발트 갭-충전을 가능하게 하기 위해, 1 % 또는 더 낮은 탄소 불순물 레벨이 바람직하였다.
[0023] 몇몇 구현들에서, CVD 코발트 층의 순환 H2 플라즈마 처리가, 증착된 막들의 탄소% 및 거칠기를 감소시키기 위해 사용되었다. 따라서, 특히, 트랜지스터 기술 노드 ≤ 14 nm에 대해 예상되는 좁은(예컨대, < 15 nm CD 및 > 5 종횡비) 비아 및 트렌치 구조들 내부에서의 H* 라디칼 수명이, 심리스 및 무-공극 코발트 갭-충전을 가능하게 하기 위한 중요한 파라미터였다. 몇몇 구현들에서, CVD 코발트 증착 동안에 플라즈마 처리의 주파수를 증가시키는 것이, 무-공극 코발트 갭-충전을 허용하였다. CVD 챔버 내부의 H* 라디칼의 수명은, 유도성 커플링된 플라즈마 소스 또는 마이크로파 플라즈마 소스 또는 e-빔 플라즈마 소스를 사용함으로써, 또는 플라즈마 처리 단계 동안에 비활성인 안정적인 가스(예컨대, 헬륨, 네온, 아르곤 등)를 유동시킴으로써 개선될 수 있다. 대안적으로, 압력들(15 내지 60 Torr)에서의 H2 퍼지(purge)가, H2 플라즈마 대신에 활용될 수 있다. 이는 특히, 짧은 H* 라디칼 수명이, (예컨대, > 10:1에 대한) 고 종횡비 피처들의 바닥에 H* 라디칼이 도달하게 허용하지 않는 경우에 유용하다.
[0024] 몇몇 구현들에서, 화학 기상 증착(CVD) 모드에서 디코발트 헥사카르보닐 터트부틸 아세틸렌(CCTBA) 전구체들을 사용하여, 코발트가 증착되었다. 그러나, 대안적인 코발트 전구체들은 또한, 화학 기상 증착 또는 원자 층 증착(ALD) 모드에서 코발트 막 층들을 증착하기 위해 사용될 수 있다. 사용될 수 있는 코발트 전구체들의 몇몇은, 코발트 아미니데이트, 시클로펜타디에닐 코발트 디카르보닐, 코발트 카르보닐, 코발트 디아자디에닐 착물(complex)들, 코발트 트리카르보닐 니트로실, 코발트 아세틸아세톤, 코발트 헥사플루오로아세틸아세톤, 코발트 수소화물 착물들, 코발트(cobaltous) 아세테이트, 코발트(II) 아세틸아세토네이트를 포함한다. 부가하여, 어닐링 단계는, Ar 또는 H2와 같은 프로세스 가스의 존재 시에, 그리고 200 내지 500 ℃의 범위에서의 프로세스 온도들을 사용함으로써, CVD 또는 ALD 증착과 조합될 수 있다.
[0025] 코발트의 CVD 및 ALD 증착 대신에, 물리 기상 증착(PVD)이 또한, 코발트의 심리스 갭-충전을 위해 사용될 수 있다. 위에서 설명된 프로세스와 유사하게, 순환 PVD 코발트 증착 및 어닐링 프로세스가, 피처 정의의 심리스 충전을 위해 사용될 수 있다. 대안적으로, Ar 또는 H2와 같은 프로세스 가스의 존재 시의 고온(200 내지 500 ℃) PVD 코발트 증착이 사용될 수 있다. PVD가 '가시선(line of sight)' 증착 프로세스이기 때문에, 습윤 층이 PVD 코발트 리플로에 대해 바람직할 수 있다. 습윤 층은, MO TiN, CVD 코발트, CVD Ru, ALD TaN 중 임의의 것일 수 있다. 대안적으로, 피처의 바닥에 증착된 PVD 코발트 층은 에칭될 수 있고, 피처 정의의 측벽 상에 리-스퍼터링될(re-sputtered) 수 있어서, 측벽 상에 연속적인 코발트 막을 제공할 수 있고, 그에 따라, 피처 정의의 필드로부터 바닥으로의 PVD 코발트의 리-플로를 허용할 수 있다.
[0026] 몇몇 구현들에서, 코발트 막들의 리-플로는, 듀얼 모드 탈기 챔버에서의 (진공 파괴가 없는) 통합된 어닐링을 사용하여 가능하게 될 수 있다. 몇몇 구현들에서, 코발트 막들의 리-플로는, 진공 파괴 후에, 어닐링에 의해 달성될 수 있다. 몇몇 구현들에서, 심리스 갭-충전을 가능하게 하기 위해, 300 내지 400 ℃의 어닐링 온도가 바람직할 수 있다. 그러나, 200 내지 500 ℃와 같은 온도의 범위가 사용될 수 있다. 몇몇 구현들에서, H2의 분위기에서의 어닐링이 코발트 심리스 충전을 개선하였다. 비활성 뿐만 아니라 순수한 비활성 가스(Ar 또는 N2)와 혼합된 H2와 같은 다른 분위기가 어닐링을 위해 사용될 수 있다. 다른 어닐링 변수들은 어닐링 시간 및 어닐링 상태(유동 또는 정적(static))를 포함한다.
[0027] 본원에서 설명되는 구현들의 가능한 애플리케이션들은, 금속-게이트 충전, 상호연결 충전, 및 콘택 충전을 포함한다. 본원에서 설명되는 특정한 구현들은, 저-저항률 심리스 코발트 충전을 허용함으로써, 금속 게이트 충전 재료 뿐만 아니라 pMOS 일-함수 금속으로서의 코발트의 사용을 가능하게 한다. 기존의 금속 게이트 충전 재료(텅스텐)는, 텅스텐 증착 전에, 고 저항률 텅스텐-핵형성 층 및 두꺼운(> 2 nm) TiN 배리어를 요구한다.
[0028] 본원에서 설명되는 특정한 구현들은, TiN 배리어 층을 활용하지 않거나, 또는 얇은(≤ 1 nm) TiN 배리어 층을 활용하여, 코발트로, 상호연결 구조들의 트렌치들 및/또는 비아들을 충전하기 위해 활용될 수 있다. 통상적인 구리 충전 통합 스킴은, 구리 충전 전에, 두꺼운(> 2 nm) 배리어 층들(예컨대, Ta 및 TaN)을 요구한다.
[0029] 본원에서 설명되는 특정한 구현들은, 반도체 접합(junction) 기판에서 코발트 확산을 중단시키기 위한 얇은(1 nm) TiN 배리어를 활용하여, 코발트로, 콘택 비아들 및 트렌치들을 충전하기 위해 활용될 수 있다.
[0030] 본 개시의 구현들은, 피처 정의들의 금속 충전을 위한 가능한 저 콘택 저항(Rc)의 하나의-재료 솔루션을 야기하는, 금속성 CVD 및 PVD 프로세스들(예컨대, 코발트 CVD 및 PVD 프로세스들)을 활용하는 갭-충전을 제공한다. 본원에서 설명되는 구현들에 따라 증착되는 금속 층들은, 일 함수 재료, 금속 게이트 충전, 금속 콘택 충전, 및 상호연결 충전으로서 사용될 수 있다. 예시적인 피처 정의들은, 비아들, 트렌치들, 라인들, 콘택 홀들, 또는 반도체, 솔라, 또는 고 애스펙트 콘택 플러그들과 같은 다른 전자 디바이스들에서 활용되는 다른 피처 정의들과 같은 피처 정의들을 포함한다. 본원에서 설명되는 구현들에 따라 증착된 CVD 및 PVD 막들은, 등각 스텝 커버리지 및 낮은 표면 거칠기를 갖는다. 추가로, 본원에서 입증되는 구현들은, 심을 형성하지 않으면서, 반도체 디바이스의 피처 정의들을 충전하기 위한 프로세스를 입증한다.
[0031] 일 구현에서, 기판 위에 금속 층을 증착하기 위한 방법이 제공되며, 그 방법은, 피처 정의 내에 심리스 갭 충전 코발트 층의 부분을 선택적으로 형성하기 위해, 수소 가스 및 코발트 전구체 가스에 기판을 노출시키는 것, 및 후-처리 프로세스 동안에, 질소, 암모니아, 수소, 암모니아/질소 혼합물, 또는 이들의 조합들과 같은 반응물(reagent) 및 플라즈마에 코발트 층을 노출시키는 것을 포함한다.
[0032] 본원에서 사용되는 바와 같이, 고-k 유전체 재료라는 용어는, 10보다 더 큰 유전 상수를 갖는 유전체 재료를 포함한다. 적합한 고-k 유전체 재료들은, 25 또는 그 초과의 유전 상수를 갖는 유전체 재료를 포함한다. 사용될 수 있는 고-k 유전체 재료의 하나의 종류는, 하나 또는 그 초과의 산화물 재료들을 포함한다. 적합한 산화물 재료들의 예들은, 하프늄 산화물, 하프늄 실리케이트, 하프늄 실리콘 산질화물, 이들의 알루미네이트들, 또는 이들의 유도체들, 또는 이들의 조합들을 포함한다. 다른 산화물 재료들은, 란타늄 산화물, 란타늄 실리케이트, 지르코늄 산화물, 지르코늄 실리케이트, 또는 이들의 조합들을 포함한다. 하나 또는 그 초과의 산화물 재료들 각각은 또한, 지르코늄, 란타늄, 세륨, 티타늄, 또는 이들의 조합들의 그룹으로부터 선택되는 재료로 도핑될 수 있다.
[0033] 본원에서 사용되는 바와 같이, "기판"이라는 용어는, 후속 프로세싱 동작들을 위한 기초의 역할을 하고, 금속 층을 위에 형성하기 위해 배치될 표면을 포함하는 재료의 층을 지칭한다. 기판은, 결정질 실리콘(예컨대, Si<100> 또는 Si<111>), 실리콘 산화물, 스트레인드(strained) 실리콘, 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들, 패터닝된 또는 패터닝되지 않은 웨이퍼들, 실리콘 온 인슐레이터(SOI), 탄소 도핑된 실리콘 산화물들, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 비소, 글래스, 또는 사파이어와 같은 재료일 수 있다. 기판은, 유전체 재료들, 예컨대, 실리콘 이산화물(SiO2), 또는 4.0 초과의 유전 상수를 갖는 고-k 유전체 재료, 예컨대, SiON, SiN, 하프늄 산화물(HfO2), 하프늄 실리케이트(HfSiO2), 하프늄 실리콘 산질화물(HfSiON), 지르코늄 산화물(ZrO2), 지르코늄 실리케이트(ZrSiO2), 바륨 스트론튬 티타네이트(BaSrTiO3, 또는 BST), 납 지르코네이트 티타네이트(Pb(ZrTi)O3, 또는 PZT) 등을 포함할 수 있다. 기판은 또한, 하나 또는 그 초과의 비전도성 재료들, 예컨대, 실리콘, 실리콘 산화물, 도핑된 실리콘, 게르마늄, 갈륨 비소, 글래스, 및 사파이어를 포함할 수 있다. 기판은 또한, 유전체 재료들, 예컨대, 실리콘 이산화물, 유기실리케이트들, 및 탄소 도핑된 실리콘 산화물들을 포함할 수 있다. 추가로, 기판은, 애플리케이션에 따라, 금속 질화물들 및 금속 합금들과 같은 임의의 다른 재료들을 포함할 수 있다.
[0034] 본원에서 사용되는 바와 같이, "일 함수"라는 용어는, 고체로부터 고체 표면 외부의 포인트로 전자를 제거하기 위해 요구되는 에너지, 또는 페르미 레벨로부터 진공으로 전자를 이동시키기 위해 요구되는 에너지의 양을 표현하는, 전자 볼트(eV)로 측정되는 재료 특성이다. 실제로, 일 함수 값은, 금속으로부터 고-k 재료로 금속 전자를 이동시키기 위해 요구되는 에너지의 양이다. 값은 이상적인 일 함수에 근접하고, 유전체 재료 상에 증착되는 금속의 구조로 인해, 때때로 변화될 수 있는 것으로 생각된다. 금속에 대해, 일 함수는 일정하고, 반도체 재료에 대해, 일 함수는, 일반적으로 고려되는 도펀트 재료들인 붕소 또는 인과 같은 다른 재료들의 부가에 의해 변경될 수 있다. 금속 게이트 전극 구조에서 상이한 요구되는 일 함수들을 갖는 재료들을 사용하는 경우에, 트랜지스터의 임계 전압은 변경될 수 있다.
[0035] 본원에서 사용되는 바와 같이, "일 함수 재료"라는 용어는, 일 함수 재료 특성들을 갖고, 트랜지스터 구조에서의 게이트 전극의, 전기 특성들과 같은 원하는 특성들을 형성하기 위해 사용되는 재료를 지칭한다. 일 함수 재료는, 트랜지스터의 금속 게이트 전극 구조에 대해 일 함수 재료의 특성들의 가장 큰 효과를 제공하기 위해, 고-k 유전체 재료 상에 또는 근처에 배치될 수 있다. 요구되는 일 함수는, 소스, 드레인, 및 게이트의 도핑 타입 및 양, 및 고-k 재료에 따라 좌우될 것이다. 따라서, 일 함수 금속의 조성은, 원하는 양을 달성하기 위해 변화될 필요가 있을 수 있다. N-금속 평면 게이트 구조들의 일 함수는 전형적으로, 4.3 eV와 동등하거나 또는 그 미만이어야 하는 한편, 더 높은 도핑이 수용가능한, 핀펫 게이트 구조들과 같은 비-평면 게이트 구조들에 대한 일 함수는, 4.4 eV와 동등할 수 있거나 또는 그 미만일 수 있다. 주어진 회로 설계에 대한 일 함수는, 허용되는 도핑의 양에 따라 좌우된다.
[0036] 일 함수 재료는, 본원에서 설명되고, 본원에서 설명되는 프로세스들에 의해 증착되는, 금속, 금속 탄화물, 금속 규화물, 금속 탄화물 규화물, 금속 탄화물 질화물, 또는 금속 붕소화물 재료일 수 있다. 부가적으로, 금속, 금속 탄화물, 금속 규화물, 금속 탄화물 규화물, 금속 탄화물 질화물, 또는 금속 붕소화물 재료들은, 알루미늄과 같은 다른 전도성 재료들을 함유할 수 있다. 적합한 일 함수 재료들은, 탄탈럼, 하프늄, 티타늄, 란타늄, 탄탈럼 탄화물, 하프늄 탄화물, 티타늄 탄화물, 란타늄 탄화물, 하프늄 규화물들, 탄탈럼 규화물들, 티타늄 규화물들, 란타늄 규화물들, 탄탈럼 탄화물 규화물, 하프늄 탄화물 규화물, 티타늄 탄화물 규화물, 란타늄 탄화물 규화물, 하프늄 알루미나이드 탄화물, 탄탈럼 알루미나이드 탄화물, 란타늄 알루미나이드 탄화물, 탄탈럼 탄화물 질화물, 탄탈럼 알루미나이드 질화물, 란타늄 붕소화물, 하프늄 붕소화물, 또는 이들의 조합들의 그룹으로부터 선택되는 재료를 포함한다. 부가적으로, 일 함수 재료는, 예컨대, 약 20 Å 또는 그 초과, 예컨대 약 20 Å 내지 약 80 Å, 예를 들어 약 30 Å 두께의 두께로 증착될 수 있다.
[0037] 하나 또는 그 초과의 구현들에서, 기판은, 후속하여 위에 형성되는, 플러그, 비아, 콘택, 라인, 및 와이어와 같은 상호연결 피처 정의와 연결하는 것을 용이하게 하기 위한 게이트 전극 층 및 게이트 유전체 층을 포함하는 게이트 구조를 형성할 수 있다. 기판은, 200 mm, 300 mm, 또는 450 mm 직경의 웨이퍼들과 같이 다양한 치수들을 가질 수 있거나, 또는 다른 치수들을 가질 수 있을 뿐만 아니라, 직사각형 또는 정사각형 패널들을 가질 수 있다. 다르게 기재되지 않는 한, 본원에서 설명되는 구현들 및 예들은, 200 mm 직경, 300 mm 직경, 또는 450 mm 직경, 특히 300 mm 직경을 갖는 기판들 상에서 실시될 수 있다.
[0038] 본원에서 사용되는 바와 같이, "콘택 구조"라는 용어는, 게이트 전극의 부분을 형성할 수 있는 콘택 금속 층을 포함하는 재료의 층을 지칭한다. 하나 또는 그 초과의 구현들에서, 콘택 금속 층은 니켈 층, 코발트 층, 티타늄 층, 또는 이들의 임의의 조합들일 수 있다.
[0039] 더욱이, 기판은 임의의 특정한 사이즈 또는 형상으로 제한되지 않는다. 기판은, 특히, 200 mm 직경, 300 mm 직경, 또는 다른 직경들, 예컨대 450 mm를 갖는 둥근 웨이퍼일 수 있다. 기판은 또한, 임의의 다각형, 정사각형, 직사각형, 휘어진 또는 그렇지 않으면 원형이 아닌 워크피스, 예컨대, 플랫 패널 디스플레이들의 제조에서 사용되는 다각형 글래스 기판일 수 있다.
[0040] 본원에서 설명되는 구현들은, 금속 구조를 형성하기 위해, 피처 정의 내에 금속 층을 증착/형성하기 위한 방법들을 제공한다. 증착 프로세스는, 증착된 막 스텝 커버리지, 등각성, 및 기판에 걸친 연속성 및 균일성을 효율적으로 개선할 수 있고, 그에 의해, 기판에 걸쳐 형성된 전체 막 특성들을 개선할 수 있다.
[0041] 도 1은, 본원에서 설명되는 바와 같이 기상 증착 프로세스들에 의해 금속 재료들을 형성하기 위해 사용될 수 있는 프로세싱 챔버(150)를 예시한다. 금속 재료들은, 금속성 코발트, 금속성 니켈, 이들의 유도체들, 또는 이들의 조합들을 포함할 수 있다. 프로세싱 챔버(150)는, CVD, 플라즈마 강화-CVD(PE-CVD), 펄스형(pulsed)-CVD, ALD, PE-ALD, 이들의 파생물들, 또는 이들의 조합들을 수행하기 위해 사용될 수 있다. 프로세싱 챔버(150)는, 이전에 증착된 금속 층들을 어닐링하기 위해 사용될 수 있다. 따라서, 증착 프로세스들 및 후속 어닐링 양자 모두는, 동일한 프로세싱 챔버에서 인-시튜(in-situ)로 수행될 수 있다. 컨볼루트(convolute) 액체 채널(162)과 같은 물(water) 채널들은, 코발트-함유 재료를 증착하기 위한 기상 증착 프로세스 동안에, 덮개 어셈블리(100)의 온도를 조절하기 위해 사용될 수 있다. 일 구현에서, 덮개 어셈블리(100)는, 약 100 ℃ 내지 약 300 ℃, 바람직하게는 약 125 ℃ 내지 약 225 ℃, 및 더 바람직하게는 약 150 ℃ 내지 약 200 ℃의 범위 내의 온도로 가열될 수 있거나 또는 유지될 수 있다. 온도는, 니켈 함유 재료 및/또는 코발트-함유 재료의 기상 증착 프로세스 동안에 유지될 수 있다.
[0042] 샤워헤드(156)는, 가스 박스 플레이트(160)와 커플링된 비교적 짧은 상방으로 연장되는 림(rim)(158)을 갖는다. 샤워헤드(156) 및 가스 박스 플레이트(160) 양자 모두는, 알루미늄, 스테인리스 스틸, 또는 이들의 합금들과 같은 금속으로 형성될 수 있거나, 또는 그러한 금속을 함유할 수 있다. 컨볼루트 액체 채널(162)은, 가스 박스 플레이트(160)의 상단에 형성되고, 물 냉각 커버 플레이트(134)에 의해 커버되고(covered), 밀봉된다. 물은 일반적으로, 컨볼루트 액체 채널(162)을 통해 유동된다. 그러나, 알코올들, 글리콜 에테르들, 및 다른 유기 용제들이, 덮개 어셈블리(100)로부터 열을 전달하거나, 또는 덮개 어셈블리(100)로 열을 전달하기 위해, 물과 혼합되거나 또는 단독으로 사용될 수 있다. 컨볼루트 액체 채널(162)은, 일반적으로, 경로가 방사상 채널(미도시)에서의 내측으로 복귀할 때까지, 경로가 내측으로부터 외측으로 진행됨에 따라, 벤드(bend)들(예컨대, 3개의 첨예한 U-턴들 또는 U-형상 벤드들)을 갖는 주변(circumferential) 경로이지만, 서펜타인(serpentine)으로 형성된다. 컨볼루트 액체 채널(162)은, 물의 유동이 난류(turbulent)가 되게 하는 것을 보장할 정도로 충분히 좁고, 따라서, 가스 박스 플레이트(160)의 플랜지(flange)로부터 컨볼루트 액체 채널(162)에서의 물로의 열의 유동을 보조한다. 액체 온도 조절 시스템(미도시)이 컨볼루트 액체 채널(162)에 부착될 수 있고, 덮개 어셈블리(100)로부터 열을 전달하거나, 또는 덮개 어셈블리(100)로 열을 전달하기 위해 사용될 수 있다. 일 예에서, 덮개 어셈블리(100)는, 약 150 ℃의 온도로 가열되거나 또는 유지되도록 구성되고, H2와 같은 수소 전구체의 소스, 및 디코발트 헥사카르보닐 부틸아세틸렌 "CCTBA"와 같은 코발트 전구체의 소스와 유체 소통한다.
[0043] 샤워헤드(156)의 연장 림(158)은 가스 박스 플레이트(160)의 바닥 림(171)에 부착된다. 림들(158 및 171) 양자 모두는, 샤워헤드(156)의 둘러싸인 하부 공동(130)과 덮개 아이솔레이터(isolator)(175)를 둘러싸는 것 사이에서 최대로 사이징된다(sized). 가스 박스 플레이트(160)와 샤워헤드(156) 사이를 체결하는 스크루는, 최대로 사이징된 접촉 영역에 걸쳐 우수한 열 접촉을 보장한다. 열 유동 영역은, (가스 박스 플레이트(160) 또는 샤워헤드(156)와 덮개 아이솔레이터(175) 사이의 갭을 제외하고) 덮개 아이솔레이터(175)에서의 외측으로부터 하부 공동(130)에서의 내측으로 연장된다. 컨볼루트 액체 채널(162)의 구조는, 가스 박스 플레이트(160)와 물 사이의 효율적인 열 전달을 제공한다. 샤워헤드(156)와 가스 박스 플레이트(160)의 플랜지 사이의 기계적인 인터페이스는, 샤워헤드(156)와 가스 박스 플레이트(160) 사이의 효율적인 열 전달을 보장한다. 따라서, 샤워헤드(156)의 냉각이 크게 강화된다.
[0044] 프로세싱 챔버(150)는, 프로세싱 챔버(150) 내에서 수직으로 이동될 수 있는 페데스탈 스템(pedestal stem)(154)에 연결된 가열기 페데스탈(152)을 더 포함한다. 가열기 페데스탈(152)의 가열기 부분은 세라믹 재료로 형성될 수 있다. 가열기 페데스탈(152)의 상부 증착 포지션에서, 가열기 페데스탈(152)은, 샤워헤드(156)의 하부 표면(107) 근처에서 그 하부 표면(107)에 대향하도록 기판(402)을 홀딩한다. 프로세싱 구역(126)은, 샤워헤드(156)의 하부 표면(107)과 가열기 페데스탈(152) 사이에 정의된다. 샤워헤드(156)는, 프로세싱 가스의 통과를 허용하기 위해, 프로세싱 구역(126)과 하부 공동(130) 사이에서 소통하는 복수의 구멍들 또는 홀들(109)을 갖는다. 프로세싱 가스는, 알루미늄으로 제조된 물-냉각된 가스 박스 플레이트(160)의 중심에 형성된 가스 포트(132)를 통해 공급된다. 가스 박스 플레이트(160)의 상부 측은, 가스 포트(132)를 포함하는 가스 박스 플레이트(160)의 상부 부분을 둘러싸는 물 냉각 커버 플레이트(134)에 의해 커버된다. 가스 포트(132)는, 블로커 플레이트(140)에 의해 하부 공동(130)으로부터 분리된 상부 공동(138)에 프로세싱 가스들을 공급한다. 블로커 플레이트(140)는, 블로커 플레이트(140)를 통해 배치된 다수의 홀들(109)을 갖는다. 일 구현에서, 공동들(130 및 138), 샤워헤드(156), 및 블로커 플레이트(140)는, 기판(402)의 상부 면 위로 프로세싱 가스를 균등하게 분배한다.
[0045] 기판(402)은, 상승된 증착 포지션에 있는 것으로 예시된 가열기 페데스탈(152) 상에 지지될 수 있다. 하강된 로딩 포지션에서, 4개의 리프트 핀들(118)을 리프팅하는 리프트 튜브(117)에 리프팅 링(116)이 부착된다. 리프트 핀들(118)은, 리프트 핀들(118)이, 챔버 바디(120)에서의 로드락 포트(119)를 통해 챔버 내로 로딩되는 기판(402)을 수용할 수 있도록, 가열기 페데스탈(152) 내로 슬라이딩되기에 적합하다. 일 구현에서, 가열기 페데스탈(152)은, 예컨대 플라즈마-강화 기상 증착 프로세스들 동안에, 선택적인 한정 링(confinement ring)(110)을 포함할 수 있다.
[0046] 측면 퍼지 가스 소스(123)가 프로세싱 챔버(150)에 커플링될 수 있고, 필요에 따라, 기판(402)의 에지 부분(151)에 퍼지 가스를 공급하도록 구성될 수 있다. 일 구현에서, 가스들은, 측면 퍼지 가스 소스(123)로부터 기판(402)의 에지 부분(151)으로 공급될 수 있다. 가스들은, 수소 가스, 아르곤 가스, 질소 가스, 헬륨 가스, 이들의 조합들 등일 수 있다. 게다가, 바닥 퍼지 가스 소스(125)가 또한, 프로세싱 챔버(150)의 바닥으로부터 기판(402)의 표면으로 퍼지 가스를 공급하기 위해, 프로세싱 챔버(150)에 커플링될 수 있다. 유사하게, 바닥 퍼지 가스 소스(125)로부터 공급되는 퍼지 가스는, 수소 가스, 아르곤 가스, 질소 가스, 헬륨 가스, 이들의 조합들 등을 포함할 수 있다.
[0047] 덮개 아이솔레이터(175)는, 유지보수 접근을 위하여 프로세싱 챔버(150)를 개방하기 위해 챔버 바디(120)로부터 리프팅될 수 있는 덮개 림(166)과 샤워헤드(156) 사이에 개재된다. 프로세싱 챔버(150) 내의 진공은, 환상 펌핑 채널(174)에 연결된, 프로세싱 챔버(150) 내의 펌프 플리넘(plenum)(172)에 연결된 진공 펌프(170)에 의해 유지된다.
[0048] 환상 펌핑 채널(174)의 측면을 정의할 뿐만 아니라, 환상 펌핑 채널(174)과 프로세싱 구역(126) 사이에 배치된 추가적인 초크 구멍(181)을 부분적으로 정의하는, 석영으로 제조된 환상 챔버 라이너(179)가 프로세싱 챔버(150)에 배치된다. 환상 챔버 라이너(179)는 또한, 가열기 페데스탈(152)의 하강된 포지션에서 한정 링(110)을 지지한다. 챔버 라이너(179)는 또한, 가열기 페데스탈(152)의 뒤에서 둘레를 둘러싼다. 챔버 라이너(179)는 챔버 바디(120)에서의 좁은 레지 상에 놓이지만, 열 운반을 최소화하기 위해 다른 접촉이 거의 없다. 챔버 라이너(179) 아래에는, 불투명한 석영으로 제조된 하부 챔버 실드(121)가 위치된다. 하부 챔버 실드(121)는 z-형상의 챔버 실드일 수 있다. 하부 챔버 실드(121)는, 하부 챔버 실드(121)의 바닥 상에 형성된 환상 보스(boss)(177) 상에서 챔버 바디(120)의 바닥 상에 놓인다. 석영은, 챔버 바디(120)와 가열기 페데스탈(152)의 바닥 사이의 복사성(radiative) 커플링을 방지한다. 환상 보스(177)는 챔버 바디(120)로의 전도성 열 전달을 최소화한다. 대안적인 구현에서, 하부 챔버 실드(121)는, 챔버 바디(120)의 내측 벽과 일치하는 원뿔형 형상의 상부 부분에 접합되는 내측으로 연장되는 바닥 립(lip)을 포함한다. 이러한 대안적인 설계는 동작적으로 만족스럽지만, 경사진 형상은 석영으로 제조하는데 있어서 훨씬 더 고가이다.
[0049] 일 구현에서, 원격 플라즈마 소스(141)가, 원격 플라즈마 소스(141)로부터, 샤워헤드(156)에서의 복수의 홀들(109)을 통해, 프로세싱 챔버(150)로, 기판(402)의 표면으로 반응성 플라즈마를 공급하기 위해, 가스 포트(132)를 통해 프로세싱 챔버(150)에 커플링될 수 있다. 원격 플라즈마 소스(141)가, 필요에 따라, 기판(402)의 표면으로 반응성 원격 플라즈마 소스를 공급하기 위해, 임의의 적합한 포지션으로 프로세싱 챔버(150)에 커플링될 수 있다는 것이 유의된다. 해리되고, 추가로 기판(402)의 표면으로 전달될, 원격 플라즈마 소스(141)에 공급될 수 있는 적합한 가스들은, 수소, 아르곤, 헬륨, 질소, 암모니아, 이들의 조합들 등을 포함한다.
[0050] 도 1에서, 제어 유닛(180)이, 프로세싱 조건들을 제어하기 위해, 프로세싱 챔버(150)에 커플링될 수 있다. 제어 유닛(180)은, 중앙 프로세싱 유닛(CPU)(182), 지원 회로(184), 및 연관된 제어 소프트웨어(183)를 포함하는 메모리(186)를 포함한다. 제어 유닛(180)은, 다양한 챔버들 및 서브-프로세서들을 제어하기 위해 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서 중 하나일 수 있다. CPU(182)는, 임의의 적합한 메모리(186), 예컨대, 랜덤 액세스 메모리, 판독 전용 메모리, 플로피 디스크 드라이브, 콤팩트 디스크 드라이브, 하드 디스크, 또는 로컬 또는 원격의 임의의 다른 형태의 디지털 스토리지(storage)를 사용할 수 있다. 다양한 지원 회로들이, 프로세싱 챔버(150)를 지원하기 위해, CPU(182)에 커플링될 수 있다. 제어 유닛(180)은, 별개의 챔버 컴포넌트들 근처에 위치된 다른 제어기에 커플링될 수 있다. 제어 유닛(180)과 프로세싱 챔버(150)의 다양한 다른 컴포넌트들 사이의 양방향성 소통들은, 신호 버스들이라고 일괄적으로 지칭되는 다수의 신호 케이블들을 통해 핸들링되며, 이들의 일부가 도 1에서 예시된다.
[0051] 도 2는, 도 1에 관하여 위에서 설명된 바와 같은 프로세싱 챔버(150)가 통합된, 본원에서 개시되는 바와 같은 금속 층 증착 프로세스를 수행하도록 적응될 수 있는 예시적인 멀티-챔버 프로세싱 시스템(200)의 개략적인 상면도이다. 시스템(200)은, 시스템(200) 내로 그리고 외부로 기판(402)을 이송하기 위한 하나 또는 그 초과의 로드 락 챔버들(202 및 204)을 포함할 수 있다. 일반적으로, 시스템(200)은 진공 하에서 유지되고, 로드 락 챔버들(202 및 204)은, 시스템(200) 내로 도입되는 기판(402)을 도입하기 위해, "펌프 다운(pump down)"될 수 있다. 제 1 로봇(210)은, 하나 또는 그 초과의 기판 프로세싱 챔버들(212, 214, 216, 및 150)의 제 1 세트와 로드 락 챔버들(202 및 204) 사이에서 기판(402)을 이송할 수 있다. 각각의 프로세싱 챔버(212, 214, 216, 및 150)는, 순환 층 증착(CLD), 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 에칭, 탈기(degas), 사전-세정, 배향(orientation), 어닐링, 및 다른 기판 프로세스들과 같은 기판 증착 프로세스 중 적어도 하나이도록 구성된다. 게다가, 프로세싱 챔버들(212, 214, 216, 및 150) 중 하나는 또한, 기판(402)에 대한 열 어닐링 프로세스 또는 증착 프로세스를 수행하기 전에, 사전-세정 프로세스를 수행하도록 구성될 수 있다. 다른 챔버들(212, 214, 216)에 관한, 열 어닐링 프로세스를 수행하기 위해 활용되는 프로세싱 챔버(150)의 포지션은 예시를 위한 것이고, 프로세싱 챔버(150)의 포지션은, 원하는 경우에, 프로세싱 챔버들(212, 214, 216) 중 임의의 것과 선택적으로 스위칭될 수 있다.
[0052] 제 1 로봇(210)은 또한, 하나 또는 그 초과의 이송 챔버들(222 및 224)로/로부터 기판(402)을 이송할 수 있다. 이송 챔버들(222 및 224)은, 기판(402)이 시스템(200) 내에서 이송되게 허용하면서, 초고 진공 조건들을 유지하기 위해 사용될 수 있다. 제 2 로봇(230)은, 하나 또는 그 초과의 프로세싱 챔버들(232, 234, 236, 및 238)의 제 2 세트와 이송 챔버들(222 및 224) 사이에서 기판(402)을 이송할 수 있다. 프로세싱 챔버들(212, 214, 216, 및 150)과 유사하게, 프로세싱 챔버들(232, 234, 236, 및 238)은, 예컨대, 순환 층 증착(CLD), 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 에칭, 사전-세정, 탈기, 및 배향에 부가하여, 본원에서 설명되는 건식 에칭 프로세스들을 포함하는 다양한 기판 프로세싱 동작들을 수행하도록 장비될 수 있다. 기판 프로세싱 챔버들(212, 214, 216, 232, 234, 236, 및 238) 중 임의의 것이, 시스템(200)에 의해 수행될 특정한 프로세스에 대해 필요하지 않은 경우에, 시스템(200)으로부터 제거될 수 있다. 프로세싱 챔버(150)에서 사전세정, 증착, 및/또는 열 어닐링 프로세스가 수행된 후에, 기판은 추가로, 필요에 따라, 다른 프로세스를 수행하기 위해, 시스템(200)의 프로세싱 챔버들(212, 214, 216, 232, 234, 236, 및 238) 중 임의의 것으로 이송될 수 있다.
[0053] 도 3은, 기판 상의 반도체 디바이스 구조의 피처 정의 내에 금속 층을 증착하기 위해 사용되는 프로세싱 시퀀스(300)의 일 구현의 흐름도를 예시한다. 도 3에서 설명되는 시퀀스는, 아래에서 논의되는, 도 4a 내지 도 4e에서 도시된 제조 스테이지들에 대응한다. 도 4a 내지 도 4e는, 프로세싱 시퀀스(300)에 의해 예시되는, 디바이스 구조(408)의 피처 정의 내에 금속 층(420)을 제조하는 상이한 스테이지들 동안의, 디바이스 구조(408)가 위에 형성된 기판(402)의 개략적인 횡-단면도들을 예시한다. 도 3의 시퀀스는 일반적으로, CVD, ALD, 또는 PVD 증착된 코발트 금속 층에 관하여 제공된다.
[0054] 가능한 통합 스킴들은, (a) PVD Ti + ALD TiN; (b) PVD Ti + CVD Co; (c) CVD Co; 및 (d) CVD Co + PVD Co를 포함하지만 이에 제한되지는 않는다. PVD Ti는, 소스 또는 드레인에서 아래놓인 규화물과의 우수한 전기 접촉을 제공한다. ALD TiN은, 코발트 막의 리-플로를 돕는 것이 필요한 경우에, 코발트 막의 접착을 개선한다. CVD Co는, CVD 막들 또는 CVD에 이은 리-플로를 사용하는 코발트 충전이다.
[0055] 프로세싱 시퀀스(300)는, 도 1에서 도시된 프로세싱 챔버(150)에 배치된 기판(402)과 같이, 프로세싱 챔버 내로, 또는 다른 적합한 프로세싱 챔버 내로, 도 4a에서 도시된 바와 같은, 피처 정의들(406a, 406b)(일괄적으로 406)이 내부에 형성된 기판(402)과 같은, 피처 정의가 내부에 형성된 기판을 제공함으로써, 블록(310)에서 시작된다. 도 4a에서 도시된 기판(402)은, 기판(402) 상에 형성된 (예컨대, 콘택 구조, 게이트 구조, 또는 상호연결 구조와 같은) 반도체 디바이스 구조(408)를 포함한다. 이러한 특정한 디바이스 구조(408)가, 삼-차원(3-D) 플래시 메모리 애플리케이션들, DRAM 애플리케이션들, 또는 고 종횡비 또는 다른 특이한(odd) 기하형상들을 갖는 다른 적합한 애플리케이션들에서 사용될 수 있다는 것이 유의된다.
[0056] 10:1 초과의, 예컨대 약 20:1 초과의 종횡비들과 같은 고 종횡비들을 갖는 피처 정의들(406a, 406b)이 내부에 형성된 층(404)이 기판(402) 상에 형성된다. 피처 정의들(406a, 406b)은 디바이스 구조(408)에 형성되고, 아래놓인 층(404)을 노출시키기 위해 개방 채널을 형성하는, 바닥(414) 및 측벽들(412)을 갖는다. 층(404)은, 임의의 적합한 층들, 예컨대, 단일 실리콘 층, 고-k 유전체 층, 저-k 유전체 층, 또는 전술된 층들 중 적어도 하나가 내부에 형성된 다수 층 막 스택을 포함할 수 있다. 층(404)이 단일 층의 형태인 구현에서, 층(404)은, 실리콘 산화물 층, 산화물 층, 실리콘 질화물 층, 질화물 층, 실리콘 산질화물 층, 티타늄 질화물 층, 폴리실리콘 층, 미정질 실리콘 층, 단결정질 실리콘, 도핑된 폴리실리콘 층, 도핑된 미정질 실리콘 층, 또는 도핑된 단결정질 실리콘일 수 있다.
[0057] 층(404)이 실리콘 함유 층인 다른 예에서, 층(404)은, 합성 산화물 및 질화물 층을 포함하는 막 스택, 질화물 층을 샌드위칭하는 적어도 하나 또는 그 초과의 산화물 층들, 및 이들의 조합들일 수 있다. 실리콘 함유 층(404)에 도핑된 적합한 도펀트들은, p-타입 도펀트들 및 n-타입 도펀트들, 예컨대, 붕소(B) 함유 도펀트들 또는 포스핀(P) 함유 도펀트들을 포함할 수 있다. 층(404)이, 적어도 하나의 실리콘 함유 층을 갖는 다수 막 스택의 형태인 일 구현에서, 실리콘 함유 층(404)은, 유전체 층 및 실리콘 함유 층을 포함하는 층들의 반복하는 쌍들을 포함할 수 있다. 일 구현에서, 층(404)은, 층(404)에 배치된, 폴리실리콘 층, 및/또는 다른 금속 재료들, 및/또는 유전체 층을 포함할 수 있다. 유전체 층의 적합한 예들은, 특히, 산화물 층, 실리콘 산화물 층, 실리콘 질화물 층, 질화물 층, 티타늄 질화물 층, 산화물 및 질화물 층의 합성, 질화물 층을 샌드위칭하는 적어도 하나 또는 그 초과의 산화물 층들, 및 이들의 조합들로 구성된 그룹으로부터 선택될 수 있다.
[0058] 블록(310)에서 설명된 바와 같이, 금속 증착 프로세싱 챔버 내로 기판(402)을 이송하기 전에, 네이티브(native) 산화물들 또는 오염물들의 다른 소스들을 제거하기 위하여, 기판 표면(411), 피처 정의들(406a, 406b)의 측벽들(412) 및 바닥들(414)을 처리하기 위해, 사전-세정 프로세스가 선택적으로 수행된다. 기판(402)으로부터의 네이티브 산화물들 또는 오염물들의 다른 소스들의 제거는, 금속 층을 형성하기 위한 우수한 접촉 표면을 형성하기 위해, 낮은 접촉 저항 표면을 제공할 수 있다.
[0059] 수행되는 사전-세정 프로세스는, 사전-세정 챔버 내로 사전-세정 가스 혼합물을 공급하는 것을 포함한다. 사전-세정 챔버는, 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 Preclean PCII, PCXT, 또는 SICONITM 챔버들일 수 있다. 사전-세정 챔버는, 예시적인 멀티-챔버 프로세싱 시스템(200)에 포함될 수 있고, 필요에 따라, 시스템(200)의 프로세싱 챔버들(212, 214, 216, 232, 234, 236, 238) 중 하나이도록 구성될 수 있다. 다른 제조자들로부터 입수가능한 다른 사전-세정 챔버들이 또한, 본원에서 설명되는 구현들을 실시하기 위해 활용될 수 있다는 것이 유의된다.
[0060] 사전-세정 프로세스는, 네이티브 산화물을 제거하기 위하여, 사전-세정 가스 혼합물로부터 플라즈마를 형성하기 위해, 시스템(200)에 포함된 사전-세정 프로세싱 챔버 내로 세정 가스 혼합물을 공급함으로써 수행된다. 일 구현에서, 네이티브 산화물들을 제거하기 위해 사용되는 사전-세정 가스 혼합물은, 암모니아(NH3) 및 질소 삼플루오르화물(NF3) 가스들의 혼합물이다. 프로세싱 챔버 내로 도입되는 각각의 가스의 양은, 예컨대, 제거될 네이티브 산화물 층의 두께, 세정되는 기판의 기하형상, 플라즈마의 볼륨 용량, 챔버 바디의 볼륨 용량, 뿐만 아니라, 챔버 바디에 커플링된 진공 시스템의 능력들을 수용하도록, 변화될 수 있고, 조정될 수 있다.
[0061] 하나 또는 그 초과의 구현들에서, 사전-세정 가스 혼합물을 제공하기 위해 부가되는 가스들은, 적어도 1:1의 분자비의 암모니아(NH3) 대 질소 삼플루오르화물(NF3)을 갖는다. 하나 또는 그 초과의 구현들에서, 사전-세정 가스 혼합물의 분자비는 적어도 약 3:1(암모니아 대 질소 삼플루오르화물)이다. 가스들은, 약 5:1(암모니아 대 질소 삼플루오르화물) 내지 약 30:1의 분자비로 도입된다. 또 다른 구현에서, 가스 혼합물의 분자비는, 약 5:1(암모니아 대 질소 삼플루오르화물) 내지 약 10:1이다. 사전-세정 가스 혼합물의 분자비는 또한, 약 10:1(암모니아 대 질소 삼플루오르화물)과 약 20:1 사이에 속할 수 있다.
[0062] 퍼지 가스 또는 캐리어 가스가 또한, 사전-세정 가스 혼합물에 부가될 수 있다. 아르곤, 헬륨, 수소, 질소, 또는 이들의 혼합물들과 같은 임의의 적합한 퍼지/캐리어 가스가 사용될 수 있다. 전체 사전-세정 가스 혼합물은, 암모니아 및 질소 삼플루오르화물의 약 0.05 부피% 내지 약 20 부피%이다. 사전-세정 가스 혼합물의 나머지는 퍼지/캐리어 가스일 수 있다.
[0063] 사전-세정 챔버 내의 동작 압력은 변화될 수 있다. 압력은 약 1 Torr 내지 약 10 Torr로 유지될 수 있다. RF 소스 전력이, 세정 가스 혼합물에서의 플라즈마를 유지하기 위해 인가될 수 있다. 예컨대, 약 15 와트 내지 약 100 와트의 전력이, 사전-세정 프로세싱 챔버 내부에서 플라즈마를 유지하기 위해 인가될 수 있다. 전력이 인가되는 주파수는 약 350 kHz이다. 주파수는 약 50 kHz 내지 약 350 kHz의 범위에 있을 수 있다. 플라즈마 에너지는, 예컨대, 가스 상의 암모늄 수소 플루오르화물(NH4F·HF) 및/또는 고도로 반응적인 암모니아 플루오르화물(NH4F) 화합물을 형성하기 위해 결합되는, 불소 라디칼들 및/또는 수소 라디칼들과 같은 반응성 종으로, 암모니아 및 질소 삼플루오르화물 가스들을 해리시킨다. 그 후에, 이러한 분자들은 플라즈마 위치로부터, 세정될 기판 표면으로 전달된다. 퍼지/캐리어 가스는, 기판으로의 반응성 종의 전달을 용이하게 하기 위해 사용될 수 있다. 일 구현에서, 티타늄 층은, 사전-세정 프로세스 후에, 증착될 수 있다. 티타늄 층은 비아와 아래놓인 기판의 인터페이스에서 임의의 남은 산소를 수집하도록 동작하고, 이는, 아래놓인 기판과의 개선된 전기 접촉을 제공한다.
[0064] 블록(320)에서, 기판(402) 상의 금속 층의 증착 전에, 그러나 블록(310)에서 금속 증착 프로세싱 챔버(150)에 기판(402)이 제공된 후에, 기판 표면(411)을 전-처리함으로써, 도 4b에서 도시된 바와 같이, 기판 표면(411), 층(404)에서의 피처 정의들(406a, 406b)의 측벽들(412) 및 바닥들(414) 상에, 처리된 표면 구역(410)을 형성하기 위해, 전처리 프로세스가 수행될 수 있다. 2개의 피처 정의들(406a, 406b)이 도시되어 있지만, 기판(402)이 임의의 수의 피처 정의들(406)을 가질 수 있다는 것이 유의되어야 한다. 특정한 구현들에서, 기판 표면(411)은, 기판(402)에 대해 이전에 수행된 선택적인 사전-세정 프로세스로부터 남겨진, 기판 표면 상의 Si-F, N-F, H-F, 및 Si-N의 몇몇 약한 또는 잔여의 댕글링(dangling) 본딩 구조들을 가질 수 있다. 댕글링 본드들은 바람직하지 않게 그리고 불리하게, 후속 금속 증착 프로세스에서 기판 표면 상에 증착되는 금속성 원자들의 점착(adherence) 또는 흡수(absorption)를 방해할 수 있다. 따라서, 블록(320)에서의 전처리 프로세스는, 실리콘 함유 층(404)의 기판 표면(411)의 표면 본딩 구조를 효율적으로 변경함으로써, 후속 금속 증착 프로세스로부터 제공되는 금속성 원자들의 점착을 촉진하기 위한 우수한 흡수 능력을 갖는 표면을 제공하도록, 수행될 수 있다. 전처리 프로세스가 효율적으로, Si-F, H-F, N-F, 및 Si-N의 본딩 구조를 제거할 수 있거나, 또는 Si-H 또는 Si-Si의 본딩으로 변환시킬 수 있고, Si-H 또는 Si-Si의 본딩은, 그 위에 층을 형성하기 위한 금속성 원자들의 점착을 보조할 수 있다고 생각된다.
[0065] 일 구현에서, 전-처리 가스 혼합물은, 금속 증착 프로세스 전에, 기판(402)의 표면 특성들을 변경하기 위해, 금속 증착 프로세싱 챔버(150) 내로 공급될 수 있다. 일 구현에서, 전-처리 가스 혼합물은 적어도 수소 함유 가스, 예컨대 H2, H2O, H2O2 등을 포함할 수 있다. Ar, He, Kr 등과 같은 비활성 가스가 또한, 전-처리 가스 혼합물에 공급될 수 있다. 부가적으로, N2, NH3, N2O, NO2 등과 같은 질소 함유 가스가 또한, 전-처리 가스 혼합물에 공급될 수 있다. 예시적인 구현에서, 기판 표면(411)을 전-처리하기 위해 공급되는 전-처리 가스 혼합물은, H2 가스와 같은 수소 함유 가스, 및 Ar 가스와 같은 비활성 가스를 포함한다. 다른 예시적인 구현에서, 기판 표면(411)을 전-처리하기 위해 공급되는 전-처리 가스 혼합물은, H2 가스와 같은 수소 함유 가스, Ar 가스와 같은 비활성 가스, 및 NH3 가스와 같은 질소 함유 가스를 포함한다.
[0066] 전-처리 가스 혼합물은, 원격으로 프로세싱 챔버(150)로부터 기판 표면(411)으로 전-처리 가스 혼합물 플라즈마를 공급하기 위해, 금속 증착 프로세싱 챔버(150)에 커플링된 원격 플라즈마 소스(141)와 같은 원격 플라즈마 소스로부터 공급될 수 있다. 대안적으로, 전-처리 가스 혼합물은, 프로세싱 챔버(150)에 설치된 임의의 다른 적합한 소스들로부터 기판 표면(411)으로 공급될 수 있다.
[0067] 블록(320)에서의 전처리 프로세스 동안에, 전처리 프로세스를 제어하기 위해, 수개의 프로세스 파라미터들이 조절될 수 있다. 일 예시적인 구현에서, 금속 증착 프로세싱 챔버(150)에서의 프로세스 압력은, 약 50 mTorr 내지 약 5000 mTorr, 예컨대 약 500 mTorr 내지 약 1000 mTorr, 예를 들어 약 700 mTorr로 조절된다. RF 소스 전력이, 전처리 가스 혼합물에서의 플라즈마를 유지하기 위해 인가될 수 있다. 예컨대, 약 1000 와트 내지 약 6000 와트의 전력이, 프로세싱 챔버(150) 내부에서 플라즈마를 유지하기 위해 인가될 수 있다. 전처리 가스 혼합물에서 공급되는 수소 함유 가스는, 약 400 sccm 내지 약 4000 sccm의 레이트로 프로세싱 챔버(150) 내로 유동될 수 있고, 전처리 가스 혼합물에서 공급되는 비활성 가스는, 약 200 sccm 내지 약 2000 sccm의 레이트로 유동될 수 있다. 전처리 가스 혼합물에서 공급되는 질소 함유 가스는, 약 100 sccm 내지 약 3000 sccm의 레이트로 유동될 수 있다. 기판(402)의 온도는, 섭씨 약 125 도 내지 섭씨 약 250 도로 유지된다. 일 구현에서, 기판(402)은, 동작 온도, 압력, 가스의 유량에 따라, 약 10 초 내지 약 2 분 동안, 전처리 프로세스를 받는다. 예컨대, 기판(402)은, 약 30 초 내지 약 60 초 동안, 노출될 수 있다. 예시적인 구현에서, 기판은, 약 40 초 또는 그 미만 동안, 노출된다.
[0068] 선택적으로, 블록(330)에서, 도 4c에서 도시된 바와 같이, 피처 정의들(406a, 406b)에 배리어 층(416)을 증착하기 위해, 배리어 층 증착 프로세스가 수행될 수 있다. 배리어 층(416)은 일반적으로, 전형적으로 실리콘 또는 실리콘 게르마늄 화합물인, 기판 상의 접합 재료로의 금속 층의 확산을 방지한다. 배리어 층은 일반적으로, 금속 또는 금속 질화물 재료, 예컨대 티타늄(Ti), 티타늄 질화물(TiN), 이들의 합금들, 또는 이들의 조합들을 함유한다. 배리어 층(416)은 또한, 플라즈마 질화(N2 또는 NH3) Ti 및 PVD 코발트를 포함할 수 있다. 배리어 층(416)이 질화 Ti 층을 포함하는 경우에, 상단의 수 옹스트롬의 티타늄만이 TiN 화합물로 변환된다. 산화된 및 비-산화된 Ti 및 TiN 배리어 층들 양자 모두가, 개선된 확산 저항을 제공한다는 것이 발견되었다. 배리어 층(416)은, 약 2 Å 내지 약 100 Å의 범위 내의, 더 제한적으로는 약 3 Å 내지 약 80 Å의 범위 내의, 더 제한적으로는 약 4 Å 내지 약 50 Å의 범위 내의, 더 제한적으로는 약 5 Å 내지 약 25 Å의 범위 내의, 더 제한적으로는 약 5 Å 내지 약 20 Å의 범위 내의, 더 제한적으로는 약 5 Å 내지 약 15 Å의 범위 내의, 그리고 더 제한적으로는 약 5 Å 내지 약 10 Å의 범위 내의, 두께를 가질 수 있다. 배리어 층은 일반적으로, 원자 층 증착(ALD), 플라즈마-강화 ALD(PE-ALD), 화학 기상 증착(CVD), 또는 물리 기상 증착(PVD) 프로세스들에 의해 증착된다.
[0069] 배리어 층(416)은, 아래에서 상세히 설명되는 습윤 층과 유사하다. 위에서 설명된 바와 같은 배리어 층(416)은 일반적으로, 기판 상의 접합 재료로의 금속 층의 확산을 방지한다. 습윤 층은 일반적으로, 몇몇 구현들에서 코발트인 금속 층의 점착을 강화하고, 이는, 금속 층에 대해 수행되는 어닐링 프로세스들 동안에, 피처 정의들에서의 바람직하지 않은 공극들의 형성을 감소시킨다.
[0070] 블록(340)에서, 처리된 표면 구역(410)을 형성하기 위해 기판 표면에 대해 블록(320)의 전-처리 프로세스가 수행된 후에, 또는 블록(330)에서의 배리어 층(416)의 증착 후에, CVD 또는 PVD 금속 증착 프로세스가, 도 4d에서 도시된 바와 같이, 금속 층(420)을 증착하기 위해, 프로세싱 챔버(150)에서 수행될 수 있다. 금속 층(420)은, 도 5에서 설명된 순환 증착 프로세스를 사용하여 증착될 수 있다. 금속 층(420)은 피처 정의들(406a, 406b)을 충전한다. 금속 층(420)의 적합한 예들은, 티타늄(Ti), 코발트(Co), 니켈(Ni), 이들의 합금들, 또는 이들의 임의의 조합을 포함한다. 본원에서 설명되는 하나의 특정한 구현에서, 기판(402) 상에 증착되는 금속 층(420)은 코발트(Co) 층이다.
[0071] 금속 층(420)은, 금속 층(420)을 증착하기 위해 순환 금속 증착 프로세스를 수행한 후에 금속 층(420)의 어닐링이 후속되는 것의 다수의 사이클들을 포함하는 다-단계 증착 프로세스를 사용하여 증착될 수 있다. 특정한 구현들에서, 금속 층(420)의 두께는, 충전될 가장 작은 피처 정의의 피처 정의 직경(임계 치수)의 50 % 미만이어야 한다. 예컨대, 순환 금속 증착 프로세스는, 어닐링 프로세스가 후속되는, 피처 정의 직경의 절반 미만까지의 피처 정의의 부분적인 충전을 행하도록 수행된다. 그 후에, 금속 층(420)이 미리 결정된 두께를 달성할 때까지, 어닐링이 후속되는 순환 증착 프로세스가 반복될 것이다. 대안적인 구현에서, 금속 층(420)은, 단일의 비-순환 증착 프로세스에서, 피처 정의를 완전히 충전하도록 증착될 수 있다. 이러한 구현에서, 그 후에, 금속 층(420)은 어닐링된다. 비-순환 금속 층 증착 프로세스 및 후속 어닐링 프로세스들은, 이들이 완료하는데 더 적은 시간을 요구하기 때문에, 처리량을 증가시킨다.
[0072] 도 5는, 본 개시의 일 구현에 따른, 반도체 디바이스에 금속 층(420)과 같은 금속 층을 형성하기 위한, 블록(340)에서 도시된 바와 같은 순환 증착 프로세스를 위한 흐름도를 도시한다. 일 구현에서, 프로세스는, 금속 층의 부분을 형성하기 위해, 증착 가스에 기판을 노출시키는 것(블록(510)), 증착 챔버를 선택적으로 퍼징하는 것(블록(520)), 플라즈마 처리 프로세스 또는 어닐링 프로세스에 기판을 노출시키는 것(블록(530)), 증착 챔버를 선택적으로 퍼징하는 것(블록(540)), 및 금속 층의 미리 결정된 두께가 달성되었는지를 결정하는 것(블록(550))을 포함한다. 일 구현에서, 블록들(510 내지 550)의 사이클은, 미리 결정된 두께를 갖는 코발트 금속 층이 형성되지 않는 경우에, 반복될 수 있다. 대안적으로, 프로세스는, 미리 결정된 두께를 갖는 금속 층이 형성되면, 중단될 수 있다.
[0073] 금속 증착 프로세스 동안에, 금속 층(420)은, 열 CVD 프로세스, 펄스형-CVD 프로세스, PE-CVD 프로세스, 펄스형 PE-CVD 프로세스, 또는 열 ALD 프로세스 동안에, 금속 증착 프로세싱 챔버(150) 내로, 수소 가스(H2) 또는 NH3 가스와 같은 환원 가스 혼합물(반응물)과 동시에, 그러한 환원 가스 혼합물과 순차적으로, 또는 대안적으로, 그러한 환원 가스 혼합물 없이, 니켈 전구체 또는 코발트 전구체를 포함하는 증착 전구체 가스 혼합물을 도입함으로써, 형성될 수 있거나 또는 증착될 수 있다. 부가적으로, 증착 전구체 가스 혼합물은 또한, 프로세싱을 위한 프로세싱 챔버 내로 동시에 공급되는 퍼지 가스 혼합물을 포함할 수 있다. 다른 구현에서, 금속 층(420)은, 열 ALD 프로세스 또는 펄스형 PE-CVD 프로세스 동안에, 금속 증착 프로세싱 챔버(150) 내로, 수소 가스(H2) 또는 NH3 가스와 같은 환원 가스 혼합물의 펄스, 및 코발트 전구체와 같은 증착 전구체 가스 혼합물의 펄스를 순차적으로 반복적으로 도입함으로써, 형성될 수 있거나 또는 증착될 수 있다. 다른 구현에서, 금속 층(420)은, 열 ALD 프로세스 또는 펄스형 PE-CVD 프로세스 동안에, 금속 증착 프로세싱 챔버(150) 내로, 환원 가스 혼합물의 펄스, 및 코발트 전구체와 같은 증착 전구체 가스 혼합물의 펄스를 반복적으로 도입하면서, 수소 가스(H2) 또는 NH3 가스와 같은 환원 가스 혼합물을 연속적으로 유동시킴으로써, 형성될 수 있거나 또는 증착될 수 있다. 다른 구현에서, 금속 층(420)은, PE-CVD 프로세스 동안에, 플라즈마 조건들 하에서, 코발트 전구체와 같은 증착 전구체 가스 혼합물, 및 수소 가스(H2) 또는 NH3 가스와 같은 환원 가스 혼합물을 연속적으로 유동시킴으로써, 형성될 수 있거나 또는 증착될 수 있다. 다른 구현에서, 금속 층(420)은, PE-CVD 프로세스 동안에, 코발트 전구체와 같은 증착 전구체 가스 혼합물을 주기적으로 펄싱하고, 플라즈마 조건들 하에서, 수소 가스(H2) 또는 NH3 가스와 같은 환원 가스 혼합물을 연속적으로 유동시킴으로써, 형성될 수 있거나 또는 증착될 수 있다.
[0074] 본원에서 설명되는 CVD 또는 ALD 프로세스들에 의해 코발트-함유 재료들(예컨대, 금속성 코발트 또는 코발트 합금들)을 형성하기 위한 적합한 코발트 전구체들은, 코발트 카르보닐 착물들, 코발트 아미디네이트(amidinate) 화합물들, 코발토센(cobaltocene) 화합물들, 코발트 디에닐 착물들, 코발트 니트로실 착물들, 이들의 유도체들, 이들의 착물들, 이들의 플라즈마, 또는 이들의 조합들을 포함한다. 몇몇 구현들에서, 코발트 재료들은, 2003년 5월 22일자로 출원되고, US 2005-0220998로서 공개된, 본원과 양수인이 동일한 미국 특허 번호 제 7,264,846 호 및 미국 일련 번호 제 10/443,648 호에서 더 설명되는 CVD 및 ALD 프로세스들에 의해 증착될 수 있다.
[0075] 적합한 코발트 전구체들은, 코발트 카르보닐 착물들, 코발트 아미디네이트 화합물들, 코발토센 화합물들, 코발트 디에닐 착물들, 코발트 니트로실 착물들, 코발트 디아자디에닐(diazadienyl) 착물들, 코발트 수소화물 착물들, 이들의 유도체들, 이들의 착물들, 이들의 플라즈마들, 또는 이들의 조합들을 포함할 수 있지만 이에 제한되지는 않는다. 일 구현에서, 본원에서 사용될 수 있는 코발트 전구체들의 예들은, 디코발트 헥사카르보닐 부틸아세틸렌(CCTBA, (CO)6Co2(HC≡CtBu)), 디코발트 헥사카르보닐 메틸부틸아세틸렌((CO)6Co2(MeC≡CtBu)), 디코발트 헥사카르보닐 페닐아세틸렌((CO)6Co2(HC≡CPh)), 헥사카르보닐 메틸페닐아세틸렌((CO)6Co2(MeC≡CPh)), 디코발트 헥사카르보닐 메틸아세틸렌((CO)6Co2(HC≡CMe)), 디코발트 헥사카르보닐 디메틸아세틸렌((CO)6Co2(MeC≡CMe)), 코발트 아미니데이트(C20H42CoN), 코발트 헥사플루오로 아세틸아세톤(Co(C5HF6O2)2·xH2O), 코발트 아세틸아세토네이트((CH3COC=COCH3)3Co), 코발트(II) 아세틸아세톤((CH3COC=COCH3)2Co), 코발트 아세테이트((CH3COO)2Co), 이들의 유도체들, 이들의 착물들, 이들의 플라즈마들, 또는 이들의 조합들을 포함한다. 다른 예시적인 코발트 카르보닐 착물들은, 시클로펜타디에닐 코발트 비스(카르보닐)(CpCo(CO)2), 트리카르보닐 알릴 코발트((CO)3Co(CH2CH=CH2)), 코발트 트리카르보닐 니트로실(Co(CO)3NO), 이들의 유도체들, 이들의 착물들, 이들의 플라즈마들, 또는 이들의 조합들을 포함한다. 본원에서 사용되는 코발트 전구체들의 하나의 특정한 예는, 디코발트 헥사카르보닐 부틸아세틸렌(CCTBA, (CO)6Co2(HC≡CtBu))이다. 디코발트 헥사카르보닐 부틸아세틸렌(CCTBA, (CO)6Co2(HC≡CtBu)) 전구체가, Ar 가스와 같은 캐리어 가스와 함께, 금속 증착 프로세싱 챔버(150) 내로 공급될 수 있다는 것이 유의된다.
[0076] 본원에서 설명되는 바와 같은 증착 프로세스 동안에 코발트 재료들을 형성하기 위해 코발트 전구체들과 함께 사용되는 대안적인 반응물들(즉, 환원제들)의 예들은, 수소(예컨대, H2 또는 원자-H), 질소(예컨대, N2 또는 원자-N), 암모니아(NH3), 히드라진(N2H4), 수소 및 암모니아 혼합물(H2/NH3), 보란(BH3), 디보란(B2H6), 트리에틸보란(Et3B), 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 테트라실란(Si4H10), 메틸 실란(SiCH6), 디메틸실란(SiC2H8), 포스핀(PH3), 이들의 유도체들, 이들의 플라즈마들, 또는 이들의 조합들을 포함할 수 있다. 하나의 특정한 예에서, 본원에서 사용되는 반응물 또는 환원제는 암모니아(NH3)이다.
[0077] 블록(340)에서의 순환 증착 프로세스 동안에, 플라즈마 전처리 프로세스 및 증착 전구체 가스 혼합물의 각각의 펄스 사이에, 퍼지 가스 혼합물이, 각각의 또는 선택된 증착 전구체 펄스들 사이에서, 프로세싱 챔버(150)의 바닥 및/또는 측면/에지로부터 기판(402)의 에지 부분(151)으로 공급될 수 있다. 퍼지 가스 혼합물은, 기판(402)의 표면의 에지/주변부에 퍼지 가스 혼합물을 공급하기 위해, 프로세싱 챔버(150)에 배치된 측면 및/또는 바닥 퍼지 가스 소스(123 및 125)로부터 공급될 수 있다. 본원에서 설명되는 바와 같은 기판(402)의 에지/주변부 구역은, 300 mm 기판의 경우에, 기판 에지/베벨로부터 약 1 mm 내지 약 5 mm, 또는 기판 중심 포인트/중심 라인(예컨대, 기판 중심 포인트를 통과하는 직경)으로부터 약 145 mm 내지 약 149 mm의 기판(402)의 에지 구역을 지칭할 수 있다는 것이 유의된다. 또한, 블록(530)의 플라즈마 처리 프로세스 또는 어닐링 프로세스 동안의 가스 유동들이 또한, 프로세스 챔버를 퍼징하는 역할을 할 수 있다는 것이 이해되어야 한다.
[0078] 일 구현에서, 금속 증착 프로세스에서 공급되는 퍼지 가스 혼합물은, 적어도 수소 함유 가스 및 비활성 가스를 포함할 수 있다. 퍼지 가스 혼합물이, 필요에 따라, 증착 프로세스 동안에, 증착 전구체 가스 혼합물과 함께 공급될 수 있다는 것이 유의된다. 수소 함유 가스의 적합한 예들은 H2, H2O, H2O2 등을 포함할 수 있다. 비활성 가스의 적합한 예들은 Ar, He, 또는 Kr을 포함한다. 일 특정한 구현에서, 금속 증착 프로세스 동안에 공급되는 퍼지 가스 혼합물은 H2 및 Ar 가스를 포함할 수 있다.
[0079] 증착 프로세스의 일 구현에서, 환원 가스와 함께 증착 전구체 가스 혼합물, 그리고 선택적으로, 퍼지/캐리어 가스 혼합물의 펄스가 프로세싱 챔버(150)에 공급된다. 본원에서 사용되는 바와 같은 펄스라는 용어는, 프로세스 챔버 내로 주입되는 재료의 도스(dose)를 지칭한다. 증착 전구체 가스 혼합물의 펄스는, 미리 결정된 시간 간격 동안 계속된다. 플라즈마 처리 프로세스 및 증착 전구체 가스 혼합물의 각각의 펄스 사이에, 퍼지 가스 혼합물이, 기판(402)의 표면에 의해 흡수되지 않은/반응되지 않은 잔여의 전구체 가스 혼합물 또는 불순물들(예컨대, 코발트 전구체 또는 다른 것들로부터의 반응되지 않은 탄소 함유 불순물들)을 제거하고, 따라서, 이들이 프로세싱 챔버로부터 펌핑될 수 있도록, 증착 전구체 가스 혼합물의 각각의 또는 다수의 펄스들 사이에서, 프로세싱 챔버 내로 펄싱될 수 있다.
[0080] 증착 전구체 가스 혼합물의 펄스에 대한 시간 간격은, 막 두께 요건, 프로세스 챔버 볼륨, 처리량 고려사항, 가스 유량 등과 같은 다수의 인자들에 따라 가변적이다. 일 구현에서, 프로세스 조건들은, 코발트 금속 전구체의 적어도 단분자층(monolayer)이 기판(402) 상에 흡착되도록, 증착 전구체 가스 혼합물의 펄스가 충분한 양의 전구체를 제공하도록, 유리하게 선택된다. 그 후에, 챔버에 남은 과도한 코발트 금속 전구체는, 프로세싱 챔버로부터 제거될 수 있고, 퍼지 가스 혼합물에 의해 펌핑될 수 있다.
[0081] 몇몇 구현들에서, 환원 가스 혼합물은, 금속 층(420)을 형성하기 위해, 단일 펄스로, 증착 전구체 가스 혼합물과 동시에 공급될 수 있다. 본원에서 도시된 일 구현에서, 환원 가스들의 펄스는, 증착 전구체 가스 혼합물의, 제 1 펄스와 제 5 펄스 사이와 같은 처음의 몇몇 펄스들 후에, 증착 전구체 가스 혼합물과 함께 공동-유동될(co-flowed) 수 있다.
[0082] 블록(510)에서의 동작에서, 기판 상에 금속 층(420)의 부분을 증착하기 위해, 증착 전구체 가스 혼합물의 제 1 펄스가 프로세싱 챔버(150) 내로 펄싱된다. 프로세싱 챔버(150) 내로의 증착 전구체 가스 혼합물의 각각의 펄스는, 약 5 Å 내지 약 100 Å의 두께를 갖는 금속 층(예컨대, 코발트 층)을 증착할 수 있다. 증착 전구체 가스 혼합물의 펄싱 동안에, 수개의 프로세스 파라미터들이 또한 조절된다. 일 구현에서, 프로세스 압력은 약 7 Torr 내지 약 30 Torr로 제어된다. 프로세싱 온도는 섭씨 약 125 도 내지 섭씨 약 250 도이다. 플라즈마 강화 프로세스들의 경우에, RF 전력은 약 100 와트 내지 약 1200 와트로 제어될 수 있다. 증착 전구체 가스 혼합물에서 공급되는 코발트 가스 전구체는 약 1 sccm 내지 약 10 sccm으로 제어될 수 있다. H2 가스와 같은 환원 가스는, 약 100 sccm 내지 약 10,000 sccm, 예컨대 약 3000 sccm 내지 약 5000 sccm으로 공급될 수 있다. 기판 에지/기판 바닥으로부터 공급되는 H2 가스는 약 200 sccm 내지 약 1000 sccm으로 제어될 수 있다. 아르곤 가스는, 약 200 sccm 내지 약 1000 sccm으로 기판 에지/기판 바닥으로부터 공급될 수 있다.
[0083] 선택적으로, 블록(510) 후에, 프로세스 챔버는 퍼징될 수 있다. 증착 전구체 가스 혼합물의 펄싱 후에, 그 후에, 퍼지 가스 혼합물이, 프로세싱 챔버로부터 잔여물들 및 불순물들을 퍼징하기 위해, 프로세싱 챔버 내로 공급된다. 퍼지 가스 혼합물의 펄싱 동안에, 프로세스 압력은, 프로세싱 챔버로부터 잔여물들 및 불순물들을 신속하게 펌핑하는 것을 보조하기 위해, 약 1 초 내지 약 5 초와 같은 비교적 짧은 시간 간격으로, 특정한 낮은 레벨, 예컨대 2 Torr 미만, 예를 들어 0.5 Torr 미만으로 펌프 다운될 수 있다. 퍼지 가스 혼합물의 펄싱 동안에, 수개의 프로세스 파라미터들이 또한 조절된다. 일 구현에서, 프로세스 압력은, 약 0.1 Torr 내지 약 2 Torr, 예컨대 0.1 Torr 내지 약 1 Torr, 예를 들어 약 0.1 Torr 내지 약 0.6 Torr로 제어된다. 프로세싱 온도는 섭씨 약 125 도 내지 섭씨 약 250 도이다. RF 전력은 약 100 와트 내지 약 800 와트로 제어될 수 있다. 퍼지 가스 혼합물에서 공급되는 H2 가스는 약 200 sccm 내지 약 1000 sccm으로 제어될 수 있다. Ar 가스는 약 200 sccm 내지 약 1000 sccm으로 공급될 수 있다.
[0084] 블록(530)에서, 블록(510)에서 증착 가스에 기판(402)을 노출시킨 후에, 또는 블록(520)에서 증착 챔버를 퍼징한 후에, 기판(402)은 플라즈마 처리 프로세스 또는 어닐링 프로세스에 노출된다. 플라즈마 처리 프로세스 또는 어닐링 프로세스는, 금속 층(420)의 증착 직후의(as deposited) 부분의 저항률을 개선하고, 표면 거칠기를 감소시킨다.
[0085] 블록(530)의 플라즈마 처리 프로세스를 위한 예시적인 플라즈마 형성 가스들은, 수소(H2), 질소(N2), 암모니아(NH3), 및 이들의 조합들을 포함한다. 플라즈마 처리 프로세스 동안에, 수개의 프로세스 파라미터들이 또한 조절된다. 일 구현에서, 프로세스 압력은 약 7 Torr 내지 약 30 Torr로 제어된다. 프로세싱 온도는 섭씨 약 125 도 내지 섭씨 약 250 도이다. RF 전력은, 약 100 와트 내지 약 800 와트, 예컨대 약 400 와트로 제어될 수 있다. H2 가스와 같은 플라즈마 형성 가스는, 약 3000 sccm 내지 약 5000 sccm, 예컨대 약 4000 sccm으로 공급될 수 있다. 기판 에지/기판 바닥으로부터 공급되는 H2 가스는, 약 200 sccm 내지 약 1000 sccm으로 제어될 수 있다. Ar 가스는, 약 200 sccm 내지 약 1000 sccm으로 기판 에지/기판 바닥으로부터 공급될 수 있다.
[0086] 증착 동안의 또는 증착 후의 플라즈마 처리가, 증착 직후의 막의 표면 거칠기를 감소시키는 것을 돕고, 증착 직후의 막에서의 탄소 불순물들을 감소시키는 것을 돕는 것으로 증명되었다. 따라서, 특히, 트랜지스터 기술 노드 ≤ 14nm에 대해 예상되는 좁은(< 15nm 임계 치수 및 > 5 종횡비) 비아 및 트렌치 구조들 내부의 H 라디칼 수명은, 심리스 및 무-공극 코발트 갭 충전을 가능하게 하기 위한 중요한 파라미터이다. CVD 프로세스 동안의 챔버 내부의 H 라디칼의 수명은, 유도성 커플링된 플라즈마 소스, 마이크로파 플라즈마 소스, 또는 e-빔 플라즈마 소스를 사용하는 플라즈마 처리 동안에, 특히, He, Ne, Ar과 같은 비활성 가스를 유동시킴으로써, 개선될 수 있다. 플라즈마 소스들은 Applied Materials, Inc. 또는 다른 벤더들로부터 입수가능하다.
[0087] 몇몇 구현들에서, 블록(530)의 어닐링 프로세스는 수소 퍼지 프로세스이다. 몇몇 구현들에서, 블록(530)의 어닐링 프로세스는, 섭씨 약 50 도 내지 섭씨 약 1400 도(예컨대, 섭씨 약 50 도 내지 섭씨 500 도; 섭씨 약 100 도 내지 섭씨 약 300 도; 섭씨 약 300 도 내지 섭씨 500 도)의 온도 범위를 가질 수 있다. 열 어닐링 프로세스 동안에, 적어도 수소 함유 가스 및/또는 비활성 가스(예컨대, 아르곤)를 포함하는 가스 혼합물이 챔버 내로 공급된다. 가스 혼합물은, 어닐링 프로세스 전에 챔버가 가스로 충전되는 정적 프로세스, 또는 어닐링 프로세스 동안에 챔버를 통해 가스 혼합물이 연속적으로 유동되는 연속적인 유동 프로세스를 사용하여, 어닐링 챔버에 공급될 수 있다.
[0088] 블록(530)에서의 어닐링 프로세스가 수소 퍼지 프로세스인 일 구현에서, 수소 퍼지 프로세스는, 섭씨 약 50 도 내지 섭씨 약 500 도(예컨대, 섭씨 약 100 도 내지 섭씨 약 300 도; 섭씨 약 300 도 내지 섭씨 500 도), 예컨대 섭씨 약 100 도 내지 섭씨 약 300 도의 온도 범위를 유지하면서, 약 5 Torr 내지 약 1,000 Torr(예컨대, 약 5 Torr 내지 약 60 Torr; 약 20 Torr 내지 약 40 Torr)의 챔버 압력을 제어하면서, 약 1,000 sccm 내지 약 30,000 sccm, 예컨대 약 5,000 sccm 내지 15,000 sccm의 유량으로, 어닐링 챔버 내로, 수소 함유 가스, 비활성 가스, 및 질소 함유 가스 중 적어도 하나를 포함하는 가스 혼합물을 공급함으로써, 수행될 수 있다. 블록(530)의 열 어닐링 프로세스는, 약 30 초 내지 약 600 초 동안, 선택적으로 기판을 회전시키면서, 수행될 수 있다. 챔버에 공급되는 가스 혼합물을 위한 가스들의 적합한 예들은, 필요에 따라, 수소 가스, 질소 함유 가스, 비활성 가스(예컨대, 아르곤), 또는 다른 가스들 중 적어도 하나를 포함할 수 있다. 블록(530)의 어닐링 프로세스가 수소 퍼지 프로세스를 포함하는 몇몇 구현들에서, 블록(530)의 프로세스를 위한 온도는, 블록(510)에서 금속 층을 증착하기 위해 사용되는 온도와 동일할 수 있거나 또는 유사할 수 있다.
[0089] 몇몇 구현들에서, 열 어닐링 프로세스는, 순환 금속 증착 프로세스와 동일한 프로세싱 챔버에서 인-시튜로 수행될 수 있다. 금속 층 증착 및 어닐링 양자 모두가 동일한 챔버에서 수행될 수 있는 몇몇 구현들에서, 챔버는, 프로세싱을 위해 요구되는 온도들로 기판을 가열하는 능력을 갖는다. 몇몇 구현들에서, 열 어닐링 프로세스는 개별적인 프로세싱 챔버에서 수행될 수 있다.
[0090] 저항률 감소에 의해 입증되는 바와 같이, 수소 퍼지/어닐링에 의해, 탄소 불순물들이 감소될 수 있다는 것이 증명되었다.
[0091] 블록(530)에서 플라즈마 처리 프로세스 또는 어닐링 프로세스에 기판을 노출시킨 후에, 블록(540)에서, 선택적으로, 증착 챔버는 퍼징될 수 있다. 블록(540)의 선택적인 퍼지는, 블록(520)에서 설명된 퍼지 프로세스와 유사하게 수행될 수 있다.
[0092] 블록(550)에서, 금속 층(420)의 미리 결정된 두께가 달성되지 않은 경우에, 금속 층(420)의 원하는 두께 범위가 도달될 때까지, 플라즈마 전처리 프로세스가 후속되는, 증착 전구체 가스 혼합물에 기판을 노출시키는 것으로부터 시작되는 부가적인 사이클들이 반복적으로 수행될 수 있다. 금속 층의 미리 결정된 두께가 달성된 경우에, 프로세스는, 열 어닐링 프로세스가 수행되는 블록(350)으로 진행된다.
[0093] 예컨대, 금속 층의 총 두께가 10 nm이고, 금속 층의 부분이 2 nm/사이클로 증착되는 경우에, (플라즈마 처리가 후속되는 2 nm 증착)의 5개의 사이클들이 요구될 것이다.
[0094] 블록(350)에서, 금속 층(420)의 특성들을 개선하기 위해, 챔버에서 기판(402)에 대해 열 어닐링 프로세스가 수행된다. 몇몇 구현들에서, 열 어닐링 프로세스는, 순환 금속 증착 프로세스와 동일한 프로세싱 챔버에서 인-시튜로 수행될 수 있다. 몇몇 구현들에서, 열 어닐링 프로세스는 개별적인 프로세싱 챔버에서 수행될 수 있다. 열 어닐링 챔버는, 필요에 따라, 시스템(200)의 프로세싱 챔버들(212, 214, 216, 232, 234, 236, 238) 중 하나일 수 있다. 일 구현에서, 블록(350)에서 수행되는 열 어닐링 프로세스는, 섭씨 약 200 도 내지 섭씨 약 1400 도(예컨대, 섭씨 약 200 도 내지 섭씨 약 500 도; 섭씨 약 300 도 내지 섭씨 약 500 도)의 온도 범위를 가질 수 있다. 열 어닐링 프로세스 동안에, 적어도 수소 함유 가스 및/또는 비활성 가스(예컨대, 아르곤)를 포함하는 가스 혼합물이 어닐링 챔버 내로 공급된다. 가스 혼합물은, 어닐링 프로세스 전에 챔버가 가스로 충전되는 정적 프로세스, 또는 어닐링 프로세스 동안에 어닐링 챔버를 통해 가스 혼합물이 연속적으로 유동되는 연속적인 유동 프로세스를 사용하여, 어닐링 챔버에 공급될 수 있다.
[0095] 일 구현에서, 350에서의 열 어닐링 프로세스는, 섭씨 약 150 도 내지 섭씨 약 500 도, 예컨대 섭씨 약 300 도 내지 섭씨 약 475 도의 온도 범위를 유지하면서, 약 0.5 Torr 내지 약 15 Torr, 예컨대 약 5 Torr 내지 약 8 Torr의 챔버 압력을 제어하면서, 약 100 sccm 내지 약 2000 sccm의 유량으로, 어닐링 챔버 내로, 수소 함유 가스, 비활성 가스, 및 질소 함유 가스 중 적어도 하나를 포함하는 가스 혼합물을 공급하고, 약 30 초 내지 약 600 초 동안, 선택적으로 기판을 회전시키면서, 열 어닐링 프로세스를 수행함으로써, 수행될 수 있다. 열 어닐링 챔버에 공급되는 가스 혼합물을 위한 가스들의 적합한 예들은, 필요에 따라, 수소 가스, 질소 함유 가스, 비활성 가스(예컨대, 아르곤), 또는 다른 가스들을 포함할 수 있다. 일 구현에서, 실리사이드화(silicidation) 프로세스를 수행하기 위해 프로세싱 챔버 내로 공급되는 가스 혼합물은, 약 1:10 내지 약 1:1, 예컨대 약 1:3의 유동 비율로 공급되는 수소 가스(H2)를 포함한다.
[0096] 블록(350)이 수행될 수 있는 적합한 열 프로세싱 챔버의 예는, Applied Materials, Inc.로부터 입수가능한 듀얼 모드 탈기(DMD) 챔버이다. 적합한 열 프로세싱 챔버들의 다른 예들은, Vantage® VulcanTM RTP 챔버 및 Vantage® AstraTM DSA 챔버 또는 배치 퍼니스 툴(batch furnace tool)이다. 어닐링 프로세스가 금속 층(420) 증착 챔버와 반드시 통합될 필요는 없을 수 있다는 것이 유의되어야 한다. RTP 및 DSA 어닐링의 사용은, 신속한 온도 변화 및 온도 균일성의 추가적인 제어를 제공할 수 있다. 다른 제조자들로부터 입수가능한 다른 열 어닐링 챔버가 또한, 본 개시를 실시하기 위해 활용될 수 있다는 것이 유의된다.
[0097] 열 어닐링 프로세스가 완료된 후에, 블록(360)에서, 금속 층(420)의 미리 결정된 두께가 달성되지 않은 경우에, 금속 층(420)의 원하는 두께 범위가 도달될 때까지, 블록(350)에서 금속 층에 대해 어닐링 프로세스를 수행하는 것이 후속되는, 블록(340)에서 금속 층을 증착하기 위해 순환 금속 증착을 수행하는 것으로부터 시작되는 부가적인 사이클들이 반복적으로 수행될 수 있다. 금속 층의 미리 결정된 두께가 달성된 경우에, 프로세스가 완료되고, 부가적인 프로세싱 단계들이 수행될 수 있다.
[0098] 따라서, 전술된 구현들에 따라, 피처 정의에 금속 층을 증착하기 위한 방법들이 제공된다. 방법들은, 증착 직후의 금속 층들을 어닐링함으로써, 심리스 금속 층들로 피처 정의들을 충전하는 것을 포함한다. CVD 코발트 막들의 어닐링은 보톰-업(bottom-up) 심리스 갭 충전을 야기한다. 특정한 구현들에서, 코발트의 리플로를 위해 습윤 층이 요구되지 않는다. 금속 층(예컨대, CVD 코발트 층)의 두께는, 피처 정의 직경(임계 치수)의 50 % 미만일 수 있다. 얇은 코발트 막 증착 및 단-시간 어닐링의 조합을 활용하는 순환 프로세스가 사용된다. 단-시간 어닐링 동안의 분위기는, 심리스 코발트 충전을 달성하기 위해 요구되는 어닐링 온도를 낮춘다. 블랭킷(blanket) 웨이퍼 연구는, 어닐링 처리 후의 코발트 막들의 저항률에서의 50 % 감소를 입증한다. 어닐링 단계 동안의 어닐링 시간, 온도, 분위기(사용되는 가스의 타입), 정적 가스 압력, 또는 가스 유동의 변화들은, 금속 층의 저항률을 개선하고, 거칠기를 감소시키기 위해 사용될 수 있다. 짧은 어닐링 시간(예컨대, 1분)이 코발트 저항률 및 거칠기를 감소시키기에 충분하다. 어닐링 동안의 가스 유동은 코발트 막들의 저항률을 더 개선한다. 아르곤 및 수소 가스, 또는 이들 양자의 조합이 어닐링 분위기를 위해 사용될 수 있다. PVD 코발트가 CVD 코발트 대신에 활용될 수 있다. CVD 및 PVD의 조합이 또한 활용될 수 있고, 여기에서, CVD 코발트는 PVD 코발트 리-플로를 위한 습윤 층으로서 작용한다.
[0099] 도 6은, 본 개시의 일 구현에 따른, 반도체 디바이스의 피처 정의에 금속 층을 형성하기 위한 흐름도를 도시한다. 도 6에서 설명되는 시퀀스는, 아래에서 논의되는, 도 7a 내지 도 7e에서 도시된 제조 스테이지들에 대응한다. 도 7a 내지 도 7e는, 프로세싱 시퀀스(600)에 의해 예시되는, 디바이스 구조(408)의 피처 정의들(406a, 406b) 내에 금속 층(420)을 제조하는 상이한 스테이지들 동안의, 디바이스 구조(408)가 위에 형성된 기판(402)의 개략적인 횡-단면도들을 예시한다. 도 6의 시퀀스는 일반적으로, CVD, ALD, 또는 PVD 증착된 코발트 금속 층에 관하여 제공된다.
[00100] 프로세싱 시퀀스(600)의 특정한 양상들은, 도 3에 관하여 설명된 프로세싱 시퀀스(300)와 유사하고, 간결성을 위해 아래에서 반복되지 않을 것이다. 일 구현에서, 블록들(610 및 620)은, 위에서 설명된 바와 같은 도 3에서 도시된 블록들(310 및 320)과 유사하다. 블록들(610 및 620)은, 각각, 도 7a 및 도 7b에서 도시된 제조 스테이지들에 대응한다. 도 7a 및 도 7b의 상세한 논의는, 도 4a 및 도 4b에 관하여 발견될 수 있다. 그러나, 기판에 대해 전처리 프로세스를 수행하는 것은 블록(620)에서 선택적일 수 있다.
[00101]블록(630)은, 도 7c에서 도시된 바와 같이, 기판(402) 상에 배리어 층(416)을 증착하기 위해, 배리어 층 증착을 수행하는 것을 제공한다. 배리어 층은 일반적으로, 금속 또는 금속 질화물 재료, 예컨대 티타늄(Ti), 티타늄 질화물(TiN), 이들의 합금들, 또는 이들의 조합들을 포함한다. 배리어 층(416)은 또한, 플라즈마 질화(N2 또는 NH3) Ti 및 PVD 코발트를 포함할 수 있다. 배리어 층(416)이 질화 Ti 층을 포함하는 경우에, 상단의 수 옹스트롬의 티타늄만이 TiN 화합물로 변환된다. 비-산화된 Ti 및 TiN 배리어 층들이 개선된 확산 저항을 제공한다는 것이 발견되었다. 배리어 층(416)은, 약 2 Å 내지 약 100 Å의 범위 내의, 더 제한적으로는 약 3 Å 내지 약 80 Å의 범위 내의, 더 제한적으로는 약 4 Å 내지 약 50 Å의 범위 내의, 더 제한적으로는 약 5 Å 내지 약 25 Å의 범위 내의, 더 제한적으로는 약 5 Å 내지 약 20 Å의 범위 내의, 더 제한적으로는 약 5 Å 내지 약 15 Å의 범위 내의, 그리고 더 제한적으로는 약 5 Å 내지 약 10 Å의 범위 내의 두께를 가질 수 있다. 배리어 층은 일반적으로, 원자 층 증착(ALD), 플라즈마-강화 ALD(PE-ALD), 화학 기상 증착(CVD), 또는 물리 기상 증착(PVD) 프로세스들에 의해 증착된다.
[00102] 일 구현에서, 배리어 층 증착을 수행하는 것은, 비활성 가스와 같은 캐리어 가스의 존재 시에 챔버에 제공될 수 있는 Ti 함유 전구체를 제공하는 것을 포함하는 ALD 프로세스를 포함한다. 다른 구현에서, TiN을 포함하는 배리어 층을 형성하기 위해, 질소 함유 전구체와 함께 Ti 함유 전구체가 제공될 수 있다. Ti 함유 전구체 및 질소 함유 전구체는, 비활성 가스와 같은 캐리어 가스의 존재 시에 제공될 수 있다. 다른 구현에서, TiN 배리어 층을 형성하기 위해, 증착된 Ti 층에 대해 질화(nitridation) 프로세스가 수행될 수 있다. 다른 구현에서, Ti 배리어 층은 PVD Ti 프로세스에 의해 증착된다.
[00103] 블록(635)은, 도 7d에서 도시된 바와 같이, 기판(402) 상에 습윤 층(718)을 증착하기 위해, 습윤 층 증착을 수행하는 것을 제공한다. 습윤 층(718)은 배리어 층(416) 위에 증착된다. 습윤 층은 일반적으로, PVD Co, CVD TiN, PVD TiN, CVD Ru, PVD Ru, PVD Ti의 질화, 또는 이들의 조합들로부터 선택되는 프로세스에 의해 증착된다. 습윤 층(718)을 증착하기 위해 CVD 프로세스를 사용하는 구현들에서, 원하는 전구체 가스가 챔버에 제공되고, 캐리어 가스의 존재 시에 추가로 제공될 수 있다. 습윤 층(718)을 증착하기 위해 PVD 프로세스를 사용하는 구현들에서, 증착될 바람직한 재료를 포함하는 타겟이 제공되고, PVD 습윤 층을 증착하기 위해, PVD 프로세스가 수행된다. 일 구현에서, 습윤 층은 PVD TiN을 포함한다. 이러한 구현에서, Ti 타겟이 제공되고, 배리어 층(416) 위에 습윤 층(718)을 증착하도록 Ti를 스퍼터링하기 위해, 이온들에 의해 충격이 가해진다. 플라즈마의 존재 시에, NH3와 같은 질소 함유 전구체를 사용하는 질화 프로세스가, TiN 습윤 층(718)을 형성하기 위해, PVD Ti 층에 대해 수행된다. 이러한 구현에서, 습윤 층(718)은 질화 Ti 층을 포함하고, 상단의 수 옹스트롬의 티타늄만이 TiN 화합물로 변환된다. 다른 구현에서, 습윤 층은 PVD Co이다. 이러한 구현에서, Co 타겟이 제공되고, 배리어 층(416) 위에 습윤 층(718)을 증착하도록 Co를 스퍼터링하기 위해, 이온에 의해 충격이 가해진다. PVD Co를 사용하는 구현에서, RF 전력은, 약 5000 W 내지 약 6000 W, 예컨대 약 5500 W의 주파수로 제공된다. PVD Co 프로세스의 전력은 약 400 W 내지 약 600 W, 예컨대 약 500 W로 제공되고, PVD Co 프로세스를 수행하는 동안의 챔버의 압력은, 약 50 mT 내지 약 150 mT, 예컨대 약 100 mT이다.
[00104] Ti 또는 TiN의 습윤 층이, 후속 CVD Co 증착 프로세스와 동일한 챔버(고 진공 하)에서 증착될 수 있다는 것을 알아야 한다. 대안적인 구현에서, 어닐링 동안의 CVD Co 막들의 응집(agglomeration)은 습윤 층으로서 (상이한 막 특성들을 갖는) CVD Co를 사용하는 것을 수반하였다. 이러한 CVD Co 습윤 층은, 갭-충전 목적을 위해 사용되는 CVD Co 막들에 대한 < 1%의 탄소와 비교하여, 높은 탄소 원자 %, > 5%의 탄소를 포함하였다. 높은 탄소 함유량의 CVD Co 막들이, 순환 H2 플라즈마 처리를 제거함으로써, 그리고 증착 단계 동안에, 더 낮은 H2 부분 압력을 사용하여, 획득되었다.
[00105] 전술된 습윤 층(718) 프로세스들 중 임의의 것이, 블록(640)에서 제공되는 후속 금속 층 증착 프로세스와 함께 수행될 수 있다는 것이 유의되어야 한다. 습윤 층(718) 및 배리어 층(416)은 일반적으로, 후속 금속 층 증착을 강화한다. 공극들이 기판 상의 피처 정의의 바닥에, 또는 피처 정의에서의 다른 위치들에 형성될 수 있다는 것이 발견되었다. 공극들은, 금속 층이 어닐링되는 경우의, 금속 층의 축적(accumulation) 또는 응집의 결과로서 형성되는 것으로 생각된다. 공극들은 일반적으로 바람직하지 않고, 이는, 금속 층과 기판 사이의 공극은 궁극적으로, 금속 층의 품질을 감소시키고, 전체 디바이스 성능에 악영향을 미치기 때문이다. 추가로, 어닐링 프로세스들 동안의 금속 층과 아래놓인 기판 사이의 상호-확산(inter-diffusion)은 Co 및 실리콘 상호-확산을 초래한다. 상호-확산은 디바이스 성능에 악영향을 미치고, 예측가능하지 않은 디바이스 거동을 야기한다. 습윤 층(718)과 조합하여 또는 단독으로, 배리어 층(416)은 Co 및 실리콘 상호-확산을 감소시킨다. 추가로, 배리어 층(416)과 조합하여 또는 단독으로, 습윤 층은, 후속 어닐링 프로세스들 동안의 응집의 가능성을 감소시킴으로써, 금속 층이 디바이스의 트렌치들 및 비아들을 충전하기 위해 증착되는 경우에 금속 층의 접착을 강화한다.
[00106] 대안적인 구현에서, 어닐링 프로세스 동안의 CVD Co 막들의 응집은 습윤 층으로서 CVD Co를 사용할 수 있다. 이러한 CVD Co 습윤 층은, 심리스 갭-충전을 위해 사용되는 CVD Co 막들에 대한 낮은 탄소 함유량(원자% < 1%)의 탄소와 비교하여, 높은 탄소 함유량(원자% > 5%)을 포함할 수 있다. 높은 탄소 함유량의 CVD Co 막들은, 순환 H2 플라즈마 처리를 제거함으로써, 그리고 증착 단계 동안에 더 낮은 H2 부분 압력을 사용하여 획득되었다.
[00107] 블록(640)은, 기판 상에 금속 층을 증착하기 위해, 순환 금속 증착을 수행하는 것을 제공한다. 순환 금속 증착 프로세스의 프로세스 파라미터들 및 설명은, 도 3에서의 블록(340), 및 도 5에 관련된 대응하는 설명에 관하여 위에서 발견될 수 있다. 블록(650)은, 기판 상에 배치된 금속 층에 대해 어닐링 프로세스를 수행하는 것을 제공한다. 어닐링 프로세스를 수행하는 것의 프로세스 파라미터들 및 설명은 도 3에서의 블록(350)에 관하여 얻을 수 있다.
[00108] 열 어닐링 프로세스가 완료된 후에, 블록(660)에서, 금속 층(420)의 미리 결정된 두께가 달성되지 않은 경우에, 금속 층(420)의 원하는 두께 범위가 도달될 때까지, 블록(650)에서 금속 층에 대해 어닐링 프로세스를 수행하는 것이 후속되는, 블록(640)에서 금속 층을 증착하기 위해 순환 금속 증착을 수행하는 것으로부터 시작되는 부가적인 사이클들이 반복적으로 수행될 수 있다. 금속 층의 미리 결정된 두께가 달성된 경우에, 프로세스가 완료되고, 부가적인 프로세싱 단계들이 수행될 수 있다.
[00109] 위에서 기재된 바와 같이, 도 6에서 설명되는 프로세싱 시퀀스(600)는, CVD, ALD, 또는 PVD 금속 증착 프로세스들에 관하여 이루어질 수 있다. 통합된 (비-산화된) CVD 또는 ALD TiN 배리어 층은, 디바이스 피처 정의의 바닥에서의 공극들의 존재를 감소시켰다. 블록(650)의 어닐링 프로세스를 수행하기 전에, 습윤 층(718) 증착 후에 또는 금속 층(420) 증착 후에, 진공 파괴가 도입될 수 있다. 블록(650)의 어닐링 프로세스가, 금속 층(420)이 증착되었던 챔버와 다른 챔버에서 수행될 수 있다는 것이 유의되어야 한다. 더욱이, 블록(640)(관련된 플라즈마 프로세싱 파라미터들에 대해 도 5를 참조)에서 제공되는 바와 같은 H2 플라즈마 처리(20 Å 또는 그 미만의 CVD Co 두께에서의 플라즈마 처리)의 높은 주파수가, 디바이스 피처 정의들의 바닥에서의 공극 형성을 제거하는 것에서 상당한 역할을 하였다는 것이 발견되었다. 마지막으로, CVD 또는 ALD 금속 층들의 리플로 특성들이, 프로세싱 시퀀스(600)에서 제공되는 전술된 프로세스 변수들에 의해, 불순물들(즉, 탄소, 산소, 질소 등)의 원자 퍼센트를 제어함으로써, 조절될 수 있다는 것이 발견되었다. 심리스 금속 층 갭-충전, 더 구체적으로는, 심리스 코발트 갭-충전을 가능하게 하기 위해, 일 퍼센트 또는 더 낮은 탄소 불순물 레벨이 바람직할 수 있다. 금속 층 증착의 프로세스 변수들에 부가하여, 불순물 레벨들이, 배리어 층(416) 및 습윤 층(718)에 의해 추가로 제어될 수 있다.
[00110] 도 8은, 본 개시의 일 구현에 따른, 반도체 디바이스의 피처 정의에 금속 층을 형성하기 위한 흐름도를 도시한다. 도 8에서 설명되는 시퀀스는, 아래에서 논의되는 도 7a 내지 도 7e에서 도시된 제조 스테이지들에 대응한다. 도 7a 내지 도 7e는, 프로세싱 시퀀스(800)에 의해 예시된, 디바이스 구조(408)의 피처 정의들(406a, 406b) 내에 금속 층(420)을 제조하는 상이한 스테이지들 동안의 디바이스 구조(408)가 위에 형성된 기판(402)의 개략적인 횡-단면도들을 예시한다. 도 8의 시퀀스는 일반적으로, PVD 증착된 코발트 금속 층에 관하여 제공된다.
[00111] 프로세싱 시퀀스(800)는, 블록(810)에서 기판을 제공함으로써 시작된다. 블록(810)의 상세한 설명은, 도 3에서의 블록들(310) 및 도 6에서의 블록(610)에 관련된 설명들에 관하여 얻을 수 있다. 블록(820)은, 선택적으로, 기판에 대해 전처리 프로세스를 수행하는 것을 제공한다. 블록(820)에 관련된 상세한 설명은, 도 3에서의 블록(320) 및 도 6에서의 블록(620)에 관련된 설명들에 관하여 얻을 수 있다.
[00112] 블록(830)은, 피처 정의에 배리어 층을 증착하기 위해, 배리어 층 증착을 수행하는 것을 제공한다. 배리어 층(416)에 관한 일반적인 설명은 도 6에서의 블록(630)에 관하여 얻을 수 있다. 일 구현에서, TiN 배리어 층과 같은 배리어 층(416)이 기판 상에 배치된다. 이러한 구현에서, TiN 층은, 약 5 Å 내지 약 75 Å, 예컨대 약 50 Å의 두께로 제공된다. 그러나, 10 Å의 TiN 층이 배리어 층으로서 충분할 수 있다는 것이 증명되었다. TiN 배리어 층은, CVD 증착 프로세스에 의해, 또는 이전에 증착된 Ti 층의 NH3 또는 N2 질화에 의해 형성된다. TiN 배리어 층의 증착을 위한 프로세싱 파라미터들은, 도 6에서의 블록(630)에 관하여 발견될 수 있다.
[00113] 블록(835)은, 배리어 층 상에 습윤 층을 증착하기 위해, 습윤 층 증착을 수행하는 것을 제공한다. 습윤 층(718)의 일반적인 설명은, 도 6에서의 블록(635)에 관하여 얻을 수 있다. 일 구현에서, 습윤 층(718)은 CVD 또는 ALD 프로세스에 의해 증착된다. 습윤 층(718)을 제공하기 위한 적합한 프로세스들은, CVD TiN, CVD Co, CVD Ru, ALD TaN, 및 이들의 조합들을 포함한다. 일 구현에서, 습윤 층은 CVD Co 프로세스에 의해 증착될 수 있다. CVD 프로세스 동안에 증착되는 코발트는, 도 3에서 제공되는 순환 금속 증착 프로세스에 관하여 논의된 코발트 함유 전구체들과 같은 코발트 함유 전구체에 의해 프로세싱 챔버에 제공된다. 일 구현에서, 코발트 함유 전구체는 열 증착 프로세스에서 챔버에 제공된다. 열 증착 프로세스는 일반적으로, 기판(402)의 표면 상의 코발트의 증착을 촉진하기 위해, 기판(402)을 가열하는 것을 포함한다. 일 구현에서, 열 증착 프로세스는, 약 100 ℃ 내지 약 200 ℃, 예컨대 약 150 ℃로 기판을 가열하는 것을 제공한다. 이러한 구현에서, CVD Co 프로세스 동안에 증착되는 코발트는, 배리어 층(416) 위에 배치된 습윤 층(718)이다.
[00114] 블록(840)은, 습윤 층(718)에 대해 어닐링 프로세스를 수행하는 것을 제공한다. 어닐링 프로세스는 일반적으로, 습윤 층(718)의 표면 거칠기를 감소시키고, 결정질 구조의 입자 사이즈를 증가시키고, 습윤 층(718)에 존재할 수 있는, 탄소와 같은 불순물들을 감소시키기 위해 수행된다. 어닐링 프로세스는, 약 200 ℃ 내지 약 500 ℃, 예컨대 약 400 ℃의 온도로 수행된다. 어닐링 프로세스는, 아르곤과 같은 비활성 가스가 챔버에 제공되는 챔버 환경에서 수행될 수 있다. 일 구현에서, 아르곤 가스는 챔버 내에서 정적이고, 챔버는, 습윤 층(718)의 어닐링이 수행된 후에, 선택적으로 퍼징될 수 있다. 일 구현에서, 어닐링 프로세스는, 약 10 초 내지 약 1000 초, 예컨대 약 30 초 내지 약 90 초, 예를 들어 약 60 초의 지속기간 동안 수행된다. 다른 구현에서, 어닐링 프로세스는, 정적 또는 유동 방식으로 챔버에 H2 가스가 제공되는 챔버 환경에서 수행될 수 있다. 이러한 구현에서, 어닐링 프로세스는, 약 10 초 내지 약 1000 초의 지속기간 동안 수행될 수 있다. 다른 구현들에서, 어닐링 프로세스는 아르곤 가스 및 H2 가스를 이용하여 수행될 수 있다.
[00115] 블록(850)은, 기판 상에 금속 층(420)을 증착하기 위한 금속 증착 프로세스를 수행하는 것을 제공한다. 일 구현에서, 금속 층(420)은 PVD Co 프로세스에 의해 증착된다. PVD Co 프로세스는 또한, 열 PVD Co 프로세스일 수 있다. 코발트는 통상적인 프로세스들을 사용하여 스퍼터링되고, 일 구현에서, 스퍼터링 프로세스는, H2 또는 아르곤과 같은 프로세스 가스의 존재 시에 수행된다. 일 구현에서, PVD Co 프로세스는, 약 5000 W 내지 약 6000 W, 예컨대 약 5500 W의 주파수에서의 RF 전력을 제공함으로써 수행될 수 있다. RF는, 약 250 W 내지 약 750 W, 예컨대 약 500 W의 전력으로 직류로 제공될 수 있다. PVD Co 프로세스 동안의 챔버의 압력은, 약 50 mTorr 내지 약 200 mTorr, 예컨대 약 100 mTorr의 압력으로 유지될 수 있다. 코발트가 기판으로 스퍼터링되면, 코발트는, 증착 직후의 코발트를 리플로잉하기 위해 기판에 열을 제공함으로써, 리플로잉될 수 있다. 일 구현에서, PVD Co 리플로는, 약 200 ℃ 내지 약 500 ℃의 온도로 기판을 가열함으로써 수행될 수 있다. PVD Ci 프로세스가 채용되는 구현들에서, 챔버가, 프로세싱을 위해 요구되는 온도들로 기판을 가열하는 능력을 갖는 경우에, 금속 층(420) 증착 및 어닐링 양자 모두가 동일한 챔버에서 수행될 수 있다.
[00116] 블록(860)은, 플라즈마 처리 프로세스 또는 어닐링 프로세스에 금속 층(420)을 노출시키는 것을 제공한다. 플라즈마 처리 프로세스는 일반적으로, H2와 같은 프로세스 가스를 챔버에 제공하고, 프로세스 가스를 플라즈마로 형성하기 위해 RF 전력을 인가하는 것을 포함한다. 일 구현에서, RF 전류의 주파수는, 약 200 W 내지 약 800 W, 예컨대 약 400 W로 제공된다. 플라즈마 처리 프로세스는, 약 1 초 내지 약 60 초, 예컨대 약 30 초 동안 수행된다. 일 구현에서, 기판(402)은, 금속 층(420)의 표면 거칠기를 추가로 감소시키고, 금속 층(420)에 존재할 수 있는 불순물들의 퍼센티지를 감소시키기 위해, 약 100 ℃ 내지 약 200 ℃, 예컨대 약 150 ℃의 온도로 가열될 수 있다.
[00117] 블록(860)의 어닐링 프로세스는, 블록(530)에서 설명된 수소 퍼지 어닐링 프로세스와 동일할 수 있거나 또는 유사할 수 있다.
[00118] 블록(870)은, 피처 정의들(406a, 406b)에 배치된 금속 층(420)에 대해 어닐링 프로세스를 수행하는 것을 제공한다. 어닐링 프로세스는 일반적으로, 금속 층(420)에 존재할 수 있는, 탄소와 같은 불순물들을 감소시키고, 금속 층(420)의 표면 거칠기를 감소시키기 위해 수행된다. 추가로, 어닐링 프로세스는 결정질 입자 사이즈를 증가시키고, 이는, 더 낮은 저항률을 야기하여, 개선된 집적 회로 성능을 야기한다. 어닐링 프로세스는, 약 200 ℃ 내지 약 500 ℃, 예컨대 약 400 ℃의 온도로 수행된다. 어닐링 프로세스는 추가로, 아르곤과 같은 비활성 가스 및 H2와 같은 프로세스 가스가 챔버에 제공되는 챔버 환경에서 수행된다. 일 구현에서, 아르곤 및 H2 가스는 챔버 내에서 유동하고, 챔버는, 금속 층(420)의 어닐링이 수행된 후에, 선택적으로 퍼징될 수 있다. 일 구현에서, 어닐링 프로세스는, 약 30 초 내지 약 90 초, 예컨대 약 60 초 동안 수행된다.
[00119] 위의 구현들에서, PVD Co 프로세스는, 기판의 가열을 제공하는 챔버에서 Co 증착 및 어닐링 프로세스가 수행되는 경우에, 순환 금속 증착 프로세스 없이 수행될 수 있다. 대안적인 구현에서, PVD Co 층이 피처 정의의 바닥에 증착될 수 있고, 에칭될 수 있고, 피처 정의 측벽 상에 리-스퍼터링될(re-sputtered) 수 있어서, 측벽 상에 연속적인 코발트 막을 제공할 수 있고, 그에 따라, 피처 정의의 필드로부터 바닥으로 PVD Co의 리플로를 허용할 수 있다. 금속 층(420) 증착은, 금속 층(420)의 후속 화학적 기계적 폴리싱(polish)을 위해 요구되는 충분한 막 두께를 획득하도록 수행된다.
[00120] 다른 구현에서, 습윤 층(718)은 CVD Co를 포함하고, 금속 층(420)은 텅스텐(W)을 포함한다. 이러한 구현은 일반적으로, 작은 임계 치수 및 어그레시브(aggressive) 종횡비를 나타내는 피처 정의의 하부 부분을 갖는 듀얼 다마신(dual damascene) 타입 구조와 함께 사용된다. 듀얼 다마신 타입 구조의 상부 부분은 일반적으로, 하부 부분과 비교하여, 더 큰 임계 치수 및 더 작은 어그레시브 종횡비를 갖는다. 이러한 구현에서, 부가적인 금속 층 증착 어려움들을 보이는 하부 부분이, 위에서 설명된 바와 같은 CVD Co 프로세스로 충전될 수 있다. CVD Co 프로세스는 피처 정의의 하부 부분을 충전한다. CVD Co 증착 후에, 피처 정의의 남은 부분을 충전하기 위해, CVD W 프로세스가 수행될 수 있다. CVD W 프로세스는 일반적으로, CVD Co 프로세스보다 더 빠른 레이트로 재료를 증착하고, 따라서, 증가된 처리량을 허용한다.
[00121] 도 9는, 로직 애플리케이션에서 사용될 수 있는, 본원에서 설명되는 특정한 구현들에 따라 증착되고, 등각 게이트 전극(950)으로서 사용되는 금속 층들을 포함하는 기판의 횡-단면도를 도시한다. 부가적으로, 도 9의 반도체 구조는, 게이트 구조들을 갖는 평면 및 삼차원 트랜지스터들에서 사용될 수 있다. 게이트 구조들을 갖는 삼차원 트랜지스터들의 예들은, 핀펫(FinFET)(이전의 DELTA(단일-게이트) 트랜지스터 설계에 기초한, 실리콘 온 인슐레이터(silicon on insulator) 기술 기판 상에 구축된 비평면의 더블-게이트 트랜지스터) 또는 트라이게이트(Trigate) 트랜지스터 구조를 포함한다.
[00122] 일 구현에서, 본원에서 설명되는 금속 층은 금속 게이트 구조에서 사용될 수 있다. 예컨대, 도 9는, 본원에서 설명되는 방법들에 의해 증착된 금속 층을 포함하는 금속-함유 게이트 전극(950)을 갖는, 로직 애플리케이션에서 사용될 수 있는 반도체 구조를 도시한다. 초기의 피처 정의(955)는, 기판 상에 이전에 증착되었던 고-k 유전체 재료(960)에 형성된다.
[00123] 그 후에, 일 함수 재료 층(970)이, 고-k 유전체 재료(960)에 형성된 피처 정의에 등각적으로(conformally) 증착된다. 그 후에, 금속 게이트 충전 재료(980)가 일 함수 재료 층(970) 상에 형성되고, 피처 정의(955)를 충전한다.
[00124] 금속 게이트 충전 재료는, 도 9에서 도시된 바와 같은 게이트 전극(950)을 완성하기 위해 사용된다. 일 함수 재료 층(970) 및 금속 게이트 충전 재료(980)는, 게이트 전극(950)에 대해 요구되는 각각의 전도율에 따라, 동일한 또는 상이한 재료일 수 있다. 일 함수 재료와 상이한 금속 게이트 충전 재료가 사용되는 경우에, 금속 게이트 충전 재료는, 금속 또는 금속 합금과 같은 전기 전도성 재료를 포함할 수 있다. 금속 게이트 충전 재료로서 사용하기 위한 금속 또는 금속 합금의 예들은, 텅스텐, 알루미늄, 구리, 코발트 및 이들의 조합들, 및 텅스텐, 알루미늄, 구리, 코발트 및 이들의 조합들의 합금들의 그룹으로부터의 재료들을 포함한다.
[00125] 일 함수 재료와 동일한 또는 실질적으로 동일한 금속 게이트 충전 재료가 사용되는 경우에, 금속 게이트 충전 재료(980)는, 본원에서 설명되는 금속 층들을 포함할 수 있고, 본원에서 설명되는 프로세스들에 의해 증착될 수 있다. 대안적으로, 일 함수 재료 층(970) 및 금속 게이트 충전 재료(980)는, 양자 모두, 본원에서 설명되는 금속 층들, 금속 탄화물, 금속 탄화물 규화물, 또는 금속 탄화물 질화물 재료들로부터 선택되는 상이한 재료들일 수 있다. 예컨대, 고-k 유전 상수 재료는 하프늄 산화물일 수 있고, 일 함수 재료 층(970)은 하프늄 탄화물일 수 있고, 게이트 충전 재료는 탄탈럼 탄화물일 수 있다. 게이트 충전 재료는 일 함수 재료 층과 동등한 또는 그보다 더 작은 저항률을 가져야 한다.
[00126] 선택적으로, 습윤 층이, 금속 게이트 충전 재료(980)의 증착 전에 증착될 수 있다. 습윤 층은, 코발트, 탄탈럼, 티타늄, 및 이들의 조합들의 그룹으로부터 선택되는 금속 재료일 수 있다. 대안적으로, 또한 습윤 층과 함께 사용될 수 있거나 또는 습윤 층으로서 수행할 수 있는 배리어 층이, 일 함수 재료 층 전에 또는 후에 증착될 수 있다. 배리어 층은, 충전 재료, 즉 텅스텐, 구리, 및 알루미늄을 위한 임의의 적합한 배리어 층을 포함할 수 있고, 탄탈럼 질화물, 티타늄 질화물, 텅스텐 질화물, 및 이들의 조합들의 그룹으로부터 선택되는 금속-함유 재료일 수 있다. 일 함수 재료 층(970) 전에 증착되는 배리어 층은, 파선들에 의해 층(965)으로 도시된다. 일 함수 재료 층(970) 후에 그러나 금속 게이트 충전 재료(980) 전에 증착된, 배리어 층 및/또는 습윤 층은, 파선들에 의해 층(975)으로 도시된다. 배리어 및/또는 습윤 층들 각각은, 50 Å 또는 그 미만, 예컨대 약 1 Å 내지 약 20 Å의 두께로 증착될 수 있다.
[00127] 도 10은, 본원에서 설명되는 특정한 구현들에 다라 형성된 NMOS 및 PMOS 애스펙트들을 갖는 CMOS 구조(1000)의 횡-단면도를 도시한다. CMOS 구조(1000)는, 에피택셜 층(1004)이 위에 증착된 기판(1002)을 포함할 수 있다. 에피택셜 층(1004) 내에, p-웰(1006) 및 n-웰(1008)이 형성될 수 있다. p-웰(1006) 위에, NMOS 구조(1018)가 형성될 수 있다. NMOS 구조(1018)는, 소스 전극(1010a), 드레인 전극(1010b), 고-k 유전체 층(1012), 캡핑 층(1014), 및 게이트 전극(1016)을 포함할 수 있다. 유사하게, PMOS 구조(1028)가 n-웰(1008) 위에 형성될 수 있다. PMOS 구조(1028)는, 소스 전극(1020a), 드레인 전극(1020b), 고-k 유전체 층(1022), 캡핑 층(1024), 및 게이트 전극(1026)을 포함할 수 있다. NMOS 구조(1018)는, 격리 구역(1030)에 의해, PMOS 구조(1028)로부터 격리될 수 있다.
[00128] 캡핑 층들(1014, 1024)은, 게이트 전극들(1016, 1026)이 고-k 유전체 층들(1012, 1022)과 반응하는 것을 방지하기 위해, 게이트 전극들(1016, 1026)과 고-k 유전체 층들(1012, 1022) 사이에 존재할 수 있다. 캡핑 층들(1014, 1024)은 임계 전압을 튜닝할 수 있다. 일 구현에서, NMOS 구조(1018)에서의 캡핑 층(1014)은, PMOS 구조(1028)의 캡핑 층(1024)과 상이하다. NMOS 구조(1018)에 대해, 고-k 유전체 층(1012)은 하프늄 산화물일 수 있고, 게이트 전극(1016)은, 본원에서 설명되는 구현들에 따라 증착된 금속을 포함할 수 있다.
[00129] 전술한 바가 본 개시의 구현들에 관한 것이지만, 본 개시의 다른 그리고 추가적인 구현들이, 본 개시의 기본적인 범위로부터 벗어나지 않고 고안될 수 있고, 본 개시의 범위는 다음의 청구항들에 의해 결정된다.

Claims (20)

  1. 금속 층을 증착하기 위한 방법으로서,
    기판에 형성된 피처 정의(feature definition)에 비-산화된 티타늄 또는 티타늄 질화물 층을 증착하는 단계;
    상기 비-산화된 티타늄 또는 티타늄 질화물 층 상에 화학 기상 증착(CVD) 코발트 습윤 층 또는 물리 기상 증착(PVD) 코발트 습윤 층을 증착하는 단계; 및
    상기 피처 정의에 코발트 금속 층을 증착하기 위해 순환 금속 증착 프로세스를 수행하는 단계
    를 포함하며,
    상기 순환 금속 증착 프로세스는,
    상기 피처 정의에 상기 코발트 금속 층의 부분을 증착하기 위해 증착 전구체 가스 혼합물에 상기 기판을 노출시키는 것;
    플라즈마 처리 프로세스와 수소 열적 처리 프로세스 중 하나에 상기 코발트 금속 층의 부분을 노출시키는 것; 및
    상기 코발트 금속 층의 미리 결정된 두께가 달성될 때까지, 상기 증착 전구체 가스 혼합물에 상기 기판을 노출시키는 것, 및 상기 플라즈마 처리 프로세스와 수소 열적 처리 프로세스 중 하나에 상기 코발트 금속 층의 부분을 노출시키는 것을 반복하는 것
    을 포함하는,
    금속 층을 증착하기 위한 방법.
  2. 제1항에 있어서,
    상기 기판은 적어도 상기 피처 정의가 그 내부에 형성된 고-k 유전체 층을 포함하며, 상기 코발트 금속 층은 상기 피처 정의를 충진(fill)하는,
    금속 층을 증착하기 위한 방법.
  3. 제1항에 있어서,
    상기 수소 열적 처리 프로세스는, 상기 코발트 금속 층에 열 에너지를 제공하면서, 수소 가스(H2) 및 비활성 가스 중 적어도 하나를 포함하는 가스 혼합물을 공급하는 것을 포함하는,
    금속 층을 증착하기 위한 방법.
  4. 제3항에 있어서,
    상기 피처 정의에 상기 코발트 금속 층의 부분을 증착하기 위해 상기 증착 전구체 가스 혼합물에 상기 기판을 노출시키는 것, 및 상기 플라즈마 처리 프로세스와 수소 열적 처리 프로세스 중 하나에 상기 코발트 금속 층의 부분을 노출시키는 것은, 동일한 프로세싱 챔버에서 인-시튜(in-situ)로 수행되는,
    금속 층을 증착하기 위한 방법.
  5. 제3항에 있어서,
    상기 수소 열적 처리 프로세스는, 약 5 Torr 내지 약 60 Torr의 수소 압력으로 그리고 약 1,000 sccm 내지 약 30,000 sccm의 수소 유동 레이트로, 약 섭씨 300 도 내지 약 섭씨 500 도의 온도에서 수행되는 수소 퍼지 프로세스인,
    금속 층을 증착하기 위한 방법.
  6. 제1항에 있어서,
    상기 피처 정의에 상기 코발트 금속 층의 부분을 증착하기 위해 상기 증착 전구체 가스 혼합물에 상기 기판을 노출시키는 것, 및 상기 플라즈마 처리 프로세스와 수소 열적 처리 프로세스 중 하나에 상기 코발트 금속 층의 부분을 노출시키는 것은, 동시에 수행되는,
    금속 층을 증착하기 위한 방법.
  7. 제1항에 있어서,
    상기 플라즈마 처리 프로세스에 상기 코발트 금속 층의 부분을 노출시키는 것은, 상기 코발트 금속 층의 부분의 거칠기를 감소시키기 위해, 수소(H2), 질소(N2), 암모니아(NH3) 및 이들의 조합으로부터 선택된 가스를 공급하는 것을 포함하는,
    금속 층을 증착하기 위한 방법.
  8. 제1항에 있어서,
    상기 피처 정의는 비아(via)들, 트렌치(trench)들, 라인들 및 콘택(contact) 홀들로부터 선택되는,
    금속 층을 증착하기 위한 방법.
  9. 제1항에 있어서,
    상기 증착 전구체 가스 혼합물은 코발트-함유 전구체 및 환원 가스(reducing gas)를 포함하는,
    금속 층을 증착하기 위한 방법.
  10. 금속 층을 증착하기 위한 방법으로서,
    기판에 형성된 피처 정의에 배리어 층을 증착하는 단계 ― 상기 배리어 층을 증착하는 단계는 비-산화된 티타늄 또는 티타늄 질화물 층을 증착하는 단계를 포함함 ―; 및
    상기 배리어 층 상에 습윤 층을 증착하는 단계 ― 상기 습윤 층을 증착하는 단계는 화학 기상 증착(CVD) 코발트 층 또는 물리 기상 증착(PVD) 코발트 층을 증착하는 단계를 포함함 ―; 및
    상기 피처 정의에 코발트 금속 층을 증착하기 위해 순환 금속 증착 프로세스를 수행하는 단계
    를 포함하며,
    상기 순환 금속 증착 프로세스는,
    상기 피처 정의에 상기 코발트 금속 층의 부분을 증착하기 위해, 증착 전구체 가스 혼합물에 상기 기판을 노출시키는 것;
    플라즈마 처리 프로세스와 수소 열적 처리 프로세스 중 하나에 상기 코발트 금속 층의 부분을 노출시키는 것; 및
    상기 코발트 금속 층의 미리 결정된 두께가 달성될 때까지, 상기 증착 전구체 가스 혼합물에 상기 기판을 노출시키는 것, 및 상기 플라즈마 처리 프로세스와 수소 열적 처리 프로세스 중 하나에 상기 코발트 금속 층의 부분을 노출시키는 것을 반복하는 것
    을 포함하는,
    금속 층을 증착하기 위한 방법.
  11. 삭제
  12. 제10항에 있어서,
    상기 기판은 적어도 상기 피처 정의가 그 내부에 형성된 고-k 유전체 층을 포함하며, 상기 코발트 금속 층은 상기 고-k 유전체 층에 형성된 상기 피처 정의를 충진(fill)하는,
    금속 층을 증착하기 위한 방법.
  13. 제10항에 있어서,
    상기 수소 열적 처리 프로세스는, 상기 코발트 금속 층에 열 에너지를 제공하면서, 수소 가스(H2) 및 비활성 가스 중 적어도 하나를 포함하는 가스 혼합물을 공급하는 것을 포함하는,
    금속 층을 증착하기 위한 방법.
  14. 제13항에 있어서,
    상기 피처 정의에 상기 코발트 금속 층의 부분을 증착하기 위해 상기 증착 전구체 가스 혼합물에 상기 기판을 노출시키는 것, 및 상기 플라즈마 처리 프로세스와 수소 열적 처리 프로세스 중 하나에 상기 코발트 금속 층의 부분을 노출시키는 것은, 동일한 프로세싱 챔버에서 인-시튜(in-situ)로 수행되는,
    금속 층을 증착하기 위한 방법.
  15. 제10항에 있어서,
    상기 피처 정의에 상기 코발트 금속 층의 부분을 증착하기 위해 상기 증착 전구체 가스 혼합물에 상기 기판을 노출시키는 것, 및 상기 플라즈마 처리 프로세스와 수소 열적 처리 프로세스 중 하나에 상기 코발트 금속 층의 부분을 노출시키는 것은, 동시에 수행되는,
    금속 층을 증착하기 위한 방법.
  16. 제10항에 있어서,
    상기 배리어 층은 티타늄 질화물 배리어 층이며 약 2 Å 내지 약 100 Å 사이의 두께로 증착되는,
    금속 층을 증착하기 위한 방법.
  17. 금속 층을 증착하기 위한 방법으로서,
    기판에 형성된 피처 정의에 배리어 층을 증착하기 위해 배리어 층 증착 프로세스를 수행하는 단계 ― 상기 배리어 층은 비-산화된 티타늄 또는 티타늄 질화물 층을 포함함 ―;
    상기 배리어 층 상에 습윤(wetting) 층을 증착하기 위해 습윤 층 증착 프로세스를 수행하는 단계;
    상기 습윤 층 상에 어닐링 프로세스를 수행하는 단계;
    증착 전구체 가스 혼합물에 상기 습윤 층을 노출시켜 코발트 금속 층의 일부를 증착함으로써 상기 습윤 층 상에 코발트 금속 층을 증착하기 위해 금속 증착 프로세스를 수행하는 단계; 및
    플라즈마 처리 프로세스와 수소 열적 처리 프로세스 중 하나에 상기 코발트 금속 층의 부분을 노출시키는 단계
    를 포함하는,
    금속 층을 증착하기 위한 방법.
  18. 제17항에 있어서,
    상기 기판 상에 배치된 상기 코발트 금속 층을 어닐링하는 단계를 더 포함하는,
    금속 층을 증착하기 위한 방법.
  19. 제17항에 있어서,
    상기 습윤 층 증착 프로세스를 수행하는 단계는, 화학 기상 증착(CVD) 코발트 층 또는 물리 기상 증착(PVD) 코발트 층을 증착하는 단계를 포함하는,
    금속 층을 증착하기 위한 방법.
  20. 제17항에 있어서,
    상기 금속 증착 프로세스를 수행하는 단계는, PVD 코발트 층 또는 CVD 코발트 층을 증착하는 단계를 포함하는,
    금속 층을 증착하기 위한 방법.
KR1020217019465A 2013-09-27 2014-09-10 심리스 코발트 갭-충전을 가능하게 하는 방법 KR102403706B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201361883480P 2013-09-27 2013-09-27
US61/883,480 2013-09-27
PCT/US2014/054989 WO2015047731A1 (en) 2013-09-27 2014-09-10 Method of enabling seamless cobalt gap-fill
KR1020197024827A KR102271202B1 (ko) 2013-09-27 2014-09-10 심리스 코발트 갭-충전을 가능하게 하는 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020197024827A Division KR102271202B1 (ko) 2013-09-27 2014-09-10 심리스 코발트 갭-충전을 가능하게 하는 방법

Publications (2)

Publication Number Publication Date
KR20210080613A KR20210080613A (ko) 2021-06-30
KR102403706B1 true KR102403706B1 (ko) 2022-05-30

Family

ID=52740569

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020167011203A KR102263554B1 (ko) 2013-09-27 2014-09-10 심리스 코발트 갭-충전을 가능하게 하는 방법
KR1020217019465A KR102403706B1 (ko) 2013-09-27 2014-09-10 심리스 코발트 갭-충전을 가능하게 하는 방법
KR1020197024827A KR102271202B1 (ko) 2013-09-27 2014-09-10 심리스 코발트 갭-충전을 가능하게 하는 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020167011203A KR102263554B1 (ko) 2013-09-27 2014-09-10 심리스 코발트 갭-충전을 가능하게 하는 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020197024827A KR102271202B1 (ko) 2013-09-27 2014-09-10 심리스 코발트 갭-충전을 가능하게 하는 방법

Country Status (6)

Country Link
US (2) US9685371B2 (ko)
JP (2) JP6488284B2 (ko)
KR (3) KR102263554B1 (ko)
CN (2) CN110066984B (ko)
TW (3) TWI633604B (ko)
WO (1) WO2015047731A1 (ko)

Families Citing this family (156)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9385033B2 (en) * 2013-09-27 2016-07-05 Intel Corporation Method of forming a metal from a cobalt metal precursor
US9761449B2 (en) * 2013-12-30 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gap filling materials and methods
US9997362B2 (en) * 2014-04-07 2018-06-12 Entegris, Inc. Cobalt CVD
US9331073B2 (en) * 2014-09-26 2016-05-03 International Business Machines Corporation Epitaxially grown quantum well finFETs for enhanced pFET performance
US9601430B2 (en) 2014-10-02 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
KR20180018510A (ko) * 2015-06-18 2018-02-21 인텔 코포레이션 반도체 구조체들을 위한 금속 피처들의 BUF(Bottom-Up Fill)
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US9589897B1 (en) * 2015-08-18 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Trench liner for removing impurities in a non-copper trench
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
CN106653678A (zh) * 2015-11-03 2017-05-10 中芯国际集成电路制造(上海)有限公司 导电插塞结构及其形成方法
US9741577B2 (en) 2015-12-02 2017-08-22 International Business Machines Corporation Metal reflow for middle of line contacts
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10396012B2 (en) * 2016-05-27 2019-08-27 International Business Machines Corporation Advanced through substrate via metallization in three dimensional semiconductor integration
US10312181B2 (en) 2016-05-27 2019-06-04 International Business Machines Corporation Advanced through substrate via metallization in three dimensional semiconductor integration
US9786605B1 (en) * 2016-05-27 2017-10-10 International Business Machines Corporation Advanced through substrate via metallization in three dimensional semiconductor integration
US10049927B2 (en) 2016-06-10 2018-08-14 Applied Materials, Inc. Seam-healing method upon supra-atmospheric process in diffusion promoting ambient
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
WO2018022510A1 (en) * 2016-07-25 2018-02-01 Tokyo Electron Limited Monolayer film mediated precision material etch
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
CN109690755A (zh) * 2016-09-30 2019-04-26 英特尔公司 使用含钨粘合层增强互连可靠性能以实现钴互连的微电子器件和方法
KR102662612B1 (ko) * 2016-10-02 2024-05-03 어플라이드 머티어리얼스, 인코포레이티드 루테늄 라이너로 구리 전자 이동을 개선하기 위한 도핑된 선택적 금속 캡
US9934942B1 (en) * 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US10431464B2 (en) 2016-10-17 2019-10-01 International Business Machines Corporation Liner planarization-free process flow for fabricating metallic interconnect structures
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10049940B1 (en) 2017-08-25 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for metal gates with roughened barrier layer
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
JP6733516B2 (ja) * 2016-11-21 2020-08-05 東京エレクトロン株式会社 半導体装置の製造方法
US10600685B2 (en) * 2016-11-27 2020-03-24 Applied Materials, Inc. Methods to fill high aspect ratio features on semiconductor substrates with MOCVD cobalt film
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10177030B2 (en) 2017-01-11 2019-01-08 International Business Machines Corporation Cobalt contact and interconnect structures
TWI758398B (zh) * 2017-01-24 2022-03-21 美商應用材料股份有限公司 用於在基板上形成鈷層的方法
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10103056B2 (en) * 2017-03-08 2018-10-16 Lam Research Corporation Methods for wet metal seed deposition for bottom up gapfill of features
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US10157785B2 (en) 2017-05-01 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
KR102399497B1 (ko) * 2017-05-29 2022-05-19 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US20180363133A1 (en) * 2017-06-16 2018-12-20 Applied Materials, Inc. Method and Apparatus for Void Free SiN Gapfill
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10535527B2 (en) * 2017-07-13 2020-01-14 Applied Materials, Inc. Methods for depositing semiconductor films
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10741668B2 (en) 2017-07-19 2020-08-11 Globalfoundries Inc. Short channel and long channel devices
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
KR102405723B1 (ko) 2017-08-18 2022-06-07 어플라이드 머티어리얼스, 인코포레이티드 고압 및 고온 어닐링 챔버
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
US20190067003A1 (en) * 2017-08-30 2019-02-28 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film on a dielectric surface of a substrate and related semiconductor device structures
WO2019050714A1 (en) * 2017-09-05 2019-03-14 Applied Materials, Inc. ASCENDING APPROACH FOR HIGH-FORM SHAPE FORMATION IN 3D MEMORY STRUCTURES
US10304732B2 (en) * 2017-09-21 2019-05-28 Applied Materials, Inc. Methods and apparatus for filling substrate features with cobalt
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10672649B2 (en) * 2017-11-08 2020-06-02 International Business Machines Corporation Advanced BEOL interconnect architecture
CN111357090B (zh) 2017-11-11 2024-01-05 微材料有限责任公司 用于高压处理腔室的气体输送***
US10170322B1 (en) * 2017-11-16 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Atomic layer deposition based process for contact barrier layer
KR20200075892A (ko) 2017-11-17 2020-06-26 어플라이드 머티어리얼스, 인코포레이티드 고압 처리 시스템을 위한 컨덴서 시스템
US10438846B2 (en) 2017-11-28 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Physical vapor deposition process for semiconductor interconnection structures
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10672653B2 (en) 2017-12-18 2020-06-02 International Business Machines Corporation Metallic interconnect structures with wrap around capping layers
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
TWI716818B (zh) * 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
KR20230079236A (ko) 2018-03-09 2023-06-05 어플라이드 머티어리얼스, 인코포레이티드 금속 함유 재료들을 위한 고압 어닐링 프로세스
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10566435B2 (en) * 2018-04-06 2020-02-18 International Business Machines Corporation Gate stack quality for gate-all-around field-effect transistors
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US11421318B2 (en) * 2018-05-04 2022-08-23 Applied Materials, Inc. Methods and apparatus for high reflectivity aluminum layers
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
US11131022B2 (en) * 2018-05-16 2021-09-28 Applied Materials, Inc. Atomic layer self aligned substrate processing and integrated toolset
JP7066178B2 (ja) * 2018-06-01 2022-05-13 国立大学法人東海国立大学機構 Ｉｉｉ族窒化物半導体素子の製造装置および製造方法ならびに半導体ウエハの製造方法
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10411091B1 (en) 2018-07-13 2019-09-10 Qualcomm Incorporated Integrated circuits employing a field gate(s) without dielectric layers and/or work function metal layers for reduced gate layout parasitic resistance, and related methods
US11965236B2 (en) * 2018-07-17 2024-04-23 Applied Materials, Inc. Method of forming nickel silicide materials
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
JP7164349B2 (ja) * 2018-07-31 2022-11-01 株式会社アルバック Ｃｏ膜製造方法
KR20240007292A (ko) 2018-08-02 2024-01-16 젤리스트 인코퍼레이티드 기상 천이 종의 제어된 형성을 통한 박막 증착 방법
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11631680B2 (en) 2018-10-18 2023-04-18 Applied Materials, Inc. Methods and apparatus for smoothing dynamic random access memory bit line metal
US10903112B2 (en) * 2018-10-18 2021-01-26 Applied Materials, Inc. Methods and apparatus for smoothing dynamic random access memory bit line metal
US11587791B2 (en) * 2018-10-23 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon intermixing layer for blocking diffusion
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US10971398B2 (en) 2018-10-26 2021-04-06 International Business Machines Corporation Cobalt interconnect structure including noble metal layer
KR20210078555A (ko) * 2018-10-26 2021-06-28 에바텍 아크티엔게젤샤프트 압전 코팅을 위한 증착 공정
US11424132B2 (en) * 2018-11-03 2022-08-23 Applied Materials, Inc. Methods and apparatus for controlling contact resistance in cobalt-titanium structures
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US10790287B2 (en) * 2018-11-29 2020-09-29 Applied Materials, Inc. Reducing gate induced drain leakage in DRAM wordline
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
CN113261075A (zh) * 2018-12-21 2021-08-13 应用材料公司 用于形成触点的处理***和方法
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
US11171141B2 (en) 2019-03-04 2021-11-09 Applied Materials, Inc. Gap fill methods of forming buried word lines in DRAM without forming bottom voids
JP2020150214A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体装置およびその製造方法
KR20200124351A (ko) * 2019-04-23 2020-11-03 삼성전자주식회사 코발트 전구체, 이를 이용한 코발트 함유막의 제조 방법 및 이를 이용한 반도체 소자의 제조 방법
US11410880B2 (en) * 2019-04-23 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Phase control in contact formation
US11101174B2 (en) * 2019-10-15 2021-08-24 Applied Materials, Inc. Gap fill deposition process
WO2021080726A1 (en) 2019-10-21 2021-04-29 Applied Materials, Inc. Method of depositing layers
CN114730735A (zh) * 2019-11-21 2022-07-08 应用材料公司 平滑化动态随机存取存储器位线金属的方法与设备
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film
US11183455B2 (en) 2020-04-15 2021-11-23 International Business Machines Corporation Interconnects with enlarged contact area
US11410881B2 (en) 2020-06-28 2022-08-09 Applied Materials, Inc. Impurity removal in doped ALD tantalum nitride
US11456171B2 (en) * 2020-11-20 2022-09-27 Applied Materials, Inc. Deep trench integration processes and devices
CN113078102B (zh) * 2021-03-24 2022-04-29 长鑫存储技术有限公司 半导体结构的制备方法
CN115332248A (zh) * 2021-05-11 2022-11-11 联华电子股份有限公司 形成半导体元件的方法
US20230109501A1 (en) * 2021-09-28 2023-04-06 Applied Materials, Inc. Tungsten gapfill using molybdenum co-flow
US20240088071A1 (en) * 2022-09-14 2024-03-14 Applied Materials, Inc. Methods for forming metal gapfill with low resistivity

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070202254A1 (en) 2001-07-25 2007-08-30 Seshadri Ganguli Process for forming cobalt-containing materials
US20090246952A1 (en) * 2008-03-28 2009-10-01 Tokyo Electron Limited Method of forming a cobalt metal nitride barrier film
US20100200991A1 (en) * 2007-03-15 2010-08-12 Rohan Akolkar Dopant Enhanced Interconnect

Family Cites Families (104)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6482262B1 (en) 1959-10-10 2002-11-19 Asm Microchemistry Oy Deposition of transition metal carbides
US4589193A (en) 1984-06-29 1986-05-20 International Business Machines Corporation Metal silicide channel stoppers for integrated circuits and method for making the same
JP3111466B2 (ja) * 1990-09-07 2000-11-20 セイコーエプソン株式会社 メッキ配線層を備えた半導体装置の製造方法
US5918149A (en) * 1996-02-16 1999-06-29 Advanced Micro Devices, Inc. Deposition of a conductor in a via hole or trench
US5888888A (en) 1997-01-29 1999-03-30 Ultratech Stepper, Inc. Method for forming a silicide region on a silicon body
KR100261017B1 (ko) 1997-08-19 2000-08-01 윤종용 반도체 장치의 금속 배선층을 형성하는 방법
US6348376B2 (en) 1997-09-29 2002-02-19 Samsung Electronics Co., Ltd. Method of forming metal nitride film by chemical vapor deposition and method of forming metal contact and capacitor of semiconductor device using the same
US6077780A (en) * 1997-12-03 2000-06-20 Advanced Micro Devices, Inc. Method for filling high aspect ratio openings of an integrated circuit to minimize electromigration failure
KR100275727B1 (ko) 1998-01-06 2001-01-15 윤종용 반도체 장치의 커패시터 형성방법
JP3955386B2 (ja) 1998-04-09 2007-08-08 富士通株式会社 半導体装置及びその製造方法
KR100279300B1 (ko) 1998-05-11 2001-02-01 윤종용 금속 배선 연결 방법
KR100319888B1 (ko) 1998-06-16 2002-01-10 윤종용 선택적 금속층 형성방법, 이를 이용한 커패시터 형성 및 콘택홀 매립방법
KR100287180B1 (ko) 1998-09-17 2001-04-16 윤종용 계면 조절층을 이용하여 금속 배선층을 형성하는 반도체 소자의 제조 방법
KR100327328B1 (ko) 1998-10-13 2002-05-09 윤종용 부분적으로다른두께를갖는커패시터의유전막형성방버뵤
KR100331544B1 (ko) 1999-01-18 2002-04-06 윤종용 반응챔버에 가스를 유입하는 방법 및 이에 사용되는 샤워헤드
US6200893B1 (en) 1999-03-11 2001-03-13 Genus, Inc Radical-assisted sequential CVD
US6305314B1 (en) 1999-03-11 2001-10-23 Genvs, Inc. Apparatus and concept for minimizing parasitic chemical vapor deposition during atomic layer deposition
JP2000340671A (ja) 1999-05-26 2000-12-08 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
US6511539B1 (en) 1999-09-08 2003-01-28 Asm America, Inc. Apparatus and method for growth of a thin film
FI117942B (fi) 1999-10-14 2007-04-30 Asm Int Menetelmä oksidiohutkalvojen kasvattamiseksi
KR100304714B1 (ko) 1999-10-20 2001-11-02 윤종용 금속 할로겐 가스를 사용한 반도체 소자의 금속 박막 형성방법
JP4448582B2 (ja) * 1999-11-09 2010-04-14 株式会社アルバック タンタル−炭素系薄膜の形成方法
US6344419B1 (en) 1999-12-03 2002-02-05 Applied Materials, Inc. Pulsed-mode RF bias for sidewall coverage improvement
US6969448B1 (en) * 1999-12-30 2005-11-29 Cypress Semiconductor Corp. Method for forming a metallization structure in an integrated circuit
FI20000099A0 (fi) 2000-01-18 2000-01-18 Asm Microchemistry Ltd Menetelmä metalliohutkalvojen kasvattamiseksi
US6277249B1 (en) 2000-01-21 2001-08-21 Applied Materials Inc. Integrated process for copper via filling using a magnetron and target producing highly energetic ions
US6251242B1 (en) 2000-01-21 2001-06-26 Applied Materials, Inc. Magnetron and target producing an extended plasma region in a sputter reactor
DE60125338T2 (de) 2000-03-07 2007-07-05 Asm International N.V. Gradierte dünne schichten
JP3851752B2 (ja) 2000-03-27 2006-11-29 株式会社東芝 半導体装置の製造方法
FI117979B (fi) 2000-04-14 2007-05-15 Asm Int Menetelmä oksidiohutkalvojen valmistamiseksi
KR100363088B1 (ko) 2000-04-20 2002-12-02 삼성전자 주식회사 원자층 증착방법을 이용한 장벽 금속막의 제조방법
US6482733B2 (en) 2000-05-15 2002-11-19 Asm Microchemistry Oy Protective layers prior to alternating layer deposition
US6921712B2 (en) 2000-05-15 2005-07-26 Asm International Nv Process for producing integrated circuits including reduction using gaseous organic compounds
US6620723B1 (en) 2000-06-27 2003-09-16 Applied Materials, Inc. Formation of boride barrier layers using chemisorption techniques
US6551929B1 (en) 2000-06-28 2003-04-22 Applied Materials, Inc. Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques
US6585823B1 (en) 2000-07-07 2003-07-01 Asm International, N.V. Atomic layer deposition
US6660660B2 (en) 2000-10-10 2003-12-09 Asm International, Nv. Methods for making a dielectric stack in an integrated circuit
US6416822B1 (en) 2000-12-06 2002-07-09 Angstrom Systems, Inc. Continuous method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD)
US6428859B1 (en) 2000-12-06 2002-08-06 Angstron Systems, Inc. Sequential method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD)
KR100385947B1 (ko) 2000-12-06 2003-06-02 삼성전자주식회사 원자층 증착 방법에 의한 박막 형성 방법
US6630201B2 (en) 2001-04-05 2003-10-07 Angstron Systems, Inc. Adsorption process for atomic layer deposition
US6464779B1 (en) 2001-01-19 2002-10-15 Novellus Systems, Inc. Copper atomic layer chemical vapor desposition
US6632478B2 (en) * 2001-02-22 2003-10-14 Applied Materials, Inc. Process for forming a low dielectric constant carbon-containing film
KR100433846B1 (ko) 2001-05-23 2004-06-04 주식회사 하이닉스반도체 반도체장치의 금속도전막 형성방법
US9051641B2 (en) * 2001-07-25 2015-06-09 Applied Materials, Inc. Cobalt deposition on barrier surfaces
US6607976B2 (en) 2001-09-25 2003-08-19 Applied Materials, Inc. Copper interconnect barrier layer structure and formation method
US20030059538A1 (en) 2001-09-26 2003-03-27 Applied Materials, Inc. Integration of barrier layer and seed layer
US6727177B1 (en) * 2001-10-18 2004-04-27 Lsi Logic Corporation Multi-step process for forming a barrier film for use in copper layer formation
US6620956B2 (en) 2001-11-16 2003-09-16 Applied Materials, Inc. Nitrogen analogs of copper II β-diketonates as source reagents for semiconductor processing
US6939801B2 (en) 2001-12-21 2005-09-06 Applied Materials, Inc. Selective deposition of a barrier layer on a dielectric material
US6620670B2 (en) 2002-01-18 2003-09-16 Applied Materials, Inc. Process conditions and precursors for atomic layer deposition (ALD) of AL2O3
US7279432B2 (en) * 2002-04-16 2007-10-09 Applied Materials, Inc. System and method for forming an integrated barrier layer
US6657304B1 (en) * 2002-06-06 2003-12-02 Advanced Micro Devices, Inc. Conformal barrier liner in an integrated circuit interconnect
JP4626795B2 (ja) * 2002-09-12 2011-02-09 株式会社 液晶先端技術開発センター 金属配線のための積層構造及びその形成方法
US6825115B1 (en) 2003-01-14 2004-11-30 Advanced Micro Devices, Inc. Post silicide laser thermal annealing to avoid dopant deactivation
US6867130B1 (en) 2003-05-28 2005-03-15 Advanced Micro Devices, Inc. Enhanced silicidation of polysilicon gate electrodes
KR100539274B1 (ko) 2003-07-15 2005-12-27 삼성전자주식회사 코발트 막 증착 방법
US7029966B2 (en) 2003-09-18 2006-04-18 International Business Machines Corporation Process options of forming silicided metal gates for advanced CMOS devices
US7276801B2 (en) * 2003-09-22 2007-10-02 Intel Corporation Designs and methods for conductive bumps
US6867152B1 (en) 2003-09-26 2005-03-15 Novellus Systems, Inc. Properties of a silica thin film produced by a rapid vapor deposition (RVD) process
US7109087B2 (en) 2003-10-03 2006-09-19 Applied Materials, Inc. Absorber layer for DSA processing
US6897118B1 (en) 2004-02-11 2005-05-24 Chartered Semiconductor Manufacturing Ltd. Method of multiple pulse laser annealing to activate ultra-shallow junctions
US7078302B2 (en) 2004-02-23 2006-07-18 Applied Materials, Inc. Gate electrode dopant activation method for semiconductor manufacturing including a laser anneal
US7148548B2 (en) 2004-07-20 2006-12-12 Intel Corporation Semiconductor device with a high-k gate dielectric and a metal gate electrode
US7439168B2 (en) 2004-10-12 2008-10-21 Dcg Systems, Inc Apparatus and method of forming silicide in a localized manner
US20060091493A1 (en) 2004-11-01 2006-05-04 Silicon-Based Technology Corp. LOCOS Schottky barrier contact structure and its manufacturing method
US7235472B2 (en) 2004-11-12 2007-06-26 Infineon Technologies Ag Method of making fully silicided gate electrode
GB0428090D0 (en) 2004-12-22 2005-01-26 Unilever Plc Fabric treatment device
KR100804392B1 (ko) * 2005-12-02 2008-02-15 주식회사 네패스 반도체 패키지 및 그 제조 방법
US7520969B2 (en) 2006-03-07 2009-04-21 Applied Materials, Inc. Notched deposition ring
TW200746268A (en) * 2006-04-11 2007-12-16 Applied Materials Inc Process for forming cobalt-containing materials
KR100761467B1 (ko) * 2006-06-28 2007-09-27 삼성전자주식회사 금속배선 및 그 형성 방법
US7521379B2 (en) 2006-10-09 2009-04-21 Applied Materials, Inc. Deposition and densification process for titanium nitride barrier layers
US20080124698A1 (en) 2006-11-28 2008-05-29 Ebensberger Jason M Virtual coatings application system with structured training and remote instructor capabilities
US20080132050A1 (en) 2006-12-05 2008-06-05 Lavoie Adrien R Deposition process for graded cobalt barrier layers
US20080296768A1 (en) * 2006-12-14 2008-12-04 Chebiam Ramanan V Copper nucleation in interconnects having ruthenium layers
US7851360B2 (en) * 2007-02-14 2010-12-14 Intel Corporation Organometallic precursors for seed/barrier processes and methods thereof
US20090022958A1 (en) * 2007-07-19 2009-01-22 Plombon John J Amorphous metal-metalloid alloy barrier layer for ic devices
US7843063B2 (en) * 2008-02-14 2010-11-30 International Business Machines Corporation Microstructure modification in copper interconnect structure
US20090269507A1 (en) * 2008-04-29 2009-10-29 Sang-Ho Yu Selective cobalt deposition on copper surfaces
US8519541B2 (en) 2008-08-14 2013-08-27 Macronix International Co., Ltd. Semiconductor device having plural conductive layers disposed within dielectric layer
JP2010212452A (ja) 2009-03-10 2010-09-24 Tokyo Electron Ltd Ｃｕ膜の成膜方法および記憶媒体
JP5487748B2 (ja) * 2009-06-16 2014-05-07 東京エレクトロン株式会社 バリヤ層、成膜方法及び処理システム
TW201125028A (en) 2009-09-02 2011-07-16 Ulvac Inc Method for forming co film and method for forming cu wiring film
JP2011134910A (ja) * 2009-12-24 2011-07-07 Rohm Co Ltd ＳｉＣ電界効果トランジスタ
KR20110080666A (ko) * 2010-01-06 2011-07-13 삼성전자주식회사 반도체 콘택 구조 및 형성 방법
US8691687B2 (en) * 2010-01-07 2014-04-08 International Business Machines Corporation Superfilled metal contact vias for semiconductor devices
US10269363B2 (en) 2010-03-09 2019-04-23 Nippon Telegraph And Telephone Corporation Coding method, decoding method, apparatus, program, and recording medium
TWI536451B (zh) 2010-04-26 2016-06-01 應用材料股份有限公司 使用具金屬系前驅物之化學氣相沉積與原子層沉積製程之ｎ型金氧半導體金屬閘極材料、製造方法及設備
JP5680892B2 (ja) * 2010-07-13 2015-03-04 株式会社アルバック Ｃｏ膜形成方法
US8661664B2 (en) 2010-07-19 2014-03-04 International Business Machines Corporation Techniques for forming narrow copper filled vias having improved conductivity
US8357599B2 (en) * 2011-02-10 2013-01-22 Applied Materials, Inc. Seed layer passivation
US8232200B1 (en) * 2011-03-18 2012-07-31 International Business Machines Corporation Methods of forming integrated circuit devices having damascene interconnects therein with metal diffusion barrier layers and devices formed thereby
US8524600B2 (en) 2011-03-31 2013-09-03 Applied Materials, Inc. Post deposition treatments for CVD cobalt films
JPWO2012173067A1 (ja) * 2011-06-16 2015-02-23 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置、半導体装置の製造装置及び記憶媒体
US9755039B2 (en) * 2011-07-28 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a metal gate electrode stack
US9368603B2 (en) 2011-09-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Contact for high-k metal gate device
US9082832B2 (en) * 2011-09-21 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming protection and support structure for conductive interconnect structure
CN103094184B (zh) * 2011-10-31 2015-04-01 中芯国际集成电路制造(上海)有限公司 一种铜互连结构的制造方法
US8728955B2 (en) * 2012-02-14 2014-05-20 Novellus Systems, Inc. Method of plasma activated deposition of a conformal film on a substrate surface
JP5390654B2 (ja) 2012-03-08 2014-01-15 株式会社東芝 半導体装置の製造方法
US9330939B2 (en) 2012-03-28 2016-05-03 Applied Materials, Inc. Method of enabling seamless cobalt gap-fill
CN103000579B (zh) * 2012-12-14 2016-12-21 复旦大学 一种半导体器件及其制备方法
CN102969276B (zh) * 2012-12-14 2015-10-21 复旦大学 半导体器件及其制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070202254A1 (en) 2001-07-25 2007-08-30 Seshadri Ganguli Process for forming cobalt-containing materials
US20100200991A1 (en) * 2007-03-15 2010-08-12 Rohan Akolkar Dopant Enhanced Interconnect
US20090246952A1 (en) * 2008-03-28 2009-10-01 Tokyo Electron Limited Method of forming a cobalt metal nitride barrier film

Also Published As

Publication number Publication date
CN105518827B (zh) 2019-06-14
TWI660429B (zh) 2019-05-21
KR20190102096A (ko) 2019-09-02
CN110066984A (zh) 2019-07-30
TW201935569A (zh) 2019-09-01
KR102263554B1 (ko) 2021-06-09
US20170084486A1 (en) 2017-03-23
KR20160063378A (ko) 2016-06-03
JP6727359B2 (ja) 2020-07-22
KR20210080613A (ko) 2021-06-30
JP2019110320A (ja) 2019-07-04
TWI720422B (zh) 2021-03-01
KR102271202B1 (ko) 2021-06-30
US9685371B2 (en) 2017-06-20
CN110066984B (zh) 2021-06-08
US20150093891A1 (en) 2015-04-02
WO2015047731A1 (en) 2015-04-02
US10699946B2 (en) 2020-06-30
CN105518827A (zh) 2016-04-20
TW201515109A (zh) 2015-04-16
TWI633604B (zh) 2018-08-21
JP2016540368A (ja) 2016-12-22
TW201903902A (zh) 2019-01-16
JP6488284B2 (ja) 2019-03-20

Similar Documents

Publication Publication Date Title
JP6727359B2 (ja) シームレスのコバルト間隙充填を可能にする方法
US10269633B2 (en) Method of enabling seamless cobalt gap-fill
US8586479B2 (en) Methods for forming a contact metal layer in semiconductor devices

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant