KR102374879B1 - Ⅲ족 질화물 반도체 기판의 제조 방법 - Google Patents

Ⅲ족 질화물 반도체 기판의 제조 방법 Download PDF

Info

Publication number
KR102374879B1
KR102374879B1 KR1020207016159A KR20207016159A KR102374879B1 KR 102374879 B1 KR102374879 B1 KR 102374879B1 KR 1020207016159 A KR1020207016159 A KR 1020207016159A KR 20207016159 A KR20207016159 A KR 20207016159A KR 102374879 B1 KR102374879 B1 KR 102374879B1
Authority
KR
South Korea
Prior art keywords
substrate
nitride semiconductor
iii nitride
group iii
aln buffer
Prior art date
Application number
KR1020207016159A
Other languages
English (en)
Other versions
KR20200069377A (ko
Inventor
코지 마츠모토
토시아키 오노
히로시 아마노
요시오 혼다
Original Assignee
가부시키가이샤 사무코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 사무코 filed Critical 가부시키가이샤 사무코
Publication of KR20200069377A publication Critical patent/KR20200069377A/ko
Application granted granted Critical
Publication of KR102374879B1 publication Critical patent/KR102374879B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C23C16/0281—Deposition of sub-layers, e.g. to promote the adhesion of the main coating of metallic sub-layers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/301—AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C23C16/303—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/46—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for heating the substrate
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/52—Controlling or regulating the coating process
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/16—Controlling or regulating
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/183—Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/38—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

(과제) Si 기판 상에 AlN 버퍼층을 개재하여 Ⅲ족 질화물 반도체층을 성장시킬 때에 Si 기판 중으로의 Ⅲ족 원료의 확산을 억제한다.
(해결 수단) Ⅲ족 질화물 반도체 기판의 제조 방법은, Si 기판(10) 상에 제1 AlN 버퍼층(21)을 성장시키는 공정(S12A)과, 제1 AlN 버퍼층(21) 상에 제1 AlN 버퍼층(21)의 성장 온도보다도 높은 온도에서 제2 AlN 버퍼층(22)을 성장시키는 공정(S12B)과, 제2 AlN 버퍼층(22) 상에 Ⅲ족 질화물 반도체층(30)을 성장시키는 공정(S13)을 구비한다. 제1 AlN 버퍼층(21)의 성장 온도는 400∼600℃이다.

Description

Ⅲ족 질화물 반도체 기판의 제조 방법
본 발명은, Ⅲ족 질화물 반도체 기판의 제조 방법에 관한 것으로, 특히, Si 기판 상에 AlN 버퍼층을 개재하여 Ⅲ족 질화물 반도체층을 성장시키는 방법에 관한 것이다.
GaN으로 대표되는 Ⅲ족 질화물 반도체는, 다른 반도체에 비해 밴드 갭이 크고, 절연 파괴 전계 강도가 크고, 포화 전자 이동도가 높기 때문에, LED(Light Emitting Diode)나 LD(Laser Diode) 등의 광 디바이스, 혹은 파워 반도체 디바이스의 재료로서 바람직하게 이용되고 있다.
현재의 제조 기술에서는 Ⅲ족 질화물 반도체의 벌크 단결정을 저비용으로 제조하는 것이 곤란하기 때문에, 사파이어, 탄화 규소(SiC), 실리콘(Si) 등의 단결정 기판 상에 Ⅲ족 질화물 반도체를 헤테로에피택셜 성장시키는 방법이 일반적이다. 특히 최근에는, 대구경이고 고품질인 벌크 단결정을 저비용으로 제조 가능한 Si 기판을 이용하여 Ⅲ족 질화물 반도체를 양산하는 시도가 진행되고 있다.
이종(異種) 기판 상에 Ⅲ족 질화물 반도체를 에피택셜 성장시키는 경우, 통상은, 기판 재료와 Ⅲ족 질화물 반도체 재료의 격자 부정합에 의해 Ⅲ족 질화물 반도체층 중에 많은 전위가 발생한다. 예를 들면 사파이어 기판 상에 성막된 GaN층의 표면의 전위 밀도는 5×108/㎠ 정도이고, Si 기판 상에 성막된 GaN층의 표면의 전위 밀도는 1×109∼1×1010/㎠이다. 이러한 Ⅲ족 질화물 반도체층 중의 전위는, LED이면 발광 효율의 저하, 파워 반도체 디바이스이면 전류 리크의 원인이 된다.
Ⅲ족 질화물 반도체층의 전위 밀도를 저감하기 위해, 기판 상에 버퍼층을 개재하여 Ⅲ족 질화물 반도체층을 형성하는 것이 행해지고 있다. 예를 들면 특허문헌 1에는, 서멀 클리닝 및 질화 처리에 계속하여, 950℃의 저온에서 AlN 버퍼층을 성장시키고, 이어서 1230℃의 고온에서 AlN 버퍼층을 추가로 성장시킨 후, Ⅲ족 질화물 반도체층을 성장시키는 것이 기재되어 있다.
또한 특허문헌 2에는, 1050℃에서의 기판 표면의 베이킹에 계속하여, 600∼900℃의 저온에서 AlN 버퍼층을 성장시키고, 이어서 900℃를 초과하는 고온에서 AlN 버퍼층을 추가로 성장시킨 후, Ⅲ족 질화물 반도체층을 성장시키는 것이 기재되어 있다. 또한 특허문헌 3에는, Si 기판 상에 성장시키는 질화물 반도체막의 결정성을 개선하기 위해, 입방정의 실리콘 단결정의 {111}면으로부터 임의의 방향으로 0.1도 이상 1.6도 이하의 범위 내의 오프각으로 경사진 주면을 갖는 실리콘 기판을 이용하는 것이 기재되어 있다.
일본공개특허공보 2005-072409호 일본공개특허공보 2013-69983호 일본공개특허공보 2003-86837호
AlN 버퍼층의 결정성을 양호하게 하기 위해서는 900℃ 이상의 고온하에서 AlN을 성장시키는 것이 바람직하지만, 그러한 고온하에서 AlN을 성장시키면 Al 원료나 로 내에 잔류하는 Ga나 In 등의 Ⅲ족 원료가 Si 기판 중에 확산되어 표면의 저항률이 저하된다는 문제가 있다. Si 기판의 표면의 저항률의 저하는, 전류 리크 패스나 기생 용량의 증가의 원인이 된다.
특허문헌 1에 기재된 방법에서는, 최초에 900℃ 이상의 온도에서 AlN을 성장시키기 때문에, Si 기판 중에 Ⅲ족 원소가 확산되어, Si 기판의 표면의 저항률이 저하한다. 또한 특허문헌 1에서는 사파이어 기판이나 SiC 기판을 이용하는 것을 전제로 하여 AlN 버퍼층을 형성하기 전에 고온에서 NH3 가스를 공급하여 기판의 질화 처리를 행하고 있지만, Si 기판에서 동일한 질화 처리를 행하면 Si 기판의 표면이 질소와 반응해 버려, Si 기판의 표면이 거칠어지는 등 하여 결정성이 양호한 AlN을 성장시킬 수 없다. 또한 특허문헌 2에 기재된 방법에서는, 최초에 600∼900℃의 온도에서 AlN을 성장시키고 있지만, Si 기판 중으로의 Ⅲ족 원소의 확산을 억제하는 효과가 약해, 더 한층의 개선이 요구되고 있다.
본 발명은 상기 사정을 감안하여 이루어진 것으로서, 본 발명의 목적은, Si 기판 상에 AlN 버퍼층을 개재하여 Ⅲ족 질화물 반도체층을 성장시킬 때에 Si 기판 중으로의 Ⅲ족 원소의 확산에 의한 Si 기판의 표면의 저항률의 저하를 억제하는 것이 가능한 Ⅲ족 질화물 반도체 기판의 제조 방법을 제공하는 것에 있다.
상기 과제를 해결하기 위해, 본 발명의 제1 측면에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법은, Si 기판 상에 제1 AlN 버퍼층을 성장시키는 공정과, 상기 제1 AlN 버퍼층 상에 상기 제1 AlN 버퍼층의 성장 온도보다도 높은 온도에서 제2 AlN 버퍼층을 성장시키는 공정과, 상기 제2 AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 성장시키는 공정을 구비하고, 상기 제1 AlN 버퍼층의 성장 온도가 400∼600℃인 것을 특징으로 한다.
Si 기판 상에 AlN 버퍼층을 개재하여 Ⅲ족 질화물 반도체층을 성장시킬 때에, 결정성을 양호하게 하기 위해 AlN 버퍼층을 그의 성장 초기부터 고온에서 성장시키는 경우, 로 내에 잔류하는 Ga나 In 등의 Ⅲ족 원소가 Si 기판과 반응하여, Si 기판 중에 확산되어, Si 기판의 표면의 저항률이 저하한다. 그러나, 본 발명에 의한 제조 방법은, AlN 버퍼층을 최초에 400℃∼600℃의 저온에서 성장시키고, 계속해서 Ⅲ족 질화물 반도체층을 성장시키기 때문에, Ⅲ족 원소가 Si 기판과 반응하는 것을 억제할 수 있어, Si 기판의 표면의 저항률의 저하를 방지할 수 있다.
본 발명에 있어서, 상기 제2 AlN 버퍼층의 성장 온도는 900∼1200℃인 것이 바람직하다. 이에 따라, Si 기판 중으로의 Ⅲ족 원료의 확산을 억제하면서 AlN 버퍼층의 결정성을 양호하게 할 수 있다.
본 발명에 있어서, 상기 제1 AlN 버퍼층의 두께는 0.4∼100㎚인 것이 바람직하고, 상기 제1 및 제2 AlN 버퍼층의 합계 두께는 30∼200㎚인 것이 바람직하다. 이에 따라, 크랙이 발생하기 어렵고 결정성이 양호한 AlN 버퍼층을 형성할 수 있다.
본 발명에 있어서, 상기 Ⅲ족 질화물 반도체층을 성장시키는 공정은, 상기 제2 AlN 버퍼층 상에 제1 Ⅲ족 질화물 반도체층을 성장시키는 공정과, 상기 제1 Ⅲ족 질화물 반도체층 상에 상기 제1 Ⅲ족 질화물 반도체층의 성장 온도보다도 높은 온도에서 제2 Ⅲ족 질화물 반도체층을 성장시키는 공정을 포함하고, 상기 제1 Ⅲ족 질화물 반도체층의 성장 온도가 400∼800℃이고, 상기 제1 AlN 버퍼층의 성장 온도는, 상기 제1 Ⅲ족 질화물 반도체층의 성장 온도보다도 낮은 것이 바람직하다.
AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 성장시킬 때에, Ⅲ족 질화물 반도체층의 두께가 예를 들면 200㎚가 될 때까지의 성장 초기에서는 Ⅲ족 질화물을 저온에서 성장시키기 때문에, Ⅲ족 원소가 AlN 버퍼층을 통과하여 Si 기판 중으로 확산되는 것을 방지할 수 있다. 또한 두께가 200㎚ 이상은 고온에서 성장시키기 때문에, Ⅲ족 질화물 반도체층의 결정성을 향상시킬 수 있다.
본 발명에 있어서, 상기 Si 기판의 저항률은 100Ω㎝ 이상이고, 상기 Si 기판은, C, Ge, Sn, O, H 및 V족 원소로부터 선택된 1개의 불순물 원소를 포함하고, 적어도 상기 Si 기판의 표면으로부터 깊이 0.5∼10um의 표층부에 포함되는 상기 불순물 원소의 농도가 1×1012∼1×1020atoms/㎤인 것이 바람직하다. 이에 따르면, AlN 버퍼층의 형성 시에 Si 기판 중에 Ⅲ족 원소가 확산하는 것에 의한 캐리어의 증가를 억제할 수 있다.
본 발명에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법은, 상기 Ⅲ족 질화물 반도체층을 성장시키기 전에, 상기 제1 및 제2 AlN 버퍼층을 순서대로 성장시킨 상기 Si 기판을 900∼1450℃에서 열처리하는 공정을 추가로 구비하는 것이 바람직하다. 이 공정에 의하면, AlN 버퍼층의 형성 시에 Si 기판 중에 확산된 Ⅲ족 원소를 표면으로부터 기판 내부로 더욱 확산시켜 AlN 버퍼층과의 계면 근방의 Si 기판의 저항률을 높게 할 수 있다.
본 발명에 있어서, 상기 Si 기판은, 실리콘 단결정의 (111)면으로부터 <112> 방향으로 0.1∼1.5°의 범위 내에서 경사진 주면을 갖는 것이 바람직하다. 이에 따르면, Ⅲ족 질화물 반도체층의 상면의 표면 거칠기를 개선할 수 있다.
또한, 본 발명의 제2 측면에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법은, Si 기판 상에 제1 성장 온도에서 제1 AlN 버퍼층을 성장시키는 공정과, 상기 제1 AlN 버퍼층 상에 상기 제1 성장 온도보다도 높은 제2 성장 온도에서 제2 AlN 버퍼층을 성장시키는 공정과, 상기 제2 AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 성장시키는 공정을 구비하고, 상기 제1 AlN 버퍼층을 성장시키는 공정에서는, Al 원료 및 N 원료를 교대로 반복하여 공급하는 것을 특징으로 한다.
본 발명에 의하면, 제1 AlN 버퍼층을 저온에서 성장시킴으로써 Ga 등의 Ⅲ족 원소가 Si 기판 중에 확산되는 것을 억제할 수 있어, Si 기판의 표면의 저항률의 저하를 방지할 수 있다. 또한 Al 원료와 N 원료를 동시가 아니라 교대로 공급함으로써 저온 성장에 의한 AlN의 결정성의 악화를 개선할 수 있다.
본 발명에 있어서, 상기 제1 성장 온도는 400∼800℃인 것이 바람직하고, 400∼600℃인 것이 특히 바람직하다. 또한 상기 제2 성장 온도는 900∼1200℃인 것이 바람직하다. 이에 따라, Si 기판 중으로의 Ⅲ족 원소의 확산을 억제할 수 있다.
본 발명에 있어서, 상기 제1 AlN 버퍼층을 성장시키는 공정에서는, 상기 N 원료보다도 상기 Al 원료를 먼저 도입하는 것이 바람직하다. 이에 따라, Si 기판의 표면이 질화되는 것을 방지할 수 있어, 결정성이 양호한 제1 AlN 버퍼층을 성장시킬 수 있다.
본 발명에 있어서, 상기 제1 AlN 버퍼층의 두께는 0.4∼100㎚인 것이 바람직하고, 상기 제1 및 제2 AlN 버퍼층의 합계 두께는 30∼200㎚인 것이 바람직하다. 이에 따라, 크랙이 발생하기 어렵고 결정성이 양호한 AlN 버퍼층을 형성할 수 있다.
본 발명에 있어서, 상기 제1 AlN 버퍼층을 성장시키는 공정에서는, 상기 Al 원료 및 상기 N 원료를 공급하는 시간이 각각 0.5∼10초인 것이 바람직하다. 이에 따라, 생산성을 악화시키는 일 없이 고품질인 AlN 버퍼층을 형성할 수 있다.
상기 제2 AlN 버퍼층을 성장시키는 공정에서는, 상기 Al 원료 및 상기 N 원료를 교대로 반복하여 공급하는 것이 더욱 바람직하다. Al 원료와 N 원료를 동시가 아니라 교대로 공급함으로써 제2 AlN 버퍼층의 결정성을 더욱 양호하게 할 수 있다.
본 발명에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법은, 상기 Ⅲ족 질화물 반도체층을 성장시키기 전에, 상기 제1 및 제2 AlN 버퍼층을 순서대로 성장시킨 상기 Si 기판을 900∼1450℃에서 열처리하는 공정을 추가로 구비하는 것이 바람직하다. 이 공정에 의하면, AlN 버퍼층의 형성 시에 Si 기판 중에 확산된 Ⅲ족 원소를 표면으로부터 기판 내부로 더욱 확산시켜 AlN 버퍼층과의 계면 근방의 Si 기판의 저항률을 높게 할 수 있다.
본 발명에 있어서, 상기 Si 기판은, 실리콘 단결정의 (111)면으로부터 <112> 방향으로 0.1∼1.5°의 범위 내에서 경사진 주면을 갖는 것이 바람직하다. 이에 따르면, Ⅲ족 질화물 반도체층의 상면의 표면 거칠기를 개선할 수 있다.
본 발명에 있어서, 상기 Ⅲ족 질화물 반도체층을 성장시키는 공정은, 상기 제2 AlN 버퍼층 상에 제3 성장 온도에서 제1 Ⅲ족 질화물 반도체층을 성장시키는 공정과, 상기 제1 Ⅲ족 질화물 반도체층 상에 상기 제3 성장 온도보다도 높은 제4 성장 온도에서 제2 Ⅲ족 질화물 반도체층을 성장시키는 공정을 포함하는 것이 바람직하다. 이 경우에 있어서, 상기 제3 성장 온도는 400∼800℃이고, 상기 제4 성장 온도는 900∼1200℃인 것이 바람직하다. 또한, 상기 제1 Ⅲ족 질화물 반도체층의 두께가 10∼200㎚인 것이 바람직하다. 이와 같이, 제1 Ⅲ족 질화물 반도체층을 저온에서 성장시킴으로써 Ga 등의 Ⅲ족 원소가 AlN 버퍼층을 통과하여 Si 기판 중에 확산되는 것을 억제할 수 있어, Si 기판의 표면의 저항률의 저하를 방지할 수 있다.
본 발명에 있어서, 상기 제1 Ⅲ족 질화물 반도체층을 성장시키는 공정에서는, Ⅲ족 원료 및 N 원료를 교대로 반복하여 공급하는 것이 바람직하다.
본 발명에 있어서, 상기 제1 Ⅲ족 질화물 반도체층은 AlGaN으로 이루어지고, 상기 제2 Ⅲ족 질화물 반도체층은 GaN으로 이루어지는 것이 바람직하다.
본 발명에 있어서, 상기 Si 기판의 저항률은 100Ω㎝ 이상이고, 상기 Si 기판은, C, Ge, Sn, O, H 및 V족 원소로부터 선택된 1개의 불순물 원소를 포함하고, 적어도 상기 Si 기판의 표면으로부터 깊이 0.5∼10um의 표층부에 포함되는 상기 불순물 원소의 농도는 1×1012∼1×1020atoms/㎤인 것이 바람직하다. 이에 따르면, AlN 버퍼층의 형성 시에 Si 기판 중에 Ⅲ족 원소가 확산하는 것에 의한 캐리어의 증가를 억제할 수 있다.
본 발명에 있어서, 상기 표층부를 포함하는 상기 Si 기판 전체에 포함되는 상기 불순물 원소의 농도는 1×1012∼1×1020atoms/㎤라도 좋다. 혹은, 상기 표층부보다도 깊은 영역에 포함되는 상기 불순물 원소의 농도가 상기 표층부보다도 낮아도 좋다.
상기 불순물 원소가 C인 경우, 상기 표층부에 포함되는 상기 불순물 원소의 농도는 1×1014∼1×1017atoms/㎤인 것이 바람직하다. 또한 상기 불순물 원소가 Ge 또는 Sn인 경우, 상기 표층부에 포함되는 상기 불순물 원소의 농도는 1×1014∼1×1020atoms/㎤인 것이 바람직하다.
상기 불순물 원소가 O인 경우, 상기 표층부에 있어서의 상기 불순물 원소의 농도는 1×1015∼5×1018atoms/㎤인 것이 바람직하다. 또한 상기 불순물 원소가 H인 경우, 상기 표층부에 포함되는 상기 불순물 원소의 농도는 1×1015∼5×1018atoms/㎤인 것이 바람직하다.
상기 불순물 원소가, N, P, As 및 Sb로부터 선택된 적어도 1개의 V족 원소를 포함하는 경우, 상기 표층부에 포함되는 상기 불순물 원소의 농도는 1×1012∼1×1019atoms/㎤이고, 상기 표층부보다도 깊은 영역에 포함되는 상기 불순물 원소의 농도는 1×1014atoms/㎤ 이하인 것이 바람직하다. 이 경우에 있어서, 상기 Si 기판 중의 상기 불순물 원소는 상기 표면으로부터 기판 내부를 향하여 감소하는 농도 구배를 갖는 것이 바람직하다.
본 발명에 있어서, 상기 제1 AlN 버퍼층을 성장시키는 공정에서는, N 이외의 V족 원소(P, As, Sb)를 포함하는 원료를 상기 Al 원료 또는 상기 N 원료와 함께 공급하는 것이 바람직하다. 이에 따라, Si 기판측이 아니라 AlN 버퍼층측에, Si 기판 중으로의 Ⅲ족 원소의 확산에 수반하는 Si 기판 중의 캐리어의 증가를 억제하기 위한 불순물 원소를 포함시켜둘 수 있다.
본 발명의 제3 측면에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법은, Si 기판 상에 900∼1200℃의 성장 온도에서 AlN 버퍼층을 성장시키는 공정과, 상기 AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 성장시키는 공정을 구비하고, 상기 Si 기판의 저항률이 100Ω㎝ 이상이고, 상기 Si 기판은, C, Ge, Sn, O 및 H로부터 선택된 1개의 불순물 원소를 포함하고, 적어도 상기 표면으로부터 깊이 0.5∼10um의 표층부에 포함되는 상기 불순물 원소의 농도가 1×1014∼1×1020atoms/㎤인 것을 특징으로 한다. 본 발명에 의하면, AlN 버퍼층의 형성 시에 Si 기판 중에 Ⅲ족 원소가 확산되는 것에 의한 캐리어의 증가를 억제할 수 있다.
본 발명에 있어서, 상기 표층부를 포함하는 상기 Si 기판 전체에 포함되는 상기 불순물 원소의 농도는 1×1012∼1×1020atoms/㎤라도 좋다. 혹은, 상기 표층부보다도 깊은 영역에 포함되는 상기 불순물 원소의 농도가 상기 표층부보다도 낮아도 좋다.
상기 불순물 원소가 C인 경우, 상기 표층부에 포함되는 상기 불순물 원소의 농도는 1×1014∼1×1017atoms/㎤인 것이 바람직하다. 또한 상기 불순물 원소가 Ge 또는 Sn인 경우, 상기 표층부에 포함되는 상기 불순물 원소의 농도는 1×1014∼1×1020atoms/㎤인 것이 바람직하다.
상기 불순물 원소가 O인 경우, 상기 표층부에 있어서의 상기 불순물 원소의 농도는 1×1015∼5×1018atoms/㎤인 것이 바람직하다. 또한 상기 불순물 원소가 H인 경우, 상기 표층부에 포함되는 상기 불순물 원소의 농도는 1×1015∼5×1018atoms/㎤인 것이 바람직하다.
상기 불순물 원소가, N, P, As 및 Sb로부터 선택된 적어도 1개의 V족 원소를 포함하는 경우, 상기 표층부에 포함되는 상기 불순물 원소의 농도는 1×1012∼1×1019atoms/㎤이고, 상기 표층부보다도 깊은 영역에 포함되는 상기 불순물 원소의 농도는 1×1014atoms/㎤ 이하인 것이 바람직하다. 이 경우에 있어서, 상기 Si 기판 중의 상기 불순물 원소는 상기 표면으로부터 기판 내부를 향하여 감소하는 농도 구배를 갖는 것이 바람직하다.
본 발명에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법은, 상기 Ⅲ족 질화물 반도체층을 성장시키기 전에, 상기 AlN 버퍼층을 성장시킨 상기 Si 기판을 900∼1450℃에서 열처리하는 공정을 추가로 구비하는 것이 바람직하다. 이 공정에 의하면, AlN 버퍼층의 형성 시에 Si 기판 중에 확산된 Ⅲ족 원소를 표면으로부터 기판 내부로 더욱 확산시켜 AlN 버퍼층과의 계면 근방의 Si 기판의 저항률을 높게 할 수 있다.
본 발명에 있어서, 상기 Si 기판은, 실리콘 단결정의 (111)면으로부터 <112> 방향으로 0.1∼1.5°의 범위 내에서 경사진 주면을 갖는 것이 바람직하다. 이에 따르면, Ⅲ족 질화물 반도체층의 상면의 표면 거칠기를 개선할 수 있다.
본 발명의 제4 측면에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법은, Si 기판 상에 AlN 버퍼층을 성장시키는 공정과, 상기 AlN 버퍼층을 성장시킨 상기 Si 기판을 900∼1450℃에서 열처리하는 공정과, 상기 열처리 후의 상기 AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 성장시키는 공정을 구비하는 것을 특징으로 한다. 본 발명에 의하면, AlN 버퍼층의 형성 시에 Si 기판 중에 확산된 Ⅲ족 원소를 표면으로부터 기판 내부로 더욱 확산시켜 AlN 버퍼층과의 계면 근방의 Si 기판의 저항률을 높게 할 수 있다.
본 발명의 제5 측면에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법은, Si 기판 상에 AlN 버퍼층을 성장시키는 공정과, 상기 AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 성장시키는 공정을 구비하고, 상기 Si 기판은, 실리콘 단결정의 (111)면으로부터 <112> 방향으로 0.1∼1.5°의 범위 내에서 경사진 주면을 갖는 것을 특징으로 한다. 이에 따르면, Ⅲ족 질화물 반도체층의 상면의 표면 거칠기를 개선할 수 있다.
본 발명에 의하면, Si 기판 상에 AlN 버퍼층을 개재하여 Ⅲ족 질화물 반도체층을 성장시킬 때에 Si 기판 중으로의 Ⅲ족 원소의 확산에 의한 Si 기판의 표면의 저항률의 저하를 억제하는 것이 가능한 Ⅲ족 질화물 반도체 기판의 제조 방법을 제공할 수 있다.
도 1은, 본 발명의 제1 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 구조를 나타내는 개략 단면도이다.
도 2는, 본 발명의 제1 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 플로우차트이다.
도 3은, 본 발명의 제2 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 플로우차트이다.
도 4는, 본 발명의 제3 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 플로우차트이다.
도 5는, 본 발명의 제2 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 구조를 나타내는 개략 단면도이다.
도 6은, 본 발명의 제4 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 플로우차트이다.
도 7은, 본 발명의 제5 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 플로우차트이다.
도 8은, 본 발명의 제6 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 플로우차트이다.
도 9는, 본 발명의 제3 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 구조를 나타내는 개략 단면도이다.
도 10은, 본 발명의 제7 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 플로우차트이다.
도 11은, 본 발명의 제8 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 플로우차트이다.
도 12는, 본 발명의 제9 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법으로 이용하는 Si 기판의 구조를 나타내는 도면이며, 상측은 Si 기판의 평면도, 하측은 Si 기판의 측면도이다.
도 13은, 실시예 1∼20 그리고 비교예 1∼3의 Ⅲ족 질화물 반도체 기판의 GaN층의 결정성, Si 기판의 표면의 불순물 농도, 캐리어 농도의 평가 결과를 정리한 표이다.
도 14는, 실시예 21, 22 그리고 비교예 4∼7의 Ⅲ족 질화물 반도체 기판의 표면 거칠기의 평가 결과를 정리한 표이다.
(발명을 실시하기 위한 형태)
이하, 첨부 도면을 참조하면서, 본 발명의 바람직한 실시 형태에 대해서 상세하게 설명한다.
도 1은, 본 발명의 제1 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 구조를 나타내는 개략 단면도이다.
도 1에 나타내는 바와 같이, 이 Ⅲ족 질화물 반도체 기판(1)은, Si 기판(10) 상에 AlN 버퍼층(20) 및 Ⅲ족 질화물 반도체층(30)이 순서대로 적층된 구조를 갖고 있다. Si 기판(10)의 저항률은 1000Ω㎝ 이상인 것이 바람직하다. 또한 Si 기판(10)의 면방위는 (111)면인 것이 바람직하지만, 다른 면방위라도 좋다.
AlN 버퍼층(20)은 Si 기판(10)과 Ⅲ족 질화물 반도체층(30)의 사이의 격자간 부정합을 완화하기 위한 층이고, 제1 AlN 버퍼층(21) 및 제2 AlN 버퍼층(22)이 순서대로 적층된 2층 구조를 갖고 있다. 제1 AlN 버퍼층(21)은 400∼800℃, 바람직하게는 400∼600℃의 저온에서 성장시킨 층이고, 제2 AlN 버퍼층(22)은 900∼1200℃의 고온에서 성장시킨 층이다.
제1 AlN 버퍼층(21)의 두께는 0.4∼100㎚인 것이 바람직하고, 0.4∼50㎚인 것이 특히 바람직하다. 제1 AlN 버퍼층(21)의 두께가 0.4㎚보다도 얇을 때에는 Si 기판(10)으로의 Ⅲ족 원소의 확산을 억제할 수 없고, 100㎚보다도 두꺼울 때에는 AlN의 결정성이 악화되어, 그 위에 형성되는 Ⅲ족 질화물 반도체층(30)의 결정성도 나빠지기 때문이다.
AlN 버퍼층(20)의 두께, 즉 제1 AlN 버퍼층(21) 및 제2 AlN 버퍼층(22)의 합계 두께는 30∼200㎚인 것이 바람직하다. AlN 버퍼층(20)의 두께가 30㎚보다 얇을 때에는 결정성이 양호한 AlN 버퍼층(20)이 얻어지지 않고, 200㎚보다 두꺼울 때에는 AlN 버퍼층(20)에 크랙이 발생하기 쉬워지기 때문이다.
Ⅲ족 질화물 반도체층(30)은, Ⅲ족 원소인 Al, In, Ga의 적어도 1개와 N의 혼정(混晶)으로 이루어지는 층이고, 대표적인 Ⅲ족 질화물 반도체는 GaN이다. Ⅲ족 질화물 반도체층(30)의 두께는 특별히 한정되지 않지만, 예를 들면 1um로 할 수 있다.
도 2는, Ⅲ족 질화물 반도체 기판(1)의 제조 방법을 설명하기 위한 플로우차트이다.
도 2에 나타내는 바와 같이, Ⅲ족 질화물 반도체 기판(1)의 제조에서는, 우선 Si 기판(10)을 준비한다(스텝 S11). 구체적으로는, Si 기판(10)을 HF 및 SC-1로 세정한 후, MOCVD로 내에 세트한다. Ⅲ족 질화물 반도체의 성막 방법으로서는 MOCVD(Metal Organic Chemical Vapor Deposition: 유기 금속 기상 성장법)를 채용하는 것이 바람직하지만, HVPE(Hydride Vapor Phase Epitaxy: 하이드라이드 기상 성장법), MBE(Molecular Beam Epitaxy: 분자선 결정 성장법) 등의 다른 성장 방법을 채용해도 좋고, 이들 성막 방법에 있어서 Si 기판 중으로의 불순물 확산을 동일하게 억제하는 것은 가능하다.
다음으로, Si 기판(10) 상에 제1 AlN 버퍼층(21)을 형성한다(스텝 S12A). 제1 AlN 버퍼층(21)의 형성에서는, 400∼600℃의 로 내에 TMA(트리메틸알루미늄)와 NH3을 H2 캐리어 가스와 함께 도입하여 Si 기판(10)의 표면에 AlN을 성장시킨다. 제1 AlN 버퍼층(21)의 성장 온도는 400∼600℃인 것이 바람직하다. 성장 온도가 400℃보다도 낮은 경우에는 AlN의 결정성이 악화되어 그 후의 Ⅲ족 질화물 반도체 재료의 결정성에 영향을 미치고, 600℃보다 높은 경우에는 Si 기판(10)으로의 Ⅲ족 원소의 확산을 억제하는 효과가 작기 때문이다. 제1 AlN 버퍼층(21)의 성장 온도가 600℃ 이하이면 Si 기판(10)으로의 Ⅲ족 원소의 확산을 억제하는 효과를 충분히 높일 수 있다.
제1 AlN 버퍼층(21)의 형성에서는, NH3보다도 TMA를 먼저 도입하는 것이 바람직하다. NH3을 먼저 도입하면 Si 기판(10)의 표면이 NH3과 반응하여 질화되어, 결정성이 좋은 AlN을 성장시킬 수 없기 때문이다. 특히, Si 기판(10)의 면 내의 온도 분포가 불균일인 경우에 Si 기판(10)의 표면이 거칠어져 그 후의 AlN이나 InAlGaN의 결정성이 악화된다는 사태를, 회피할 수 있다.
NH3보다도 TMA를 먼저 도입하는 경우, TMA가 분해한 Al 원자가 Si 기판(10)의 전체면에 1∼10원자층 골고루 퍼지도록, NH3보다도 TMA를 3∼30초 먼저 공급하는 것이 바람직하다. Al 원자층이 1원자층보다 얇은 경우는 Si 기판과 NH3이 반응하여 질화되어, 결정성의 악화를 초래한다. 한편으로, Al 원자층이 10원자층보다 두꺼운 경우는, Si 표면에 Al 드롭렛이 발생하고, Si와의 합금화가 진행된다. 그 결과, 합금화된 기판 상에서 AlN의 결정성 악화가 발생한다.
제1 AlN 버퍼층(21)을 성장시키기 전에, Si 기판(10)의 표면의 산화막을 제거하는 목적으로 Si 기판(10)을 베이킹해도 좋다. 이때의 베이킹 온도는, 제1 AlN 버퍼층(21)의 성장 온도 이상인 것이 바람직하다. 단, 전 배치에서 도입된 Ga 등의 Ⅲ족 원료가 로 내에 잔류하고 있는 경우에는 이것이 Si 기판(10) 중에 취입될 우려가 있기 때문에, 이 경우에는 베이킹을 실시하지 않는 쪽이 좋다.
다음으로, 제1 AlN 버퍼층(21) 상에 제2 AlN 버퍼층(22)을 형성한다(스텝 S12B). 제2 AlN 버퍼층(22)의 형성에서는, 우선 로 내 온도를 900∼1200℃까지 승온한다. 승온 시에 원료 공급을 중단해도 상관없지만, 생산성을 고려하면 원료를 공급하면서 승온시키는 쪽이 바람직하다. 제2 AlN 버퍼층(22)의 성장 온도는 900∼1200℃인 것이 바람직하다. 성장 온도가 900℃보다도 낮은 경우에는 결정성이 좋은 AlN이 얻어지지 않고, 또한 통상의 장치에서는 1200℃보다도 높은 온도에서의 결정 성장에 대응할 수 없기 때문이다.
다음으로, 제2 AlN 버퍼층(22) 상에 Ⅲ족 질화물 반도체층(30)을 형성한다(스텝 S13). Ⅲ족 질화물 반도체층(30)의 형성에서는, 우선 TMA의 공급을 정지하고, 그 대신에 Ⅲ족 원료를 NH3과 함께 공급하여 Ⅲ족 질화물 반도체층(30)을 성장시킨다. Ⅲ족 질화물 반도체층(30)의 성장 온도는 900∼1200℃인 것이 바람직하다. 성장 온도가 900℃보다도 낮은 경우에는 결정성이 좋은 Ⅲ족 질화물 반도체층이 얻어지지 않기 때문이다. 이상에 의해, Si 기판(10) 상에 제1 AlN 버퍼층(21), 제2 AlN 버퍼층(22), Ⅲ족 질화물 반도체층(30)이 순서대로 형성된 Ⅲ족 질화물 반도체 기판(1)이 완성된다.
Si 기판(10) 상에 AlN 버퍼층(20)을 개재하여 Ⅲ족 질화물 반도체층(30)을 성장시키는 프로세스에 있어서, 결정성을 양호하게 하기 위해 AlN 버퍼층(20)을 그의 성장 초기부터 900℃ 이상의 고온에서 성장시키는 경우, Si 기판(10)이 Al 원료 혹은 로 내에 잔류하는 Ga나 In 등과 반응하여 Si 기판(10) 중에 Ⅲ족 원소가 확산되어, Si 기판(10)의 표면의 저항률이 저하한다. 그러나, 제1 AlN 버퍼층(21)을 최초에 400℃∼600℃의 저온에서 얇게 성장시킨 후, 900∼1200℃의 고온에서 제2 AlN 버퍼층(22)을 성장시키는 경우에는, Si 기판과 Ⅲ족 원료의 반응을 억제할 수 있다.
이상 설명한 바와 같이, 본 실시 형태에 의한 Ⅲ족 질화물 반도체 기판(1)의 제조 방법은, AlN 버퍼층(20)을 400∼600℃의 저온과 900∼1200℃의 고온의 2단계에서 성장시키기 때문에, AlN 버퍼층(20)의 결정 품질을 유지하면서, Si 기판(10) 중으로의 Ⅲ족 원소의 확산을 저감할 수 있어, Si 기판(10)의 표면의 저항률의 저하를 방지할 수 있다.
도 3은, 본 발명의 제2 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 플로우차트이다.
도 3에 나타내는 바와 같이, 이 Ⅲ족 질화물 반도체 기판(1)의 제조 방법의 특징은, 제1 AlN 버퍼층(21)의 형성(스텝 S12A)에 있어서 Al 원료인 TMA와 N 원료인 NH3을 동시가 아니라 교대로 반복하여 공급하는 점에 있다. 즉, 본 실시 형태에 의한 제조 방법은, Si 기판(10)을 준비하는 공정(스텝 S11)과, Al 원료 및 N 원료를 교대로 반복하여 공급함으로써 Si 기판(10) 상에 제1 AlN 버퍼층(21)을 형성하는 공정(스텝 S12A)과, 제1 AlN 버퍼층(21) 상에 제2 AlN 버퍼층(22)을 형성하는 공정(스텝 S12B)과, 제2 AlN 버퍼층(22) 상에 Ⅲ족 질화물 반도체층(30)을 형성하는 공정(스텝 S13)을 갖고 있다. 그 외의 조건은 제1 실시 형태와 동일하다.
TMA 및 NH3의 교대 공급에서는, 예를 들면, TMA를 3초 도입하고, H2 캐리어 가스만을 3초 도입하고, 그 후 NH3을 3초 도입하고, H2 캐리어 가스만을 6초 도입하는 공정을 반복한다. Al 원료와 N 원료를 교대로 로 내로 도입함으로써, AlN을 저온에서 성장시켰다고 해도 결정성을 향상시킬 수 있다.
TMA 및 NH3을 공급하는 시간은 각각 0.5∼10초가 바람직하다. TMA의 공급 시간이 0.5초보다도 짧아지면 AlN의 성장 속도가 느려져, 생산성에 악영향을 미치기 때문이고, TMA의 공급 시간이 10초보다도 길어지면 AlN의 결정성이 악화되기 때문이다. 또한 NH3의 공급 시간이 0.5초보다도 짧아지면 Al 액적이 성장 표면에 잔류하여 결정 성장이 저해되기 때문이고, NH3의 공급 시간을 10초보다도 길게 하면 AlN 초기 성장 단계에서 NH3의 과잉 공급에 의해 Si 기판의 질화가 진행되어, AlN의 결정성이 악화되기 때문이다. 또한, 원료 공급의 중단 시간은 0∼10초가 바람직하다. 원료 공급의 중단 시간을 짧게, 혹은 없애도 결정성에는 그다지 영향을 주지 않지만, 원료 공급의 중단 시간을 10초보다도 길게 하면 생산성이 악화되기 때문이다.
AlN의 원료를 도입하는 순서에 대해서는, NH3보다도 TMA를 먼저 도입하는 것이 바람직하다. NH3을 먼저 도입하면 Si 기판(10)의 표면이 NH3과 반응하여 질화되어, 결정성이 좋은 AlN을 성장시킬 수 없기 때문이다. 특히, Si 기판(10)의 면 내의 온도 분포가 불균일한 경우에 Si 기판(10)의 표면이 거칠어져 그 후의 AlN이나 InAlGaN의 결정성이 악화된다는 사태를, 회피할 수 있다.
NH3보다도 TMA를 먼저 도입하는 경우, TMA가 분해한 Al 원자가 Si 기판(10)의 전체면에 1∼10원자층 골고루 퍼지도록, NH3보다도 TMA를 3∼30초 먼저 공급하는 것이 바람직하다. Al 원자층이 1원자층보다 얇은 경우는 Si 기판과 NH3이 반응하여 질화되어, 결정성의 악화를 초래한다. 한편으로, Al 원자층이 10원자층보다 두꺼운 경우는, Si 표면에 Al 드롭렛이 발생하고, Si와의 합금화가 진행된다. 그 결과, 합금화된 기판 상에서 AlN의 결정성 악화가 발생한다.
제1 AlN 버퍼층(21)의 성장 온도는 400∼800℃인 것이 바람직하고, 400∼600℃인 것이 특히 바람직하다. 성장 온도가 400℃보다도 낮은 경우에는 결정성이 좋은 AlN이 얻어지지 않고, 800℃보다 높은 경우에는 Si 기판(10)으로의 Ⅲ족 원소의 확산을 억제하는 효과가 작기 때문이다. TMA와 NH3을 교대로 공급하는 경우, 비교적 낮은 온도에서도 결정성이 양호한 AlN을 성장시킬 수 있는 점에서, 제1 AlN 버퍼층(21)의 성장 온도를 600℃ 이하로 하는 것은 효과적이다. 제1 AlN 버퍼층(21)의 성장 온도가 600℃ 이하이면 Si 기판(10)으로의 Ⅲ족 원소의 확산을 억제하는 효과를 충분히 높일 수 있다. 또한 TMA와 NH3을 교대로 공급하는 경우에는 AlN의 결정성을 양호하게 할 수 있을 뿐만 아니라, Ⅲ족 원소의 확산을 억제하는 효과를 높일 수 있어, 600℃ 이상의 온도에서 AlN을 성장시키는 경우에는 유리하다.
제2 AlN 버퍼층(22)의 형성(스텝 S12B)에 있어서, Al 원료인 TMA와 N 원료인 NH3은 동시에 공급된다. 상기와 같이, 800℃ 이하의 저온에서는 TMA와 NH3을 교대로 공급함으로써 결정성을 향상시킬 수 있지만, 900℃ 이상의 고온에서는 TMA와 NH3을 연속 공급함으로써 결정성의 향상을 도모하면서 성장 시간의 단축화에 의한 생산성의 향상을 도모할 수 있다.
이상 설명한 바와 같이, 본 실시 형태에 의한 Ⅲ족 질화물 반도체 기판(1)의 제조 방법은, AlN 버퍼층(20)을 400∼800℃의 저온과 900∼1200℃의 고온의 2단계에서 성장시킴과 함께, 제1 AlN 버퍼층(21)을 형성할 때에 Al 원료와 N 원료를 교대로 공급하기 때문에, AlN 버퍼층(20)의 결정성을 양호하게 할 수 있고, 특히 제1 AlN 버퍼층(21)을 400∼600℃의 저온에서 성장시킬 때에 문제가 되는 결정성의 악화를 억제할 수 있거나, 혹은 600℃ 이상의 성장 온도라도 Ⅲ족 원소의 확산을 충분히 억제할 수 있다.
도 4는, 본 발명의 제3 실시 형태에 의한 Ⅲ족 질화물 반도체 기판(1)의 제조 방법을 설명하기 위한 플로우차트이다.
도 4에 나타내는 바와 같이, 이 Ⅲ족 질화물 반도체 기판(1)의 제조 방법의 특징은, 제1 AlN 버퍼층(21)의 형성(스텝 S12A) 뿐만 아니라 제2 AlN 버퍼층(22)의 형성(스텝 S12B)에 있어서도 TMA와 NH3을 교대로 공급하는 점에 있다. TMA 및 NH3의 교대 공급 조건은 제1 AlN 버퍼층(21)의 경우와 동일하다. 그 외의 조건도 제2 실시 형태와 동일하다. 본 실시 형태에 의하면, 제2 실시 형태의 효과에 더하여, AlN 버퍼층의 결정성을 더욱 양호하게 할 수 있다. 즉, 기판 상에서의 TMA와 NH3의 불균일 반응을 억제할 수 있어, AlN의 면 내 막두께 분포를 양호하게 할 수 있다. 원료의 교대 공급은, AlN의 막두께 분포를 개선할 뿐만 아니라, 디바이스 활성층이 되는 Ⅲ족 질화물 반도체층의 농도 분포를 개선하는 효과도 있다. 또한 저온 성장 시부터 Al 원료와 N 원료를 교대로 공급함으로써 AlN의 균일성의 개선 효과는 높아지지만, 고온 성장 시에만 Al 원료와 N 원료를 교대로 공급하는 것만으로도 AlN의 균일성을 개선하는 효과가 있다.
도 5는, 본 발명의 제2 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 구조를 나타내는 개략 단면도이다.
도 5에 나타내는 바와 같이, 이 Ⅲ족 질화물 반도체 기판(2)의 특징은, Ⅲ족 질화물 반도체층(30)이 2층 구조이고, 제1 Ⅲ족 질화물 반도체층(31)과 제2 Ⅲ족 질화물 반도체층(32)이 순서대로 적층되어 있는 점에 있다. 제1 Ⅲ족 질화물 반도체층(31)은 400∼800℃의 저온에서 성장시킨 층이고, 제2 Ⅲ족 질화물 반도체층(32)은 900∼1200℃의 고온에서 성장시킨 층이다. 그 외의 구성은 제1 실시 형태와 동일하다. Ⅲ족 질화물 반도체층(30)을 2층 구조로 함으로써, Ⅲ족 원소가 AlN 버퍼층(20)을 통과하여 Si 기판(10) 중으로 확산되는 것을 억제함과 함께, Ⅲ족 질화물 반도체층(30)의 결정성을 양호하게 할 수 있다.
도 6은, 본 발명의 제4 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 플로우차트이다.
도 6에 나타내는 바와 같이, 이 Ⅲ족 질화물 반도체 기판(2)의 제조 방법의 특징은, Si 기판(10) 상에 제1 AlN 버퍼층(21) 및 제2 AlN 버퍼층(22)을 순서대로 형성하는 공정(스텝 S12A, 12B)의 후, 제1 Ⅲ족 질화물 반도체층(31)을 400∼800℃에서 형성하는 공정(스텝 S13A)과, 제2 Ⅲ족 질화물 반도체층(32)을 900∼1200℃에서 형성하는 공정(스텝 S13B)을 순서대로 실시하는 점에 있다.
제1 Ⅲ족 질화물 반도체층(31)의 성장 온도는 400∼800℃인 것이 바람직하고, 제2 Ⅲ족 질화물 반도체층(32)의 성장 온도는 900∼1200℃인 것이 바람직하다. 또한 제2 Ⅲ족 질화물 반도체층(32)을 구성하는 Ⅲ족 원소의 조성은, 제1 Ⅲ족 질화물 반도체층(31)과 상이해도 좋다. 따라서, 예를 들면, 제1 Ⅲ족 질화물 반도체층(31)을 AlGaN층으로 하고, 제2 Ⅲ족 질화물 반도체층(32)을 GaN층이라고 해도 좋다. 제1 Ⅲ족 질화물 반도체층(31)을 AlGaN층으로 함으로써 Si 기판 중으로의 Ga의 확산을 억제하는 효과를 높일 수 있다.
Ⅲ족 질화물 반도체층(30)의 형성에서는, 우선 TMA의 공급을 정지하여 로 내 온도를 400∼800℃까지 강온한다. 강온 시에 NH3의 공급을 중단해도 상관없지만, 생산성을 고려하면 NH3을 공급하면서 강온시키는 쪽이 바람직하다. 그 후, Ⅲ족 원료를 NH3과 함께 공급하여 Ⅲ족 질화물 반도체층(30)을 성장시킨다.
AlN 버퍼층(20) 상에 Ⅲ족 질화물 반도체층(30)을 성장시키는 공정에 있어서도 Ⅲ족 원소가 제1 및 제2 AlN 버퍼층(21, 22)을 통과하여 Si 기판(10) 중으로 확산될 우려가 있지만, 두께가 200㎚ 이하인 성장 초기에서는 Ⅲ족 질화물 반도체층을 400∼800℃의 저온에서 성장시키고, 그 후, 200㎚ 이상의 두께에서는 결정성을 향상시키기 위해 Ⅲ족 질화물 반도체층을 900∼1200℃의 고온에서 성장시키기 때문에, Ⅲ족 질화물 반도체의 결정 품질을 유지하면서, Si 기판 중으로의 Ⅲ족 원소의 확산을 더욱 저감할 수 있다. 또한, Ⅲ족 질화물 반도체층을 저온에서 성장시킬 때에 Ⅲ족 원료와 V족 원료를 교대로 공급하기 때문에, Ⅲ족 질화물의 결정성을 양호하게 할 수 있고, Ⅲ족 질화물 반도체층을 400∼600℃의 저온에서 성장시켰을 때에 문제가 되는 결정성의 악화를 억제할 수 있다.
도 7은, 본 발명의 제5 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 플로우차트이다.
도 7에 나타내는 바와 같이, 이 Ⅲ족 질화물 반도체 기판(2)의 제조 방법의 특징은, 제1 AlN 버퍼층(21)의 형성(스텝 12A) 뿐만 아니라 제1 Ⅲ족 질화물 반도체층(31)의 형성(스텝 13A)에 있어서도 Ⅲ족 원료와 V족 원료를 교대로 공급하는 점에 있다. 그 외의 조건은 제4 실시 형태와 동일하다. 이와 같이, 제1 Ⅲ족 질화물 반도체층(31)을 성장시킬 때에 Ⅲ족 원료와 V족 원료를 교대로 로 내로 도입함으로써, 저온 성장에서의 결정성을 향상시키는 것이 가능하다.
도 8은, 본 발명의 제6 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 플로우차트이다.
도 8에 나타내는 바와 같이, 이 Ⅲ족 질화물 반도체 기판의 제조 방법의 특징은, 제3 및 제5 실시 형태의 조합으로서, 제1 AlN 버퍼층(21), 제2 AlN 버퍼층(22) 및 제1 Ⅲ족 질화물 반도체층(31)의 형성(스텝 S12A, S12B, S13A)에 있어서 Ⅲ족 원료와 V족 원료를 교대로 공급하는 점에 있다. 그 외의 조건은 제3 또는 제5 실시 형태와 동일하다. 이와 같이, AlN 버퍼층 및 Ⅲ족 질화물 반도체층을 성장시킬 때에 Ⅲ족 원료와 V족 원료를 교대로 로 내로 도입함으로써, 저온 성장에서의 결정성을 더욱 향상시키는 것이 가능하다.
도 9는, 본 발명의 제3 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 구성을 나타내는 개략 단면도이다.
도 9에 나타내는 바와 같이, 이 Ⅲ족 질화물 반도체 기판(3)의 특징은, Si 기판(10)과, Si 기판(10) 상에 형성된 AlN 버퍼층(20)과, AlN 버퍼층(20) 상에 형성된 Ⅲ족 질화물 반도체층(30)을 구비하고, AlN 버퍼층(20)이 900∼1200℃에서 성장시킨 고온 버퍼층으로 이루어지고, Si 기판(10)이 Ⅲ족 원소의 확산에 수반하는 캐리어의 증가를 억제하는 C, Ge, Sn, O, H 또는 V족 원소(N, P, As, Sb)의 불순물을 포함하는 점에 있다. 그 외의 구성은 제1 실시 형태와 동일하다.
도 10은, 본 발명의 제7 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 플로우차트이다.
도 10에 나타내는 바와 같이, 본 실시 형태에 의한 Ⅲ족 질화물 반도체 기판(3)의 제조 방법에서는, 우선 저항률이 100Ω㎝ 이상이고, C, Ge, Sn, O, H 또는 V족 원소(N, P, As, Sb)를 1×1012∼1×1019atoms/㎤ 포함하는 Si 기판(10)을 준비한다. 이들 불순물은, 표면으로부터 깊이 0.5∼10um의 표층부(10a)에만 포함되어 있어도 좋고, 기판 전체에 포함되어 있어도 좋다. 이들 불순물은, Si 기판(10) 중에 Ⅲ족 원소가 확산되는 것에 의한 캐리어의 증가를 억제하는 역할을 다하는 것이다.
<C>
Si 기판(10)이 C를 포함하는 경우, 적어도 표층부(10a)에 있어서의 C의 농도가 1×1014∼1×1017atoms/㎤인 것이 바람직하다. 이 경우에 있어서, Si 기판 전체의 C의 농도가 1×1014∼1×1017atoms/㎤라도 좋고, 혹은 표층부(10a)만이 1×1014∼1×1017atoms/㎤이고, 표층부(10a)보다도 깊은 기판 내부가 1×1014atoms/㎤ 이하라도 좋다.
<Ge, Sn>
Si 기판(10)이 Ge 또는 Sn을 포함하는 경우, 적어도 표층부(10a)에 있어서의 Ge 또는 Sn의 농도가 1×1014∼1×1020atoms/㎤인 것이 바람직하다. 이 경우에 있어서, Si 기판 전체의 Ge 또는 Sn의 농도가 1×1014∼1×1020atoms/㎤라도 좋고, 혹은 표층부(10a)만이 1×1014∼1×1020atoms/㎤이고, 표층부(10a)보다도 깊은 기판 내부가 1×1014atoms/㎤ 이하라도 좋다.
<O>
Si 기판(10)은, 표층부(10a)에 O를 보다 많이 포함하는 것이라도 좋다. 이 경우에 있어서, Si 기판 전체의 O의 농도가 1×1015∼1×1018atoms/㎤라도 좋고, 혹은 표층부(10a)만이 1×1015∼1×1018atoms/㎤이고, 표층부(10a)보다도 깊은 기판 내부가 1×1014atoms/㎤ 이하라도 좋다. 또한 O의 농도를 표층부(10a)만 높게 하는 경우에는, Si 기판 표면으로의 이온 주입에 의해 행할 수 있다.
<H>
Si 기판(10)은, 표층부(10a)에 H를 보다 많이 포함하는 것이라도 좋다. 이 경우, Si 기판(10)의 표층부(10a)에 있어서의 H의 농도가 1×1015∼1×1018atoms/㎤이고, 표층부(10a)보다도 깊은 기판 내부에 있어서의 H의 농도가 표층부(10a)보다도 낮고, 1×1014atoms/㎤ 이하인 것이 바람직하다.
<V족 원소>
Si 기판(10)은, 표층부(10a)에 V족 원소(N, P, As, Sb)를 보다 많이 포함하는 것이라도 좋다. 이 경우, 표층부(10a)에 있어서의 V족 원소의 농도가 1×1012∼1×1019atoms/㎤이고, 표층부(10a)보다도 깊은 기판 내부에 있어서의 V족 원소의 농도는 표층부(10a)보다도 낮고, 1×1014atoms/㎤ 이하인 것이 바람직하다. Si 기판(10) 중의 V족 원소의 깊이 방향의 농도 분포는, 표면에서 가장 높고, 표면으로부터 기판 내부를 향하여 서서히 감소하는 농도 구배를 갖는 것이 바람직하다.
<N 이외의 V족 원소>
Si 기판(10) 중에 확산된 Ⅲ족 원소에 의한 캐리어의 증가를 억제하기 위한 V족 원소는, Si 기판(10)측이 아니라, Si 기판(10)의 표면과 접하는 AlN 버퍼층(20)측에 포함되어 있어도 좋다. 캐리어의 증가를 억제하기 위한 V족 원소를 포함하는 AlN 버퍼층(20)은, 후술하는 AlN 버퍼층(20)을 형성하는 공정(스텝 S12)에 있어서 N 이외의 V족 원료(P, As, Sb)를 Ⅲ족 원료와 함께 로 내에 도입함으로써 형성할 수 있다.
다음으로 Si 기판(10)의 상면에 AlN 버퍼층(20)을 900∼1200℃의 고온에서 성장시킨다(스텝 S12). 이때 Si 기판(10) 중에 Al이나 Ga 등 Ⅲ족 원소가 확산되어도, C, Ge, Sn, O, H 또는 V족 원소가 이들 Ⅲ족 원소의 캐리어를 불활성화시키기 때문에, Si 기판(10)의 표면의 저항률의 저하를 억제할 수 있다. 따라서, 이들 특별한 Si 기판(10)을 이용함으로써 Si 기판 중에 Al이나 Ga 등 Ⅲ족 원소가 확산되어도 표면의 저항률의 저하를 억제할 수 있다.
그 후, AlN 버퍼층(20) 상에 Ⅲ족 질화물 반도체층(30)을 900∼1200℃의 고온에서 성장시킴(스텝 S13)으로써, Ⅲ족 질화물 반도체 기판(3)이 완성된다.
상기와 같이, AlN 버퍼층(20)을 그의 성장 초기부터 900∼1200℃의 고온에서 성장시키는 경우에는, Si 기판(10) 중에 Al이나 Ga 등의 Ⅲ족 원소가 확산되어 Si 기판(10)의 표면의 저항률이 저하한다. 그러나, Si 기판(10)의 표층부(10a)가 Ⅲ족 원소의 확산에 의한 캐리어의 증가를 억제하는 불순물을 포함하고 있는 경우에는, Si 기판(10) 중에 Ⅲ족 원소가 확산되어도 Si 기판(10)의 표면의 저항률의 저하를 억제할 수 있다. 따라서, AlN 버퍼층(20)을 성장 초기부터 900∼1200℃의 고온에서 성장시킬 수 있어, 결정성이 양호한 AlN을 성장시킬 수 있다.
Ⅲ족 원소의 확산에 수반하는 캐리어의 증가를 억제하는 C 등의 불순물을 함유하는 Si 기판은, 전술한 제1∼제6 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법에 있어서 채용하는 것도 가능하지만, Ⅲ족 원소의 확산량(Ⅲ족 확산 프로파일)을 고려하여 Si 기판 중의 불순물의 농도(V족 확산 프로파일)를 결정할 필요가 있다. 즉 AlN 버퍼층을 900∼1200℃의 고온에서만 성장시키는 경우와 같이 Ⅲ족 원소의 확산을 억제하는 프로세스를 적용하지 않는 경우에는, Ⅲ족 원소의 확산량이 많아지기 때문에, Si 기판 중의 불순물의 농도를 높게 할 필요가 있지만, 제6 실시 형태와 같은 Ⅲ족 원소의 확산을 억제하는 효과가 높은 프로세스를 적용하는 경우에는, Si 기판 중으로의 Ⅲ족 원소의 확산량이 매우 적기 때문에, Si 기판 중의 불순물의 농도를 낮게 할 필요가 있다.
도 11은, 본 발명의 제8 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 플로우차트이다.
도 11에 나타내는 바와 같이, 이 Ⅲ족 질화물 반도체 기판(1)의 제조 방법의 특징은, Si 기판(10) 상에 AlN 버퍼층(20)을 형성한 후이며 Ⅲ족 질화물 반도체층(30)을 형성하기 전에, 900∼1450℃의 열처리를 행하는 점에 있다. 즉, 본 실시 형태에 의한 제조 방법은, Si 기판(10)을 준비하는 공정(스텝 S11)과, Si 기판(10) 상에 제1 AlN 버퍼층(21)을 형성하는 공정(스텝 S12A)과, 제1 AlN 버퍼층(21) 상에 제2 AlN 버퍼층(22)을 형성하는 공정(스텝 S12B)과, Si 기판(10)을 열처리하는 공정(스텝 S20)과, 제2 AlN 버퍼층(22) 상에 Ⅲ족 질화물 반도체층(30)을 형성하는 공정(스텝 S13)을 갖고 있다. 그 외의 조건은 제1 실시 형태와 동일하다.
열처리는 NH3 분위기에서 행하는 것이 바람직하고, AlN 버퍼층(20)을 형성했을 때와 동일한 로 내에서 일련의 프로세스로서 실시하는 것이 바람직하지만, 로 내로부터 취출하여 열처리로에서 처리해도 좋다. 동일 로 내에서 열처리하는 경우에는 그다지 고온을 제어할 수 없지만, 프로세스의 간략화에 의해 생산성을 높일 수 있다. 열처리 시간은 5분 내지 1시간이 적당하다. 열처리 시간이 5분보다도 짧은 경우에는 확산 거리가 짧아 저항률을 충분히 회복시킬 수 없기 때문이고, 1시간보다도 긴 경우에는 생산성이 악화되기 때문이다.
상기와 같이, 열처리 온도는 900∼1450℃인 것이 바람직하다. 열처리 온도가 900℃보다도 낮은 경우에는 확산 거리가 짧아 장시간의 열처리가 필요해지기 때문이고, 1450℃보다도 높은 경우에는 Si 기판(10)이 용융되어 버리기 때문이다. 이와 같이, AlN 버퍼층(20)의 형성 후에 열처리를 행함으로써, AlN 버퍼층(20)의 형성 시에 Si 기판(10) 중에 확산된 Ⅲ족 원소를 기판 표면으로부터 내부로 더욱 확산시킬 수 있기 때문에, 기판 표면의 저항률의 저하를 억제할 수 있다.
또한 본 실시 형태에 있어서의 열처리 공정(스텝 S20)은, 제1 실시 형태에 적용하고 있지만, 제2∼제7 실시 형태에 대하여 적용하는 것도 가능하다. 또한 특히, 통상의 Si 기판을 이용하여 도 10에 나타낸 AlN 버퍼층(20) 및 Ⅲ족 질화물 반도체층(30)을 순서대로 형성하는 경우에 대해서도 유효하다.
도 12는, 본 발명의 제9 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법에 이용하는 Si 기판의 구조를 나타내는 도면으로서, 상측은 Si 기판의 평면도, 하측은 Si 기판의 측면도이다.
도 12에 나타내는 바와 같이, 이 Ⅲ족 질화물 반도체 기판(1)의 제조 방법의 특징은, 실리콘 단결정의 (111)면으로부터 0.1∼1.5°의 범위 내에서 <112> 방향으로 경사진 주면을 갖는 Si 기판(10)을 이용하는 점에 있다. Si 기판(10) 상에 AlN 버퍼층(20) 및 Ⅲ족 질화물 반도체층(30)을 성장시키는 방법은, 제1∼제8 실시 형태의 어느 방법이라도 좋다.
Si 기판(10)의 주면의 경사 각도는 0.1∼1.5°인 것이 바람직하다. (111)면에 대한 경사 각도가 0.1°보다도 작은 경우에는, Ⅲ족 질화물 반도체가 섬 형상으로 성장함으로써 표면에 불규칙한 요철이 발생하기 때문이고, 경사 각도가 1.5°보다도 큰 경우에는 하지(下地)의 AlN 버퍼층의 표면이 거칠어져, 그 위에 성장시킨 Ⅲ족 질화물 반도체층(30)의 표면 거칠기가 거칠어지기 때문이다. 경사 각도가 0.1∼1.5°의 범위 내이면, Si 기판(10)의 표면에 미소한 스텝이 존재하고, 그에 따라 Ⅲ족 질화물 반도체층(30)이 성장하기 때문에, 표면 거칠기를 억제할 수 있다.
Si 기판(10)의 주면의 경사 방향은 <112> 방향(화살표 (A) 참조)인 것이 바람직하다. 경사 방향이 <112> 방향인 경우에는, 육방정의 Ⅲ족 질화물 반도체 재료에 있어서의 (1-100)면에서 회합하기 때문에, 다른 방향에 비해 표면 모폴로지가 좋아져, 표면 거칠기가 작아지기 때문이다.
이상 설명한 바와 같이, 본 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법은, 면방위가 (111)면에 대하여 근소하게 경사진 Si 기판(10)을 이용하고 있기 때문에, Si 기판(10) 상에 AlN 버퍼층(20)을 개재하여 Ⅲ족 질화물 반도체층(30)을 성장시키는 프로세스에 있어서 Ⅲ족 질화물 반도체층(30)의 상면의 표면 거칠기를 개선할 수 있다. 따라서, Ⅲ족 질화물 반도체층의 상면에 작성되는 디바이스의 계면 산란을 억제하여 디바이스 특성을 향상시킬 수 있다.
이상, 본 발명의 바람직한 실시 형태에 대해서 설명했지만, 본 발명은, 상기의 실시 형태에 한정되는 일 없이, 본 발명의 주지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하고, 그들도 본 발명의 범위 내에 포함되는 것인 것은 말할 필요도 없다.
예를 들면, 전술한 제1∼제9 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법은 적절히 조합할 수 있다. 따라서, 전술한 바와 같이, 제1∼제6 실시 형태에 의한 반도체 기판의 제조 방법에 있어서, Ⅲ족 원소의 확산에 수반하는 캐리어의 증가를 억제하는 불순물 원소를 포함하는 Si 기판(10)(제7 실시 형태)을 이용하는 것도 가능하다. 또한 제8 실시 형태에 있어서의 열처리를 제1∼제7 실시 형태에 있어서 채용해도 좋고, 제9 실시 형태에 있어서의 Si 기판(10)을 제1∼제8 실시 형태에 있어서 채용해도 좋다.
실시예
<실시예 1>
저항률 1000Ω㎝, 면방위 (111)의 Si 기판을 HF 및 SC-1로 세정한 후, MOCVD로 내에 세팅했다. 다음으로 로 내 온도를 550℃까지 승온한 후, 로 내에 TMA와 NH3을 H2 캐리어 가스와 함께 도입하여, Si 기판의 상면에 제1 AlN층을 30㎚ 성장시켰다. 그 후, 원료를 계속 공급하면서 로 내 온도를 1100℃까지 승온하여, 제1 AlN층의 상면에 제2 AlN층을 70㎚ 성장시켰다.
다음으로, TMA의 공급을 정지하고, NH3을 계속 공급하면서 로 내 온도를 1050℃까지 강온한 후, Ga원으로서의 TMG(트리메틸갈륨)를 공급하여 제2 AlN층의 상면에 GaN층을 1um 성장시켰다. 이렇게 하여, Si 기판 상에 제1 AlN층, 제2 AlN층, GaN층이 순서대로 적층된 실시예 1의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 2>
제1 AlN층을 성장시킬 때에 TMA 및 NH3을 교대로 공급하는 수법을 이용한 점 이외는 실시예 1과 동일한 조건으로 Ⅲ족 질화물 반도체 기판을 제조했다. Si 기판의 준비는 실시예 1과 동일하다. 다음으로, 로 내 온도를 550℃로 안정시킨 로 내에 TMA를 H2 캐리어 가스와 함께 3초 도입하고, H2 캐리어 가스만을 3초 도입하고, 그 후 NH3을 H2 캐리어 가스와 함께 3초 도입하고, H2 캐리어 가스만을 6초 도입했다. 이를 반복하여, 제1 AlN층을 30㎚ 성장시켰다. 그 후, 로 내 온도를 1100℃까지 승온한 후, TMA와 NH3을 H2 캐리어 가스와 함께 도입하여, 제2 AlN층을 70㎚ 성장시켰다.
다음으로, TMA의 공급을 정지하고, NH3을 계속 공급하면서 로 내 온도를 1050℃까지 강온한 후, Ga원으로서의 TMG를 공급하여 제2 AlN층 상에 GaN층을 1um 성장시켰다. 이렇게 하여 실시예 2의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 3>
제1 AlN층 뿐만 아니라 제2 AlN층을 성장시킬 때에도 TMA 및 NH3을 교대로 공급하는 수법을 이용한 점 이외는 실시예 1과 동일한 조건으로 Ⅲ족 질화물 반도체 기판을 제조했다. Si 기판의 준비에서 제1 AlN층의 성장까지는 실시예 2와 동일하다.
다음으로, 로 내 온도를 1100℃까지 승온한 후, TMA를 H2 캐리어 가스와 함께 3초 도입하고, H2 캐리어 가스만을 3초 도입하고, 그 후 NH3을 H2 캐리어 가스와 함께 3초 도입하고, H2 캐리어 가스만을 6초 도입했다. 이를 반복하여, 제2 AlN층을 70㎚ 성장시켰다.
그 후, 실시예 1과 동일하게 GaN층을 1um 성장시켰다. 이렇게 하여 실시예 3의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 4>
GaN층을 성장시킬 때에 저온과 고온의 2단계의 온도에서 성장시키는 수법을 이용한 점 이외는 실시예 1과 동일한 조건으로 Ⅲ족 질화물 반도체 기판을 제조했다. Si 기판의 준비는 실시예 1과 동일하다. 다음으로, 로 내 온도를 650℃까지 승온하여 안정시킨 후, 로 내에 TMA와 NH3을 H2 캐리어 가스와 함께 도입하여, 제1 AlN층을 30㎚ 성장시켰다.
그 후, 원료를 계속 공급하면서 로 내 온도를 1100℃까지 승온하여, 제2 AlN층을 70㎚ 성장시켰다.
다음으로, 로 내 온도를 750℃까지 강온한 후, TMG를 도입하여 제1 GaN층을 약 150㎚ 성장시켰다. 그 후, TMG 및 NH3의 공급을 계속하면서 로 내 온도를 1050℃까지 승온하여, 제2 GaN층을 약 850㎚ 성장시켰다. 즉, 제1 GaN층 및 제2 GaN층의 합계 두께가 1um가 될 때까지 제2 GaN층의 성장을 계속시켰다. 이렇게 하여, Si 기판 상에 제1 AlN층, 제2 AlN층, 제1 GaN층, 제2 GaN층이 순서대로 적층된 실시예 4의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 5>
실시예 4의 제1 GaN층을 대신하여 AlGaN층을 성장시키기 위해, TMG와 함께 TMA를 도입한 점 이외는 실시예 4와 동일한 조건으로 Ⅲ족 질화물 반도체 기판을 완성시켰다. 즉, Si 기판 상에 제1 AlN층, 제2 AlN층, AlGaN층, GaN층이 순서대로 적층된 실시예 5의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 6>
실시예 5의 제1 GaN층급을 성장시킬 때에 TMG와 NH3을 교대로 공급하는 수법을 이용했다. 로 내 온도를 750℃로 안정시킨 후, TMG를 H2 캐리어 가스와 함께 3초 도입하고, H2 캐리어 가스만을 3초 도입하고, 그 후 NH3을 H2 캐리어 가스와 함께 3초 도입하고, H2 캐리어 가스만을 6초 도입했다. 이를 반복하여, 제1 GaN층을 30㎚ 성장시켰다.
그 후, TMG 및 NH3의 동시 공급으로 전환하고, 로 내 온도를 1050℃까지 승온하여, 실시예 4와 동일하게 제2 GaN층을 970㎚ 성장시켰다. 이렇게 하여 실시예 6의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 7>
AlN 성막 프로세스는 실시예 3을 동일한 수법을 사용하고, GaN 성막 프로세스는 실시예 6과 동일한 수법을 이용했다. 즉, AlN 성막 프로세스에서는, 제1 AlN층 뿐만 아니라 제2 AlN층을 성장시킬 때에도 TMA 및 NH3을 교대로 공급했다. 또한, GaN 성막 프로세스에서는, 제1 GaN층을 성장시킬 때에 TMG와 NH3을 교대로 공급하고, 제2 GaN층을 성장시킬 때에 TMG와 NH3을 동시에 공급했다. 이렇게 하여, Si 기판 상에 제1 AlN층, 제2 AlN층, 제1 GaN층, 제2 GaN층이 순서대로 적층된 실시예 7의 Ⅲ족 질화물 반도체 기판을 완성시켰다.
<실시예 8>
C가 도핑된 저항률 1000Ω㎝의 Si 기판을 준비했다. Si 기판 중의 C의 평균 농도는 1×1016atoms/㎤였다. 그 후, 650℃의 로 내에 TMA와 NH3을 H2 캐리어 가스와 함께 도입하여, Si 기판 상에 제1 AlN층을 30㎚ 성장시켰다. 또한, 실시예 1과 동일하게, 제2 AlN층을 70㎚ 성장시키고, 추가로 GaN층을 1um 성장시켰다. 이렇게 하여 실시예 8의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 9>
Ge가 도핑된 저항률 1000Ω㎝의 Si 기판을 준비했다. Si 기판 중의 Ge의 평균 농도는 1×1018atoms/㎤였다. 이 Si 기판 상에 제1 AlN층을 30㎚, 제2 AlN층을 70㎚, GaN층을 1um 각각 성장시켰다. 그 외의 조건은 실시예 8과 동일하게 했다. 이에 따라, 실시예 9의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 10>
Sn이 도핑된 저항률 1000Ω㎝의 Si 기판을 준비했다. Si 기판 중의 Sn의 평균 농도는 1×1018atoms/㎤였다. 이 Si 기판 상에 제1 AlN층을 30㎚, 제2 AlN층을 70㎚, GaN층을 1um 각각 성장시켰다. 그 외의 조건은 실시예 8과 동일하게 했다. 이에 따라, 실시예 10의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 11>
저항률 1000Ω㎝, O를 1×1017atoms/㎤ 포함하는 Si 기판을 준비하고, 이 Si 기판 상에 제1 AlN층을 30㎚, 제2 AlN층을 70㎚, GaN층을 1um 각각 성장시켰다. 그 외의 조건은 실시예 8과 동일하게 했다. 이에 따라, 실시예 11의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 12>
저항률 1000Ω㎝의 Si 기판의 표면에 C를 1×1016atoms/㎤ 포함하는 Si를 5um 에피택셜 성장시켰다. 이에 따라, 표면에서 깊이 5um까지의 표층부에만 C를 1×1016atoms/㎤ 포함하고, 표층부보다도 깊은 기판 내부에서는 C의 농도가 1×1014atoms/㎤인 Si 기판을 얻었다. 이 Si 기판 상에 제1 AlN층을 30㎚, 제2 AlN층을 70㎚, GaN층을 1um 각각 성장시켰다. 그 외의 조건은 실시예 8과 동일하게 했다. 이에 따라, 실시예 12의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 13>
저항률 1000Ω㎝의 Si 기판의 표면에 Ge를 1×1018atoms/㎤ 포함하는 Si막을 5um 에피택셜 성장시켰다. 이에 따라, 표면에서 깊이 5um까지의 표층부에만 Ge를 1×1018atoms/㎤ 포함하고, 표층부보다도 깊은 기판 내부에서는 Ge의 농도가 1×1014atoms/㎤인 Si 기판을 얻었다. 이 Si 기판 상에 제1 AlN층을 30㎚, 제2 AlN층을 70㎚, GaN층을 1um 각각 성장시켰다. 그 외의 조건은 실시예 8과 동일하게 했다. 이에 따라, 실시예 13의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 14>
저항률 1000Ω㎝의 Si 기판의 표면에 Sn을 1×1018atoms/㎤ 포함하는 Si막을 5um 에피택셜 성장시켰다. 이에 따라, 표면에서 깊이 5um까지의 표층부에만 Sn을 1×1018atoms/㎤ 포함하고, 표층부보다도 깊은 기판 내부에서는 Sn의 농도가 1×1014atoms/㎤인 Si 기판을 얻었다. 이 Si 기판 상에 제1 AlN층을 30㎚, 제2 AlN층을 70㎚, GaN층을 1um 각각 성장시켰다. 그 외의 조건은 실시예 8과 동일하게 했다. 이에 따라, 실시예 14의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 15>
저항률 1000Ω㎝의 Si 기판의 표면에 O를 이온 주입했다. 이에 따라, 표면에서 깊이 5um까지의 표층부에만 O를 피크 농도로 1×1017atoms/㎤ 포함하고, 표층부보다도 깊은 기판 내부에서는 O의 농도가 1×1014atoms/㎤인 Si 기판을 얻었다. 이 Si 기판 상에 제1 AlN층을 30㎚, 제2 AlN층을 70㎚, GaN층을 1um 각각 성장시켰다. 그 외의 조건은 실시예 8과 동일하게 했다. 이에 따라, 실시예 15의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 16>
Si 기판의 표면에 P를 1×1018atoms/㎤ 포함하는 Si막을 5um 에피택셜 성장시켰다. 이에 따라, 표면에서 깊이 5um까지의 표층부에만 P를 1×1016atoms/㎤ 포함하고, 표층부보다도 깊은 기판 내부에서는 P의 농도가 1×1014atoms/㎤인 Si 기판을 얻었다. 이 Si 기판 상에 제1 AlN층을 30㎚, 제2 AlN층을 70㎚, GaN층을 1um 각각 성장시켰다. 그 외의 조건은 실시예 8과 동일하게 했다. 이에 따라, 실시예 16의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 17>
Si 기판의 표면에 P를 1×1018atoms/㎤ 포함하는 Si막을 5um 에피택셜 성장시켰다. 이에 따라, P의 표면 농도가 1×1016atoms/㎤이고, 깊이 5um에 걸쳐 P의 농도가 1×1014atoms/㎤로 서서히 감소하고, 5um보다도 깊은 기판 내부의 P 농도가 1×1014atoms/㎤인 Si 기판을 얻었다. 이 Si 기판 상에 제1 AlN층을 30㎚, 제2 AlN층을 70㎚, GaN층을 1um 각각 성장시켰다. 그 외의 조건은 실시예 8과 동일하게 했다. 이에 따라, 실시예 17의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 18>
저항률 1000Ω㎝의 Si 기판의 표면에 H를 이온 주입했다. 이에 따라, 표면에서 깊이 5um의 표층부의 H의 피크 농도가 1×1017atoms/㎤이고, 표층부보다도 깊은 기판 내부의 H 농도가 1×1014atoms/㎤인 Si 기판을 얻었다. 이 Si 기판 상에 제1 AlN층을 30㎚, 제2 AlN층을 70㎚, GaN층을 1um 각각 성장시켰다. 그 외의 조건은 실시예 8과 동일하게 했다. 이에 따라, 실시예 18의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 19>
저항률 1000Ω㎝의 Si 기판을 HF 및 SC-1로 세정한 후, MOCVD로 내에 세팅했다. 다음으로 로 내 온도를 1100℃까지 승온하고, 안정시킨 후, 로 내에 TMA, NH3 및 PH3을 H2 캐리어 가스와 함께 도입하여, P가 도핑된 제1 AlN층을 30㎚ 성장시켰다. 또한 PH3의 유량은 Si 기판의 캐리어 농도를 캔슬할 수 있도록 결정했다.
다음으로, 로 내 온도를 1050℃까지 강온했다. 강온 시에 TMA의 공급은 정지했지만 NH3은 계속 공급했다. 다음으로 온도가 1050℃로 안정된 시점에서 Ga원으로서의 TMG를 공급하여 GaN층을 1um 성장시켰다. 이에 따라, 실시예 19의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 20>
Si 기판 상에 AlN층을 100㎚ 성장시킨 후이며 GaN층을 1um 성장시키기 전에, 동일 로 내에서 1100℃의 열처리를 30분 실시한 점 이외는 실시예 1과 동일한 조건으로 실시예 20의 Ⅲ족 질화물 반도체 기판을 얻었다.
<비교예 1>
저항률 1000Ω㎝, C, Ge, Sn, O, P 등의 불순물이 1×1015atoms/㎤ 이하인 Si 기판을 준비했다. 베이킹까지는 실시예 1과 동일하게 처리했다. 다음으로 로 내 온도를 650℃로 안정시킨 후, TMA와 NH3을 H2 캐리어 가스와 함께 도입하여, 제1 AlN층을 30㎚ 성장시켰다. 그 후, 원료는 그대로 로 내 온도를 1100℃까지 승온하여, 제2 AlN층을 성장시켰다. 추가로, TMA의 공급을 차단하여 로 내 온도를 1050℃까지 강온한 후, GaN층을 1um 성장시켰다. 이렇게 하여, 비교예 1의 Ⅲ족 질화물 반도체 기판을 완성시켰다.
<비교예 2>
제1 AlN층의 성장 온도를 350℃로 변경한 점 이외는 실시예 1과 동일한 조건으로 비교예 2의 Ⅲ족 질화물 반도체 기판을 완성시켰다.
<비교예 3>
제2 AlN층의 성장 온도를 800℃로 변경한 점 이외는 실시예 1과 동일한 조건으로 비교예 3의 Ⅲ족 질화물 반도체 기판을 완성시켰다.
이상의 실시예 1∼17 그리고 비교예 1∼3의 Ⅲ족 질화물 반도체 기판의 GaN층의 결정성, Si 기판의 표면의 Ga 및 Al의 농도, Si 기판의 캐리어 농도를 평가했다. GaN층의 결정성은 X선의 로킹 커브의 반값폭에 의해 상대적으로 평가했다. 상대 효과의 기준값은 비교예 1의 값으로 했다. 반값폭은 값이 낮을수록 결정성이 양호한 것을 나타낸다.
Si 기판의 표면의 Ga 및 Al의 농도는 SIMS(Secondary Ion Mass Spectrometry: 2차 이온 질량 분석법)에 의해 평가했다. 또한 Si 기판의 캐리어 농도는 퍼짐 저항 평가로 평가했다. Si 기판 중의 Ga 및 Al의 농도는 낮을수록 좋지만, 중요한 것은 디바이스 특성에 영향을 주는 캐리어 농도가 낮은 것이다.
도 13은, 실시예 1∼20 그리고 비교예 1∼3의 Ⅲ족 질화물 반도체 기판의 GaN층의 결정성, Si 기판의 표면의 불순물 농도, 캐리어 농도의 평가 결과를 정리한 표이다. 각 항목의 값은, 비교예 1의 값을 기준으로 하는 상대값이다.
도 13에 나타내는 바와 같이, GaN층의 결정성에 관하여, 실시예 1∼19 그리고 비교예 1의 결정성은 1.2 이하의 양호한 결과가 되었다. 특히, 실시예 2는 제1 AlN층의 원료를 교대 공급으로 했기 때문에, 실시예 1보다도 결정성이 양호해졌다. 또한 실시예 3은, 제1 AlN층의 원료뿐만 아니라 제2 AlN층의 원료도 교대 공급으로 했기 때문에, 실시예 2보다도 결정성이 더욱 양호해졌다. 실시예 4∼19는, 제1 AlN층의 성장 온도를 650℃로 조금 높게 한 것에 의해, 실시예 2보다도 결정성이 더욱 양호해졌다.
한편, 비교예 2에서는 제1 AlN층의 성장 온도가 350℃로 낮았기 때문에 결정성의 값이 100이 되어, 결정성이 악화되었다. 또한 비교예 3에서는 제2 AlN층의 성장 온도가 800℃로 낮았기 때문에 결정성의 값이 30이 되어, 결정성이 조금 악화되었다.
Ga의 농도에 관하여, 실시예 1∼7 그리고 비교예 2에서는 제1 AlN층을 저온 성장시킴으로써 Ga의 확산이 억제되고, 이에 따라 Si 기판 중의 Ga 농도는 0.05 이하의 매우 낮은 값이 되었다. 특히 실시예 4에서는 제1 AlN층 뿐만 아니라 제1 GaN층도 저온 성장시킴으로써 Ga 농도가 0.02가 되고, 실시예 5에서는 GaN을 대신하여 AlGaN을 저온 성장시킴으로써 Ga 농도가 더욱 저하하여 0.01이 되었다. 실시예 6에서는 제1 GaN층의 원료를 교대 공급함으로써 Ga의 농도가 저하하여 0.01이 되었다. 실시예 7에서는, 제1 AlN층의 원료 뿐만 아니라 제2 AlN층의 원료도 교대 공급으로 했기 때문에, Ga 농도가 저하하여 0.01이 되었다.
그러나, 실시예 8∼19 그리고 비교예 1에서는 제1 AlN층의 성장 온도를 650℃로 조금 높게 함으로써 Ga가 확산되고, Si 기판 중의 Ga 농도는 1이 되었다. 실시예 20에서는, AlN층을 형성한 후의 열처리에 의해 기판 표면의 Ga가 기판 내부에 확산되고, 기판 표면의 Ga 농도가 저하하여 0.05가 되었다.
Al의 농도에 관하여, 실시예 1∼7에서는, 제1 AlN층을 저온 성장시킴으로써 Al의 확산이 억제되고, 이에 따라 Si 기판 중의 Al 농도가 0.04 이하의 매우 낮은 값이 되었다. 또한 비교예 2에서는 제1 AlN층의 성장 온도가 350℃로 낮고, 비교예 3에서는 제2 AlN층의 성장 온도가 800℃로 낮았기 때문에, Al의 확산이 억제되고, Si 기판 중의 Al 농도는 0.03 이하의 매우 낮은 값이 되었다.
그러나, 실시예 8∼19 그리고 비교예 1에서는 제1 AlN층의 성장 온도를 650℃로 조금 높게 함으로써 Al이 확산되고, Si 기판 중의 Al 농도는 1이 되었다. 실시예 20에서는, AlN층을 형성한 후의 열처리에 의해 기판 표면의 Ga가 기판 내부에 확산하고, 기판 표면의 Ga 농도가 저하했다.
캐리어 농도에 관하여, 실시예 1∼7에서는 제1 AlN층을 저온 성장시킴으로써 Ga의 확산이 억제되고, 이에 따라 캐리어 농도가 0.05 이하의 낮은 값이 되었다. 또한 실시예 8∼18에서는, Si 기판 중에 C 등의 불순물을 포함시킴으로써 Ga의 확산에 수반하는 Si 기판 중의 캐리어의 증가가 억제되었다. 실시예 19에서는 Si 기판이 아니라 제1 AlN층 중에 n형 불순물인 P를 포함시킴으로써 Ga의 확산에 수반하는 Si 기판 중의 캐리어의 증가가 억제되었다. 이들 결과 중에서는 실시예 17 및 19의 캐리어 농도가 0.01로 가장 낮고, 통상의 Si 기판과 거의 다르지 않은 캐리어 농도가 되었다.
그러나, 비교예 1에서는 제1 AlN층의 성장 온도가 높아, 고온 성장시킴으로써 Si 기판 중에 Ga가 확산되고, 이에 따라 캐리어 농도도 1이 되었다. 비교예 2는 실시예 1∼7과 동일하게 캐리어 농도를 낮게 억제할 수 있었지만, 비교예 3은 캐리어 농도의 증가가 보였다. 실시예 20에서는, AlN층을 형성한 후의 열처리에 의해 기판 표면의 Ga가 기판 내부에 확산되고, 기판 표면의 Ga 농도가 저하했다.
<실시예 21>
Si 기판의 면방위의 영향에 대해서 고찰하기 위해, (111)면에 대하여 <112> 방향(도 12의 화살표 (A) 참조)으로 0.2° 기울어진 주면을 갖는 Si 기판을 준비했다. 다음으로, Si 기판을 HF 및 SC-1로 세정을 행한 후, MOCVD로 내에 세팅하고, 로 내 온도를 1100℃까지 승온한 후, 로 내에 TMA와 NH3을 H2 캐리어 가스와 함께 도입하여, Si 기판의 상면에 AlN층을 100㎚ 성장시켰다. 다음으로, TMA의 공급을 차단하고, NH3을 계속 공급하면서 로 내 온도를 1050℃까지 강온한 후, Ga원으로서의 TMG를 공급하여 AlN층의 상면에 GaN층을 1um 성장시켰다. 이렇게 하여, Si 기판 상에 AlN층 및 GaN층이 순서대로 적층된 실시예 21의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 22>
실시예 22는, Si 기판의 주면의 (111)면에 대한 경사 각도(오프 각도)를 <112> 방향으로 1.5°로 한 점 이외는 실시예 21과 동일하다.
<비교예 4>
비교예 4는, Si 기판의 주면의 (111)면에 대한 경사 각도를 0°, 즉 Si 기판의 면방위를 (111)면으로 한 점 이외는 실시예 21과 동일하다.
<비교예 5>
비교예 5는, Si 기판의 주면의 (111)면에 대한 경사 각도를 <112> 방향으로 2°로 한 점 이외는 실시예 21과 동일하다.
<비교예 6>
비교예 6은, Si 기판의 주면의 (111)면에 대한 경사 각도를 <112> 방향으로부터 45°의 방향(도 12의 화살표 (B) 참조)으로 0.2°로 한 점 이외는 실시예 21과 동일하다.
<비교예 7>
비교예 7은, Si 기판의 주면의 (111)면에 대한 경사 각도를 <110> 방향(도 12의 화살표 (C) 참조)으로 0.2° 기울인 점 이외는 실시예 21과 동일하다.
이상의 프로세스에 의해 제조한 실시예 21, 22 및 비교예 4∼7의 Ⅲ족 질화물 반도체층의 표면을 원자간력 현미경으로 관찰하여 표면 거칠기를 평가했다. 표면 거칠기를 평가하는 범위는 30um×30um와 10um×10um의 2가지로 했다. 그 결과를 도 14에 나타낸다.
도 14에 나타내는 바와 같이, 30um×30um의 넓은 범위에서의 표면 거칠기는 실시예 21, 22에서는 1.2㎚ 이하가 되었지만, 비교예 4∼7에서는 1.6㎚ 이상이 되었다. 30um×30um에서의 표면 거칠기가 1.3㎚를 초과하면 디바이스에 영향을 주지만, 실시예 21, 22에서는 1.3㎚를 하회하는 양호한 결과가 되었다. 또한, 10um×10um의 좁은 범위에서의 표면 거칠기는 실시예 21, 22 및 비교예 4에서는 0.6㎚ 이하가 되었지만, 비교예 5∼7에서는 1.0㎚ 이상이 되었다. 10um×10um에서의 표면 거칠기가 0.8um를 초과하면 디바이스에 영향을 주지만, 실시예 21, 22에서는 0.8um를 하회하는 양호한 결과가 되었다.
1, 2, 3 : Ⅲ족 질화물 반도체 기판
10 : Si 기판
10a : Si 기판의 표층부
20 : AlN 버퍼층
21 : 제1 AlN 버퍼층
22 : 제2 AlN 버퍼층
30 : Ⅲ족 질화물 반도체층
31 : 제1 Ⅲ족 질화물 반도체층
32 : 제2 Ⅲ족 질화물 반도체층

Claims (54)

  1. Si 기판 상에 제1 AlN 버퍼층을 성장시키는 공정과,
    상기 제1 AlN 버퍼층 상에 상기 제1 AlN 버퍼층의 성장 온도보다도 높은 온도에서 제2 AlN 버퍼층을 성장시키는 공정과,
    상기 제2 AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 성장시키는 공정을 구비하고,
    상기 Ⅲ족 질화물 반도체층을 성장시키는 공정은,
    상기 제2 AlN 버퍼층 상에 제1 Ⅲ족 질화물 반도체층을 성장시키는 공정과,
    상기 제1 Ⅲ족 질화물 반도체층 상에 상기 제1 Ⅲ족 질화물 반도체층의 성장 온도보다도 높은 온도에서 제2 Ⅲ족 질화물 반도체층을 성장시키는 공정을 포함하고,
    상기 제1 Ⅲ족 질화물 반도체층의 성장 온도가 400∼800℃이고,
    상기 제1 AlN 버퍼층의 성장 온도가 400∼600℃ 또한 상기 제1 Ⅲ족 질화물 반도체층의 성장 온도보다도 낮은 것을 특징으로 하는 Ⅲ족 질화물 반도체 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 AlN 버퍼층의 성장 온도가 900∼1200℃인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 AlN 버퍼층의 두께가 0.4∼100㎚인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 AlN 버퍼층의 합계 두께가 30∼200㎚인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 Si 기판의 저항률이 100Ω㎝ 이상이고, 상기 Si 기판은, C, Ge, Sn, O, H 및 V족 원소로부터 선택된 1개의 불순물 원소를 포함하고, 적어도 상기 Si 기판의 표면으로부터 깊이 0.5∼10um의 표층부에 포함되는 상기 불순물 원소의 농도가 1×1012∼1×1020atoms/㎤인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  6. 제5항에 있어서,
    상기 표층부보다도 깊은 영역에 포함되는 상기 불순물 원소의 농도가 상기 표층부보다도 낮은, Ⅲ족 질화물 반도체 기판의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 Ⅲ족 질화물 반도체층을 성장시키기 전에, 상기 제1 및 제2 AlN 버퍼층을 순서대로 성장시킨 상기 Si 기판을 900∼1450℃에서 열처리하는 공정을 추가로 구비하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 Si 기판은, 실리콘 단결정의 (111)면으로부터 <112> 방향으로 0.1∼1.5°의 범위 내에서 경사진 주면을 갖는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  9. Si 기판 상에 제1 성장 온도에서 제1 AlN 버퍼층을 성장시키는 공정과,
    상기 제1 AlN 버퍼층 상에 상기 제1 성장 온도보다도 높은 제2 성장 온도에서 제2 AlN 버퍼층을 성장시키는 공정과,
    상기 제2 AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 성장시키는 공정을 구비하고,
    상기 제1 AlN 버퍼층을 성장시키는 공정에서는, Al 원료 및 N 원료를 교대로 반복하여 공급하고,
    상기 Ⅲ족 질화물 반도체층을 성장시키는 공정은,
    상기 제2 AlN 버퍼층 상에 제3 성장 온도에서 제1 Ⅲ족 질화물 반도체층을 성장시키는 공정과,
    상기 제1 Ⅲ족 질화물 반도체층 상에 상기 제3 성장 온도보다도 높은 제4 성장 온도에서 제2 Ⅲ족 질화물 반도체층을 성장시키는 공정을 포함하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 기판의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 성장 온도가 400∼800℃이고, 상기 제2 성장 온도가 900∼1200℃인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 성장 온도가 400∼600℃인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 AlN 버퍼층을 성장시키는 공정에서는, 상기 N 원료보다도 상기 Al 원료를 먼저 도입하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  13. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 AlN 버퍼층의 두께가 0.4∼100㎚인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  14. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 및 제2 AlN 버퍼층의 합계 두께가 30∼200㎚인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  15. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 AlN 버퍼층을 성장시키는 공정에서는, 상기 Al 원료 및 상기 N 원료를 공급하는 시간이 각각 0.5∼10초인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  16. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제2 AlN 버퍼층을 성장시키는 공정에서는, 상기 Al 원료 및 상기 N 원료를 교대로 반복하여 공급하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  17. 제9항 내지 제11항 중 어느 항 항에 있어서,
    상기 Ⅲ족 질화물 반도체층을 성장시키기 전에, 상기 제1 및 제2 AlN 버퍼층을 순서대로 성장시킨 상기 Si 기판을 900∼1450℃에서 열처리하는 공정을 추가로 구비하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  18. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 Si 기판은, 실리콘 단결정의 (111)면으로부터 <112> 방향으로 0.1∼1.5°의 범위 내에서 경사진 주면을 갖는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  19. 제9항에 있어서,
    상기 제3 성장 온도가 400∼800℃이고, 상기 제4 성장 온도가 900∼1200℃인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  20. 제9항 또는 제19항에 있어서,
    상기 제1 Ⅲ족 질화물 반도체층의 두께가 10∼200㎚인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  21. 제9항 또는 제19항에 있어서,
    상기 제1 Ⅲ족 질화물 반도체층을 성장시키는 공정에서는, Ⅲ족 원료 및 N 원료를 교대로 반복하여 공급하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  22. 제9항 또는 제19항에 있어서,
    상기 제1 Ⅲ족 질화물 반도체층이 AlGaN으로 이루어지고,
    상기 제2 Ⅲ족 질화물 반도체층이 GaN으로 이루어지는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  23. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 Si 기판의 저항률이 100Ω㎝ 이상이고, 상기 Si 기판은, C, Ge, Sn, O, H 및 V족 원소로부터 선택된 1개의 불순물 원소를 포함하고, 적어도 상기 Si 기판의 표면으로부터 깊이 0.5∼10um의 표층부에 포함되는 상기 불순물 원소의 농도가 1×1012∼1×1020atoms/㎤인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  24. 제23항에 있어서,
    상기 표층부를 포함하는 상기 Si 기판 전체에 포함되는 상기 불순물 원소의 농도가 1×1012∼1×1020atoms/㎤인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  25. 제23항에 있어서,
    상기 표층부보다도 깊은 영역에 포함되는 상기 불순물 원소의 농도가 상기 표층부보다도 낮은, Ⅲ족 질화물 반도체 기판의 제조 방법.
  26. 제23항에 있어서,
    상기 불순물 원소가 C이고, 상기 표층부에 포함되는 상기 불순물 원소의 농도가 1×1014∼1×1017atoms/㎤인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  27. 제23항에 있어서,
    상기 불순물 원소가 Ge 또는 Sn이고, 상기 표층부에 포함되는 상기 불순물 원소의 농도가 1×1014∼1×1020atoms/㎤인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  28. 제23항에 있어서,
    상기 불순물 원소가 O이고, 상기 표층부에 포함되는 상기 불순물 원소의 농도가 1×1015∼5×1018atoms/㎤인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  29. 제23항에 있어서,
    상기 불순물 원소가 H이고, 상기 표층부에 포함되는 상기 불순물 원소의 농도가 1×1015∼5×1018atoms/㎤인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  30. 제25항에 있어서,
    상기 불순물 원소가 N, P, As 및 Sb로부터 선택된 적어도 1개의 V족 원소이고, 상기 표층부에 포함되는 상기 불순물 원소의 농도가 1×1012∼1×1019atoms/㎤이고, 상기 표층부보다도 깊은 영역에 포함되는 상기 불순물 원소의 농도가 1×1014atoms/㎤ 이하인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  31. 제30항에 있어서,
    상기 Si 기판 중의 상기 불순물 원소는 상기 표면으로부터 기판 내부를 향하여 감소하는 농도 구배를 갖는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  32. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 AlN 버퍼층을 성장시키는 공정에서는, N 이외의 V족 원소(P, As, Sb)를 포함하는 원료를 상기 Al 원료 또는 상기 N 원료와 함께 공급하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  33. Si 기판 상에 제1 성장 온도에서 제1 AlN 버퍼층을 성장시키는 공정과,
    상기 제1 AlN 버퍼층 상에 상기 제1 성장 온도보다도 높은 제2 성장 온도에서 제2 AlN 버퍼층을 성장시키는 공정과,
    상기 제2 AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 성장시키는 공정을 구비하고,
    상기 Si 기판의 저항률이 100Ω㎝ 이상이고, 상기 Si 기판은, C, Ge, Sn, O, H 및 V족 원소로부터 선택된 1개의 불순물 원소를 포함하고, 적어도 상기 Si 기판의 표면으로부터 깊이 0.5∼10um의 표층부에 포함되는 상기 불순물 원소의 농도가 1×1012∼1×1020atoms/㎤이며,
    상기 표층부보다도 깊은 영역에 포함되는 상기 불순물 원소의 농도가 상기 표층부보다도 낮은 것을 특징으로 하는 Ⅲ족 질화물 반도체 기판의 제조 방법.
  34. 제33항에 있어서,
    상기 불순물 원소가 C이고, 상기 표층부에 포함되는 상기 불순물 원소의 농도가 1×1014∼1×1017atoms/㎤인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  35. 제33항에 있어서,
    상기 불순물 원소가 Ge 또는 Sn이고, 상기 표층부에 포함되는 상기 불순물 원소의 농도가 1×1014∼1×1020atoms/㎤인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  36. 제33항에 있어서,
    상기 불순물 원소가 O이고, 상기 표층부에 포함되는 상기 불순물 원소의 농도가 1×1015∼5×1018atoms/㎤인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  37. 제33항에 있어서,
    상기 불순물 원소가 H이고, 상기 표층부에 포함되는 상기 불순물 원소의 농도가 1×1015∼5×1018atoms/㎤인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  38. 제33항에 있어서,
    상기 불순물 원소가 N, P, As 및 Sb로부터 선택된 적어도 1개의 V족 원소이고, 상기 표층부에 포함되는 상기 불순물 원소의 농도가 1×1012∼1×1019atoms/㎤이고, 상기 표층부보다도 깊은 영역에 포함되는 상기 불순물 원소의 농도가 1×1014atoms/㎤ 이하인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  39. 제38항에 있어서,
    상기 Si 기판 중의 상기 불순물 원소는 상기 표면으로부터 기판 내부를 향하여 감소하는 농도 구배를 갖는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  40. Si 기판 상에 제1 성장 온도에서 제1 AlN 버퍼층을 성장시키는 공정과,
    상기 제1 AlN 버퍼층 상에 상기 제1 성장 온도보다도 높은 제2 성장 온도에서 제2 AlN 버퍼층을 성장시키는 공정과,
    상기 제2 AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 성장시키는 공정을 구비하고,
    상기 Si 기판의 저항률이 100Ω㎝ 이상이고, 상기 Si 기판은, C를 불순물 원소로서 포함하고, 적어도 상기 Si 기판의 표면으로부터 깊이 0.5∼10um의 표층부에 포함되는 C의 농도가 1×1014∼1×1017atoms/㎤인 것을 특징으로 하는 Ⅲ족 질화물 반도체 기판의 제조 방법.
  41. Si 기판 상에 제1 성장 온도에서 제1 AlN 버퍼층을 성장시키는 공정과,
    상기 제1 AlN 버퍼층 상에 상기 제1 성장 온도보다도 높은 제2 성장 온도에서 제2 AlN 버퍼층을 성장시키는 공정과,
    상기 제2 AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 성장시키는 공정을 구비하고,
    상기 Si 기판의 저항률이 100Ω㎝ 이상이고, 상기 Si 기판은, Ge 또는 Sn을 불순물 원소로서 포함하고, 적어도 상기 Si 기판의 표면으로부터 깊이 0.5∼10um의 표층부에 포함되는 Ge 또는 Sn의 농도가 1×1014∼1×1020atoms/㎤인 것을 특징으로 하는 Ⅲ족 질화물 반도체 기판의 제조 방법.
  42. Si 기판 상에 제1 성장 온도에서 제1 AlN 버퍼층을 성장시키는 공정과,
    상기 제1 AlN 버퍼층 상에 상기 제1 성장 온도보다도 높은 제2 성장 온도에서 제2 AlN 버퍼층을 성장시키는 공정과,
    상기 제2 AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 성장시키는 공정을 구비하고,
    상기 Si 기판의 저항률이 100Ω㎝ 이상이고, 상기 Si 기판은, H를 불순물 원소로서 포함하고, 적어도 상기 Si 기판의 표면으로부터 깊이 0.5∼10um의 표층부에 포함되는 H의 농도가 1×1015∼5×1018atoms/㎤인 것을 특징으로 하는 Ⅲ족 질화물 반도체 기판의 제조 방법.
  43. Si 기판 상에 900∼1200℃의 성장 온도에서 AlN 버퍼층을 성장시키는 공정과,
    상기 AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 성장시키는 공정을 구비하고,
    상기 Si 기판의 저항률이 100Ω㎝ 이상이고,
    상기 Si 기판은, C, Ge, Sn, O, H 및 V족 원소로부터 선택된 1개의 불순물 원소를 포함하고, 적어도 상기 Si 기판의 표면으로부터 깊이 0.5∼10um의 표층부에 포함되는 상기 불순물 원소의 농도가 1×1012∼1×1020atoms/㎤이며,
    상기 표층부보다도 깊은 영역에 포함되는 상기 불순물 원소의 농도가 상기 표층부보다도 낮은 것을 특징으로 하는 Ⅲ족 질화물 반도체 기판의 제조 방법.
  44. 제43항에 있어서,
    상기 불순물 원소가 C이고, 상기 표층부에 포함되는 상기 불순물 원소의 농도가 1×1014∼1×1017atoms/㎤인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  45. 제43항에 있어서,
    상기 불순물 원소가 Ge 또는 Sn이고, 상기 표층부에 포함되는 상기 불순물 원소의 농도가 1×1014∼1×1020atoms/㎤인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  46. 제43항에 있어서,
    상기 불순물 원소가 O이고, 상기 표층부에 포함되는 상기 불순물 원소의 농도가 1×1015∼5×1018atoms/㎤인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  47. 제43항에 있어서,
    상기 불순물 원소가 H이고, 상기 표층부에 포함되는 상기 불순물 원소의 농도가 1×1015∼5×1018atoms/㎤인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  48. 제43항에 있어서,
    상기 불순물 원소가, N, P, As 및 Sb로부터 선택된 적어도 1개의 V족 원소이고, 상기 표층부에 포함되는 상기 불순물 원소의 농도가 1×1012∼1×1019atoms/㎤이고, 상기 표층부보다도 깊은 영역에 포함되는 상기 불순물 원소의 농도가 1×1014atoms/㎤ 이하인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  49. 제43항에 있어서,
    상기 Si 기판 중의 상기 불순물 원소는 상기 표면으로부터 기판 내부를 향하여 감소하는 농도 구배를 갖는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  50. 제43항 내지 제49항 중 어느 한 항에 있어서,
    상기 Ⅲ족 질화물 반도체층을 성장시키기 전에, 상기 AlN 버퍼층을 성장시킨 상기 Si 기판을 900∼1450℃에서 열처리하는 공정을 추가로 구비하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  51. 제43항 내지 제49항 중 어느 한 항에 있어서,
    상기 Si 기판은, 실리콘 단결정의 (111)면으로부터 <112> 방향으로 0.1∼1.5°의 범위 내에서 경사진 주면을 갖는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  52. Si 기판 상에 900∼1200℃의 성장 온도에서 AlN 버퍼층을 성장시키는 공정과,
    상기 AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 성장시키는 공정을 구비하고,
    상기 Si 기판의 저항률이 100Ω㎝ 이상이고,
    상기 Si 기판은 불순물 원소를 포함하고,
    상기 불순물 원소가 C이고, 적어도 상기 Si 기판의 표면으로부터 깊이 0.5∼10um의 표층부에 포함되는 상기 불순물 원소의 농도가 1×1014∼1×1017atoms/㎤인 것을 특징으로 하는 Ⅲ족 질화물 반도체 기판의 제조 방법.
  53. Si 기판 상에 900∼1200℃의 성장 온도에서 AlN 버퍼층을 성장시키는 공정과,
    상기 AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 성장시키는 공정을 구비하고,
    상기 Si 기판의 저항률이 100Ω㎝ 이상이고,
    상기 Si 기판은 불순물 원소를 포함하고,
    상기 불순물 원소가 Ge 또는 Sn이고, 적어도 상기 Si 기판의 표면으로부터 깊이 0.5∼10um의 표층부에 포함되는 상기 불순물 원소의 농도가 1×1014∼1×1020atoms/㎤인 것을 특징으로 하는 Ⅲ족 질화물 반도체 기판의 제조 방법.
  54. Si 기판 상에 900∼1200℃의 성장 온도에서 AlN 버퍼층을 성장시키는 공정과,
    상기 AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 성장시키는 공정을 구비하고,
    상기 Si 기판의 저항률이 100Ω㎝ 이상이고,
    상기 Si 기판은 불순물 원소를 포함하고,
    상기 불순물 원소가 H이고, 적어도 상기 Si 기판의 표면으로부터 깊이 0.5∼10um의 표층부에 포함되는 상기 불순물 원소의 농도가 1×1015∼5×1018atoms/㎤인 것을 특징으로 하는 Ⅲ족 질화물 반도체 기판의 제조 방법.
KR1020207016159A 2017-12-19 2018-10-02 Ⅲ족 질화물 반도체 기판의 제조 방법 KR102374879B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017243117 2017-12-19
JPJP-P-2017-243117 2017-12-19
PCT/JP2018/036851 WO2019123763A1 (ja) 2017-12-19 2018-10-02 Ｉｉｉ族窒化物半導体基板の製造方法

Publications (2)

Publication Number Publication Date
KR20200069377A KR20200069377A (ko) 2020-06-16
KR102374879B1 true KR102374879B1 (ko) 2022-03-15

Family

ID=66994607

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207016159A KR102374879B1 (ko) 2017-12-19 2018-10-02 Ⅲ족 질화물 반도체 기판의 제조 방법

Country Status (7)

Country Link
US (2) US20210151314A1 (ko)
EP (1) EP3731260A4 (ko)
JP (1) JP6933265B2 (ko)
KR (1) KR102374879B1 (ko)
CN (1) CN111527587B (ko)
TW (1) TWI699462B (ko)
WO (1) WO2019123763A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6962463B2 (ja) * 2018-05-23 2021-11-05 株式会社Sumco Ｉｉｉ族窒化物半導体基板の製造方法
CN110643934A (zh) * 2019-09-20 2020-01-03 深圳市晶相技术有限公司 一种半导体设备
CN113394316A (zh) * 2021-06-15 2021-09-14 厦门士兰明镓化合物半导体有限公司 深紫外发光元件及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012049465A (ja) * 2010-08-30 2012-03-08 Advanced Power Device Research Association 窒化物系化合物半導体、窒化物系化合物半導体素子、およびその製造方法
WO2014041736A1 (ja) * 2012-09-13 2014-03-20 パナソニック株式会社 窒化物半導体構造物
WO2016132746A1 (ja) * 2015-02-20 2016-08-25 国立大学法人名古屋大学 薄膜基板と半導体装置とこれらの製造方法および成膜装置および成膜方法およびＧａＮテンプレート

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3505405B2 (ja) * 1998-10-22 2004-03-08 三洋電機株式会社 半導体素子及びその製造方法
JP2003086837A (ja) 2001-09-14 2003-03-20 Sharp Corp 窒化物半導体素子とその製造方法
US6673147B2 (en) * 2001-12-06 2004-01-06 Seh America, Inc. High resistivity silicon wafer having electrically inactive dopant and method of producing same
JP4727169B2 (ja) * 2003-08-04 2011-07-20 日本碍子株式会社 エピタキシャル基板、当該エピタキシャル基板の製造方法、当該エピタキシャル基板の反り抑制方法、および当該エピタキシャル基板を用いた半導体積層構造
JP4679810B2 (ja) 2003-08-27 2011-05-11 日本碍子株式会社 エピタキシャル基板、半導体積層構造、エピタキシャル基板の製造方法、およびエピタキシャル基板表面におけるピット発生抑制方法
JP2005244202A (ja) * 2004-01-26 2005-09-08 Showa Denko Kk Ｉｉｉ族窒化物半導体積層物
US7247889B2 (en) * 2004-12-03 2007-07-24 Nitronex Corporation III-nitride material structures including silicon substrates
JP2006351641A (ja) * 2005-06-13 2006-12-28 Furukawa Co Ltd Ｉｉｉ族窒化物半導体基板の製造方法
US9406505B2 (en) * 2006-02-23 2016-08-02 Allos Semiconductors Gmbh Nitride semiconductor component and process for its production
US7956370B2 (en) * 2007-06-12 2011-06-07 Siphoton, Inc. Silicon based solid state lighting
US7598108B2 (en) * 2007-07-06 2009-10-06 Sharp Laboratories Of America, Inc. Gallium nitride-on-silicon interface using multiple aluminum compound buffer layers
JP4538476B2 (ja) * 2007-08-27 2010-09-08 独立行政法人理化学研究所 半導体構造の形成方法
KR101281684B1 (ko) * 2008-01-25 2013-07-05 성균관대학교산학협력단 질화물 반도체 기판의 제조방법
WO2010101272A1 (ja) * 2009-03-03 2010-09-10 宇部興産株式会社 発光素子形成用複合基板、発光ダイオード素子及びその製造方法
JP5112370B2 (ja) * 2009-03-23 2013-01-09 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
EP2413350A4 (en) * 2009-03-27 2013-10-23 Dowa Holdings Co Ltd GROUP III NITRIDE SEMICONDUCTOR GROWTH SUBSTRATE, GROUP III NITRIDE SEMICONDUCTOR EPITAXIAL SUBSTRATE, GROUP III NITRIDE SEMICONDUCTOR COMPONENT, AUTONOMOUS SUBSTRATE FOR GROUP III NITRIDE SEMICONDUCTORS AND METHODS OF MAKING SAME MANUFACTURING
JP5430467B2 (ja) * 2009-03-27 2014-02-26 Ｄｏｗａホールディングス株式会社 Ｉｉｉ族窒化物半導体成長用基板、ｉｉｉ族窒化物半導体自立基板、ｉｉｉ族窒化物半導体素子、ならびに、これらの製造方法
KR20120023040A (ko) * 2009-04-29 2012-03-12 어플라이드 머티어리얼스, 인코포레이티드 ＨＶＰＥ에서 인-시튜 사전-ＧａＮ 증착 층을 형성하는 방법
DE102009047881B4 (de) * 2009-09-30 2022-03-03 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer epitaktisch hergestellten Schichtstruktur
JP5668339B2 (ja) * 2010-06-30 2015-02-12 住友電気工業株式会社 半導体装置の製造方法
US8980002B2 (en) * 2011-05-20 2015-03-17 Applied Materials, Inc. Methods for improved growth of group III nitride semiconductor compounds
US8778783B2 (en) * 2011-05-20 2014-07-15 Applied Materials, Inc. Methods for improved growth of group III nitride buffer layers
US8399367B2 (en) * 2011-06-28 2013-03-19 Nitride Solutions, Inc. Process for high-pressure nitrogen annealing of metal nitrides
JP5179635B1 (ja) * 2011-09-26 2013-04-10 シャープ株式会社 窒化物半導体層を成長させるためのバッファ層構造を有する基板の製造方法
US9728609B2 (en) * 2012-03-28 2017-08-08 Kabushiki Kaisha Toyota Chuo Kenkyusho Layered substrate with a miscut angle comprising a silicon single crystal substrate and a group-III nitride single crystal layer
JP5928366B2 (ja) * 2013-02-13 2016-06-01 豊田合成株式会社 Ｉｉｉ族窒化物半導体の製造方法
TW201438270A (zh) * 2013-03-25 2014-10-01 Tekcore Co Ltd 降低氮化鎵之缺陷密度的成長方法
JP2014236093A (ja) * 2013-05-31 2014-12-15 サンケン電気株式会社 シリコン系基板、半導体装置、及び、半導体装置の製造方法
JP6121806B2 (ja) * 2013-06-07 2017-04-26 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
JP5698321B2 (ja) * 2013-08-09 2015-04-08 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体エピタキシャル基板およびｉｉｉ族窒化物半導体発光素子ならびにこれらの製造方法
JP6419194B2 (ja) * 2013-09-23 2018-11-07 ウルトラテック インク シリコン基板上にデバイス品質の窒化ガリウム層を形成する方法
CN105684125A (zh) * 2013-09-24 2016-06-15 硅电子股份公司 半导体晶片以及制造该半导体晶片的方法
KR102098250B1 (ko) * 2013-10-21 2020-04-08 삼성전자 주식회사 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법
WO2015134135A1 (en) * 2014-03-05 2015-09-11 Applied Materials, Inc. Critical chamber component surface improvement to reduce chamber particles
CN104201196B (zh) * 2014-08-13 2017-07-28 中国电子科技集团公司第五十五研究所 表面无微裂纹的Si基III族氮化物外延片
FR3026557B1 (fr) * 2014-09-26 2018-03-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de dopage d'un semi-conducteur a base de gan
US20160293399A1 (en) * 2015-04-03 2016-10-06 Hermes-Epitek Corp. Semiconductor multilayer structure and fabrication method thereof
US9923060B2 (en) * 2015-05-29 2018-03-20 Analog Devices, Inc. Gallium nitride apparatus with a trap rich region
US9627473B2 (en) * 2015-09-08 2017-04-18 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation in III-nitride material semiconductor structures
CN105336579B (zh) * 2015-09-29 2018-07-10 安徽三安光电有限公司 一种半导体元件及其制备方法
JP2016154221A (ja) * 2016-01-18 2016-08-25 住友電気工業株式会社 半導体基板および半導体装置
CN105609603A (zh) * 2016-03-02 2016-05-25 厦门乾照光电股份有限公司 一种具有复合结构的氮化物缓冲层
PL3460858T3 (pl) * 2017-09-20 2020-11-16 Instytut Technologii Materialów Elektronicznych Sposób wytwarzania kolumnowych struktur elektroluminescencyjnych UV i struktury wytworzone tym sposobem

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012049465A (ja) * 2010-08-30 2012-03-08 Advanced Power Device Research Association 窒化物系化合物半導体、窒化物系化合物半導体素子、およびその製造方法
WO2014041736A1 (ja) * 2012-09-13 2014-03-20 パナソニック株式会社 窒化物半導体構造物
WO2016132746A1 (ja) * 2015-02-20 2016-08-25 国立大学法人名古屋大学 薄膜基板と半導体装置とこれらの製造方法および成膜装置および成膜方法およびＧａＮテンプレート

Also Published As

Publication number Publication date
TW201928131A (zh) 2019-07-16
EP3731260A4 (en) 2021-12-22
TWI699462B (zh) 2020-07-21
WO2019123763A1 (ja) 2019-06-27
CN111527587B (zh) 2023-11-21
EP3731260A1 (en) 2020-10-28
KR20200069377A (ko) 2020-06-16
US20210151314A1 (en) 2021-05-20
CN111527587A (zh) 2020-08-11
US20240071756A1 (en) 2024-02-29
JP6933265B2 (ja) 2021-09-08
JPWO2019123763A1 (ja) 2020-12-17

Similar Documents

Publication Publication Date Title
US9966259B2 (en) Silicon-based substrate, semiconductor device, and method for manufacturing semiconductor device
CN108352306B (zh) 半导体元件用外延基板、半导体元件和半导体元件用外延基板的制造方法
JP4529846B2 (ja) Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法
US20240071756A1 (en) Method for manufacturing group iii nitride semiconductor substrate
TW201212286A (en) Method for manufacturing nitride semiconductor crystal layer
US20040149993A1 (en) Methods of Treating a Silicon Carbide Substrate for Improved Epitaxial Deposition and Resulting Structures and Devices
KR20080092253A (ko) Ⅲ-ⅴ족 화합물 반도체의 제조 방법, 쇼트키 배리어 다이오드, 발광 다이오드, 레이저 다이오드 및 이들의 제조 방법
KR20100024899A (ko) 질화물계 반도체 광소자를 제조하는 방법, 및 에피택셜 웨이퍼를 제조하는 방법
WO2017077989A1 (ja) 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法
KR102100841B1 (ko) Iii족 질화물 기판의 처리 방법 및 에피택셜 기판의 제조 방법
JP2012015305A (ja) 半導体装置の製造方法
US20160104816A1 (en) Light emitting device and method for preparing the same
WO2016013262A1 (ja) 窒化ガリウム基板
JP2004111848A (ja) サファイア基板とそれを用いたエピタキシャル基板およびその製造方法
CN114250510A (zh) 一种用于氮化镓基射频器件的外延结构及其制备方法
JP6101565B2 (ja) 窒化物半導体エピタキシャルウェハ
KR102513206B1 (ko) Ⅲ족 질화물 반도체 기판의 제조 방법
US20120248577A1 (en) Controlled Doping in III-V Materials
JP3785059B2 (ja) 窒化物半導体の製造方法
KR101384071B1 (ko) 질화물 반도체 기판, 이의 제조방법 및 질화물 반도체 기판을 구비하는 발광 다이오드
JP4539105B2 (ja) 窒化物半導体デバイスの製造方法
WO2023248702A1 (ja) 窒化物半導体ウェーハ、及びその製造方法
TW202403132A (zh) 氮化鎵(GaN)磊晶基板
JP2021520643A (ja) 核生成層の堆積方法
KR20160028772A (ko) 질화물 반도체 기판 제조방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant