KR102100841B1 - Iii족 질화물 기판의 처리 방법 및 에피택셜 기판의 제조 방법 - Google Patents

Iii족 질화물 기판의 처리 방법 및 에피택셜 기판의 제조 방법 Download PDF

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Abstract

III족 질화물층을 적층한 경우에 특성이 우수한 전자 디바이스를 형성할 수 있는 III족 질화물 기판을 얻을 수 있는 III족 질화물 기판의 처리 방법을 제공한다. III족 질화물 기판의 처리 방법이, 기판의 표면을 CMP 처리하는 공정과, CMP 처리 후의 III족 질화물 기판을 질소 가스 분위기 하에서 정해진 어닐링 온도까지 승온시키는 공정과, 어닐링 온도로 승온된 III족 질화물 기판을, 수소 가스와 질소 가스의 제1 혼합 분위기 또는 수소 가스와 암모니아 가스의 제2 혼합 분위기 속에서 4분 이상 8분 이하 유지하는 공정을 포함하도록 하였다.

Description

III족 질화물 기판의 처리 방법 및 에피택셜 기판의 제조 방법{METHOD FOR TREATING GROUP Ⅲ NITRIDE SUBSTRATE AND METHOD FOR MANUFACTURING EPITAXIAL SUBSTRATE}
본 발명은 III족 질화물 결정의 처리 방법에 관한 것으로, 특히, III족 질화물 기판 상에 III족 질화물 결정을 성장시키기에 앞서, III족 질화물 기판에 대하여 행하는 전(前)처리 방법에 관한 것이다.
GaN(질화갈륨)으로 대표되는 III족 질화물 결정(단결정)은, HEMT(고전자 이동도 트랜지스터) 등의 전자 디바이스나, LED(발광 다이오드)를 비롯한 발광 소자나 수광 소자 등의 광 디바이스의 하지(下地) 기판이나, 이들 디바이스에 있어서 원하는 디바이스 특성을 발현시키는 기능층으로서 널리 이용된다.
III족 질화물 결정으로 이루어지는 기판(III족 질화물 기판)은, III족 질화물 결정을, 동일 또는 상이한 조성의 III족 질화물 결정으로 이루어지는 하지 기판이나 사파이어나 실리콘 등의 이종 재료의 하지 기판의 위에 성장시킴으로써 얻어진다. 또한, 이러한 경우에 이용되는 하지 기판을 종결정이라고 칭하는 경우도 있다. 또한, III족 질화물 결정을 성장시킨 후, 하지 기판을 제거하는 경우도 있다.
사파이어 기판 상에 GaN층을 형성하여 이루어지는 GaN 에피택셜 기판의 위에, 기상법에 따라 GaN층을 형성하고, 그 후 사파이어 기판을 박리함으로써 III족 질화물 기판인 GaN 자립 기판을 얻는 기술이 이미 공지이다(예컨대, 특허문헌 1 참조). 또한, 종결정 기판 상에, 액상법의 일종인 플럭스법에 따라 III족 질화물 결정을 형성하는 기술도 이미 공지이다(예컨대, 특허문헌 2 참조).
또한, GaN 기판의 위에 MOCVD(유기 금속 화학 기상 성장)법으로 III족 질화물 결정을 성장시키기에 앞서, GaN 기판의 표면에 존재하는 연마 상처가 결정 성장에 부여하는 영향을 저감시키기 위해, MOCVD의 장치 내에 있어서, 암모니아와 수소를 포함하는 프로세스 가스의 분위기 하, GaN 기판을 1100℃ 이상의 온도에서 10분간 이상 열 처리하는 기술도 이미 공지이다(예컨대, 특허문헌 3 참조).
또한, GaN 자립 기판의 위에 GaN 에피택셜막을 성장시킬 때에, 계면 부분에 Si(실리콘)를 포함하는 n+GaN층형 영역을 형성하는 기술도 공지이다(예컨대, 특허문헌 4 참조).
GaN 기판의 위에 MOCVD법 등에 따라 수∼수십 ㎛ 두께의 질화물층을 퇴적하여 HEMT 구조나 LED 구조를 적층하는 경우, 이들 디바이스 특성을 향상시키기 위해서는 결정 품질이 양호하며 급준한 적층 계면을 얻어야 할 필요가 있고, 그것을 위해서는 GaN 기판 표면이 평탄한 것이 요구된다. 적층에 앞선 GaN 기판 표면의 처리 방법으로서는, 일반적으로 CMP(화학 기계 연마)가 적용된다.
그러나, 종래, CMP 처리 후의 GaN 기판 상에 MOCVD법에 따라 GaN층을 적층하여 이루어지는 전자 디바이스에 있어서, 그 설계값으로부터 기대되는 특성이 얻어지지 않는다고 하는 문제가 발생하고 있었다. 특히 n형 캐리어의 제어가 어렵다고 하는 문제가 있었다.
그 원인을 분명하게 하기 위해, 본 발명의 발명자가 SIMS(2차 이온 질량 분석법)에 따라 분석한 바, GaN층과 GaN 기판의 계면에 고농도의 Si 불순물층이 존재하는 것이 확인되었다.
이러한 Si 불순물층이 형성되는 요인으로서는, GaN층 형성 전에 GaN 기판 표면을 CMP 처리할 때에 부착되어, 그 후의 세정 처리를 거쳐도 완전하게 제거되지 않아, GaN 기판 표면에 형성된 가공 변질층에 파티클로서 잔류하여 이루어지는 지립(콜로이달 실리카)이나, GaN 기판의 보관 시에 케이스 등으로부터 휘발하여 GaN 기판 표면에 부착된 부착물이, GaN층 형성 시의 승온·가열 시에 확산되는 것 등이 생각된다.
가공 변질층은 GaN 기판의 표면으로부터 수 ㎚∼수 10 ㎚의 두께로 존재하며, Si의 확산에 기여하고 있다고 생각되기 때문에, 예컨대 특허문헌 3에 개시되어 있는 것 같은 열 처리를 행하여, 가공 변질층을 제거할 때에 고농도 Si 불순물층을 제거한다고 하는 대응이 생각되지만, 이러한 경우, CMP 처리에 의해 얻어진 평탄성이 악화하며, 그 결과로서, LED 등의 디바이스 특성을 열화시켜 버리기 때문에 바람직하지 못하다.
특허문헌 1: 일본 특허 제3631724호 공보 특허문헌 2: 국제 공개 제2010/84675호 특허문헌 3: 일본 특허 제3894191호 공보 특허문헌 4: 일본 특허 제4984557호 공보
본 발명은 상기 과제를 감안하여 이루어진 것으로, III족 질화물층을 적층한 경우에 특성이 우수한 전자 디바이스를 형성할 수 있는 III족 질화물 기판을 얻을 수 있는 III족 질화물 기판의 처리 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명의 제1 양태에서는, III족 질화물 기판의 처리 방법이, III족 질화물 기판의 표면을 화학 기계 연마 처리하는 CMP 공정과, 상기 CMP 공정을 거친 상기 III족 질화물 기판을 질소 가스 분위기 하에서 950℃ 이상 1150℃ 이하의 어닐링 온도까지 승온시키는 승온 공정과, 상기 승온 공정에 의해 상기 어닐링 온도로 승온된 상기 III족 질화물 기판을, 수소 가스와 질소 가스의 제1 혼합 분위기 또는 수소 가스와 암모니아 가스의 제2 혼합 분위기 속에서 4분 이상 8분 이하 유지하는 어닐링 공정을 포함하도록 하였다.
본 발명의 제2 양태에서는, 제1 양태에 따른 III족 질화물 기판의 처리 방법에 있어서, 상기 제1 및 제2 혼합 분위기에 있어서의 수소 가스의 혼합비를 1/10∼8/10로 하였다.
본 발명의 제3 양태에서는, 제1 또는 제2 양태에 따른 III족 질화물 기판의 처리 방법에 있어서, 상기 어닐링 온도를 1000℃ 이상 1100℃ 미만으로 하였다.
본 발명의 제4 양태에서는, III족 질화물 기판 상에 III족 질화물층이 에피택셜 형성되어 이루어지는 에피택셜 기판의 제조 방법이, III족 질화물 기판의 표면을 화학 기계 연마 처리하는 CMP 공정과, 상기 CMP 공정을 거친 상기 III족 질화물 기판을, 상기 III족 질화물 기판 상에 III족 질화물층을 에피택셜 형성하기 위한 장치 내에 배치하는 배치 공정과, 상기 배치 공정을 거친 상기 III족 질화물 기판을 상기 장치 내에 있어서 질소 가스 분위기 하에서 950℃ 이상 1150℃ 이하의 어닐링 온도까지 승온시키는 승온 공정과, 상기 승온 공정에 의해 상기 어닐링 온도로 승온된 상기 III족 질화물 기판을, 상기 장치 내에서 수소 가스와 질소 가스의 제1 혼합 분위기 또는 수소 가스와 암모니아 가스의 제2 혼합 분위기 속에서 4분 이상 8분 이하 유지하는 어닐링 공정과, 상기 어닐링 공정을 거친 상기 III족 질화물 기판의 위에 상기 장치 내에서 상기 III족 질화물층을 에피택셜 형성하는 에피택셜 형성 공정을 포함하도록 하였다.
본 발명의 제5 양태에서는, 제4 양태에 따른 에피택셜 기판의 제조 방법에 있어서, 상기 제1 및 제2 혼합 분위기에 있어서의 수소 가스의 혼합비를 1/10∼8/10로 하였다.
본 발명의 제6 양태에서는, 제4 또는 제5 양태에 따른 에피택셜 기판의 제조 방법에 있어서, 상기 어닐링 온도를 1000℃ 이상 1100℃ 미만으로 하였다.
본 발명의 제7 양태에서는, 제4 내지 제6 중 어느 하나의 양태에 따른 에피택셜 기판의 제조 방법에 있어서, 상기 에피택셜 형성 공정에 있어서의 상기 III족 질화물층의 에피택셜 형성 온도를 상기 어닐링 온도와 동일하게 하도록 하였다.
본 발명의 제1 내지 제7의 양태에 따르면, 표면에 있어서의 Si 불순물층의 형성이 적합하게 억제되어 이루어지며, 또한, III족 질화물층을 에피택셜 형성시켜 전자 디바이스를 제작한 경우에 특성이 우수한 전자 디바이스를 얻을 수 있는 III족 질화물 기판, 또한, 이러한 III족 질화물층이 형성되어 이루어지는 에피택셜 기판을 얻을 수 있다.
도 1은 III족 질화물 기판의 처리 순서를 나타내는 도면이다.
도 2는 GaN으로 이루어지는 III족 질화물 기판 상에, CMP 처리에 이어서 즉시 MOCVD법에 따라 Si를 도펀트로 하는 n형의 도전형을 나타내는 GaN층을 형성한 경우의, SIMS 측정의 결과를 나타내는 프로파일이다.
도 3은 쇼트키 배리어 다이오드(10)의 구성을 모식적으로 나타내는 도면이다.
도 4는 여러가지 에피택셜 기판에 있어서의 Si 농도(Si 불순물 농도)의 값을, 혼합 가스 분위기 중의 질소 가스의 유량에 따라 플롯한 그래프이다.
도 5는 여러가지 에피택셜 기판에 있어서의 GaN층(2)의 표면의 Rms의 값을, 혼합 가스 분위기 중의 질소 가스의 유량에 따라 플롯한 그래프이다.
도 6은 쇼트키 배리어 다이오드(10)에 있어서의 역방향 누설 전류의 값을, 혼합 가스 분위기 중의 질소 가스의 유량에 따라 플롯한 그래프이다.
도 7은 여러가지 에피택셜 기판에 있어서의 Si 농도(Si 불순물 농도)의 값을, 혼합 가스 분위기 중의 질소 가스의 유량에 따라 플롯한 그래프이다.
도 8은 여러가지 에피택셜 기판에 있어서의 GaN층(2)의 표면의 Rms의 값을, 혼합 가스 분위기 중의 질소 가스의 유량에 따라 플롯한 그래프이다.
도 9는 쇼트키 배리어 다이오드(10)에 있어서의 역방향 누설 전류의 값을, 혼합 가스 분위기 중의 질소 가스의 유량에 따라 플롯한 그래프이다.
도 10은 실시예 1에 따른 에피택셜 기판의 SIMS 측정의 결과를 나타내는 프로파일이다.
도 1은 본 실시형태에 따른 III족 질화물 기판의 처리 순서를 나타내는 도면이다. 우선, III족 질화물 기판을 준비한다(단계 S1). III족 질화물 기판은, 예컨대 GaN으로 대표되는 III족 질화물 결정(단결정)으로 이루어지는 자립 기판이다. 또한, III족 질화물 기판은, GaN 외에, AlN, InN, BN 등으로 이루어지는 것이어도 좋고, 이들의 혼정으로 이루어지는 것이어도 좋다. 혹은, 사파이어나 실리콘 등의 이종 재료로 이루어지는 기판을 III족 질화물 기판으로서 이용하는 양태여도 좋다. 혹은 또한, 사파이어나 실리콘 등의 기판 상에 전술한 III족 질화물의 결정층이 에피택셜 형성되어 이루어지는, 소위 템플릿 기판이어도 좋다. III족 질화물 기판의 두께는, 수백 ㎛∼수 ㎜ 정도인 것이 적합하다.
준비한 III족 질화물 기판에 대하여 CMP(화학 기계 연마) 처리를 행한다(단계 S2). CMP는, 지립으로서 입자 직경이 0.05 ㎛∼0.1 ㎛ 정도인 콜로이달 실리카를 이용하여, 2시간∼5시간 정도 행하는 것이 적합하다.
예컨대, CMP 처리 전의 III족 질화물 기판의 표면 거칠기(Rms)(제곱 평균 거칠기)가 1 ㎚∼3 ㎚였던 경우, CMP를 행함으로써, Rms는 0.1 ㎚∼0.3 ㎚까지 저감된다. 또한, 본 실시형태에 있어서, Rms는, 원자간력 현미경(AFM)으로 3 ㎛ x 3 ㎛의 정사각형의 영역을 측정하고, 그 측정 결과를 해석함으로써 평가를 하고 있다.
단, 이러한 CMP 처리를 행한 결과로서, III족 질화물 기판의 표면에는 CMP에 이용한 콜로이달 실리카에 기인한 Si 불순물이 잔류하는 것이, 본 발명의 발명자에 의해 확인되어 있다. 도 2는 이것을 예시하는 SIMS(2차 이온 질량 분석법) 측정의 결과(프로파일)이다. 도 2는 GaN으로 이루어지는 III족 질화물 기판 상에, CMP 처리에 이어서 즉시 MOCVD법에 따라 Si를 도펀트로 하는 n형의 도전형을 나타내는 GaN층을 형성한 경우의, SIMS 측정의 결과를 나타내고 있다. 또한, 도 2의 횡축의 「계면으로부터의 깊이」란, 적층 방향에 있어서의 III족 질화물 기판과 GaN층의 계면으로부터의 거리를, 그 계면으로부터 III족 질화물 기판을 향하는 방향을 플러스로 하고, GaN층을 향하는 방향을 마이너스로 하여, 나타낸 값이다.
도 2로부터는, III족 질화물 기판의, GaN층과의 계면 근방에, 주위보다 1 오더∼2 오더 정도 높은 농도로 Si 불순물이 편재하고 있는 것을 알 수 있다. 바꾸어 말하면, Si 불순물층이 형성되어 있다고도 말할 수 있다. 또한, 이러한 Si 불순물의 존재는, III족 질화물 기판의 위에 III족 질화물층을 형성함으로써 제작한 전자 디바이스에 있어서, 특성을 열화시키는 요인으로 되는 것이, 본 발명의 발명자에 의해 확인되어 있다.
그래서, 본 실시형태에 있어서는, Si 불순물을 제거하여, 특성이 우수한 전자 디바이스의 제작을 가능하게 하는 것을 목적으로 하여, III족 질화물 기판에 대하여 이후의 처리를 행한다.
구체적으로는, CMP를 행한 III족 질화물 기판을, 질소 가스 분위기 속에서 승온 가열시키고(단계 S3), 이어서, 정해진 온도의 수소 가스와 질소 가스의 혼합 분위기, 또는 수소 가스와 암모니아 가스의 혼합 분위기 속에서 유지하는 열 처리(어닐링 처리)를 행한다(단계 S4).
질소 가스 분위기 속에서의 승온 가열은, 기판 온도가, 이것에 이어지는 어닐링 처리를 행할 때의 온도(어닐링 온도)에 도달할 때까지 행한다. 어닐링 온도는, 950℃ 이상 1150℃ 이하로 하는 것이 바람직하고, 1000℃ 이상 1100℃ 미만으로 하는 것이 보다 바람직하다. 승온 속도는, 50℃/분∼120℃/분 정도인 것이 바람직하다.
한편, 어닐링 처리 시의 혼합 분위기에 있어서의 가스의 혼합비는, 수소 가스:질소 가스 또는 암모니아 가스=8:2∼1:9 정도인 것이 바람직하다. 결국은, 혼합 가스 전체에 대한 수소 가스의 혼합비가 1/10∼8/10인 것이 바람직하다. 또한, 어닐링 처리의 시간은, 4분 내지 8분 정도가 바람직하다.
이상과 같은, 질소 가스 분위기 속에서의 승온 가열과, 이것에 이어지는 혼합 가스 분위기 속에서의 어닐링 처리를 행함으로써, 표면에 있어서의 Si 불순물층의 형성이 적합하게 억제된 III족 질화물 기판이 얻어진다. 이러한 III족 질화물 기판을 이어서 전자 디바이스 제작을 위한 III족 질화물층의 성막 처리에 제공함으로써, 특성이 우수한 전자 디바이스를 얻는 것이 가능해진다. 예컨대, 전자 디바이스에 있어서의 내압의 지표(index)가 되는 역방향 누설 전류가 1×10-5 A/㎠ 이하라고 하는, 내압 특성이 우수한 전자 디바이스를 얻는 것이 가능하다.
바람직하게는, 승온 가열 및 어닐링 처리는, 이들에 이어서 III족 질화물 기판 상에 III족 질화물층을 성막하는 처리를 행하는 성막 장치 내에서 행하도록 한다.
예컨대, MOCVD법에 따라 III족 질화물층을 성막하는 것이면, MOCVD 장치의 반응관 내에 있어서 III족 질화물을 성막할 때의 III족 질화물 기판의 배치 부분인 서셉터 상에 CMP 처리 후의 III족 질화물 기판을 배치하고, 반응관 내에 질소 가스 공급원으로부터 질소 가스를 흐르게 하면서, 서셉터를 통하여 III족 질화물 기판을 가열함으로써 III족 질화물 기판의 승온 가열을 행한다. 그리고, III족 질화물 기판이 정해진 어닐링 온도에 도달하면, 하지 기판을 그 어닐링 온도로 유지하면서, 수소 가스와 질소 가스의 혼합 분위기, 혹은, 수소 가스와 암모니아 가스의 혼합 분위기를, 전술한 혼합비를 만족시키는 유량비로 흐르게 함으로써, 어닐링 처리를 행하도록 한다. 그리고, 이러한 어닐링 처리의 종료 후, 이어서, 원하는 조성의 III족 질화물층을 성막하는 처리를 행한다.
예컨대, 수소 가스 및 질소 가스를 캐리어 가스로 하여, 암모니아 가스와, 수소 가스로 버블링한 TMG(트리메틸갈륨), TMA(트리메틸알루미늄), TMI(트리메틸인듐) 등을 원료 가스로 하고, 또한, 필요에 따라 실란 가스 등을 도펀트 가스로서 부가하면서, MOCVD법에 따라 III족 질화물층을 에피택셜 형성하는 것이 적합하다.
이러한 경우, 어닐링 처리 후의 청정한 III족 질화물 기판에 즉시 III족 질화물층을 형성할 수 있기 때문에, 보다 특성이 우수한 전자 디바이스의 제작이 가능해진다.
이상, 설명한 바와 같이, 본 실시형태에 따르면, CMP 처리 후에, 질소 가스 분위기 속에서의 승온 가열과, 이것에 이어지는 수소 가스와 질소 가스의 혼합 분위기, 또는 수소 가스와 암모니아 가스의 혼합 분위기 속에서의 어닐링 처리를 행함으로써, 표면에 있어서의 Si 불순물층의 형성이 적합하게 억제되며, 또한, III족 질화물층을 에피택셜 형성시켜 전자 디바이스를 제작한 경우에 특성이 우수한 전자 디바이스를 얻을 수 있는 III족 질화물 기판을 얻을 수 있다.
실시예
(실시예 1)
본 실시예에서는, 복수의 III족 질화물 기판을 준비하고, 각각에 대하여 처리 조건을 여러가지로 다르게 하면서, 수소 가스와 질소 가스의 혼합 분위기 속에서 어닐링 처리(열 처리)를 행한 후, 이러한 어닐링 처리 후의 III족 질화물 기판을 이용한 에피택셜 기판의 제작을 행하였다. 또한, 본 실시형태에 있어서, 에피택셜 기판이란, III족 질화물 기판 상에 III족 질화물층을 에피택셜 형성한 것을 가리키는 것으로 한다.
또한, 얻어진 에피택셜 기판을 이용하여, 전자 디바이스 구조의 일양태로서의 쇼트키 배리어 다이오드의 제작을 행하였다. 도 3은 본 실시예에서 제작한 쇼트키 배리어 다이오드(10)의 구성을 모식적으로 나타내는 도면이다.
또한, 이들 일련의 프로세스의 도중에 있어서는, CMP 처리 후의 III족 질화물 기판과 에피택셜 기판을 대상으로 하는 AFM 측정과, 그 결과에 기초한 Rms(제곱 평균 거칠기)의 산출, 및, SIMS에 의한 Si의 분포의 측정과, 쇼트키 배리어 다이오드(10)를 대상으로 하는 역방향 누설 전류의 평가를 행하였다.
구체적으로는, III족 질화물 기판으로서 직경이 4 인치, 두께가 0.5 ㎜이며, Si 도프량이 약 1×1017/㎤인 C면 GaN 자립 기판을 복수매 준비하고, 각각에 대해서 CMP 처리를 150분간 행하였다. 3 ㎛ x 3 ㎛인 정사각형의 범위에 대해서 AFM 측정을 행하여, Rms값을 구한 바, 모든 기판의 Rms값이 0.15 ㎚ 이상 0.20 ㎚ 이하의 범위에 들어가 있었다.
이러한 CMP 처리 후의 III족 질화물 기판을 MOCVD 장치의 반응관 내의 서셉터에 배치하고, 반응관 내의 압력을 0.3 atm을 유지하면서, III족 질화물 기판을 질소 가스 분위기 속에서 기판 온도(서셉터 온도)가 1080℃로 될 때까지 승온시켰다.
기판 온도가 1080℃에 도달하면, 반응관 내의 압력을 0.3 atm을 유지하면서, 반응관 내에 정해진 혼합비의 수소 가스와 질소 가스의 혼합 분위기를 도입하여, 어닐링 처리(열 처리)를 행하였다. 처리 시간은, 3분, 4분, 8분, 9분의 4수준으로 다르게 하였다. 한편, 혼합 가스 분위기는, 전체 유량을 10 slm으로 유지하면서 질소 가스의 유량을 0 slm(결국은 수소 가스 분위기만), 1 slm(처리 시간 8분의 경우만), 2 slm, 4 slm, 6 slm, 8 slm, 9 slm, 또는 10 slm(결국은 질소 가스 분위기만)으로 하고, 나머지를 수소 가스로 함으로써 제작하였다.
이러한 어닐링 처리 후, 기판 온도를 어닐링 처리 시의 온도(어닐링 온도)와 같은 1080℃로 유지하면서, 반응관 내의 압력을 1 atm으로 설정하고, 수소 가스 및 질소 가스를 캐리어 가스로 하여, 암모니아 가스와, 수소 가스로 버블링한 TMG(트리메틸갈륨)를 원료 가스로 하고, 또한, 실란 가스를 도펀트 가스로 하여, n형의 GaN층을 2 ㎛의 두께로 에피택셜 형성하였다. GaN층의 형성 후, 실온까지 기판 온도를 내려, 얻어진 에피택셜 기판을 MOCVD 장치로부터 취출하였다. 또한, 암모니아 가스와 TMG의 가스 유량비, 소위 V/III비는 1800으로 하였다. 또한, 실란 가스는, GaN층에 있어서의 Si 농도가 3×1016/㎤ 정도가 되도록 도입하였다.
얻어진 각각의 에피택셜 기판의 표면(GaN층의 표면)의 3 ㎛ x 3 ㎛인 직사각형의 범위를 AFM으로 측정하고, 얻어진 측정 결과에 기초하여 Rms를 산출하였다.
또한, 각각의 에피택셜 기판의 일부를 절취하고, III족 질화물 기판과 GaN층의 계면의 Si 농도를 SIMS 분석하여, 얻어진 프로파일에 있어서의 최대값(피크값)을 구하였다. 또한, 어느 에피택셜 기판에 대해서도, 프로파일의 최대값은, III족 질화물 기판의, GaN층과의 계면 근방에 있어서 얻어졌다.
또한, SIMS 분석에 제공되지 않았던 에피택셜 기판의 나머지 부분을 이용하여, 도 3에 나타낸 쇼트키 배리어 다이오드(10)를 제작하였다. 쇼트키 배리어 다이오드(10)는, 하지 기판(1)과, GaN층(2)과, Ti과 Al의 다층 전극인 오믹 전극(3)과, Ni로 이루어지는 쇼트키 전극(4)을 구비한다.
구체적으로는, SIMS 분석에 이용하지 않고 남아 있던 에피택셜 기판의 일부를 더욱 절취함으로써, III족 질화물 기판으로부터 유래되는 하지 기판(1)과 GaN층(2)의 적층체를 얻은 뒤에, 하지 기판(1)의 GaN층(2)이 형성되어 있지 않은 측의 면에 접하도록 개구 직경이 250 ㎛인 금속 마스크를 두고, Ti막과 Al막을 각각의 두께가 30 ㎚, 1000 ㎚가 되도록 EB(전자 빔) 증착하여 오믹 전극(3)을 얻었다. 증착 후, 고속 어닐링로(RTA)에서 650℃로 1분간의 어닐링을 행하였다.
다음에 동일한 금속 마스크를 이용하여, EB 증착으로 GaN층(2) 상에 Ni막을 100 ㎚의 두께로 형성함으로써, 쇼트키 전극(4)을 얻었다. 또한, 쇼트키 전극(4)은, 오믹 전극(3)과 두께 방향에 있어서 동일한 위치에 형성되도록 하였다.
이상의 양태로 얻어진 쇼트키 배리어 다이오드(10)에 대하여, 역방향으로 0 V∼600 V까지의 범위에서 전압을 인가함으로써, 역방향 누설 전류를 측정하였다.
도 4 내지 도 6은 각각, 전술한 바와 같이 얻어진 여러가지 에피택셜 기판에 있어서의 Si 농도(Si 불순물 농도)의 최대값(피크값), GaN층(2)의 표면의 Rms값, 및, 쇼트키 배리어 다이오드(10)에 있어서의 역방향 누설 전류의 값을, 혼합 가스 분위기 중의 질소 가스의 유량에 따라 플롯한 그래프이다. 또한, 어느 에피택셜 기판에 있어서도, 역방향 누설 전류의 측정값은 인가 전압이 0 V에서 600 V까지의 범위에서 단조 증가하였다. 그렇기 때문에, 도 6에 나타낸 것은 인가 전압이 600 V인 경우의 값이다.
도 4에 나타내는 바와 같이, 열 처리 시간(어닐링 시간)이 4분 이상인 경우, 질소 가스의 유량이 9 slm 이하의 범위이면, Si 불순물 농도의 최대값은, 원래의 III족 질화물 기판에 있어서의 Si 도프량과 같은 정도의 1×1017/㎤ 정도에 머물러 있었다.
예컨대, 도 10은 어닐링 시간이 8분이며, 질소 가스의 유량이 9 slm(수소 가스의 유량이 1 slm)이라고 하는 조건에서 어닐링 처리를 행한 III족 질화물 기판으로부터 유래되는 에피택셜 기판의 SIMS 측정의 결과(프로파일)이다. 또한, 도 10의 횡축의 「계면으로부터의 깊이」에 대해서는, 도 2의 경우와 동일하다. 도 10에 나타낸 프로파일에 있어서는, 도 2에 나타낸 프로파일과는 다르게, 현저한 피크는 확인되지 않고, 기판측의 Si 농도는 1×1017/㎤ 정도로 거의 일정하며, GaN층측의 Si 농도는 3×1016/㎤ 정도로 거의 일정하게 되어 있다. 또한, 도시는 생략하지만, 어닐링 시간이 4분 이상이며 질소 가스의 유량이 9 slm 이하라고 하는 조건에서의 어닐링 처리를 행한 III족 질화물 기판을 이용하여 제작한 에피택셜 기판에 대해서도, 동일한 프로파일이 얻어져 있다.
이상의 것은, 어닐링 시간이 4분 이상이며 질소 가스의 유량이 9 slm 이하라고 하는 조건에서의 어닐링 처리를 행한 III족 질화물 기판을 이용하여 제작한 에피택셜 기판에 있어서는, III족 질화물 기판과 GaN층의 계면에 있어서의 Si 불순물의 편재가 억제되어 있는 것을 의미한다.
한편으로, 도 5에 따르면, 질소 가스의 유량이 낮으며, 또한, 어닐링 시간이 길수록, 표면 거칠기는 열화하는 경향이 있다. 또한, 도 6으로부터는, 열 처리 시간이 4분 및 8분이며 또한 질소 가스 유량이 2 slm 이상(10 slm 이하)인 경우에, 역방향 누설 전류가 1×10-5 A/㎠ 이하까지 저감되어 있는 것을 알 수 있다.
이들 도 4 내지 도 6에 나타낸 결과를 근거로 하면, CMP 처리를 행한 III족 질화물 기판에 대하여, 수소 가스와 질소 가스의 혼합비가 수소 가스:질소 가스=8:2∼1:9 정도인 혼합 가스 분위기를 기초로, 바꾸어 말하면, 혼합 가스 전체에 대한 수소 가스의 혼합비가 1/10∼8/10인 수소 가스와 질소 가스의 혼합 가스 분위기를 기초로, 4분 이상 8분 이하의 어닐링 처리를 행하는 것이, III족 질화물의 GaN층과의 계면 근방에 있어서 Si 불순물 농도를 저감시켜, 특성이 우수한 III족 질화물 기판을 이용한 전자 디바이스의 제작에 적합하다고 할 수 있다.
또한, 도 4 내지 도 6에 나타내는 결과를 보다 상세하게 보면, 질소 가스의 유량이 2 slm보다 낮은(질소 가스의 혼합비가 낮으며 수소 가스의 혼합비가 높은) 경우, Si 불순물 농도는 저감되어 있지만, 표면 거칠기가 열화되고 있다. 이에 의해, 쇼트키 전극(4)과 GaN층(2)의 계면이 양호하게 형성되지 않아, 쇼트키 특성이 악화하고 있는 것으로 추찰되며, 결과로서, 역방향 누설 전류도 높아지는 경향이 있다고 생각된다. 한편, 질소 가스의 유량이 9 slm보다 높은(질소 가스의 혼합비가 높으며 수소 가스의 혼합비가 낮은) 경우에 있어서는, GaN층(2)의 표면 거칠기는 낮게 유지되고는 있지만, GaN층(2)의 표면에 있어서의 Si 불순물 농도가 높아지는 경향이 있다. 이것은, GaN층(2)의 하지 기판(1)과의 계면 부근에 있어서 Si가 설계값대로 존재하지 않고, 하지 기판(1)의 측으로 확산되어 버리는 것이 이유라고 생각되며, 그 결과로서, 질소 가스의 혼합비가 커져도 역방향 누설 전류가 저하하지않는 것으로 추찰된다.
(실시예 2)
어닐링 처리 시의 혼합 가스의 종류와 처리 시간을 다르게 한 것 외에는, 실시예 1과 동일하게, III족 질화물 기판의 CMP 처리부터 쇼트키 배리어 다이오드의 역방향 누설 전류 측정까지를 행하였다.
구체적으로는, 처리 시간은, 4분과 8분의 2수준으로 하였다. 한편, 혼합 가스 분위기는, 전체 유량을 10 slm으로 유지하면서, 암모니아 가스의 유량을 2 slm 또는 4 slm으로 고정하고, 질소 가스의 유량은 여러가지로 다르게 하면서 최대라도 8 slm으로 하며, 나머지를 수소 가스로 하였다.
도 7 내지 도 9는 각각, 전술한 바와 같이 얻어진 여러가지 에피택셜 기판에 있어서의 Si 농도(Si 불순물 농도)의 최대값(피크값), GaN층(2)의 표면의 Rms값, 및, 쇼트키 배리어 다이오드(10)에 있어서의 역방향 누설 전류의 값을, 혼합 가스 분위기 중의 질소 가스의 유량에 따라 플롯한 그래프이다. 또한, 어느 에피택셜 기판에 대해서도, Si 농도 프로파일의 최대값은, III족 질화물 기판의, GaN층과의 계면 근방에 있어서 얻어졌다. 또한, 어느 에피택셜 기판에 있어서도, 역방향 누설 전류의 측정값은 인가 전압이 0 V에서 600 V까지의 범위에서 단조 증가하였다. 그렇기 때문에, 도 9에 나타낸 것은 인가 전압이 600 V인 경우의 값이다.
도 7 및 도 9로부터는, 질소 가스를 포함하지 않는, 수소 가스와 암모니아 가스의 혼합 분위기 가스를 이용한 경우에, III족 질화물 기판과 GaN층의 계면에 있어서의 Si 불순물의 편재가 억제되고, 또한, 역방향 누설 전류가 1×10-5 A/㎠ 이하까지 저감되어 있는 것을 알 수 있다. 또한, 도 8에 따르면, Rms의 값은 질소 가스 유량이 높을수록 약간 작아지는 경향이 있지만, 최대로도 0.3 ㎚ 정도이기 때문에, 질소 가스를 포함하지 않는, 수소 가스와 암모니아 가스의 혼합 분위기 가스를 이용한 경우에도, GaN층의 표면에 있어서는, 양호한 평탄성이 확보되고 있는 것이라고 할 수 있다.
이러한 결과는, 수소 가스와 질소 가스의 혼합 가스 분위기 대신에, 혼합 가스 전체에 대한 수소 가스의 혼합비가 1/10∼8/10인 수소 가스와 암모니아 가스의 혼합 가스 분위기를 이용하여, CMP 처리 후의 III족 질화물 기판을 어닐링 처리한 경우에 있어서도, III족 질화물 기판의, GaN층과의 계면 근방에 있어서 Si 불순물 농도가 저감되어 있어, 이러한 III족 질화물 기판을 이용하여 특성이 우수한 전자 디바이스를 제작할 수 있다는 것을 가리키고 있다.

Claims (7)

  1. III족 질화물 기판의 처리 방법으로서,
    III족 질화물 기판의 표면을 화학 기계 연마 처리하는 CMP 공정과,
    상기 CMP 공정을 거친 상기 III족 질화물 기판을, 질소 가스 분위기 하에서 950℃ 이상 1150℃ 이하의 어닐링 온도까지 승온시키는 승온 공정과,
    상기 승온 공정에 의해 상기 어닐링 온도로 승온된 상기 III족 질화물 기판을, 수소 가스와 질소 가스의 혼합 분위기에서 4분 이상 8분 이하 유지하는 어닐링 공정
    을 포함하고,
    상기 혼합 분위기에 있어서의 수소 가스의 혼합비를 1/10∼8/10로 하는 것을 특징으로 하는 III족 질화물 기판의 처리 방법.
  2. 제1항에 있어서, 상기 어닐링 온도를 1000℃ 이상 1100℃ 미만으로 하는 것을 특징으로 하는 III족 질화물 기판의 처리 방법.
  3. III족 질화물 기판 상에 III족 질화물층이 에피택셜 형성되어 이루어지는 에피택셜 기판의 제조 방법으로서,
    III족 질화물 기판의 표면을 화학 기계 연마 처리하는 CMP 공정과,
    상기 CMP 공정을 거친 상기 III족 질화물 기판을, 상기 III족 질화물 기판 상에 III족 질화물층을 에피택셜 형성하기 위한 장치 내에 배치하는 배치 공정과,
    상기 배치 공정을 거친 상기 III족 질화물 기판을, 상기 장치 내에서 질소 가스 분위기 하에서 950℃ 이상 1150℃ 이하의 어닐링 온도까지 승온시키는 승온 공정과,
    상기 승온 공정에 의해 상기 어닐링 온도로 승온된 상기 III족 질화물 기판을, 상기 장치 내에서 수소 가스와 질소 가스의 혼합 분위기에서 4분 이상 8분 이하 유지하는 어닐링 공정과,
    상기 어닐링 공정을 거친 상기 III족 질화물 기판의 위에 상기 장치 내에서 상기 III족 질화물층을 에피택셜 형성하는 에피택셜 형성 공정
    을 포함하고,
    상기 혼합 분위기에 있어서의 수소 가스의 혼합비를 1/10∼8/10로 하는 것을 특징으로 하는 에피택셜 기판의 제조 방법.
  4. 제3항에 있어서, 상기 어닐링 온도를 1000℃ 이상 1100℃ 미만으로 하는 것을 특징으로 하는 에피택셜 기판의 제조 방법.
  5. 제3항 또는 제4항에 있어서, 상기 에피택셜 형성 공정에 있어서의 상기 III족 질화물층의 에피택셜 형성 온도를 상기 어닐링 온도와 동일하게 하는 것을 특징으로 하는 에피택셜 기판의 제조 방법.
  6. 삭제
  7. 삭제
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