JP4727169B2 - エピタキシャル基板、当該エピタキシャル基板の製造方法、当該エピタキシャル基板の反り抑制方法、および当該エピタキシャル基板を用いた半導体積層構造 - Google Patents

エピタキシャル基板、当該エピタキシャル基板の製造方法、当該エピタキシャル基板の反り抑制方法、および当該エピタキシャル基板を用いた半導体積層構造 Download PDF

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Description

本発明は、基材の上にIII族窒化物多層膜を形成したエピタキシャル基板の反り抑制技術に関する。
ＧａＮ系化合物半導体を中心とするIII族窒化物半導体には、他の半導体と比較して、バンドギャップが大きい上、絶縁破壊電界が大きく、飽和電子移動度が高いという特徴がある。このため、III族窒化物半導体は、紫外〜緑色領域のＬＥＤ（発光ダイオード；Light Emitting Diode）、ＬＤ（レーザーダイオード；Laser Diode）、受光素子などの光デバイスや高周波特性に優れたＨＥＭＴ（高電子移動度トランジスタ；High Electron Mobility Transistor）、ＨＢＴ（ヘテロバイポーラトランジスタ；Hetero Bipolar Transistor）などの電子デバイスの材料として多くの研究の対象となってきた。
このようなＧａＮ系化合物は、大型のバルク単結晶を作製することが困難である。このため、ＧａＮ系化合物は、ＭＯＣＶＤ法（有機金属化学気相成長法；Metal Organic Chemical Vapor Deposition）を用いて、サファイアやＳｉＣ等の基材上にヘテロエピタキシャル成長させることにより作製されることが多い。しかし、ＧａＮ系化合物とこれらの基材との格子不整合は大きいため、これらの基材上に目的とするＧａＮ系化合物を直接形成しても高品質のエピタキシャル層を得ることはできない。このため、ＧａＮ系化合物のエピタキシャル層の形成に先立って、基材上にＡｌＮやＧａＮのバッファ層を形成する技術が広く用いられている。例えば、特許文献１には、高品質な単結晶が成長しない温度で形成されたＡｌX1Ｇａ1-X1Ｎ（０≦Ｘ１≦１）から成るバッファ層を、目的とするエピタキシャル層と基材との間に形成する技術が開示されている。
ここで、このようなバッファ層の技術を用いて作製されたエピタキシャル基板の断面図を図１４に示す。図１４からわかるように、エピタキシャル基板５は、所定の基材５１の上に、バッファ層５２を介して目的とするIII族窒化物層５３をエピタキシャル成長させることにより作製される。バッファ層５２には、例えば、ＭＯＣＶＤ法により４００℃〜６００℃で形成された、層厚が２０ｎｍ〜５０ｎｍの（ＡｌxＧａy）Ｎ（０≦ｘ≦１，０≦ｙ≦１，ｘ＋ｙ＝１）層（結晶性が低い低温バッファ層）や、ＭＯＣＶＤ法により１０００℃以上で形成された、層厚が約１μｍのＡｌＮ層（結晶性が高い高温バッファ層）を採用可能である。
また、バッファ層５２の上には、目的とするIII族窒化物層５３がＭＯＣＶＤ法により１０００℃〜１３００℃でエピタキシャル形成されている。
このように、目的とするIII族窒化物層をバッファ層を介して形成することにより、高品質のエピタキシャル単結晶層を基材上に形成可能である。
特公平８−８２１７号公報
しかし、従来の技術では、III族窒化物層と基材との熱膨張係数差により、III族窒化物層を表面に形成したエピタキシャル基板に反りが発生することがある。このような反りは、搬送工程における真空吸着を妨げたり、フォトリソグラフィ工程の露光寸法精度を低下させたりする。また、このような反りがエピタキシャル基板上のクラックの原因となる場合もある。このため、エピタキシャル基板の反り抑制技術が強く要請されてきた。
本発明は、この問題を解決するためになされたもので、エピタキシャル基板の反り抑制技術を提供することを目的とする。
上記課題を解決するため、請求項１の発明は、エピタキシャル基板であって、a)サファイア、ＳｉＣ又はＳｉからなる基材と、b)前記基材の上にエピタキシャル形成された少なくとも２つのIII族窒化物層と、c)結晶性を低下させることにより生じる欠陥が導入され、前記少なくとも２つのIII族窒化物層間にエピタキシャル形成された、実質的にＡｌを含有しない少なくとも１つのIII族窒化物中間層とを備え、前記少なくとも２つのIII族窒化物層の各々の成長温度よりも、前記III族窒化物中間層の成長温度が低く、前記III族窒化物中間層の組成がＧａＮであることを特徴とする。
また、請求項２の発明は、請求項１に記載のエピタキシャル基板であって、前記III族窒化物中間層の成長温度が３５０℃以上１０００℃以下であることを特徴とする。
また、請求項３の発明は、エピタキシャル基板であって、a)サファイア、ＳｉＣ又はＳｉからなる基材と、b)前記基材の上にエピタキシャル形成された少なくとも２つのIII族窒化物層と、c)結晶性を低下させることにより生じる欠陥が導入され、前記少なくとも２つのIII族窒化物層間にエピタキシャル形成された、実質的にＡｌを含有しない少なくとも１つのIII族窒化物中間層とを備え、前記III族窒化物中間層が応力緩和層として機能し、前記III族窒化物中間層の組成がＧａＮであることを特徴とする。
また、請求項４の発明は、請求項１ないし請求項３のいずれかに記載のエピタキシャル基板において、前記III族窒化物中間層各々の層厚が１０ｎｍ以上７０ｎｍ以下であることを特徴とする。
また、請求項５の発明は、エピタキシャル基板であって、a)サファイア、ＳｉＣ又はＳｉからなる基材と、b)前記基材の上にエピタキシャル形成された少なくとも２つのIII族窒化物層と、c)結晶性を低下させることにより生じる欠陥が導入され、前記少なくとも２つのIII族窒化物層間にエピタキシャル形成された、実質的にＡｌを含有しない少なくとも１つのIII族窒化物中間層群とを備え、前記III族窒化物中間層群が、c-1)第１成長温度で形成された少なくとも１つの第１中間層と、c-2)前記第１中間層と交互に積層され、前記第１成長温度より低い第２成長温度で形成された複数の第２中間層とを含み、前記少なくとも２つのIII族窒化物層の各々の成長温度よりも、前記第２成長温度が低く、前記第１中間層の組成と前記第２中間層の組成とが同一であることを特徴とする。
また、請求項６の発明は、エピタキシャル基板であって、a)サファイア、ＳｉＣ又はＳｉからなる基材と、b)前記基材の上にエピタキシャル形成された少なくとも２つのIII族窒化物層と、c)結晶性を低下させることにより生じる欠陥が導入され、前記少なくとも２つのIII族窒化物層間にエピタキシャル形成された、実質的にＡｌを含有しない少なくとも１つのIII族窒化物中間層群とを備え、前記III族窒化物中間層群が、c-1)少なくとも１つの第１中間層と、c-2)前記第１中間層と交互に積層され、前記第１中間層とは成長温度が異なる複数の第２中間層とを含む応力緩和層群として機能し、前記第１中間層の組成と前記第２中間層の組成とが同一であることを特徴とする。
また、請求項７の発明は、請求項５または請求項６に記載のエピタキシャル基板において、前記少なくとも２つのIII族窒化物層が第１組成を有する一方、前記第１中間層と前記第２中間層が、前記第１組成と異なる第２組成を有しており、前記III族窒化物中間層群が、前記第１中間層と前記第２中間層とのひとつずつからなる層の対を２対以上含むことを特徴とする。
また、請求項８の発明は、請求項５ないし請求項７のいずれかに記載のエピタキシャル基板において、前記第１中間層の層厚が１０ｎｍ以上１００ｎｍ以下であり、前記第２中間層の層厚が１５ｎｍ以上５０ｎｍ以下であることを特徴とする。
また、請求項９の発明は、請求項５ないし請求項８のいずれかに記載のエピタキシャル基板において、前記第１成長温度が８００℃以上１２００℃以下であり、前記第２成長温度が３５０℃以上１０００℃以下であることを特徴とする。
また、請求項１０の発明は、請求項１ないし請求項９のいずれかに記載のエピタキシャル基板であって、前記基材と前記少なくとも２つのIII族窒化物層のうち基材にも最も近いIII族窒化物層との間にバッファ層を挿入したことを特徴とする。
また、請求項１１の発明は、半導体積層構造であって、請求項１ないし請求項１０のいずれかに記載のエピタキシャル基板と、前記エピタキシャル基板の上に形成されたIII族窒化物半導体層群とを備えることを特徴とする。
また、請求項１２の発明は、エピタキシャル基板の製造方法であって、a)サファイア、ＳｉＣ又はＳｉからなる基材と、b)前記基材の上にエピタキシャル形成された少なくとも２つのIII族窒化物層と、c)結晶性を低下させることにより生じる欠陥が導入され、前記少なくとも２つのIII族窒化物層間にエピタキシャル形成された、実質的にＡｌを含有しない少なくとも１つのIII族窒化物中間層とを備えるエピタキシャル基板を製造するにあたって、前記少なくとも２つのIII族窒化物層の各々の成長温度よりも、前記III族窒化物中間層の成長温度を低くし、前記III族窒化物中間層の組成がＧａＮであることを特徴とする。
また、請求項１３の発明は、III族窒化物層をサファイア、ＳｉＣ又はＳｉからなる基材の上にエピタキシャル形成して積層して得られるエピタキシャル基板の反りを抑制する方法であって、結晶性を低下させることにより生じる欠陥が導入され、実質的にＡｌを含有しないIII族窒化物中間層を前記III族窒化物層の中に介在させ、前記III族窒化物中間層として、前記III族窒化物層の成長温度よりも低い成長温度で形成させたエピタキシャル層を用い、前記III族窒化物中間層の組成がＧａＮであることを特徴とする。
請求項１ないし請求項１３の発明によれば、エピタキシャル基板の反りを抑制可能である。これにより、例えば、搬送工程における真空吸着を容易にし、フォトリソグラフィ工程の露光寸法精度などを向上可能である。また、エピタキシャル基板上のクラックを防止可能である。
＜エピタキシャル基板の積層構造＞
実施の形態に係るエピタキシャル基板１の積層構造を図１の断面図を参照しながら説明する。
エピタキシャル基板１は、従来技術に係るエピタキシャル基板５のIII族窒化物層５３の中に応力緩和層として機能する中間層を挿入した積層構造を有する。より具体的には、エピタキシャル基板１は、基材１１の上に、バッファ層１２を介して、III族窒化物層１３、中間層１４およびIII族窒化物層１５を順次エピタキシャル成長させることにより作製される。
基材１１の材質は制限されないが、例えば、サファイア，ＺｎＯ，ＬｉＡｌＯ2，ＬｉＧａＯ2，ＭｇＡｌ2Ｏ4，（ＬａＳｒ）（ＡｌＴａ）Ｏ3，ＮｄＧａＯ3,ＭｇＯ，Ｓｉ，ＳｉＣ，ＧａＡｓおよびＺｒＢ2等の単結晶から適宜選択可能である。また、基材１１の厚みも制限されないが、例えば、２２０μｍ〜１０００μｍの厚みの基材１１が好適に使用される。
基材１１の上には、基材１１とIII族窒化物層１３との格子不整合を緩和するバッファ層１２がエピタキシャル形成されている。バッファ層１２には、例えば、ＭＯＣＶＤ法により４００℃〜１０００℃で形成された、厚みが５ｎｍ〜５０ｎｍの（ＡｌxＧａyＩｎz）Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ＝１）層（結晶性が低い低温バッファ層）や、ＭＯＣＶＤ法により１０００℃以上で形成された、厚みが約２０ｎｍ〜３．０μｍの（ＡｌxＧａyＩｎz）Ｎ（０＜ｘ≦１，０≦ｙ＜１，０≦ｚ＜１，ｘ＋ｙ＋ｚ＝１）層（結晶性が高い高温バッファ層）を採用可能である。
バッファ層１２の上には、III族窒化物層１３がＭＯＣＶＤ法により１０００℃〜１３００℃でエピタキシャル形成されている。III族窒化物層１３は、一般式が（ＡｌxＧａyＩｎz）Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ＝１）で表現されるＡｌＮ，ＧａＮおよびＩｎＮの混晶（またはＧａＮの結晶）から成り、望ましくはＧａＮを５０％以上（ｙ≧０．５）、さらに望ましくはＧａＮを８０％以上（ｙ≧０．８）含有している。また、当該III族窒化物層１３には、ｐ型あるいはｎ型の半導体導電性を付与する等の目的で、Ｍｇ，Ｂｅ，Ｚｎ，Ｓｉ，Ｇｅ等のドナーまたはアクセプタを含有させてもよい。
III族窒化物層１３の上に形成される中間層１４は、一般式が（ＧａxＩｎy）Ｎ（０≦ｘ≦１，０≦ｙ≦１，ｘ＋ｙ＝１）で表現される、ＧａＮおよびＩｎＮの混晶（またはＧａＮの結晶）を主成分としているが、Ａｌは含有していない。この中間層１４の上には、III族窒化物層１３と同様の方法でIII族窒化物層１５が形成されているが、中間層１４は、III族窒化物層１３および１５よりも低い成長温度、より具体的には１０００℃以下でエピタキシャル形成されている。中間層１４は、単結晶であっても単結晶でなくてもよいが、III族窒化物層１３および１５よりも低い成長温度でエピタキシャル成長させることにより、欠陥が導入されIII族窒化物層１３および１５よりも結晶性が低下している。このような結晶性が低い中間層１４をIII族窒化物層１３および１５の間に挿入することにより、基材１１とIII族窒化物層１３および１５との熱膨張係数差に起因してエピタキシャル基板１に生じた熱応力が緩和され、その結果としてエピタキシャル基板１の反りを改善可能である。ただし、中間層１４の結晶性を低下させすぎると、III族窒化物層１５の品質に悪影響を与えるため、中間層１４の成長温度は３５０℃以上であることが望ましい。なお、中間層１４の層厚は、１０ｎｍ以上７０ｎｍ、とりわけ、１５ｎｍ以上５０ｎｍ以下の範囲内であることが望ましい。
中間層１４は、後述するように単一の層であってもよいし、複数の層を含んでいてもよい。さらに、III族窒化物層１３および１５の各々も単一の層であってもよいし、複数の層を含んでいてもよい。また、このようにして作製されたエピタキシャル基板１には様々な半導体積層構造を形成可能である。これらの点については、後述する実施例においてより詳細に説明する。
＜製造装置＞
本実施の形態に係るエピタキシャル基板１の製造装置２は、いわゆる「ＭＯＣＶＤ装置」である。製造装置２は、エピタキシャル層の原料ガスを基材１１の主面上に流すことができるように構成される。以下では、製造装置２について、図２の断面図を参照しながら説明する。
製造装置２は、反応性ガスを基材１１の主面に導入するための、反応性ガス導入管３１を備える。反応性ガス導入管３１は、気密の反応容器２１内にあり、その２つの外部端は、それぞれ、反応性ガスの導入口２２および排気口２４となっている。また、反応性ガス導入管３１には、基材１１の主面上に反応性ガスを接触させるために開口部３１ｈが設けられている。
反応容器２１の外側にある導入口２２には、配管系Ｌ１およびＬ２が接続されている。
配管系Ｌ１は、アンモニアガス（ＮＨ3）、窒素ガス（Ｎ2）および水素ガス（Ｈ2）を供給するための配管系である。
一方、配管系Ｌ２は、ＴＭＡ（トリメチルアルミニウム；Ａｌ（ＣＨ3）3）、ＴＭＧ（トリメチルガリウム；Ｇａ（ＣＨ3）3）、ＴＭＩ（トリメチルインジウム；Ｉｎ（ＣＨ3）3）、ＣＰ２Ｍｇ（シクロペンタジエニルマグネシウム；Ｍｇ（Ｃ5Ｈ5）2）、シランガス（ＳｉＨ4）、窒素ガスおよび水素ガスを供給するための配管系である。さらに、配管系Ｌ２には、ＴＭＡ、ＴＭＧ、ＴＭＩおよびＣＰ２Ｍｇの供給源２４ｄ〜２４ｇが接続される。
なお、ＴＭＡ、ＴＭＧ、ＴＭＩおよびＣＰ２Ｍｇの供給源２４ｄ〜２４ｇは、バブリングを行うために、窒素ガスの供給源２４ｂに接続されている。同様に、ＴＭＡ、ＴＭＧ、ＴＭＩおよびＣＰ２Ｍｇの供給源２４ｄ〜２４ｇは、水素ガスの供給源２４ｃに接続されている。
また、製造装置２においては、水素（Ｈ2）もしくは窒素(Ｎ2)、またはその混合ガスがキャリアガスとして機能している。なお、全てのガス供給系は、流量計を用いて、ガス流量が制御されている。
さらに、排気口２４には、反応容器２１の内部のガスを強制排気する真空ポンプ２７が接続される。
また、反応容器２１の内部には、エピタキシャル層の形成対象となる基材１１を載置する基材台２８と、基材台２８を反応容器２１の内部に支持する支持脚２９とが設けられる。基材台２８は、ヒータ３０によって温度制御可能である。製造装置２においては、基材１１と密着している基材台２８の温度を変更することにより、エピタキシャル層の成長温度を変化させる。換言すれば、ＭＯＣＶＤ法におけるエピタキシャル成長温度はヒータ３０によって可変に制御可能である。
以下では、本発明に係る実施例１〜６および従来技術に係る比較例１〜２におけるエピタキシャル基板のＭＯＣＶＤ法による具体的な製造手順を説明する。さらに、実施例１〜６および比較例１〜２において、当該エピタキシャル基板に半導体積層構造を形成する方法もあわせて説明する。
［実施例１］
実施例１に係る、実質的にＡｌを含有しない５００℃成長ＧａＮ中間層を含むエピタキシャル基板１００の製造方法について図３の工程フロー図を、当該エピタキシャル基板１００に半導体積層構造を形成する方法について図４の工程フロー図を参照しながら説明する。なお、図３および図４の工程フロー図は、工程ごとのエピタキシャル基板１００の状態を概念的に説明するための模式図であるので、図示された各層の層厚は実際のエピタキシャル基板１００における層厚比を必ずしも反映していない。この点は以降の工程フロー図においても同様である。
実施例１では、直径が２インチの略円形状のＣ面サファイア単結晶基板（３３０μｍ厚）を基材１１１として使用した。まず、基材１１１の主面へのエピタキシャル層の形成に先立って、硫酸（Ｈ2ＳＯ4）と過酸化水素水（Ｈ2Ｏ2）との混合液を用いて基材１１１を洗浄した。次に、反応容器２１の内部の基材台２８に基材１１１を載置し、サーマルクリーニングを行った。サーマルクリーニングは、反応性ガス導入管３１の内部に水素ガスを大気圧圧力下で平均流速２ｍ／ｓｅｃで流しながら、ヒータ３０を用いて基材１１１を１２００℃まで加熱し、１２００℃の状態を１０分間保持することにより行った（図３［ａ］）。
サーマルクリーニング終了後、基材１１１の温度を５００℃まで低下させて、ＴＭＧおよびアンモニアガスの混合ガスを、平均流速が２ｍ／ｓｅｃとなるように反応性ガス導入管３１の内部へ導入した。これにより、層厚３０ｎｍのＧａＮの低温バッファ層１１２を基材１１１の上にエピタキシャル形成した（図３［ｂ］）。
続いて、基材１１１を１１８０℃まで加熱して、ＴＭＧおよびアンモニアガスの混合ガスを、平均流速が４ｍ／ｓｅｃとなるように反応性ガス導入管３１の内部へ導入した。これにより、層厚が０．５μｍのＧａＮ層１１３を低温バッファ層１１２の上にエピタキシャル形成した（図３［ｃ］）。次に、基材１１１の温度を５００℃まで低下させて、ＴＭＧおよびアンモニアガスの混合ガスを、平均流速が２ｍ／ｓｅｃとなるように反応性ガス供給管２２から反応容器２１の内部へ導入した。これにより、ＧａＮ層１１３より結晶性が低い層厚２０ｎｍのＧａＮ中間層１１４をＧａＮ層１１３の上にエピタキシャル形成した（図３［ｄ］）。さらに、基材１１１を再び１１８０℃まで加熱して、ＴＭＧおよびアンモニアガスの混合ガスを、平均流速が４ｍ／ｓｅｃとなるように反応性ガス導入管３１の内部へ導入した。これにより、層厚が２．４８μｍのＧａＮ層１１５をＧａＮ中間層１１４の上にエピタキシャル形成した（図３［ｅ］）。図３［ｃ］〜図３［ｅ］の工程により、ＧａＮ層１１３および１１５の間に結晶性が低いＧａＮ中間層１１４が形成されたことになる。
以下では、上述の工程で作製したエピタキシャル基板１００の上に半導体積層構造を形成する工程を説明する。
まず、ＴＭＡ、ＴＭＧおよびアンモニアガスの混合ガスを反応性ガス導入管３１の内部へ導入して、Ａｌ0.25Ｇａ0.75Ｎの組成を有する層厚７ｎｍのエピタキシャル層１１６を形成した（図４［ａ］）。次に、シランガス、ＴＭＡガス、ＴＭＧおよびアンモニアガスの混合ガスを反応性ガス導入管３１の内部へ導入して、Ａｌ0.25Ｇａ0.75Ｎの基本組成にＳｉがドープされた層厚１５ｎｍのエピタキシャル層１１７を形成した（図４［ｂ］）。なお、Ｓｉはドナーとして機能するので、エピタキシャル層１１７はｎ型半導体となる。さらに、ＴＭＡ、ＴＭＧおよびアンモニアガスの混合ガスを反応性ガス導入管３１の内部へ導入して、Ａｌ0.25Ｇａ0.75Ｎの組成を有する層厚３ｎｍのエピタキシャル層１１８を形成した（図４［ｃ］）。
このようにして作製したサンプルＳ１を反応容器２１から取り出して、その反り量ＢＷを計測したところ、反り量ＢＷは１５μｍであった。なお、図５に示すように、反り量ＢＷは、ウエハ表面の最大浮き上がり量、すなわち、水平位置ＨＲからのウエハ表面ＷＳの突出距離で規定した。
［比較例１］
比較例１に係る、５００℃成長ＡｌＮ中間層を含むエピタキシャル基板２００の製造方法について図６の工程フロー図を、当該エピタキシャル基板２００に半導体積層構造を形成する方法について図７の工程フロー図を参照しながら説明する。なお、比較例１の工程フローは、図６［ｄ］の工程で形成される中間層がＡｌＮ中間層である点以外は、実施例１の工程フローと同じである。
まず、実施例１と同じ基材２１１に、実施例１と同じ条件で、層厚３０ｎｍのＧａＮの低温バッファ層２１２および層厚が０．５μｍのＧａＮ層２１３をエピタキシャル形成した（図６［ｂ］および図６［ｃ］）。次に、基材２１１の温度を５００℃まで低下させて、ＴＭＡガスおよびアンモニアガスの混合ガスを、平均流速が２ｍ／ｓｅｃとなるように反応性ガス導入管３１の内部へ導入した。これにより、ＧａＮ層２１３より結晶性が低い層厚２０ｎｍのＡｌＮ中間層２１４をＧａＮ層２１３の上にエピタキシャル形成した（図６［ｄ］）。さらに、実施例１と同じ条件で、層厚が２．４８μｍのＧａＮ層２１５、Ａｌ0.25Ｇａ0.75Ｎの組成を有する層厚７ｎｍのエピタキシャル層２１６、Ａｌ0.25Ｇａ0.75Ｎの基本組成にＳｉがドープされた層厚１５ｎｍのエピタキシャル層２１７およびＡｌ0.25Ｇａ0.75Ｎの組成を有する層厚３ｎｍのエピタキシャル層２１８を形成した（図６［ｄ］〜図７［ｃ］）。
このようにして作製したサンプルＳ２を反応容器２１から取り出して、実施例１と同じ方法でその反り量ＢＷを計測したところ、反り量ＢＷは３９μｍであった。
［比較例２］
比較例２に係る、成長温度を低下させた中間層を含まないエピタキシャル基板３００の製造方法および当該エピタキシャル基板３００に半導体積層構造を形成する方法について図８の工程フロー図を参照しながら説明する。
まず、実施例１と同じ基材３１１に、実施例１と同じ条件で、層厚３０ｎｍのＧａＮの低温バッファ層３１２をエピタキシャル形成した（図８［ｂ］）。次に、基材３１１を１１８０℃まで加熱して、ＴＭＧおよびアンモニアガスの混合ガスを、平均流速が４ｍ／ｓｅｃとなるように反応性ガス導入管３１の内部へ導入した。これにより、層厚が３μｍのＧａＮ層３１３を低温バッファ層３１２の上にエピタキシャル形成した（図８［ｃ］）。さらに、実施例１と同じ条件でＡｌ0.25Ｇａ0.75Ｎの組成を有する層厚７ｎｍのエピタキシャル層３１４、Ａｌ0.25Ｇａ0.75Ｎの基本組成にＳｉがドープされた層厚１５ｎｍのエピタキシャル層３１５およびＡｌ0.25Ｇａ0.75Ｎの組成を有する層厚３ｎｍのエピタキシャル層３１６を形成した（図８［ｄ］〜図８［ｆ］）。
このようにして作製したサンプルＳ３を反応容器２１から取り出して、実施例１と同じ方法でその反り量ＢＷを計測したところ、反り量ＢＷは３０μｍであった。
［実施例２〜実施例５］
実施例２〜４のエピタキシャル基板は、それぞれ、実施例１のエピタキシャル基板１００においてＧａＮ中間層１１４の層厚を２０ｎｍから５ｎｍ，５０ｎｍおよび１００ｎｍへ変更したものに相当する。また、実施例５のエピタキシャル基板は、それぞれ、実施例１のエピタキシャル基板１００においてＧａＮ中間層１１４のエピタキシャル形成温度を５００℃から８００℃へ変更したものに相当する。
中間層の成長温度が５００℃である実施例１〜４および比較例１のサンプルと、中間層を含まない比較例２のサンプルとについて、反り量ＢＷのＧａＮ中間層の層厚に対する依存性を中間層種類（ＧａＮおよびＡｌＮ）ごとに図９のグラフにプロットした。また、ＧａＮ中間層の層厚が２０ｎｍである実施例１および５のサンプルと、中間層を含まない比較例２のサンプルとについて、反り量ＢＷのＧａＮ中間層成長温度に対する依存性を図１０のグラフにプロットした。
［実施例６］
実施例１〜５においては、応力緩和層として形成されるＧａＮ中間層は単一の層であったが、応力緩和層は複数の層を含む中間層群であってもよい。実施例６では、このような複数の層を含む中間層群を有するエピタキシャル基板４００の製造方法について図１１の工程フロー図を、当該エピタキシャル基板４００に半導体積層構造を形成する方法について図１２の工程フロー図を参照しながら説明する。
まず、実施例１と同じ基材４１１に、実施例１と同じ条件で、層厚３０ｎｍのＧａＮの低温バッファ層４１２および層厚が０．５μｍのＧａＮ層４１３をエピタキシャル形成した（図１１［ｂ］および図１１［ｃ］）。次に、ＧａＮ層４１３の上にＧａＮ中間層群４１４をエピタキシャル形成した（図１１［ｄ］）。ＧａＮ中間層群４１４は、成長温度がＧａＮ層４１３よりも低い５００℃であって層厚が２０ｎｍの低温中間層と、成長温度が１１８０℃であって層厚が２５ｎｍの高温中間層とが交互に積層されている。この積層された状態を説明するため、ＧａＮ中間層群４１４の拡大図を図１３に示す。図１３からわかるように、実施例７においては、低温中間層Ｌ１〜Ｌ５と高温中間層Ｈ１〜Ｈ５とのひとつずつからなる対が５つ積層されている。
ここで、ＧａＮ中間層群４１４の形成方法を説明する。ＧａＮ中間層群４１４の形成工程は次の２種類の工程を含んでいる。すなわち、
（工程Ａ）基材４１１の温度を５００℃として、ＴＭＧおよびアンモニアガスの混合ガスを、平均流速が２ｍ／ｓｅｃとなるように反応性ガス導入管３１の内部へ導入し、層厚２０ｎｍの結晶性が低い低温中間層をエピタキシャル形成する工程；および
（工程Ｂ）基材の温度を１１８０℃として、ＴＭＧおよびアンモニアガスの混合ガスを、平均流速が４ｍ／ｓｅｃとなるように反応性ガス導入管３１の内部へ導入し、層厚２５ｎｍの高温中間層をエピタキシャル形成する工程；
の２種類の工程を含んでいる。そして、実施例７においては、（工程Ａ）→（工程Ｂ）を５回繰り返すことによりＧａＮ中間層群４１４のエピタキシャル形成が行われる。
ＧａＮ中間層群４１４の形成終了後、実施例１と同じ条件で、層厚が２．４８μｍのＧａＮ層４１５、Ａｌ0.25Ｇａ0.75Ｎの組成を有する層厚７ｎｍのエピタキシャル層４１６、Ａｌ0.25Ｇａ0.75Ｎの基本組成にＳｉがドープされた層厚１５ｎｍのエピタキシャル層４１７およびＡｌ0.25Ｇａ0.75Ｎの組成を有する層厚３ｎｍのエピタキシャル層４１８を順次形成した（図１１［ｅ］〜図１２［ｃ］）。
このようにして作製したサンプルＳ４を反応容器から取り出して、実施例１と同じ方法でその反り量ＢＷを計測したところ、反り量ＢＷは１０μｍであった。
＜実施例および比較例の対比＞
以下では、実施例１〜６および比較例１〜２を対比しながら本発明について説明する。
図９のグラフより明らかなように、ＧａＮ中間層を導入することによって、サンプルの反りを抑制可能である。そして、中間層の層厚が１０ｎｍ以上７０ｎｍ以下の範囲内、特に１５ｎｍ以上５０ｎｍの範囲内で反り抑制効果が大きい。一方、ＧａＮ中間層に替えてＡｌＮ中間層を介在させた場合は、サンプルの反り量ＢＷは逆に増大した。これらの結果より、介在させる中間層は、Ａｌを含まないＧａＮであることが望ましく、ＧａＮ中間層の層厚は、１０ｎｍ以上７０ｎｍ以下の範囲内、特に１５ｎｍ以上５０ｎｍの範囲内であることが望ましい。中間層がＡｌＮである場合に反りが悪化するのは、ＡｌＮとＧａＮとの格子定数、あるいは熱膨張係数に大きな差があることが一因であると推測される。
また、図１０のグラフより明らかなように、成長温度を上げるにしたがって反り量ＢＷが大きくなるので、成長温度は、隣接するＧａＮ層の成長温度より低い温度、より具体的には３５０℃以上１０００℃以下であることが望ましい。より好ましくは４００℃以上６５０℃以下であることが望ましい。
＜変形例＞
以上において、実施の形態に基づいて本発明について説明したが、本発明は上述の実施の形態の具体的態様に限定されるものではなく、各請求項に記載した発明の範囲内で様々に変形することができる。
例えば、ＧａＮ層は、一般式が（ＡｌxＧａyＩｎz）Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ＝１）で表現されるＡｌＮ，ＧａＮおよびＩｎＮの混晶からなる層であってもよい。より一般的に言えば、ＧａＮ層は、III族窒化物からなる層であってもよい。なお、当該III族窒化物に様々な副成分を含有させることも許容される。例えば、半導体性を付与する等の目的で、Ｓｉ，Ｍｇ，Ｂ，Ｇｅ，ＺｎおよびＢｅ等を所定量含有させてもよい。または、製造工程において不可避的に混入するコンタミネーションを、層特性が本質的に変化しない範囲でIII族窒化物層が含有することも許容される。
同様に、ＧａＮ中間層あるいはＧａＮ中間層群は、コンタミネーションとして不可避的に混入する量を除いては本質的にＡｌを含まないものであればよい。例えば、一般式が（ＧａxＩｎy）Ｎ（０≦ｘ≦１，０≦ｙ≦１，ｘ＋ｙ＝１）で表現されるＧａＮおよびＩｎＮの混晶（またはＧａＮの結晶）からなる層であってもよい。より一般的に言えば、ＧａＮ層は、Ａｌを本質的に含まないIII族窒化物からなる層であってもよい。もちろん、ＧａＮ中間層あるいはＧａＮ中間層群の組成がＧａＮ層の組成と同じであることは必ずしも要請されていない。
また、実施例６において、ＧａＮ中間層群が高温中間層および低温中間層とは異なる第３の層を含んでいてもよい。なお、実施例６においては、低温中間層の層厚を２０ｎｍとし、高温中間層の層厚を２５ｎｍとしたが、層厚はこれに限られない。より具体的には、低温中間層の層厚を１５ｎｍ以上５０ｎｍ以下、高温中間層の層厚を１０ｎｍ以上１００ｎｍ以下としても同等の反り抑制効果を得ることができる。また、低温中間層の成長温度を３５０℃以上１０００℃以下、高温中間層の成長温度を８００℃以上１３００℃以下としても同等の反り抑制効果を得ることができる。高温中間層の成長温度は、低温中間層の成長温度よりも高くなければならない。また、より好ましくは、低温中間層の成長温度を４００℃以上６５０℃以下、高温中間層の成長温度を１０００℃以上とすることが望ましい。
本実施の形態に係るエピタキシャル基板１の断面図である。 本実施の形態に係るエピタキシャル基板１の製造装置２の断面図である。 実施例１に係るエピタキシャル基板１００の製造方法を説明する図である。 実施例１に係る半導体積層構造の形成方法を説明する図である。 サンプルＳ１の反り量ＢＷの規定方法を説明する図である。 比較例１に係るエピタキシャル基板２００の製造方法を説明する図である。 比較例１に係る半導体積層構造の形成方法を説明する図である。 比較例２に係るエピタキシャル基板３００の製造方法および半導体積層構造の形成方法を説明する図である。 反り量ＢＷの中間層の層厚に対する依存性を中間層種類ごとにプロットした図である。 反り量ＢＷの中間層の成長温度に対する依存性をプロットした図である。 実施例７に係るエピタキシャル基板４００の製造方法を説明する図である。 実施例７に係る半導体積層構造の形成方法を説明する図である。 図１１［ｄ］のＧａＮ中間層群４１４の部分を拡大した図である。 従来技術により作製されたエピタキシャル基板５の断面図である。
符号の説明
１ エピタキシャル基板
２ 製造装置
５ エピタキシャル基板
１１ 基材
２８ 基材台
３０ ヒータ
ＢＷ 反り量
Ｓ１，Ｓ２，Ｓ３，Ｓ４ サンプル

Claims (13)

  1. エピタキシャル基板であって、
    a) サファイア、ＳｉＣ又はＳｉからなる基材と、
    b) 前記基材の上にエピタキシャル形成された少なくとも２つのIII族窒化物層と、
    c) 結晶性を低下させることにより生じる欠陥が導入され、前記少なくとも２つのIII族窒化物層間にエピタキシャル形成された、実質的にＡｌを含有しない少なくとも１つのIII族窒化物中間層と、
    を備え、
    前記少なくとも２つのIII族窒化物層の各々の成長温度よりも、前記III族窒化物中間層の成長温度が低く、前記III族窒化物中間層の組成がＧａＮであることを特徴とするエピタキシャル基板。
  2. 請求項１に記載のエピタキシャル基板であって、
    前記III族窒化物中間層の成長温度が３５０℃以上１０００℃以下であることを特徴とするエピタキシャル基板。
  3. エピタキシャル基板であって、
    a) サファイア、ＳｉＣ又はＳｉからなる基材と、
    b) 前記基材の上にエピタキシャル形成された少なくとも２つのIII族窒化物層と、
    c) 結晶性を低下させることにより生じる欠陥が導入され、前記少なくとも２つのIII族窒化物層間にエピタキシャル形成された、実質的にＡｌを含有しない少なくとも１つのIII族窒化物中間層と、
    を備え、
    前記III族窒化物中間層が応力緩和層として機能し、前記III族窒化物中間層の組成がＧａＮであることを特徴とするエピタキシャル基板。
  4. 請求項１ないし請求項３のいずれかに記載のエピタキシャル基板において、
    前記III族窒化物中間層各々の層厚が１０ｎｍ以上７０ｎｍ以下であることを特徴とするエピタキシャル基板。
  5. エピタキシャル基板であって、
    a) サファイア、ＳｉＣ又はＳｉからなる基材と、
    b) 前記基材の上にエピタキシャル形成された少なくとも２つのIII族窒化物層と、
    c) 結晶性を低下させることにより生じる欠陥が導入され、前記少なくとも２つのIII族窒化物層間にエピタキシャル形成された、実質的にＡｌを含有しない少なくとも１つのIII族窒化物中間層群とを備え、
    前記III族窒化物中間層群が、
    c-1) 第１成長温度で形成された少なくとも１つの第１中間層と、
    c-2) 前記第１中間層と交互に積層され、前記第１成長温度より低い第２成長温度で形成された複数の第２中間層と、
    を含み、
    前記少なくとも２つのIII族窒化物層の各々の成長温度よりも、前記第２成長温度が低く、前記第１中間層の組成と前記第２中間層の組成とが同一であることを特徴とするエピタキシャル基板。
  6. エピタキシャル基板であって、
    a) サファイア、ＳｉＣ又はＳｉからなる基材と、
    b) 前記基材の上にエピタキシャル形成された少なくとも２つのIII族窒化物層と、
    c) 結晶性を低下させることにより生じる欠陥が導入され、前記少なくとも２つのIII族窒化物層間にエピタキシャル形成された、実質的にＡｌを含有しない少なくとも１つのIII族窒化物中間層群とを備え、
    前記III族窒化物中間層群が、
    c-1) 少なくとも１つの第１中間層と、
    c-2) 前記第１中間層と交互に積層され、前記第１中間層とは成長温度が異なる複数の第２中間層と、
    を含む応力緩和層群として機能し、前記第１中間層の組成と前記第２中間層の組成とが同一であることを特徴とするエピタキシャル基板。
  7. 請求項５または請求項６に記載のエピタキシャル基板において、
    前記少なくとも２つのIII族窒化物層が第１組成を有する一方、
    前記第１中間層と前記第２中間層が、前記第１組成と異なる第２組成を有しており、
    前記III族窒化物中間層群が、前記第１中間層と前記第２中間層とのひとつずつからなる層の対を２対以上含むことを特徴とするエピタキシャル基板。
  8. 請求項５ないし請求項７のいずれかに記載のエピタキシャル基板において、
    前記第１中間層の層厚が１０ｎｍ以上１００ｎｍ以下であり、前記第２中間層の層厚が１５ｎｍ以上５０ｎｍ以下であることを特徴とするエピタキシャル基板。
  9. 請求項５ないし請求項８のいずれかに記載のエピタキシャル基板において、前記第１成長温度が８００℃以上１３００℃以下であり、前記第２成長温度が３５０℃以上１０００℃以下であることを特徴とするエピタキシャル基板。
  10. 請求項１ないし請求項９のいずれかに記載のエピタキシャル基板であって、前記基材と前記少なくとも２つのIII族窒化物層のうち基材にも最も近いIII族窒化物層との間にバッファ層を挿入したことを特徴とするエピタキシャル基板。
  11. 半導体積層構造であって、
    請求項１ないし請求項１０のいずれかに記載のエピタキシャル基板と、
    前記エピタキシャル基板の上に形成されたIII族窒化物半導体層群と、
    を備えることを特徴とする半導体積層構造。
  12. エピタキシャル基板の製造方法であって、
    a) サファイア、ＳｉＣ又はＳｉからなる基材と、
    b) 前記基材の上にエピタキシャル形成された少なくとも２つのIII族窒化物層と、
    c) 結晶性を低下させることにより生じる欠陥が導入され、前記少なくとも２つのIII族窒化物層間にエピタキシャル形成された、実質的にＡｌを含有しない少なくとも１つのIII族窒化物中間層と、
    を備えるエピタキシャル基板を製造するにあたって、
    前記少なくとも２つのIII族窒化物層の各々の成長温度よりも、前記III族窒化物中間層の成長温度を低くし、前記III族窒化物中間層の組成がＧａＮであることを特徴とするエピタキシャル基板の製造方法。
  13. III族窒化物層をサファイア、ＳｉＣ又はＳｉからなる基材の上にエピタキシャル形成して積層して得られるエピタキシャル基板の反りを抑制する方法であって、
    結晶性を低下させることにより生じる欠陥が導入され、実質的にＡｌを含有しないIII族窒化物中間層を前記III族窒化物層の中に介在させ、
    前記III族窒化物中間層として、前記III族窒化物層の成長温度よりも低い成長温度で形成させたエピタキシャル層を用い、前記III族窒化物中間層の組成がＧａＮであることを特徴とするエピタキシャル基板の反り抑制方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060249741A1 (en) * 2005-04-25 2006-11-09 Cao Group, Inc. GaN semiconductor devices with A1N buffer grown at high temperature and method for making the same
US9157169B2 (en) * 2005-09-14 2015-10-13 International Rectifier Corporation Process for manufacture of super lattice using alternating high and low temperature layers to block parasitic current path
JP2007123824A (ja) * 2005-09-27 2007-05-17 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体を用いた電子装置
CN1988109B (zh) * 2005-12-21 2012-03-21 弗赖贝格化合物原料有限公司 生产自支撑iii-n层和自支撑iii-n基底的方法
US7534638B2 (en) * 2006-12-22 2009-05-19 Philips Lumiled Lighting Co., Llc III-nitride light emitting devices grown on templates to reduce strain
US8026517B2 (en) * 2007-05-10 2011-09-27 Industrial Technology Research Institute Semiconductor structures
KR101636032B1 (ko) * 2009-08-28 2016-07-05 서울바이오시스 주식회사 고전위 밀도의 중간층을 갖는 발광 다이오드 및 그것을 제조하는 방법
JP4810602B2 (ja) 2009-12-04 2011-11-09 シャープ株式会社 気相成長装置および気相成長方法
TWI562195B (en) 2010-04-27 2016-12-11 Pilegrowth Tech S R L Dislocation and stress management by mask-less processes using substrate patterning and methods for device fabrication
US9105469B2 (en) 2011-06-30 2015-08-11 Piquant Research Llc Defect mitigation structures for semiconductor devices
KR101333678B1 (ko) * 2011-11-14 2013-11-28 한국산업기술대학교산학협력단 고품질 질화물 반도체 박막 및 그 제조 방법
US8901606B2 (en) 2012-04-30 2014-12-02 Avago Technologies General Ip (Singapore) Pte. Ltd. Pseudomorphic high electron mobility transistor (pHEMT) comprising low temperature buffer layer
CN103828030B (zh) * 2012-08-10 2017-11-10 日本碍子株式会社 半导体元件、hemt元件、以及半导体元件的制造方法
US8853743B2 (en) * 2012-11-16 2014-10-07 Avago Technologies General Ip (Singapore) Pte. Ltd. Pseudomorphic high electron mobility transistor comprising doped low temperature buffer layer
JP6185398B2 (ja) * 2014-01-31 2017-08-23 東京エレクトロン株式会社 窒化ガリウム系結晶の成長方法及び熱処理装置
US10347591B2 (en) 2016-09-16 2019-07-09 Ii-Vi Delaware, Inc. Metallic, tunable thin film stress compensation for epitaxial wafers
CN106783955A (zh) * 2016-12-26 2017-05-31 英诺赛科（珠海）科技有限公司 含有氮镓铝和氮镓铟的***层的半导体器件及其制造方法
CN111527587B (zh) * 2017-12-19 2023-11-21 胜高股份有限公司 第iii族氮化物半导体基板的制备方法
CN109545911B (zh) * 2018-11-09 2020-04-14 华灿光电（浙江）有限公司 一种发光二极管的外延片的制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998039827A1 (fr) * 1997-03-07 1998-09-11 Sharp Kabushiki Kaisha Element electroluminescent semi-conducteur a base de nitrure de gallium muni d'une zone active presentant une structure de multiplexage a puits quantique et un dispostif semi-conducteur a sources de lumiere utilisant le laser
JPH10335750A (ja) * 1997-06-03 1998-12-18 Sony Corp 半導体基板および半導体装置
JPH10335700A (ja) * 1997-06-04 1998-12-18 Toshiba Corp 半導体発光素子およびその製造方法
JP3505357B2 (ja) 1997-07-16 2004-03-08 株式会社東芝 窒化ガリウム系半導体素子およびその製造方法
JP2001160627A (ja) * 1999-11-30 2001-06-12 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子
JP3753948B2 (ja) 2001-03-30 2006-03-08 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
US7163876B2 (en) 2001-03-29 2007-01-16 Toyoda Gosei Co., Ltd Method for manufacturing group-III nitride compound semiconductor, and group-III nitride compound semiconductor device
JP5013238B2 (ja) 2001-09-11 2012-08-29 信越半導体株式会社 半導体多層構造

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