KR102354468B1 - 패턴 형성 방법, 이를 이용한 반도체 소자의 제조방법, 및 이를 이용하여 제조된 반도체 소자 - Google Patents

패턴 형성 방법, 이를 이용한 반도체 소자의 제조방법, 및 이를 이용하여 제조된 반도체 소자 Download PDF

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Abstract

패턴 형성방법을 제공한다. 패턴 형성방법은, 기판 상에 식각 대상막을 형성하는 것, 상기 식각 대상막 상에 마스크 패턴들을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 상기 식각 대상막을 식각하여 서로 이격된 패턴들을 형성하는 것을 포함한다. 상기 식각 대상막은, 상기 식각 공정 동안 상기 식각 대상막의 표면으로 조사되는 이온 빔에 의해 식각된다. 상기 이온 빔의 입사 에너지는 600eV보다 크고 10keV보다 작다.

Description

패턴 형성 방법, 이를 이용한 반도체 소자의 제조방법, 및 이를 이용하여 제조된 반도체 소자{A METHOD OF FORMING FINE PATTERNS, A METHOD OF FORMING SEMICONDUCTOR DEVICES USING THE SAME, AND SEMICONDUCTOR DEVICES MANUFACTURED USING THE SAME}
본 발명은 이온 빔을 이용한 패턴 형성 방법, 이를 이용한 반도체 소자의 제조방법, 및 이를 이용하여 제조된 반도체 소자에 관한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체들과 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체들의 자화 방향들에 따라 자기터널접합 패턴의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체들의 자화 방향들이 서로 반평행한 경우에 자기터널접합 패턴은 큰 저항 값을 가질 수 있으며, 두 자성체들의 자화 방향들이 서로 평행한 경우에 자기터널접합 패턴은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 식각 잔류물의 제거가 용이한 패턴 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 패턴 형성 방법은, 기판 상에 식각 대상막을 형성하는 것; 상기 식각 대상막 상에 마스크 패턴들을 형성하는 것; 및 상기 마스크 패턴들을 식각 마스크로 상기 식각 대상막을 식각하여 서로 이격된 패턴들을 형성하는 것을 포함할 수 있다. 상기 식각 대상막은, 상기 식각 공정 동안 상기 식각 대상막의 표면으로 조사되는 이온 빔에 의해 식각되고, 상기 이온 빔의 입사 에너지는 600eV보다 크고 10keV보다 작을 수 있다.
일 실시예에 따르면, 상기 식각 대상막은 도전 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 식각 대상막은 금속 원소를 포함할 수 있다.
일 실시예에 따르면, 상기 식각 공정 동안, 상기 마스크 패턴들 사이의 상기 식각 대상막 내에 리세스 영역이 형성될 수 있다. 상기 이온 빔은 상기 리세스 영역의 하면에 대하여 제1 각도를 가지고, 상기 리세스 영역의 내측벽에 대하여 제2 각도를 가지도록 조사될 수 있다. 상기 제1 각도는 상기 제2 각도보다 클 수 있다.
일 실시예에 따르면, 상기 리세스 영역의 상기 내측벽은 상기 기판의 상면에 대하여 제3 각도로 기울어질 수 있다. 상기 제2 각도는 아래의 수학식에 의해 표현될 수 있다.
[수학식]
θ2=180°-θ1- θ3
여기서, θ1, θ2, θ3는 각각 상기 제1 각도, 상기 제2 각도, 및 상기 제3 각도이다.
일 실시예에 따르면, 상기 리세스 영역은, 일 단면의 관점에서, 상기 기판의 상기 상면으로부터 멀어질수록 증가하는 폭을 가질 수 있다.
일 실시예에 따르면, 상기 제1 각도는 50°보다 크고 90°보다 작을 수 있다.
일 실시예에 따르면, 상기 제2 각도는 0°보다 크고 40°보다 작을 수 있다.
일 실시예에 따르면, 상기 이온 빔은 아르곤(Ar) 양이온을 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 자기터널접합막을 형성하는 것; 상기 자기터널접합막 상에 마스크 패턴들을 형성하는 것; 및 상기 마스크 패턴들을 식각 마스크로 상기 자기터널접합막을 식각하여 서로 이격된 자기터널접합 패턴들을 형성하는 것을 포함할 수 있다. 상기 자기터널접합막은, 상기 식각 공정 동안 상기 자기터널접합막의 표면으로 조사되는 이온 빔에 의해 식각될 수 있다. 상기 이온 빔의 입사 에너지는 600eV보다 크고 10keV보다 작을 수 있다..
일 실시예에 따르면, 상기 자기터널접합막은 상기 기판 상에 적층된 제1 자성막 및 제2 자성막, 및 이들 사이의 터널 배리어막을 포함할 수 있다.
일 실시예에 따르면, 상기 마스크 패턴들은 도전 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 식각 공정 동안, 상기 마스크 패턴들 사이의 상기 자기터널접합막 내에 리세스 영역이 형성될 수 있다. 상기 이온 빔은 상기 리세스 영역의 하면에 대하여 제1 각도를 가지고, 상기 리세스 영역의 내측벽에 대하여 제2 각도를 가지도록 조사될 수 있다. 상기 제1 각도는 상기 제2 각도보다 클 수 있다.
일 실시예에 따르면, 상기 리세스 영역의 상기 내측벽은 상기 기판의 상면에 대하여 제3 각도로 기울어질 수 있다. 상기 제2 각도는 아래의 수학식에 의해 표현될 수 있다.
[수학식]
θ2=180°-θ1- θ3
여기서, θ1, θ2, θ3는 각각 상기 제1 각도, 상기 제2 각도, 및 상기 제3 각도이다.
일 실시예에 따르면, 상기 제1 각도는 50°보다 크고 90°보다 작을 수 있다.
일 실시예에 따르면, 상기 제2 각도는 0°보다 크고 40°보다 작을 수 있다.
일 실시예에 따르면, 상기 이온 빔은 아르곤(Ar) 양이온을 포함할 수 있다.
일 실시예에 따르면, 상기 자기터널접합 패턴들의 각각은 상기 기판 상에 적층된 제1 자성 패턴 및 제2 자성 패턴, 및 이들 사이의 터널 배리어 패턴을 포함할 수 있다. 상기 제1 자성 패턴 및 상기 제2 자성 패턴의 각각은, 상기 제2 자성 패턴과 상기 터널 배리어 패턴의 계면에 수직한 자화방향을 가질 수 있다.
일 실시예에 따르면, 상기 자기터널접합 패턴들의 각각은 상기 기판 상에 적층된 제1 자성 패턴 및 제2 자성 패턴, 및 이들 사이의 터널 배리어 패턴을 포함할 수 있다. 상기 제1 자성 패턴 및 상기 제2 자성 패턴의 각각은, 상기 제2 자성 패턴과 상기 터널 배리어 패턴의 계면에 평행한 자화방향을 가질 수 있다.
본 발명에 따른 반도체 소자는, 기판 상의 상부 전극 및 상기 기판과 상기 상부 전극 사이의 자기터널접합 패턴을 포함할 수 있다. 일 단면의 관점에서, 상기 상부 전극의 최대 폭은 상기 자기터널접합 패턴의 최대 폭보다 클 수 있고, 상기 상부 전극은 상기 기판의 상면으로부터 멀어질수록 증가하는 폭을 가질 수 있다.
일 실시예에 따르면, 상기 자기터널접합 패턴의 측벽은 상기 기판의 상면에 대하여 수직할 수 있다.
일 실시예에 따르면, 일 단면의 관점에서, 상기 자기터널접합 패턴은 상기 기판의 상기 상면으로부터 멀어질수록 증가하는 폭을 가질 수 있다.
일 실시예에 따르면, 상기 자기터널접합 패턴은 상기 기판 상에 적층된 제1 자성 패턴 및 제2 자성 패턴, 및 이들 사이의 터널 배리어 패턴을 포함할 수 있다. 상기 제1 자성 패턴 및 상기 제2 자성 패턴의 각각은, 상기 제2 자성 패턴과 상기 터널 배리어 패턴의 계면에 수직한 자화방향을 가질 수 있다.
일 실시예에 따르면, 상기 자기터널접합 패턴은 상기 기판 상에 적층된 제1 자성 패턴 및 제2 자성 패턴, 및 이들 사이의 터널 배리어 패턴을 포함할 수 있다. 상기 제1 자성 패턴 및 상기 제2 자성 패턴의 각각은, 상기 제2 자성 패턴과 상기 터널 배리어 패턴의 계면에 평행한 자화방향을 가질 수 있다.
본 발명에 따른 반도체 소자는, 상기 기판과 상기 자기터널접합 패턴 사이의 하부 전극; 상기 기판 상에 제공되고 상기 하부 전극을 통해 상기 자기터널접합 패턴에 전기적으로 연결되는 선택 소자; 및 상기 기판 상에 제공되고 상기 상부 전극을 통해 상기 자기터널접합 패턴에 전기적으로 연결되는 비트 라인을 더 포함할 수 있다.
본 발명의 개념에 따르면, 이온 빔을 이용한 식각 공정 동안, 상기 이온 빔은 리세스 영역의 하면에 대하여 제1 각도를 가지고, 상기 리세스 영역의 내측벽에 대하여 제2 각도를 가지도록 조사될 수 있다. 상기 제1 각도는 상기 제2 각도보다 클 수 있다. 더하여, 상기 이온 빔은 600eV보다 큰 입사 에너지를 가지고 조사될 수 있고, 이에 따라, 상기 리세스 영역의 상기 내측벽에서 제2 식각 속도가 상기 리세스 영역의 상기 하면에서 제1 식각 속도의 60%와 같거나 그보다 크도록 제어될 수 있다. 따라서, 상기 리세스 영역의 상기 내측벽에 재증착되는 식각 잔류물의 제거가 용이한 패턴 형성 방법이 제공될 수 있다.
상기 패턴 형성 방법을 이용하여 자기 터널 접합막을 패터닝하여 자기 터널 접합 패턴들을 형성하는 경우, 상기 식각 공정 동안 상기 자기 터널 접합막 내에 형성되는 리세스 영역의 내측벽에 재증착되는 식각 잔류물의 제거가 용이할 수 있다. 즉, 상기 자기 터널 접합 패턴들의 측벽들 상에 남는 상기 식각 잔류물의 양을 최소화할 수 있고, 이에 따라, 상기 자기 터널 접합 패턴들의 각각 내의 제1 자성 패턴과 제2 자성 패턴 사이의 전기적 단락(short)이 방지될 수 있다. 따라서, 우수한 신뢰성을 반도체 소자가 제조될 수 있다.
도 1, 도 2, 및 도 5는 본 발명의 개념에 따른 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 3 및 도 4는 도 2의 A부분을 확대한 단면도들이다.
도 6a는 이온 빔의 입사 에너지에 따른 식각 대상막의 식각 깊이를 나타내는 그래프이다.
도 6b는 식각 대상막의 표면에 대한 이온 빔의 각도 및 이온 빔의 입사 에너지에 따른 식각 대상막의 식각 속도를 나타내는 그래프이다.
도 7 내지 도 10은 본 발명의 개념에 따른 패턴 형성 방법을 이용한 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 11a는 본 발명의 일 실시예에 따른 자기 터널 접합 패턴을 나타내는 단면도이다.
도 11b는 본 발명의 다른 실시예에 따른 자기 터널 접합 패턴을 나타내는 단면도이다.
도 12는 본 발명의 개념에 따른 패턴 형성 방법을 이용하여 제조된 반도체 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 13은 본 발명의 개념에 따른 패턴 형성 방법을 이용하여 제조된 반도체 소자의 평면도이다.
도 14는 도 13의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1, 도 2, 및 도 5는 본 발명의 개념에 따른 패턴 형성 방법을 설명하기 위한 단면도들이고, 도 3 및 도 4는 도 2의 A부분을 확대한 단면도들이다.
도 1을 참조하면, 기판(10) 상기 식각 대상막(20)이 형성될 수 있다. 상기 기판(10)은 트랜지스터 또는 다이오드 등의 선택 소자를 포함하는 기판일 수 있다. 상기 식각 대상막(20)은 도전 물질을 포함할 수 있다. 상기 식각 대상막(20)은 금속 원소를 포함할 수 있다.
상기 식각 대상막(20) 상에 마스크 패턴들(30)이 형성될 수 있고, 상기 마스크 패턴들(30)을 식각 마스크로 상기 식각 대상막(20)의 식각 공정이 수행될 수 있다. 상기 식각 공정은 스퍼터닝(sputtering) 방법을 이용하여 수행될 수 있다. 구체적으로, 상기 식각 공정 동안, 상기 마스크 패턴들(30)이 형성된 상기 기판(10) 상에 이온 빔(IB)이 제공될 수 있다. 상기 이온 빔(IB)은 일 예로, 아르곤(Ar) 양이온을 포함할 수 있다. 상기 이온 빔(IB)은 상기 기판(10)의 상면에 평행한 기준선(S)에 대하여 제1 각도(θ1)를 가지고 상기 식각 대상막(20)의 표면으로 조사될 수 있다. 상기 식각 공정 동안, 상기 기판(10)은 상기 기판(10)의 상기 상면에 수직한 회전축을 중심으로 회전할 수 있고, 이에 따라, 상기 마스크 패턴들(30) 사이의 상기 식각 대상막(20)이 대칭적으로 식각될 수 있다.
도 2 내지 5를 참조하면, 상기 식각 공정에 의해 상기 식각 대상막(20)이 식각되어 상기 기판(10) 상에 서로 이격된 패턴들(26)이 형성될 수 있다. 상기 식각 공정이 진행됨에 따라, 도 2에 도시된 바와 같이, 상기 마스크 패턴들(30) 사이의 상기 식각 대상막(20) 내에 리세스 영역(22)이 형성될 수 있다. 상기 식각 공정은 상기 리세스 영역(22)이 상기 기판(10)을 노출할 때까지 수행될 수 있고, 이에 따라, 상기 식각 대상막(20)은 상기 패턴들(26)로 분리될 수 있다.
상기 식각 공정 동안, 상기 이온 빔(IB)은, 도 3에 도시된 바와 같이, 상기 리세스 영역(22)의 하면(22a)에 대하여 상기 제1 각도(θ1)를 가질 수 있고, 상기 리세스 영역(22)의 내측벽(22b)에 대하여 제2 각도(θ2)를 가질 수 있다. 다시 말하면, 상기 리세스 영역(22)의 상기 하면(22a)에서, 상기 이온 빔(IB)은 상기 식각 대상막(20)의 표면에 대하여 상기 제1 각도(θ1)를 가지고 상기 식각 대상막(20)으로 조사될 수 있다. 또한, 상기 리세스 영역(22)의 상기 내측벽(22b)에서, 상기 이온 빔(IB)은 상기 식각 대상막(20)의 상기 표면에 대하여 상기 제2 각도(θ2)를 가지고 상기 식각 대상막(20)으로 조사될 수 있다.
상기 리세스 영역(22)의 상기 내측벽(22b)이 상기 기준선(S)에 대하여 제3 각도(θ3)를 가지도록 형성되는 경우, 상기 제2 각도(θ2)는 아래의 수학식에 의해 표현될 수 있다.
[수학식]
θ2=180°-θ1- θ3
일 예로, 상기 식각 공정 동안, 상기 리세스 영역(22)은 상기 기판(10)의 상면으로부터 멀어질수록 증가하는 폭을 가지도록 형성될 수 있다. 즉, 상기 제3 각도(θ3)는 약 90°보다 작을 수 있다. 그러나, 본 발명의 개념은 이에 한정되지 않는다.
상기 제1 각도(θ1)는 상기 제2 각도(θ2)보다 클 수 있다. 상기 제1 각도(θ1)는 50°보다 크고 90°보다 작을 수 있다. 상기 제1 각도(θ1)가 50°보다 작은 경우, 상기 마스크 패턴들(30)의 높이(h) 때문에 상기 이온 빔(IB)이 상기 마스크 패턴들(30) 사이의 상기 식각 대상막(20)의 표면으로 조사되는 것이 제한될 수 있다. 이에 따라, 상기 마스크 패턴들(30) 사이의 상기 식각 대상막(20)의 식각이 어려울 수 있다.
상기 제2 각도(θ2)는 0°보다 크고 40°보다 작을 수 있다. 상기 제2 각도(θ2)가 40°보다 큰 경우, 상술한 바와 같이, 상기 마스크 패턴들(30)의 상기 높이(h) 때문에 상기 이온 빔(IB)이 상기 마스크 패턴들(30) 사이의 상기 식각 대상막(20)의 표면으로 조사되는 것이 제한될 수 있다. 이에 따라, 상기 마스크 패턴들(30) 사이의 상기 식각 대상막(20)의 식각이 어려울 수 있다.
상기 식각 공정 동안, 상기 식각 대상막(20)의 식각 속도는 상기 식각 대상막(20)의 표면에 대한 상기 이온 빔(IB)의 각도에 의존할 수 있다. 상기 이온 빔(IB)이 상기 리세스 영역(22)의 상기 하면(22a)에 대하여 상기 제1 각도(θ1)를 가짐에 따라, 상기 식각 대상막(20)은 상기 리세스 영역(22)의 상기 하면(22a)에서 제1 식각 속도(ER1)를 가질 수 있다. 상기 이온 빔(IB)이 상기 리세스 영역(22)의 상기 내측벽(22b)에 대하여 상기 제2 각도(θ2)를 가짐에 따라, 상기 식각 대상막(20)은 상기 리세스 영역(22)의 상기 내측벽(22b)에서 제2 식각 속도(ER2)를 가질 수 있다.
상기 제2 식각 속도(ER2)는 상기 제1 식각 속도(ER1)의 60%와 같거나 그보다 클 수 있다(즉, ER2≥(ER1*0.6)). 상기 제2 식각 속도(ER2)가 상기 제1 식각 속도(ER1)의 60%보다 작은 경우, 상기 식각 대상막(20)의 식각이 어려울 수 있다. 구체적으로, 도 4에 도시된 바와 같이, 상기 식각 공정이 진행됨에 따라, 상기 리세스 영역(22)의 상기 하면(22a)으로부터 발생되는 식각 부산물이 상기 리세스 영역(22)의 상기 내측벽(22b) 상에 재증착되어 식각 잔류물(24)이 형성될 수 있다. 상기 제2 식각 속도(ER2)가 상기 제1 식각 속도(ER1)의 60%보다 작은 경우, 상기 식각 잔류물(24)의 제거가 어려울 수 있다. 이 경우, 상기 식각 공정이 계속 진행됨에 따라 상기 식각 잔류물(24)의 양이 증가할 수 있고, 증가된 상기 식각 잔류물(24)에 의해 상기 리세스 영역(22) 내에서 상기 식각 대상막(20)의 식각이 방해될 수 있다.
상기 제2 식각 속도(ER2)가 상기 제1 식각 속도(ER1)의 60%와 같거나 그보다 크도록, 상기 이온 빔(IB)의 입사 에너지가 제어될 수 있다. 상기 이온 빔(IB)은 600ev보다 크고 10keV보다 작은 입사 에너지를 가질 수 있다.
도 6a는 이온 빔의 입사 에너지에 따른 식각 대상막의 식각 깊이를 나타내는 그래프이고, 도 6b는 식각 대상막의 표면에 대한 이온 빔의 각도 및 이온 빔의 입사 에너지에 따른 식각 대상막의 식각 속도를 나타내는 그래프이다.
도 6a를 참조하면, 상기 이온 빔(IB)의 입사 에너지가 증가함에 따라, 상기 식각 대상막(20)의 식각 깊이(즉, 상기 리세스 영역(22)의 깊이)가 증가함을 확인할 수 있다. 특히, 상기 이온 빔(IB)이 600ev보다 큰 입사 에너지를 갖는 경우, 상기 식각 대상막(20)의 상기 식각 깊이가 현저하게 증가함을 확인할 수 있다. 이는 상기 이온 빔(IB)이 600eV보다 큰 입사 에너지를 갖는 경우, 상기 리세스 영역(22) 내에서 상기 식각 대상막의 식각이 용이한 것으로 해석될 수 있다.
도 6b를 참조하면, 상기 이온 빔(IB)의 입사 에너지가 증가함에 따라(E1<E2<E3, 여기서, E1은 약 200eV, E2는 약 800Ev, E3는 약 10keV이다), 상기 제2 각도(θ2)의 범위(r2)에서 상기 식각 대상막(20)의 상기 식각 속도의 증가량(a1, a2)은, 상기 제1 각도(θ1)의 범위(r1)에서 상기 식각 대상막(20)의 상기 식각 속도의 증가량(b1, b2)보다 큼을 확인할 수 있다. 즉, 상기 이온 빔(IB)의 입사 에너지가 증가함에 따라(E1<E2<E3), 상기 리세스 영역(22)의 상기 내측벽(22b)에서의 상기 제2 식각 속도(ER2)가 상기 리세스 영역(22)의 상기 하면(22a)에서의 상기 제1 식각 속도(ER1)보다 빠르게 증가할 수 있다. 이는 상기 이온 빔(IB)의 입사 에너지가 증가함에 따라(E1<E2<E3), 상기 리세스 영역(22)의 상기 내측벽(22b)에 재증착되는 상기 식각 잔류물(24)의 제거가 용이한 것으로 해석될 수 있다.
즉, 도 6a 및 도 6b에 따르면, 상기 이온 빔(IB)이 600eV보다 큰 입사 에너지를 갖는 경우, 상기 리세스 영역(22)의 상기 내측벽(22b)에 재증착되는 상기 식각 잔류물(24)의 제거가 용이하여 상기 리세스 영역(22) 내에서 상기 식각 대상막(20)의 식각이 용이할 수 있다.
상기 이온 빔(IB)의 상기 입사 에너지가 600ev보다 작은 경우, 상기 리세스 영역(22) 내에서 상기 식각 잔류물(24)의 제거가 어려울 수 있고, 이에 따라, 상기 리세스 영역(22) 내에서 상기 식각 대상막(20)의 식각이 어려울 수 있다. 상기 이온 빔(IB)의 상기 입사 에너지가 10kev보다 큰 경우, 스퍼터링 공정의 특성 상 상기 패턴들(26)을 형성하는 것이 어려울 수 있다.
도 5를 다시 참조하면, 상기 식각 공정 후, 일 단면의 관점에서, 상기 마스크 패턴들(30)의 폭(30W)은 상기 기판(10)의 상면으로부터 멀어질수록 증가할 수 있다. 상기 패턴들(26)은, 일 예로, 상기 기판(10)의 상기 상면에 대하여 실질적으로 수직한 측벽(26i)을 가질 수 있다. 즉, 상기 패턴들(26)의 폭(26W)은 상기 기판(10)의 상기 상면으로부터 멀어질수록 실질적으로 동일할 수 있다. 다른 예로, 상기 패턴들(26)은 상기 기판(10)의 상기 상면으로 기울어진 측벽(26j)을 가질 수 있다. 이 경우, 상기 패턴들(26)의 상기 폭(26W)은 상기 기판(10)의 상기 상면로부터 멀어질수록 증가할 수 있다. 상기 마스크 패턴들(30)의 최대 폭은 상기 패턴들(26)의 최대 폭보다 클 수 있다.
본 발명의 개념에 따르면, 상기 식각 공정 동안, 상기 이온 빔(IB)은 상기 리세스 영역(22)의 상기 하면(22a)에 대하여 상기 제1 각도(θ1)를 가지고, 상기 리세스 영역(22)의 상기 내측벽(22b)에 대하여 상기 제2 각도(θ2)를 가지도록 조사될 수 있다. 상기 제1 각도(θ1)는 상기 제2 각도(θ2)보다 클 수 있다. 더하여, 상기 이온 빔(IB)은 600eV보다 큰 입사 에너지를 가지고 조사될 수 있고, 이에 따라, 상기 리세스 영역(22)의 상기 내측벽(22b)에서 상기 제2 식각 속도(ER2)가 상기 리세스 영역(22)의 상기 하면(22a)에서 상기 제1 식각 속도(ER1)의 60%와 같거나 그보다 크도록 제어될 수 있다. 따라서, 상기 리세스 영역(22)의 상기 내측벽(22b)에 재증착되는 상기 식각 잔류물(24)의 제거가 용이하여, 상기 리세스 영역(22) 내에서 상기 식각 대상막(20)의 식각이 용이할 수 있다.
도 7 내지 도 10은 본 발명의 개념에 따른 패턴 형성 방법을 이용한 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 11a는 본 발명의 일 실시예에 따른 자기 터널 접합 패턴을 나타내는 단면도이고, 도 11b는 본 발명의 다른 실시예에 따른 자기 터널 접합 패턴을 나타내는 단면도이다.
도 7을 참조하면, 기판(100) 상에 하부 층간 절연막(102)이 형성될 수 있다. 상기 기판(100)은 반도체 기판을 포함할 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판 등을 포함할 수 있다. 일 실시예에 따르면, 선택 소자들(미도시)이 상기 기판(100) 상에 형성될 수 있으며, 상기 하부 층간 절연막(102)이 상기 선택 소자들을 덮도록 형성될 수 있다. 상기 선택 소자들은 전계 효과 트랜지스터들일 수 있다. 이와는 달리, 상기 선택 소자들은 다이오드들일 수도 있다. 상기 하부 층간 절연막(102)은 산화물, 질화물, 및/또는 산화질화물을 포함하는 단일층 또는 다층으로 형성될 수 있다.
콘택 플러그들(110)이 상기 하부 층간 절연막(102) 내에 형성될 수 있다. 상기 콘택 플러그들(110)의 각각은 상기 하부 층간 절연막(102)을 관통하여 상기 선택 소자들 중 대응하는 선택 소자의 일 단자에 전기적으로 접속될 수 있다. 상기 콘택 플러그들(110)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
상기 하부 층간 절연막(102) 상에 차례로 적층된 하부 전극막(112) 및 자기 터널 접합막(120)이 형성될 수 있다. 상기 하부 전극막(112)은 질화티타늄 및/또는 질화탄탈늄 등과 같은 도전성 금속질화물을 포함할 수 있다. 상기 하부 전극막(112)은 상기 자기 터널 접합막(120)을 구성하는 자성막들의 결정 성장에 도움을 주는 물질(일 예로, 루테늄(Ru) 등)을 포함할 수 있다. 상기 하부 전극막(112)은 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다.
상기 자기 터널 접합막(120)은 상기 하부 전극막(112) 상에 차례로 적층된 제1 자성막(114), 터널 배리어막(116), 및 제2 자성막(118)을 포함할 수 있다. 상기 제1 및 제2 자성막들(114, 118) 중에서 어느 하나는 일 방향으로 고정된 자화 방향을 갖는 기준층에 해당할 수 있으며, 다른 하나는 상기 고정된 자화 방향에 평행 또는 반평행 하게 변경 가능한 자화 방향을 갖는 자유층에 해당할 수 있다.
일 예로, 상기 기준층 및 자유층의 자화 방향들은 상기 터널 배리어막(116)과 상기 제2 자성막(118) 사이의 계면에 실질적으로 수직할 수 있다. 이 경우, 상기 기준층 및 자유층은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 기준층은 상기 자유층에 비하여 두껍거나, 상기 기준층의 보자력이 상기 자유층의 보자력 보다 클 수 있다.
다른 예로, 상기 기준층 및 자유층의 자화방향들은 상기 터널 배리어(116)와 상기 제2 자성막(118)의 상기 계면에 실질적으로 평행할 수 있다. 이 경우, 상기 기준층 및 자유층은 강자성 물질을 포함할 수 있다. 상기 기준층은 상기 기준층 내 상기 강자성 물질의 자화 방향을 고정시키기 위한 반 강자성 물질을 더 포함할 수 있다.
상기 터널 배리어막(116)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다.
상기 제1 자성막(114), 상기 터널 배리어막(116), 및 상기 제2 자성막(118)의 각각은 물리 기상 증착법 또는 화학 기상 증착법으로 형성될 수 있다.
상기 자기 터널 접합막(120) 상에 도전성 마스크 패턴들(130)이 형성될 수 있다. 상기 도전성 마스크 패턴들(130)은 텅스텐, 티타늄, 탄탈륨, 알루미늄, 및 금속 질화물들(ex, 티타늄 질화물 및 탄탈륨 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 도전성 마스크 패턴들(130)은 후술될 자기 터널 접합 패턴들이 형성될 영역을 정의할 수 있다.
상기 도전성 마스크 패턴들(130)을 식각 마스크로 상기 자기 터널 접합막(120)의 식각 공정이 수행될 수 있다. 상기 식각 공정은 스퍼터닝(sputtering) 방법을 이용하여 수행될 수 있다. 구체적으로, 상기 식각 공정 동안, 상기 도전성 마스크 패턴들(130)이 형성된 상기 기판(100) 상에 이온 빔(IB)이 제공될 수 있다. 상기 이온 빔(IB)은 일 예로, 아르곤(Ar) 양이온을 포함할 수 있다. 상기 이온 빔(IB)은 상기 기판(100)의 상면에 평행한 기준선(S)에 대하여 제1 각도(θ1)를 가지고 상기 자기 터널 접합막(120)의 표면 상으로 조사될 수 있다. 상기 식각 공정 동안, 상기 기판(100)은 상기 기판(100)의 상기 상면에 수직한 회전축을 중심으로 회전할 수 있고, 이에 따라, 상기 도전성 마스크 패턴들(130) 사이의 상기 자기터널접합막(120)이 대칭적으로 식각될 수 있다.
도 8 및 도 9를 참조하면, 상기 식각 공정에 의해 상기 자기 터널 접합막(120)이 식각되어 상기 기판(100) 상에 서로 이격된 자기 터널 접합 패턴들(140)이 형성될 수 있다. 또한, 상기 식각 공정에 의해 상기 하부 전극막(112)이 식각되어 상기 기판(100) 상에 서로 이격된 하부 전극들(BE)이 형성될 수 있다. 상기 자기 터널 접합 패턴들(140)은 상기 하부 전극들(BE) 상에 각각 형성될 수 있다. 상기 자기 터널 접합 패턴들(140)의 각각은, 상기 하부 전극들(BE)의 각각 상에 차례로 적층된 제1 자성 패턴(134), 터널 배리어 패턴(136), 및 제2 자성 패턴(138)을 포함할 수 있다.
상기 식각 공정이 진행됨에 따라, 도 8에 도시된 바와 같이, 상기 도전성 마스크 패턴들(130) 사이의 상기 자기 터널 접합막(120) 내에 리세스 영역(122)이 형성될 수 있다. 상기 식각 공정은 상기 리세스 영역(122)이 상기 하부 층간 절연막(102) 노출할 때까지 수행될 수 있다. 이에 따라, 상기 자기 터널 접합막(120)은 상기 자기 터널 접합 패턴들(140)로 분리될 수 있고, 상기 하부 전극막(112)은 상기 하부 전극들(BE)로 분리될 수 있다.
상기 식각 공정 동안, 상기 이온 빔(IB)은, 도 3을 참조하여 설명한 바와 같이, 상기 리세스 영역(122)의 하면(122a)에 대하여 상기 제1 각도(θ1)를 가질 수 있고, 상기 리세스 영역(122)의 내측벽(122b)에 대하여 제2 각도(θ2)를 가질 수 있다. 다시 말하면, 상기 리세스 영역(122)의 상기 하면(122a)에서, 상기 이온 빔(IB)은 상기 자기 터널 접합막(120)의 표면에 대하여 상기 제1 각도(θ1)를 가지고 상기 자기 터널 접합막(120)으로 조사될 수 있다. 또한, 상기 리세스 영역(122)의 상기 내측벽(122b)에서, 상기 이온 빔(IB)은 상기 자기 터널 접합막(120)의 상기 표면에 대하여 상기 제2 각도(θ2)를 가지고 상기 자기 터널 접합막(120)으로 조사될 수 있다.
상기 리세스 영역(122)의 상기 내측벽(122b)이, 도 3을 참조하여 설명한 바와 같이, 상기 기준선(S)에 대하여 제3 각도(θ3)를 가지도록 형성되는 경우, 상기 제2 각도(θ2)는 상술한 수학식에 의해 표현될 수 있다.
상기 제1 각도(θ1)는 상기 제2 각도(θ2)보다 클 수 있다. 상기 제1 각도(θ1)는 50°보다 크고 90°보다 작을 수 있다. 상기 제1 각도(θ1)가 50°보다 작은 경우, 상기 도전성 마스크 패턴들(130)의 높이(130h) 때문에 상기 이온 빔(IB)이 상기 도전성 마스크 패턴들(130) 사이의 상기 자기 터널 접합막(120)의 표면으로 조사되는 것이 제한될 수 있다. 이에 따라, 상기 도전성 마스크 패턴들(130) 사이의 상기 자기 터널 접합막(120)의 식각이 어려울 수 있다.
상기 제2 각도(θ2)는 0°보다 크고 40°보다 작을 수 있다. 상기 제2 각도(θ2)가 40°보다 큰 경우, 상술한 바와 같이, 상기 도전성 마스크 패턴들(130)의 상기 높이(130h) 때문에 상기 이온 빔(IB)이 상기 도전성 마스크 패턴들(130) 사이의 상기 자기 터널 접합막(120)의 표면으로 조사되는 것이 제한될 수 있다. 이에 따라, 상기 도전성 마스크 패턴들(130) 사이의 상기 자기 터널 접합막(120)의 식각이 어려울 수 있다.
상기 식각 공정 동안, 상기 자기 터널 접합막(120)의 식각 속도는 상기 자기 터널 접합막(120)의 표면에 대한 상기 이온 빔(IB)의 각도에 의존할 수 있다. 상기 이온 빔(IB)이 상기 리세스 영역(122)의 상기 하면(122a)에 대하여 상기 제1 각도(θ1)를 가짐에 따라, 상기 자기 터널 접합막(120)은 상기 리세스 영역(122)의 상기 하면(122a)에서 제1 식각 속도(ER1)를 가질 수 있다. 상기 이온 빔(IB)이 상기 리세스 영역(122)의 상기 내측벽(122b)에 대하여 상기 제2 각도(θ2)를 가짐에 따라, 상기 자기 터널 접합막(120)은 상기 리세스 영역(122)의 상기 내측벽(122b)에서 제2 식각 속도(ER2)를 가질 수 있다.
상기 제2 식각 속도(ER2)는 상기 제1 식각 속도(ER1)의 60%와 같거나 그보다 클 수 있다(즉, ER2≥(ER1*0.6)). 상기 제2 식각 속도(ER2)가 상기 제1 식각 속도(ER1)의 60%보다 작은 경우, 상기 자기 터널 접합막(120)의 식각이 어려울 수 있다. 구체적으로, 도 4를 참조하여 설명한 바와 같이, 상기 식각 공정이 진행됨에 따라, 상기 리세스 영역(122)의 상기 하면(122a)으로부터 발생되는 도전성 식각 부산물이 상기 리세스 영역(122)의 상기 내측벽(122b) 상에 재증착되어 식각 잔류물(24)이 형성될 수 있다. 상기 제2 식각 속도(ER2)가 상기 제1 식각 속도(ER1)의 60%보다 작은 경우, 상기 식각 잔류물(24)의 제거가 어려울 수 있다. 이 경우, 상기 식각 공정이 계속 진행됨에 따라 상기 식각 잔류물(24)의 양이 증가할 수 있고, 증가된 상기 식각 잔류물(24)에 의해 상기 리세스 영역(122) 내에서 상기 자기 터널 접합막(120)의 식각이 방해될 수 있다. 상기 식각 공정이 더 진행되어 상기 자기 터널 접합 패턴들(140)이 형성되는 경우, 상기 자기 터널 접합 패턴들(140)의 측벽들 상에 상기 식각 잔류물(24)이 남을 수 있고, 이에 따라, 상기 자기 터널 접합 패턴들(140)의 각각 내의 상기 제1 자성 패턴(134)과 상기 제2 자성 패턴(138) 사이의 전기적 단락(short)이 초래될 수 있다.
상기 제2 식각 속도(ER2)가 상기 제1 식각 속도(ER1)의 60%와 같거나 그보다 크도록, 상기 이온 빔(IB)의 입사 에너지가 제어될 수 있다. 상기 이온 빔(IB)은 600ev보다 크고 10keV보다 작은 입사 에너지를 가질 수 있다. 도 6a 및 도 6b를 참조하여 설명한 바와 같이, 상기 이온 빔(IB)이 600eV보다 큰 입사 에너지를 갖는 경우, 상기 리세스 영역(122)의 상기 내측벽(122b)에 재증착되는 상기 식각 잔류물(24)의 제거가 용이하여 상기 리세스 영역(122) 내에서 상기 자기 터널 접합막(120)의 식각이 용이할 수 있다. 더하여, 상기 자기 터널 접합 패턴들(140)의 측벽들 상에 남는 상기 식각 잔류물(24)의 양이 최소화될 수 있고, 이에 따라, 상기 자기 터널 접합 패턴들(140)의 각각 내의 상기 제1 자성 패턴(134)과 상기 제2 자성 패턴(138) 사이의 전기적 단락(short)이 방지될 수 있다.
상기 이온 빔(IB)의 상기 입사 에너지가 600ev보다 작은 경우, 앞서 설명한 바와 같이, 상기 리세스 영역(122) 내에서 상기 식각 잔류물(24)의 제거가 어려울 수 있고, 이에 따라, 상기 리세스 영역(122) 내에서 상기 자기 터널 접합막(120)의 식각이 어려울 수 있다. 상기 이온 빔(IB)의 상기 입사 에너지가 10kev보다 큰 경우, 스퍼터링 공정의 특성 상 상기 자기 터널 접합 패턴들(140)을 형성하는 것이 어려울 수 있다.
도 9를 다시 참조하면, 상기 식각 공정 후, 일 단면의 관점에서, 상기 도전성 마스크 패턴들(130)의 폭(130W)은 상기 기판(100)의 상면으로부터 멀어질수록 증가할 수 있다. 상기 자기 터널 접합 패턴들(140)은, 일 예로, 상기 기판(100)의 상기 상면에 대하여 실질적으로 수직한 측벽(140i)을 가질 수 있다. 즉, 상기 자기 터널 접합 패턴들(140)의 폭(140W)은 상기 기판(100)의 상기 상면으로부터 멀어질수록 실질적으로 동일할 수 있다. 다른 예로, 상기 자기 터널 접합 패턴들(140)은 상기 기판(100)의 상기 상면으로 기울어진 측벽(140j)을 가질 수 있다. 이 경우, 상기 자기 터널 접합 패턴들(140)의 상기 폭(140W)은 상기 기판(100)의 상기 상면로부터 멀어질수록 증가할 수 있다. 상기 도전성 마스크 패턴들(130)의 최대 폭은 상기 자기 터널 접합 패턴들(140)의 최대 폭보다 클 수 있다.
상기 하부 전극들(BE)은 상기 하부 층간 절연막(102) 내에 형성된 상기 콘택 플러그들(110)에 각각 전기적으로 연결될 수 있다. 일 실시예에 따르면, 상기 하부 전극들(BE) 각각의 하면은 상기 콘택 플러그들(110) 각각의 상면에 접할 수 있다.
일 실시예에 따르면, 도 11a에 도시된 바와 같이, 상기 제1 및 제2 자성 패턴들(134, 138)의 자화방향들(134a, 138a)은 상기 터널 배리어 패턴(136)과 상기 제2 자성 패턴(138)의 접촉면(또는 상기 하부 전극(BE)의 상면)에 실질적으로 평행할 수 있다. 도 11a는 상기 제1 자성 패턴(134)이 기준 패턴이고, 상기 제2 자성 패턴(138)이 자유 패턴인 경우를 예로서 개시하나, 이에 한정되지 않는다. 도 11a에 도시된 바와 달리, 상기 제1 자성 패턴(134)이 자유 패턴이고, 상기 제2 자성 패턴(138)이 기준 패턴일 수도 있다. 상기 기준 패턴은 상기 자유 패턴에 비하여 두껍거나, 상기 기준 패턴의 보자력이 상기 자유 패턴의 보자력보다 클 수 있다.
상기 평행한 자화 방향들(134a, 138a)을 갖는 상기 제1 및 제2 자성 패턴들(134, 138)은 강자성 물질을 포함할 수 있다. 상기 제1 자성 패턴(134)은 상기 제1 자성 패턴(134) 내 상기 강자성 물질의 자화 방향을 고정시키기 위한 반 강자성 물질을 더 포함할 수 있다.
다른 실시예에 따르면, 도 11b에 도시된 바와 같이, 상기 제1 및 제2 자성 패턴들(134, 138)의 자화방향들(134a, 138a)은 상기 터널 배리어 패턴(136)과 상기 제2 자성 패턴(138)의 접촉면(또는 상기 하부 전극(BE)의 상면)에 실질적으로 수직할 수 있다. 도 11b는 상기 제1 자성 패턴(134)이 기준 패턴이고, 상기 제2 자성 패턴(138)이 자유 패턴인 경우를 예로서 개시하나, 도 11b에 도시된 바와 달리, 상기 제1 자성 패턴(134)이 자유 패턴이고, 상기 제2 자성 패턴(138)이 기준 패턴일 수도 있다.
상기 수직한 자화 방향들(134a, 138a)을 갖는 상기 제1 및 제2 자성 패턴들(134, 138)은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다.
도 10을 참조하면, 상기 하부 층간 절연막(102) 상에 상기 하부 전극들(BE), 상기 자기 터널 접합 패턴들(140), 및 상기 도전성 마스크 패턴들(130)을 덮는 상부 층간 절연막(150)이 제공될 수 있다. 상기 도전성 마스크 패턴들(130)은 상기 자기 터널 접합 패턴들(140) 상에 각각 제공되는 상부 전극들(TE)로 기능할 수 있다. 상기 상부 층간 절연막(150)은 단일층 또는 다층일 수 있다. 일 예로, 상기 상부 층간 절연막(150)은 산화막(ex, 실리콘 산화막), 질화막(ex, 실리콘 질화막), 및/또는 산화질화막(ex, 실리콘 산화질화막)을 포함할 수 있다. 상기 상부 층간 절연막(150) 상에 배선(160)이 형성될 수 있다. 상기 배선(160)은 일 방향으로 연장되며, 상기 일 방향을 따라 배열된 복수 개의 상기 자기 터널 접합 패턴들(140)과 전기적으로 연결될 수 있다. 상기 자기 터널 접합 패턴들(140)의 각각은 상기 상부 전극들(TE) 중 대응하는 상부 전극(TE)을 통하여 상기 배선(160)에 연결될 수 있다. 일 실시예에 따르면, 상기 배선(160)은 비트 라인의 기능을 수행할 수 있다.
본 발명의 개념에 따르면, 상기 자기 터널 접합 패턴들(140)을 형성하기 위한 상기 식각 공정 동안, 상기 이온 빔(IB)은 상기 리세스 영역(122)의 상기 하면(122a)에 대하여 상기 제1 각도(θ1)를 가지고, 상기 리세스 영역(122)의 상기 내측벽(122b)에 대하여 상기 제2 각도(θ2)를 가지도록 조사될 수 있다. 상기 제1 각도(θ1)는 상기 제2 각도(θ2)보다 클 수 있다. 더하여, 상기 이온 빔(IB)은 600eV보다 큰 입사 에너지를 가지고 조사될 수 있고, 이에 따라, 상기 리세스 영역(122)의 상기 내측벽(122b)에서 상기 제2 식각 속도(ER2)가 상기 리세스 영역(122)의 상기 하면(122a)에서 상기 제1 식각 속도(ER1)의 60%와 같거나 그보다 크도록 제어될 수 있다. 따라서, 상기 리세스 영역(122)의 상기 내측벽(122b)에 재증착되는 상기 식각 잔류물(24)의 제거가 용이하여, 상기 리세스 영역(122) 내에서 상기 자기 터널 접합막(120)의 식각이 용이할 수 있다. 또한, 상기 자기 터널 접합 패턴들(140)의 측벽들 상에 남는 상기 식각 잔류물(24)의 양이 최소화될 수 있고, 이에 따라, 상기 자기 터널 접합 패턴들(140)의 각각 내의 상기 제1 자성 패턴(134)과 상기 제2 자성 패턴(138) 사이의 전기적 단락(short)이 방지될 수 있다. 이에 따라, 우수한 신뢰성을 반도체 소자가 제조될 수 있다.
도 12는 본 발명의 개념에 따른 패턴 형성 방법을 이용하여 제조된 반도체 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 12를 참조하면, 단위 메모리 셀(MC)은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다. 상기 단위 메모리 셀(MC)은 자기 메모리 소자(ME, magnetic memory element) 및 선택 소자(SE, select element)를 포함할 수 있다. 상기 선택 소자(SE) 및 상기 자기 메모리 소자(ME)는 전기적으로 직렬로 연결될 수 있다. 상기 자기 메모리 소자(ME)는 상기 비트 라인(BL)과 상기 선택 소자(SE) 사이에 연결되고, 상기 선택 소자(SE)는 상기 자기 메모리 소자(ME)와 상기 워드 라인(WL) 사이에 연결될 수 있다.
상기 자기 메모리 소자(ME)는 자기터널접합(magnetic tunnel junction; MTJ)을 포함할 수 있다. 상기 선택 소자(SE)는 상기 자기터널접합을 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 상기 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다.
일 실시예에 따르면, 상기 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과 트랜지스터로 구성되는 경우, 메모리 어레이는 트랜지스터의 소스 전극과 연결되는 소스 라인(SL)을 더 포함할 수 있다. 상기 소스 라인(SL)은 인접하는 상기 워드 라인들(WL) 사이에 배치될 수 있고, 두 개의 트랜지스터들이 하나의 상기 소스 라인(SL)을 공유할 수 있다.
도 13은 본 발명의 개념에 따른 패턴 형성 방법을 이용하여 제조된 반도체 소자의 평면도이고, 도 14는 도 13의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 13 및 도 14를 참조하면, 기판(200) 상에 선택 소자들이 배치될 수 있다. 상기 선택 소자들은 트랜지스터들일 수 있다. 상기 트랜지스터들은 상기 기판(200) 상의 셀 게이트 전극들(CG)을 포함할 수 있다. 평면적 관점에서, 상기 셀 게이트 전극들(CG)은 제1 방향(D1)을 따라 서로 이격될 수 있고, 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 셀 게이트 유전막들(202c)이 상기 셀 게이트 전극들(CG)과 상기 기판(200) 사이에 각각 배치될 수 있다. 상기 셀 게이트 전극들(CG)을 포함하는 상기 트랜지스터들은 리세스된 채널 영역들 포함할 수 있다.
격리 게이트 전극들(IG)이 한 쌍의 셀 게이트 전극들(CG)을 사이에 두고 서로 이격되어 배치될 수 있다. 평면적 관점에서, 상기 격리 게이트 전극들(IG)도 상기 제1 방향(D1)을 따라 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다. 격리 게이트 유전막들(202i)이 상기 격리 게이트 전극들(IG)과 상기 기판(200) 사이에 각각 배치될 수 있다.
게이트 하드 마스크 패턴들(204)이 상기 셀 및 격리 게이트 전극들(CG, IG) 상에 각각 배치될 수 있다. 상기 게이트 하드 마스크 패턴들(204)의 각각의 상면은 상기 기판(200)의 상면과 실질적으로 공면을 이룰 수 있다.
반도체 메모리 소자의 동작 시에, 격리 전압이 상기 격리 게이트 전극들(IG)의 각각에 인가될 수 있다. 상기 격리 전압은 상기 격리 게이트 전극들(IG)의 각각의 내면 아래에 채널이 형성되는 것을 방지할 수 있다. 즉, 상기 격리 전압에 의하여 상기 격리 게이트 전극들(IG)의 각각의 아래의 격리 채널 영역이 턴-오프(turn-off)되어, 상기 격리 게이트 전극들(IG) 사이의 활성 영역이 정의될 수 있다.
상기 셀 게이트 전극들(CG)은, 일 예로, 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 격리 게이트 전극들(IG)은 상기 셀 게이트 전극들(CG)과 동일한 물질을 포함할 수 있다. 상기 셀 게이트 유전막들(202c) 및 상기 격리 게이트 유전막들(202i)은, 일 예로, 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 상기 게이트 하드 마스크 패턴들(204)은, 일 예로, 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
소스/드레인 영역들(206)이 상기 셀 게이트 전극들(CG)의 각각의 양 측에 배치될 수 있다. 한 쌍의 상기 셀 게이트 전극들(CG)은, 한 쌍의 상기 셀 게이트 전극들(CG) 사이에 배치된 하나의 소스/드레인 영역(206)을 공유할 수 있다. 상기 소스/드레인 영역들(206)은 상기 기판(200)의 도전형과 다른 도전형의 도펀트들로 도핑될 수 있다.
한 쌍의 상기 셀 게이트 전극들(CG) 사이의 상기 기판(200) 상에 소스 라인(SL)이 배치될 수 있다. 상기 소스 라인(SL)은 한 쌍의 상기 셀 게이트 전극들(CG) 사이의 상기 소스/드레인 영역(206)에 전기적으로 접속될 수 있다. 서로 인접하는 두 개의 선택 소자들은 하나의 소스 라인(SL)을 공유할 수 있다. 상기 소스 라인(SL)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
제1 층간 절연막(208)이 상기 기판(200) 상에 배치되어, 상기 셀 및 격리 게이트 전극들(CG, IG), 및 상기 소스 라인(SL)을 덮을 수 있다. 상기 제1 층간 절연막(208)은 일 예로, 실리콘 산화막일 수 있다. 상기 제1 층간 절연막(208) 내에, 상기 제1 층간 절연막(208)을 관통하여 상기 소스/드레인 영역들(206)에 접속되는 콘택들(210)이 배치될 수 있다. 평면적 관점에서, 상기 콘택들(210)은 상기 기판(200) 상에 이차원적으로 배치될 수 있다. 상기 콘택들(210)은, 상기 소스 라인(SL)이 제공되지 않은 상기 소스/드레인 영역들(206)에 접속될 수 있다. 즉, 상기 소스/드레인 영역들(206)의 일부는 상기 소스 라인(SL)에 접속될 수 있고, 상기 소스/드레인 영역들(206)의 다른 일부는 상기 콘택들(210)에 접속될 수 있다. 상기 콘택들(210)의 각각의 상면은 상기 제1 층간 절연막(208)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 콘택들(210)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다.
상기 제1 층간 절연막(208) 상에 매립 절연층(212)이 제공될 수 있다. 상기 매립 절연층(212)은 일 예로, 실리콘 질화물을 포함할 수 있다. 상기 매립 절연층(212) 내에 상기 매립 절연층(212)을 관통하여 상기 콘택들(210)에 각각 연결되는 도전 패드들(214)이 제공될 수 있다. 상기 도전 패드들(214)의 각각의 상면은 상기 매립 절연층(212)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 도전 패드들(214)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다. 상기 콘택들(210) 및 상기 도전 패드들(214)은 상기 소스/드레인 영역들(206)과 후술될 자기 터널 접합들을 연결하기 위한 구조일 수 있다.
상기 매립 절연층(212) 상에 상기 도전 패드들(214)에 각각 접속되는 하부 전극들(BE)이 제공될 수 있다. 상기 하부 전극들(BE) 상에 자기 터널 접합 패턴들(MTJ)이 제공될 수 있고, 상기 자기 터널 접합 패턴들(MTJ)은 상기 하부 전극들(BE)에 각각 접속될 수 있다. 상기 자기 터널 접합 패턴들(MTJ) 상에 상부 전극들(TE)이 제공될 수 있고, 상기 상부 전극들(TE)은 상기 자기 터널 접합 패턴들(MTJ)에 각각 접속될 수 있다. 상기 하부 전극들(BE) 및 상기 상부 전극들(TE)은 금속, 도전성 금속 질화물, 및 도핑된 반도체 물질 중 적어도 하나를 각각 포함할 수 있다.
상기 자기 터널 접합 패턴들(MTJ)은 상기 하부 전극들(BE), 상기 도전 패드들(214), 및 상기 콘택들(210)을 통하여 상기 소스/드레인 영역들(206)에 각각 전기적으로 접속될 수 있다. 도 13에 도시된 바와 같이, 상기 자기 터널 접합 패턴들(MTJ)은 평면적 관점에서 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있다.
상기 자기 터널 접합 패턴들(MTJ) 각각은, 상기 하부 전극들(BE) 각각의 상에 차례로 적층된 제1 자성 패턴(234), 터널 배리어 패턴(236), 및 제2 자성 패턴(238)을 포함할 수 있다. 상기 제1 자성 패턴(234), 터널 배리어 패턴(236), 및 제2 자성 패턴(238)의 각각을 구성하는 물질 및 특성들은 도 9, 도 11a, 및 도 11b를 참조하여 설명한 바와 같다.
도 9를 참조하여 설명한 바와 같이, 일 단면의 관점에서, 상기 상부 전극들(TE)의 폭은 상기 기판(200)의 상면으로부터 멀어질수록 증가할 수 있다. . 상기 자기 터널 접합 패턴들(MTJ)의 측벽들은, 일 예로, 상기 기판(200)의 상기 상면에 대하여 실질적으로 수직할 수 있다. 즉, 상기 자기 터널 접합 패턴들(MTJ)의 폭은 상기 기판(200)의 상기 상면으로부터 멀어질수록 실질적으로 동일할 수 있다. 다른 예로, 상기 자기 터널 접합 패턴들(MTJ)의 측벽들은 상기 기판(200)의 상기 상면으로 기울어질 수 있다. 이 경우, 상기 자기 터널 접합 패턴들(MTJ)의 상기 폭은 상기 기판(200)의 상기 상면로부터 멀어질수록 증가할 수 있다. 상기 상부 전극들(TE)의 최대 폭은 상기 자기 터널 접합 패턴들(MTJ)의 최대 폭보다 클 수 있다.
상기 매립 절연층(212) 상에 제2 층간 절연막(250)이 제공되어, 상기 하부 전극들(BE), 상기 자기 터널 접합 패턴들(MTJ), 및 상기 상부 전극들(TE)을 덮을 수 있다. 상기 제2 층간 절연막(250)은 일 예로, 실리콘 산화막일 수 있다. 상기 상부 전극들(TE)의 각각의 상면은 상기 제2 층간 절연막(250)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 상부 전극들(TE)의 각각의 측벽들과 상기 제2 층간 절연막(250) 사이, 상기 자기 터널 접합 패턴들(MTJ)의 각각의 측벽들과 상기 제2 층간 절연막(250) 사이, 및 상기 하부 전극들(BE)의 각각의 측벽들과 상기 제2 층간 절연막(250) 사이에 캐핑막(240)이 제공될 수 있다. 상기 캐핑막(240)은, 상기 매립 절연층(212)과 상기 제2 층간 절연막(250) 사이로 연장되어, 상기 매립 절연층(212)의 상면을 덮을 수 있다. 상기 캐핑막(240)은 금속 산화막(일 예로, 산화 알루미늄)을 포함할 수 있다.
상기 제2 층간 절연막(250) 상에 비트 라인들(BL)이 제공될 수 있다. 상기 비트 라인들(BL)은 상기 제2 방향(D2)을 따라 서로 이격되고, 상기 제1 방향(D1)으로 연장될 수 있다. 상기 비트 라인들(BL)의 각각은, 상기 제1 방향(D1)을 따라 서로 이격된 복수 개의 상기 자기 터널 접합 패턴들(MTJ)에 전기적으로 연결될 수 있다. 상기 비트 라인들(BL)은 일 예로, 금속 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상술된 실시예들에 따른 반도체 소자들이 반도체 기억 소자들로 구현되는 경우에, 상기 기억 장치(1130)는 상술된 실시예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상술된 실시예들의 반도체 소자들이 반도체 기억 소자들로 구현되는 경우에, 상기 기억 장치(1210)는 상술된 실시예들에 따른 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 100, 200: 기판 20: 식각 대상막
30: 마스크 패턴들 22, 122: 리세스 영역
22a, 122a: 리세스 영역의 하면 22b, 122b: 리세스 영역의 내측벽
24: 식각 잔류물 26: 패턴들
102: 하부 층간 절연막 110: 콘택 플러그들
112: 하부 전극막 120: 자기터널접합막
114: 제1 자성막 116: 터널 배리어막
118: 제2 자성막 130: 도전성 마스크 패턴들
BE: 하부 전극들 1 40, MTJ: 자기터널접합 패턴들
134, 234: 제1 자성 패턴 136, 236: 터널 배리어 패턴
138, 238: 제2 자성 패턴 TE: 상부 전극
150: 상부 층간 절연막 160: 배선
IG: 격리 게이트 전극들 CG: 셀 게이트 전극들
206: 소스/드레인 영역들 SL: 소스 라인
210: 콘택들 214: 도전 패드들
BL: 비트 라인들

Claims (20)

  1. 기판 상에 식각 대상막을 형성하는 것;
    상기 식각 대상막 상에 마스크 패턴들을 형성하는 것; 및
    상기 마스크 패턴들을 식각 마스크로 상기 식각 대상막을 식각하여 서로 이격된 패턴들을 형성하는 것을 포함하되,
    상기 식각 대상막을 식각하는 것은, 상기 식각 대상막의 표면으로 조사되는 이온 빔을 이용한 식각 공정에 의해 상기 마스크 패턴들 사이의 상기 식각 대상막 내에 리세스 영역을 형성하는 것을 포함하고,
    상기 이온 빔은 상기 리세스 영역의 하면에 대하여 제1 각도를 가지도록, 그리고 상기 리세스 영역의 내측벽에 대하여 제2 각도를 가지도록 상기 식각 대상막으로 조사되고,
    상기 제1 각도는 50°보다 크고 90°보다 작고, 상기 제2 각도는 0°보다 크고 40°보다 작고,
    상기 이온 빔의 입사 에너지는 600eV보다 크고 10keV보다 작은 패턴 형성 방법.
  2. 청구항 1에 있어서,
    상기 식각 대상막은 도전 물질을 포함하는 패턴 형성 방법.
  3. 청구항 2에 있어서,
    상기 식각 대상막은 금속 원소를 포함하는 패턴 형성 방법.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 리세스 영역의 상기 내측벽은 상기 기판의 상면에 대하여 제3 각도로 기울어지되,
    상기 제2 각도는 아래의 수학식에 의해 표현되는 패턴 형성 방법.
    [수학식]
    θ2=180°-θ1- θ3
    여기서, θ1, θ2, θ3는 각각 상기 제1 각도, 상기 제2 각도, 및 상기 제3 각도이다.
  6. 청구항 1에 있어서,
    상기 리세스 영역은, 일 단면의 관점에서, 상기 기판의 상기 상면으로부터 멀어질수록 증가하는 폭을 갖는 패턴 형성 방법.
  7. 삭제
  8. 삭제
  9. 청구항 1에 있어서,
    상기 이온 빔은 아르곤(Ar) 양이온을 포함하는 패턴 형성 방법.
  10. 기판 상에 자기터널접합막을 형성하는 것;
    상기 자기터널접합막 상에 마스크 패턴들을 형성하는 것; 및
    상기 마스크 패턴들을 식각 마스크로 상기 자기터널접합막을 식각하여 서로 이격된 자기터널접합 패턴들을 형성하는 것을 포함하되,
    상기 자기터널접합막을 식각하는 것은, 상기 자기터널접합막의 표면으로 조사되는 이온 빔을 이용한 식각 공정에 의해 상기 마스크 패턴들 사이의 상기 자기터널접합막 내에 리세스 영역을 형성하는 것을 포함하고,
    상기 이온 빔은 상기 리세스 영역의 하면에 대하여 제1 각도를 가지도록, 그리고 상기 리세스 영역의 내측벽에 대하여 제2 각도를 가지도록 상기 자기터널접합막으로 조사되고,
    상기 제1 각도는 상기 제2 각도보다 크고,
    상기 이온 빔의 입사 에너지는 600eV보다 크고 10keV보다 작은 반도체 소자의 제조방법.
  11. 청구항 10에 있어서,
    상기 자기터널접합막은 상기 기판 상에 적층된 제1 자성막 및 제2 자성막, 및 이들 사이의 터널 배리어막을 포함하는 반도체 소자의 제조방법.
  12. 청구항 10에 있어서,
    상기 마스크 패턴들은 도전 물질을 포함하는 반도체 소자의 제조방법.
  13. 삭제
  14. 청구항 10에 있어서,
    상기 리세스 영역의 상기 내측벽은 상기 기판의 상면에 대하여 제3 각도로 기울어지되,
    상기 제2 각도는 아래의 수학식에 의해 표현되는 반도체 소자의 제조 방법.
    [수학식]
    θ2=180°-θ1- θ3
    여기서, θ1, θ2, θ3는 각각 상기 제1 각도, 상기 제2 각도, 및 상기 제3 각도이다.
  15. 청구항 10에 있어서,
    상기 제1 각도는 50°보다 크고 90°보다 작은 반도체 소자의 제조방법.
  16. 청구항 10에 있어서,
    상기 제2 각도는 0°보다 크고 40°보다 작은 반도체 소자의 제조방법.
  17. 청구항 10에 있어서,
    상기 이온 빔은 아르곤(Ar) 양이온을 포함하는 반도체 소자의 제조방법.
  18. 청구항 10에 있어서,
    상기 자기터널접합 패턴들의 각각은 상기 기판 상에 적층된 제1 자성 패턴 및 제2 자성 패턴, 및 이들 사이의 터널 배리어 패턴을 포함하고,
    상기 제1 자성 패턴 및 상기 제2 자성 패턴의 각각은, 상기 제2 자성 패턴과 상기 터널 배리어 패턴의 계면에 수직한 자화방향을 갖는 반도체 소자의 제조방법.
  19. 청구항 10에 있어서,
    상기 자기터널접합 패턴들의 각각은 상기 기판 상에 적층된 제1 자성 패턴 및 제2 자성 패턴, 및 이들 사이의 터널 배리어 패턴을 포함하고,
    상기 제1 자성 패턴 및 상기 제2 자성 패턴의 각각은, 상기 제2 자성 패턴과 상기 터널 배리어 패턴의 계면에 평행한 자화방향을 갖는 반도체 소자의 제조방법,
  20. 기판 상의 상부 전극; 및
    상기 기판과 상기 상부 전극 사이의 자기터널접합 패턴을 포함하되,
    일 단면의 관점에서, 상기 상부 전극의 폭은 상기 상부 전극과 상기 자기터널접합 패턴이 서로 접하는 계면으로부터 상기 기판의 상면에서 멀어지는 방향을 따라 연속적으로 증가하고,
    상기 상부 전극의 최대 폭은 상기 자기터널접합 패턴의 최대 폭보다 크고,
    상기 자기터널접합 패턴의 측면은 상기 기판의 상면에 수직한 반도체 소자.
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