KR102376480B1 - 자기 메모리 장치 및 그의 형성방법 - Google Patents

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Abstract

자기 메모리 장치가 개시된. 자기 메모리 장치는 기판, 기판 상의 하부 전극, 하부 전극 상의 자기 터널 접합, 및 자기 터널 접합 상의 캐핑 전극을 포함하고, 자기 터널 접합은 기준 자성 패턴, 자유 자성 패턴, 및 기준 자성 패턴과 자유 자성 패턴 사이의 터널 배리어 패턴을 포함하고, 캐핑 전극은 자기 터널 접합의 중심으로부터 오프셋되어 비대칭적으로 배치된다.

Description

자기 메모리 장치 및 그의 형성방법{MAGNETIC MEMORY DEVICE AND FORMING THE SAME}
본 발명은 자기 메모리 장치 및 그의 형성방법에 관한 것이다.
전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 메모리 장치 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구들을 충족시키기 일 방안으로 메모리 장치로 자기 메모리 장치가 제안된 바 있다. 자기 메모리 장치는 고속으로 동작할 수 있으며, 또한 비휘발성 특성을 가질 수 있어, 차세대 메모리 장치로서 각광받고 있다.
자기 메모리 장치는 자기터널접합(Magnetic Tunnel Junction: MTJ)을 포함할 수 있다. 자기터널접합은 두 개의 자성체들과 그 사이에 개재된 터널 배리어층을 포함할 수 있다. 두 개의 자성체들의 자화 방향들에 따라 자기터널접합의 저항값이 달라질 수 있다. 예컨대, 두 개의 자성체들의 자화 방향들이 서로 반평행한 경우 자기터널접합은 상대적으로 큰 저항값을 가질 수 있으며, 두 개의 자성체들의 자화 방향들이 평행한 경우 자기터널접합은 상대적으로 작은 저항값을 가질 수 있다. 이러한 저항값들의 차이를 이용하여 자기 메모리 장치는 데이터를 기입/판독할 수 있다.
본 발명은 자기터널접합의 동작 특성이 향상된 자기 메모리 장치를 제공하기 위한 것이다.
본 발명은 자기터널접합의 동작 특성이 향상된 자기 메모리 장치의 형성방법을 제공하기 위한 것이다.
본 발명의 일 실시예에 따르면, 자기 메모리 장치는 하부 전극; 상기 하부 전극 상의 자기 터널 접합; 및 상기 자기 터널 접합 상의 캐핑 패턴을 포함하고, 상기 자기 터널 접합은: 고정된 자화 방향을 갖는 기준 자성 패턴; 변화 가능한 자화 방향을 갖는 자유 자성 패턴; 상기 기준 자성 패턴 및 상기 자유 자성 패턴 사이의 터널 배리어 패턴; 상기 자유 자성 패턴 상의 서브 산화 패턴; 및 상기 서브 산화 패턴과 상기 자유 자성 패턴 사이의 금속 패턴을 포함하고, 상기 자유 자성 패턴 및 상기 기준 자성 패턴의 상기 자화 방향들은 상기 자성 패턴들의 상부면에 실질적으로 수직하다.
일 예로, 상기 금속 패턴은 전이 금속 또는 희토류 금속을 포함할 수 있다. 상기 금속 패턴의 두께는 0.5 ~ 2 ㎚의 범위를 가질 수 있다.
일 예로, 상기 캐핑 전극은 상기 자기 터널 접합의 중심으로부터 오프셋되어 비대칭적으로 배치될 수 있다. 상기 캐핑 전극은 상기 자기 터널 접합의 적어도 일부를 노출할 수 있다.
일 예로, 상기 자기 터널 접합은: 상기 상부면에 평행한 제 1 방향의 제 1 폭; 및 상기 상부면에 평행하고 상기 제 1 방향에 직교하는 제 2 방향의 제 2 폭을 갖고, 상기 제 1 폭은 상기 제 2 폭 보다 클 수 있다. 상기 캐핑 전극은 상기 제 1 방향의 가장자리에 배치될 수 있다. 상기 캐핑 전극의 폭은 상기 제 2 폭 보다 작을 수 있다.
본 발명의 일 실시예에 따르면, 자기 메모리 장치는 기판; 상기 기판 상의 하부 전극; 상기 하부 전극 상의 자기 터널 접합; 및 상기 자기 터널 접합 상의 캐핑 전극을 포함하고, 상기 자기 터널 접합은: 고정된 자화 방향을 갖는 기준 자성 패턴; 변화 가능한 자화 방향을 갖는 자유 자성 패턴; 및 상기 기준 자성 패턴 및 상기 자유 자성 패턴 사이에 개재된 터널 배리어 패턴을 포함하고, 상기 캐핑 전극은 상기 자기 터널 접합의 중심으로부터 오프셋되어 비대칭적으로 배치된다.
일 예로, 상기 자유 자성 패턴과 상기 캐핑 전극 사이의 금속 패턴을 더 포함할 수 있다. 상기 금속 패턴은 전이 금속 또는 희토류 금속을 포함할 수 있다. 상기 장치는 상기 자유 자성 패턴과 상기 캐핑 전극 사이의 서브 산화 패턴을 더 포함하고, 상기 자유 자성 패턴 및 상기 기준 자성 패턴의 상기 자화 방향들은 상기 기판의 상부면에 실질적으로 수직할 수 있다.
본 발명의 일 실시예에 따르면, 자기 터널 접합; 및 상기 자기 터널 접합 상의 캐핑 전극을 포함하고, 상기 자기 터널 접합은 상기 캐핑 전극에 인접한 금속 패턴을 포함하고, 상기 캐핑 전극은 상기 자기 터널 접합의 중심으로부터 오프셋되어 비대칭적으로 배치된다.
본 발명의 일 실시예에 따르면, 기판 상에 하부 전극을 형성하고; 상기 하부 전극 상에 자기 터널 접합을 형성하고; 그리고 상기 자기 터널 접합 상에 캐핑 전극을 형성하는 것을 포함하고, 상기 캐핑 전극을 형성하는 것은: 상기 자기 터널 접합 상에 제 1 마스크 패턴을 형성하고; 상기 제 1 마스크 패턴의 일 측벽과 접촉하고 상기 자기 터널 접합을 덮는 제 2 마스크 패턴을 형성하고; 상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴을 사용하여, 상기 자기 터널 접합을 패터닝하고; 상기 제 1 마스크 패턴을 선택적으로 제거하여 상기 자기 터널 접합을 노출하는 오프닝을 형성하고; 그리고 상기 오프닝 내에 상기 캐핑 전극을 형성하는 것을 포함한다.
일 예로, 상기 제 2 마스크 패턴은 상기 제 1 마스크 패턴의 다른 측벽을 노출할 수 있다.
일 예로, 상기 방법은 상기 제 1 마스크 패턴을 선택적으로 제거하기 전, 상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴의 측벽을 덮고 상기 제 2 마스크 패턴의 상부면을 노출하는 층간 절연막을 형성하는 것을 더 포함할 수 있다. 상기 제 1 마스크 패턴은 상기 제 2 마스크 패턴 및 상기 층간 절연막에 대하여 식각 선택비를 가질 수 있다. 상기 제 1 마스크 패턴은 실리콘 질화물 또는 실리콘 산질화물이고, 상기 제 2 마스크 패턴 및 상기 층간 절연막은 실리콘 산화물일 수 있다. 상기 제 2 마스크 패턴을 형성하는 것은: 상기 제 1 마스크 패턴의 측벽의 적어도 일부에 접하도록 상기 자기터널접합 상에 제 2 마스크막을 형성하고; 상기 제 1 마스크 패턴 및 상기 제 2 마스크막 상에 제 3 마스크 패턴을 형성하고; 그리고 상기 제 3 마스크 패턴을 사용하여 상기 제 2 마스크막을 패터닝하는 것을 포함할 수 있다. 상기 자기 터널 접합을 패터닝하는 것은 상기 제 1 마스크 패턴, 상기 제 2 마스크 패턴, 및 상기 제 3 마스크 패턴을 사용하여 수행될 수 있다. 상기 제 3 마스크 패턴은 상기 제 2 마스크 패턴 및 상기 층간 절연막에 대하여 식각 선택비를 가질 수 있다.상기 제 3 마스크 패턴은 티타늄 질화물을 포함할 수 있다. 상기 패터닝된 자기 터널 접합은 상기 제 3 마스크 패턴에 자기 정렬될 수 있다.
일 예로, 상기 캐핑 전극은 상기 패터닝된 자기 터널 접합의 중심으로부터 오프셋되어 형성될 수 있다.
본 발명의 실시예들에 따르면, 자기 메모리 장치는 적은 전류 밀도(Jc)로 수직 자화된 자기터널접합의 자화를 스위칭할 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예들에 따른 자기 메모리 장치의 메모리 셀 어레이의 회로도이다.
도 3은 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 장치의 메모리 소자를 나타내는 평면도이다. 도 4는 도 3의 I-I'선에 따른 단면도이다.
도 5는 본 발명의 개념에 따른 면 수평 전류를 시뮬레이션한 결과를 도시한다.
도 6a 및 도 6b는 본 발명의 개념에 따른 계산된 유효 자기장 및 전류밀도를 각각 나타낸다.
도 7a 내지 도 7e는 본 발명의 개념에 따른 자기 메모리 장치의 메모리 소자의 형성방법을 나타내는 것으로, 도 3의 I-I'선에 대응되는 단면도들이다.
도 8은 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 장치를 나타내는 평면도이다.
도 9는 도 8의 I-I' 및 II-II'선에 따라 취해진 단면도이다.
도 10 내지 도 13은 본 발명의 일 실시예에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 8의 I-I' 및 II-II'선에 대응하는 단면도들이다.
도 14는 본 발명의 개념에 의한 실시 예들에 따른 자기 메모리 소자를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 15는 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 16은 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 장치가 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
본 발명의 개념은 MRAM의 수직 자화된 자기터널접합(perpendicularly magnetized magnetic tunnel junction: pMTJ)의 스위칭 전류밀도(Jc)를 감소시키기 위하여 pMTJ에 인가되는 전류의 흐름을 제어하는 기술에 관한 것이다. 특히, 본 발명의 개념에 따른 MRAM은 면 수직 전류(current perpendicular to plane: CPP) 뿐만 아니라 면 수평 전류(current in plane: CIP)를 사용한다.
이하, 첨부한 도면을 참조하여 본 발명의 개념에 따른 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 장치의 블록도이다. 도 1을 참조하면, 자기 메모리 장치는 메모리 셀 어레이(1), 행 디코더(2), 열 선택 회로(3), 읽기/쓰기 회로(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 복수 개의 워드 라인들 및 복수 개의 비트 라인들을 포함하며, 워드 라인들과 비트 라인들이 교차하는 지점들에 메모리 셀들이 연결될 수 있다. 메모리 셀 어레이(1)의 구성은 도 2를 참조하여 상세히 설명된다.
행 디코더(2)는 워드 라인들을 통해 메모리 셀 어레이(1)와 연결될 수 있다. 행 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여 복수 개의 워드 라인들 중 하나를 선택할 수 있다.
열 선택 회로(3)는 비트 라인들을 통해 메모리 셀 어레이(1)와 연결되며, 외부에서 입력된 어드레스를 디코딩하여 복수 개의 비트 라인들 중 하나를 선택할 수 있다. 열 선택 회로(3)에서 선택된 비트 라인은 읽기/쓰기 회로(4)에 연결될 수 있다.
읽기/쓰기 회로(4)는 제어 로직(5)의 제어에 따라 선택된 메모리 셀을 액세스하기 위한 비트 라인 바이어스를 제공할 수 있다. 읽기/쓰기 회로(4)는 입력되는 데이터를 메모리 셀에 기입하거나 판독하기 위하여 선택된 비트 라인에 비트 라인 전압을 제공할 수 있다.
제어 로직(5)은 외부에서 제공된 명령(command) 신호에 따라, 반도체 메모리 장치를 제어하는 제어 신호들을 출력할 수 있다. 제어 로직(5)에서 출력된 제어 신호들은 읽기/쓰기 회로(4)를 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 자기 메모리 장치의 메모리 셀 어레이(1)의 회로도이다. 도 2를 참조하면, 메모리 셀 어레이(1)는 복수 개의 제1 도전 라인들, 제2 도전 라인들, 및 단위 메모리 셀들(MC)을 포함할 수 있다. 제1 도전 라인들은 워드 라인들(WL)일 수 있고, 제2 도전 라인들은 비트 라인들(BL)일 수 있다. 단위 메모리 셀들(MC)은 2차원적으로 또는 3차원적으로 배열될 수 있다. 단위 메모리 셀들(MC)은 서로 교차하는 워드 라인들(WL)과 비트 라인들(BL) 사이에 연결될 수 있다. 워드 라인들(WL)의 각각은 복수 개의 단위 메모리 셀들(MC)을 연결할 수 있다. 비트 라인들(BL)의 각각은 하나의 워드 라인(WL)에 의해 연결된 단위 메모리 셀들(MC)의 각각에 연결될 수 있다. 이에 따라, 하나의 워드 라인(WL)에 의해 연결된 단위 메모리 셀들(MC)의 각각은 비트 라인들(BL)의 각각에 의해, 도 1을 참조하여 설명한, 읽기/쓰기 회로(4)에 연결될 수 있다.
단위 메모리 셀들(MC)의 각각은 메모리 소자(ME) 및 선택 소자(SE)를 포함할 수 있다. 메모리 소자(ME)는 비트 라인(BL)과 선택 소자(SE) 사이에 연결될 수 있고, 선택 소자(SE)는 메모리 소자(ME)와 워드 라인(WL) 사이에 연결될 수 있다. 메모리 소자(ME)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다.
일 실시예에 따르면, 메모리 소자(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 메모리 소자(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 구체적으로, 메모리 소자(ME)는 자기터널접합(MJT)을 포함하는 자기기억 소자일 수 있다.
선택 소자(SE)는 메모리 소자(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 선택 소자(SE)는 피모스 전계효과 트랜지스터 중의 하나일 수 있다. 선택 소자(SE)가 모스 전계효과 트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 선택 소자(SE)에 연결될 수 있다.
도 3은 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 장치의 메모리 소자(ME)를 나타내는 평면도이다. 도 4는 도 3의 I-I'선에 따른 단면도이다.
도 3 및 도 4를 참조하여, 기판(10) 상에 하부 전극(BE)이 제공될 수 있다. 하부전극(BE) 상에 자기터널접합(MTJ)이 제공될 수 있다. 자기터널접합(MTJ)은 순차적으로 적층된 기준 자성 패턴(20), 터널 배리어 패턴(28), 자유 자성 패턴(30), 중금속 패턴(32), 및 서브 산화 패턴(34)을 포함할 수 있다. 기준 자성 패턴(20)은 고정된 자화 방향을 가지고, 자유 자성 패턴(30)은 변화 가능한 자화 방향을 가질 수 있다.
기준 자성 패턴(20)은 순차적으로 적층된 제 1 강자성 패턴(22), 교환 결합 패턴(24), 및 제 2 강자성 패턴(26)을 포함할 수 있다. 제 1 강자성 패턴(22)의 자화 방향은 제 2 강자성 패턴(26)의 자화 방향에 반대일 수 있다.
제 1 강자성 패턴(22) 및 제 2 강자성 패턴(26)의 자화방향은 기판(10)의 상부면(10a)에 실질적으로 수직할 수 있다. 다시 말하면, 제 1 및 제 2 강자성 패턴들(22, 26)의 자화방향은 기준 자성 패턴(20)의 상부면에 실질적으로 수직할 수 있다. 제 1 강자성 패턴(22) 및 제 2 강자성 패턴(26)은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 또는 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt를 포함할 수 있다. 여기서, L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 중에서 적어도 하나를 포함할 수 있다. 교환 결합 패턴(24)은 비자성 전이 금속을 포함하는 비자성 금속원소 중 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 교환 결합 패턴(24)은 마그네슘(Mg), 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 루테늄(Ru), 구리(Cu), 아연(Zn), 탄탈륨(Ta), 금(Au), 은(Ag), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 몰리브덴(Mo), 바나듐(V), 텅스텐(W), 니오븀(Nb), 지르코늄(Zr), 이트늄(Y) 및 하프늄(Hf) 중 선택된 적어도 하나를 포함할 수 있다.
하부 전극(BE)은 도전성 금속 질화물 및 금속 중에서 적어도 하나를 포함할 수 있다. 일 실시예에서, 하부 전극(BE)은 기준 자성 패턴(20)의 시드(seed) 역할을 수행할 수 있다. 예컨대, 기준 자성 패턴(20)이 상기 L10 구조를 갖는 수직 자성 물질로 형성되는 경우에, 하부 전극(BE)은 염화나트륨(NaCl) 결정 구조를 갖는 도전성 금속 질화물(예컨대, 질화티타늄, 질화탄탈늄, 질화크롬 또는 질화바나듐)를 포함할 수 있다. 이와는 달리, 기준 자성 패턴(20)이 조밀 육방 결정 구조를 갖는 경우에, 하부 전극(BE)은 조밀육방 결정 구조를 갖는 도전 물질(예컨대, 루테늄)을 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 하부 전극(BE)은 다른 도전 물질(예컨대, 티타늄 또는 탄탈륨)을 포함할 수도 있다.
터널 배리어 패턴(28)은 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 알루미늄 산화물(aluminum oxide), 마그네슘-아연 산화물(magnesium-zinc oxide) 및 마그네슘-붕소 산화물(magnesium-boron oxide) 중에서 적어도 하나를 포함할 수 있다. 일 실시예에서, 터널 배리어 패턴(28)은 염화나트륨(NaCl) 결정 구조를 갖는 산화마그네슘을 포함할 수 있다.
자유 자성 패턴(30)의 자화 방향은 기판(10)의 상부면(10a)에 대해 실질적으로 수직할 수 있다. 다시 말하면, 자유 자성 패턴(30)의 자화 방향은 자유 자성 패턴(30)의 상부면에 실질적으로 수직할 수 있다. 자유 자성 패턴(30)은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 또는 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt를 포함할 수 있다. 여기서, L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 중에서 적어도 하나를 포함할 수 있다.
서브 산화 패턴(34)은 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 알루미늄 산화물(aluminum oxide), 마그네슘-아연 산화물(magnesium-zinc oxide) 및 마그네슘-붕소 산화물(magnesium-boron oxide) 중에서 적어도 하나를 포함할 수 있다. 서브 산화 패턴(34)은 자유 자성 패턴(30)이 기판(10)의 상부면(10a)에 수직한 자화방향을 갖도록 유도할 수 있다. 서브 산화 패턴(34)은 전류가 통과할 수 있는 얇은 두께를 가질 수 있다. 예컨대, 서브 산화 패턴(34)은 0.5 Å 내지 30 Å의 두께를 가질 수 있다.
중금속 패턴(32)은 원자번호 30 이상인 물질을 포함할 수 있다. 중금속 패턴(32)은,전이 금속 또는 희토류 금속을 포함할 수 있다. 중금속 패턴(32)은, 예를 들어 Ta, Pt 또는 Hf을 포함할 수 있다. 중금속 패턴(32)의 두께는 자유 자성 패턴(30) 두께의 2배 이하일 수 있다. 일 예로, 중금속 패턴(32)은 0.5nm ~ 2 nm의 두께를 가질 수 있다. 바람직하게는, 중금속 패턴(32)은 대략 1 nm일 수 있다.
자기터널접합(MTJ) 상에 캐핑 전극(TE)이 제공될 수 있다. 캐핑 전극(TE)은, 예를 들면 Ru, Ta, Ti 또는 Pt을 포함할 수 있다. 캐핑 전극(TE)은 도전성 금속 질화물을 더 포함할 수 있다. 캐핑 전극(TE)은 지름(D)를 가지는 원형일 수 있다. 이와는 달리, 캐핑 전극(TE)은 한변의 폭이 D인 정사각형일 수 있다.
이상과 같이, 본 발명의 개념에 따르면, 캐핑 전극(TE)이 자기터널접합(MTJ)의 중심(C)에서 오프셋되어 비대칭적으로 배치됨에 따라, 자기터널접합(MTJ)을 통과하는 전류는 면 수직 전류(CPP) 뿐만 아니라 면 수평 전류(CIP)를 포함한다. 면 수평 전류(CIP)는 자유 자성 패턴(30) 및 중금속 패턴(32)을 통하여 주로 흐를 수 있다.
일반적인 수직 자화된 자기터널접합(pMTJ)에서, 자유 자성 패턴(30)의 자화방향의 스위칭을 위한 전류는 자유 자성 패턴(30)에 수직으로 인가되는 면 수직 전류(CPP) 뿐이므로, 자화방향의 스위칭이 스핀 전달 토크(spin-transfer torque: STT)에 의해 일어난다. 이러한 경우, 스핀 전달 토크(STT) 효율은 매우 낮아(대략, 10~ 50 Oe per 1MA/㎠), 매우 높은 전류밀도(대략, 50 ~ 102 MA/㎠)가 요구된다.
본 발명의 개념에 따르면, 스핀-궤도 상호작용(spin-orbit interaction: SOI)을 고려할 수 있는 중금속 패턴(heavy metal pattern, 32)이 자유 자성 패턴(30)에 인접하도록 자기터널접합(MTJ)에 삽입된다. 이에 따라, 수직 자화된 자기터널접합(pMTJ)의 중금속 패턴(32)에도 면 수직 전류(CPP) 뿐만 아니라 면 수평 전류(CIP)가 인가될 수 있다. 면 수직 전류(CPP)가 2.72 MA/㎠로 인가될 때, 면 수평 전류(CIP)는 대략 10 ~ 20 MA/㎠ 이었다. 도 5는 캐핑 전극(TE)의 지름(D)의 변화에 따른 면 수평 전류(CIP)를 시뮬레이션한 결과를 도시한다. 이 때 캐핑 패턴(TE)은 원형이고, 자기터널접합(MTJ)은 장축과 단축이 각각 제 1 폭(W1) 및 제 2 폭(W2)인 타원형이었다. 제 1 폭(W1) 및 제 2 폭(W2)은 각각 45.6 ~ 52 nm 및 45.6 ~ 40nm으로 변화되었고, 중금속 패턴(32)의 두께(t)는 1 ~ 2 nm로 변화되었다. 도 5에서, (a) W1=52nm, W2=40nm, t=1nm, (b) W1=52nm, W2=40nm, t=2nm, (c) W1=45.6nm, W2=45.6nm, t=1nm, (d) W1=45.6nm, W2=45.6nm, t=2nm 이었다. 캐핑 패턴(TE)의 크기가 작고, 자기터널접합(MTJ)의 평면적 모양이 원형인 경우보다 타원형인 경우에서, 면 수평 전류(CIP)는 더욱 증가하였다.
도 6a 및 도 6b는 면 수직 전류(CPP)가 2.72 MA/㎠로 인가될 때, 스핀-궤도 상호작용(spin-orbit interaction: SOI)에 의한 라쉬바 효과(Rashba effect: RH), 스핀 홀 효과(spin Hall effect: SHE), 및 자기교환 상호작용과 비등방성 자기교환(Dzyaloshinskii-Moriya interaction: DMI)을 반영한 Landau-Lifshitz-Gilbert(LLG) 방정식을 사용하여, 도 5의 면 수평 전류(CIP)를 고려하여 계산된 유효 자기장(effective filed) 및 전류밀도(Jc)를 각각 나타낸다. 중금속 패턴(32)이 큰 원자번호(대략 30 이상)를 갖는 금속을 함유하면, 라쉬바 효과(Rashba effect: RH), 스핀 홀 효과(spin Hall effect: SHE), 및 자기교환 상호작용과 비등방성 자기교환(Dzyaloshinskii-Moriya interaction: DMI)은 더욱 효과적일 수 있다.
일반적인 수직 자화된 자기터널접합(pMTJ)에서(즉, D=0), 면 수직 전류(CPP) 만 자유 자성 패턴(30)에 인가되므로, 스핀 전달 토크(STT)에 의한 유효 자기장(HSTT)은 대략 30 Oe이었다. 때문에, 전류밀도(Jc)는 2.4 MA/cm2로서 거의 감소하지 않았다.(도 7a의 (a) 참조) 반면, 본 발명의 개념에 따라, 비대칭적 캐핑 패턴(TE)이 존재하는 경우(즉, D>10 nm), 면 수평 전류(CIP)가 자유 자성 패턴(30)에 추가적으로 인가되므로, 스핀-궤도 상호작용(spin-orbit interaction: SOI)에 의한 유효 자기장(HSOI)이 대략 1.5 ~ 2.5 kOe 이었다. 이에 따라, 전류밀도(Jc)가 1.2 MA/cm2　까지 감소하였다. (도 7a의 (b) 및 (c) 참조)
도 7a 내지 도 7e는 본 발명의 개념에 따른 자기 메모리 장치의 메모리 소자(ME)의 형성방법을 나타내는 것으로, 도 3의 I-I'선에 대응되는 단면도들이다.
도 3 및 도 7a를 참조하여, 기판(10) 상에 하부 전극막(11)이 형성될 수 있다. 하부 전극막(11)은 도전성 금속 질화물 및 금속 중에서 적어도 하나를 포함할 수 있다. 일 실시예에서, 하부 전극막(11)은 기준 자성막(21)의 시드(seed) 역할을 수행할 수 있다. 예컨대, 하부 전극막(11)은 염화나트륨(NaCl) 결정 구조를 갖는 도전성 금속 질화물(예컨대, 질화티타늄, 질화탄탈늄, 질화크롬 또는 질화바나듐)를 포함할 수 있다. 이와는 달리, 하부 전극막(11)은 조밀육방 결정 구조를 갖는 도전 물질(예컨대, 루테늄)을 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 하부 전극막(11)은 다른 도전 물질(예컨대, 티타늄 또는 탄탈륨)을 포함할 수도 있다.
하부 전극막(11) 상에 자기터널접합막(37)이 형성될 수 있다. 자기터널접합막(37)은 순차적으로 적층된 기준 자성막(21), 터널 배리어막(29), 자유 자성막(31), 금속막(33) 및 서브 산화막(35)을 포함할 수 있다. 이하 보다 상세하게 설명된다
먼저, 기준 자성막(21)이 하부 전극막(11) 상에 형성될 수 있다. 기준 자성막(21)은 순차적으로 적층된 제 1 강자성막(23), 교환 결합막(25), 및 제 2 강자성막(27)을 포함할 수 있다. 제 1 강자성막(23)의 자화 방향은 제 2 강자성막(27)의 자화 방향에 반대일 수 있다. 제 1 강자성막(23) 및 제 2 강자성막(27)은 강자성 물질을 포함하고, 제 1 및 제 2 강자성막들(27)의 자화 방향은 기판(10)의 상부면(10a)에 실질적으로 수직할 수 있다. 다시 말하면, 제 1 및 제 2 강자성막들(27)의 자화 방향은 제 1 및 제 2 강자성막들(27)의 상부면에 실질적으로 수직할 수 있다. 제 1 강자성막(23) 및 제 2 강자성막(27)은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 또는 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt를 포함할 수 있다. 여기서, L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 중에서 적어도 하나를 포함할 수 있다. 교환 결합막(25)은 비자성 전이 금속을 포함하는 비자성 금속원소 중 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 교환 결합막(25)은 마그네슘(Mg), 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 루테늄(Ru), 구리(Cu), 아연(Zn), 탄탈륨(Ta), 금(Au), 은(Ag), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 몰리브덴(Mo), 바나듐(V), 텅스텐(W), 니오브덴(Nb), 지르코늄(Zr), 이트늄(Y) 및 하프늄(Hf) 중 선택된 적어도 하나를 포함할 수 있다.
터널 배리어막(29)이 기준 자성막(21) 상에 형성될 수 있다. 터널 배리어막(29)은 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 알루미늄 산화물(aluminum oxide), 마그네슘-아연 산화물(magnesium-zinc oxide) 및 마그네슘-붕소 산화물(magnesium-boron oxide) 중에서 적어도 하나를 포함할 수 있다. 일 실시예에서, 터널 배리어막(29)은 염화나트륨(NaCl) 결정 구조를 갖는 산화마그네슘을 포함할 수 있다.
자유 자성막(31)이 터널 배리어막(29) 상에 형성될 수 있다. 자유 자성막(31)의 자화 방향은 기판(10)의 상부면(10a)에 대해 실질적으로 수직할 수 있다. 다시 말하면, 자유 자성막(31)의 자화 방향은 자유 자성막(31)의 상부면에 실질적으로 수직할 수 있다. 자유 자성막(31)은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 또는 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt를 포함할 수 있다. 여기서, L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 중에서 적어도 하나를 포함할 수 있다.
중금속막(33)이 자유 자성막(31) 상에 형성될 수 있다. 중금속막(33)은 전이 금속 또는 희토류 금속을 포함할 수 있다. 중금속막(33)은, 예를 들어 을 포함할 수 있다. 중금속막(33)은 0.5 Å 내지 20 Å의 두께를 가질 수 있다.
서브 산화막(35)이 중금속막(33) 상에 형성될 수 있다. 서브 산화막(35)은 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 알루미늄 산화물(aluminum oxide), 마그네슘-아연 산화물(magnesium-zinc oxide) 및 마그네슘-붕소 산화물(magnesium-boron oxide) 중에서 적어도 하나를 포함할 수 있다. 서브 산화막(35)은 전류가 통과할 수 있는 얇은 두께를 가질 수 있다. 예컨대, 서브 산화막(35)은 0.5 Å 내지 30 Å의 두께를 가질 수 있다.
제 1 마스크 패턴(42)이 자기터널접합막(37) 상에 형성될 수 있다. 제 1 마스크 패턴(42)은 자기터널접합막(37)의 상부면의 일부를 노출할 수 있다. 제 1 마스크 패턴(42)은 예를 들어, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 평면적으로 보아, 제 1 마스크 패턴(42)은 폭(D)을 가질 수 있다. 제 1 마스크 패턴(42)은 지름(D)을 갖는 원형일 수 있다.(도 3 참조) 이와는 달리, 제 1 마스크 패턴(42)은 한 변의 길이가 D인 정사각형일 수 있다.
제 2 마스크막(43)이 형성되어, 자기터널접합막(37)을 덮을 수 있다. 제 2 마스크막(43)은 제 1 마스크 패턴(42)의 측벽에 접촉하여 이를 둘러쌀 수 있다. 제 2 마스크막(43)은 제 1 마스크 패턴(42)과 식각 선택비를 갖는 물질로 구성될 수 있다. 예를 들어, 제 2 마스크막(43)은 실리콘 산화막을 포함할 수 있다.
제 3 마스크 패턴(40)이 제 1 마스크 패턴(42) 및 제 2 마스크막(43) 상에 형성될 수 있다. 제 3 마스크 패턴(40)은 제 2 마스크막(43)과 식각 선택비를 갖는 물질로 구성될 수 있다. 예를 들어, 제 3 마스크 패턴(40)은 티타늄 질화막을 포함할 수 있다. 이와는 달리, 제 3 마스크 패턴(40)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 제 3 마스크 패턴(40)은 제 1 마스크 패턴(42)의 거의 모두를 덮을 수 있다. 제 3 마스크 패턴(40)의 일 측벽(40a)은 제 1 마스크 패턴(42)의 일 측벽(42a)에 정렬될 수 있다. 이와는 달리, 평면적으로 보아, 제 3 마스크 패턴(40)의 일 측벽(40a)은 제 1 마스크 패턴(42)의 일 측벽(42a)에 근접할 수 있다.
도 3 및 도 7b를 참조하여, 제 3 마스크 패턴(40)를 사용하여, 제 1 마스크 패턴(42) 및 제 2 마스크막(43)이 식각될 수 있다. 이에 따라, 제 2 마스크 패턴(44)이 형성될 수 있다. 제 2 마스크 패턴(44)은 제 1 마스크 패턴(42)의 일 측벽(42a)를 노출하고, 제 1 마스크 패턴(42)의 다른 측벽과 접촉할 수 있다. 즉, 제 1 마스크 패턴(42)은 제 2 마스크 패턴(44)의 일 가장자리(기판(10)의 상부면(10a)에 평행한 제 1 방향(D1)에서)에 배치될 수 있다. 제 2 및 제 3 마스크 패턴들(44, 40)은 제 1 방향(D1)의 제 1 폭(W1) 및 상부면(10a)에 평행하고 제 1 방향(D1)에 직교하는 제 2 방향(D2)의 제 2 폭(W2)을 갖는 타원형일 수 있다. 이 때, 제 1 폭(W1)은 제 2 폭(W2) 보다 클 수 있다.(도 3 참조) 이와는 달리, 제 2 및 제 3 마스크 패턴들(44, 40) 각각은 이웃하는 두변의 길이가 W1 및 W2인 직사각형일 수 있다. 제 3 마스크 패턴(40)의 일 측벽(40a)은 제 1 마스크 패턴(42)의 일 측벽(42a)에 정열될 수 있다. 제 1 마스크 패턴(42)의 폭(D)은 제 2 및 제 3 마스크 패턴들(44, 40)의 제 2 폭(W2) 보다 작을 수 있다.
도 7c를 참조하여, 제 3 마스크 패턴(40)을 사용하여 자기터널접합막(37)을 식각하여, 자기터널접합(MTJ)이 형성될 수 있다. 이 때, 제 1 마스크 패턴(42) 및 제 2 마스크 패턴(44) 또한 식각 마스크로 사용될 수 있다. 자기터널접합(MTJ)은 도 4를 참조하여 설명된 바와 동일한 구조를 갖는다.
도 7d를 참조하여, 제 3 마스크 패턴(40)이 선택적으로 제거될 수 있다. 자기터널접합(MTJ), 제 1 마스크 패턴(42) 및 제 2 마스크 패턴(44)의 측벽들에 접촉하는 층간 절연막(50)이 형성될 수 있다. 층간 절연막(50)은 실리콘 산화막을 포함할 수 있다. 층간 절연막(50)은 제 1 마스크 패턴(42)을 노출할 수 있다.
도 7e를 참조하여, 제 1 마스크 패턴(42)이 선택적으로 식각되어, 자기터널접합(MTJ)의 상부면을 노출하는 오프닝(45)을 형성할 수 있다. 제 1 마스크 패턴(42)이 실리콘 질화막을 포함하는 경우, 식각 용액으로 예를 들어, 인산이 사용될 수 있다.
도 4 및 도 7e를 참조하여, 캐핑 전극(TE)이 오프닝(45) 내에 형성될 수 있다. 캐핑 전극(TE)은 캐핑 전극막(미도시)을 증착하고, 층간절연막(50) 및 제 2 마스크 패턴(44)을 노출하도록 평탄화하여 형성될 수 있다. 캐핑 전극막은, 예를 들면 Ru, Ta, Ti 또는 Pt을 포함할 수 있다. 캐핑 전극막은 도전성 금속 질화물을 더 포함할 수 있다. 간략을 위하여, 도 4에는 층간절연막(50) 및 제 2 마스크 패턴(44)이 생략되었다.
도 8은 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 장치를 나타내는 평면도이고, 도 9는 도 8의 I-I' 및 II-II'선에 따라 취해진 단면도이다. 도 4의 A는 도 9의 B의 확대도에 대응된다.
도 8 및 도 9를 참조하면, 기판(100)이 제공된다. 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판일 수 있다. 기판(100)은 제 1 도전형을 가질 수 있다. 소자분리 패턴들(101)이 반도체 기판(100)에 형성될 수 있다. 소자분리 패턴들(101)은 활성 라인 패턴들(ALP)을 정의할 수 있다. 도 8에 도시된 바와 같이, 평면적 관점에서 활성 라인 패턴들(ALP)은 제 1 방향(D1)으로 나란히 연장되고, 라인 형상을 가질 수 있다. 소자분리 패턴들(101) 및 활성 라인 패턴들(ALP)은 제 1 방향(D1)에 수직한 제 2 방향(D2)으로 교대로 배열될 수 있다. 활성 라인 패턴들(ALP)은 제 1 도전형의 도펀트로 도핑될 수 있다.
격리 리세스 영역들(104)이 활성 라인 패턴들(ALP) 및 소자분리 패턴들(101)을 가로지를 수 있다. 평면적 관점에서 격리 리세스 영역들(104)은 제 2 방향(D2)으로 나란히 연장된 그루브 형태들을 가질 수 있다. 격리 리세스 영역들(104)은 활성 라인 패턴들(ALP)을 활성 패턴들(CA)로 분할시킬 수 있다. 활성 패턴들(CA)의 각각은 서로 인접한 한 쌍의 격리 리세스 영역들(104) 사이에 위치한 활성 라인 패턴(ALP)의 일부분일 수 있다. 즉, 활성 패턴들(CA)의 각각은 서로 인접한 한 쌍의 소자 분리 패턴들(101) 및 서로 인접한 한 쌍의 격리 리세스 영역들(104)에 의해 정의될 수 있다. 평면적 관점에서, 활성 패턴들(CA)은 제 1 방향(D1) 및 제 2 방향(D2)의 매트릭스로 배열될 수 있다.
적어도 하나의 게이트 리세스 영역(103)이 제 2 방향(D2)을 따라 배열된 활성 패턴들(CA)을 가로지를 수 있다. 게이트 리세스 영역(103)은 격리 리세스 영역들(104)과 평행하게 연장된 그루브 형태를 가질 수 있다. 일 실시예에서, 한 쌍의 게이트 리세스 영역들(103)이 활성 패턴들(CA)의 각각을 가로지를 수 있다. 이 경우, 한 쌍의 셀 트랜지스터들이 활성 패턴들(CA)의 각각에 형성될 수 있다.
게이트 리세스 영역들(103)의 깊이는 격리 리세스 영역들(104)의 깊이와 실질적으로 동일할 수 있다. 게이트 리세스 영역들(103)의 폭은 격리 리세스 영역들(104)의 폭과 같거나 다를 수 있다. 게이트 및 격리 리세스 영역들(103, 104)의 각각의 깊이는 소자분리 패턴들(101)의 깊이 보다 작을 수 있다.
워드 라인(WL)이 각 게이트 리세스 영역(103) 내에 배치될 수 있다. 게이트 유전막(105)이 워드 라인(WL)과 각 게이트 리세스 영역(103)의 내면 사이에 배치될 수 있다. 게이트 리세스 영역들(103)의 형태에 기인하여, 워드 라인(WL)은 제 2 방향(D2)으로 연장된 라인 형태를 가질 수 있다. 셀 트랜지스터는 워드 라인(WL), 및 게이트 리세스 영역(103)에 의하여 리세스된 채널 영역을 포함할 수 있다.
격리 라인(IL, isolation line)이 각 격리 리세스 영역(104) 내에 배치될 수 있다. 격리 게이트 유전막(106)이 격리 라인(IL)과 각 격리 리세스 영역(104)의 내면 사이에 배치될 수 있다. 격리 라인(IL)은 제 2 방향(D2)으로 연장된 라인 형태를 가질 수 있다.
게이트 마스크 패턴(108)이 셀 및 격리 게이트 라인들(WL, IL)의 위에 배치될 수 있다. 셀 및 격리 게이트 라인들(WL, IL)의 각각의 상부면은 셀 및 격리 리세스 영역들(103, 104)의 각각의 꼭대기보다 낮을 수 있다. 게이트 마스크 패턴(108)은 셀 및 격리 리세스 영역들(103, 104) 내에 배치될 수 있다. 게이트 마스크 패턴(108)의 상부면은 반도체 기판(100)의 상부면과 실질적으로 공면을 이룰 수 있다.
자기 메모리 장치의 동작 시에, 격리 전압이 격리 라인(IL)에 인가될 수 있다. 격리 전압은 격리 리세스 영역들(104)의 아래에 채널이 형성되는 것을 방지할 수 있다. 즉, 격리 전압에 의하여 격리 라인(IL) 아래의 격리 채널 영역이 턴-오프(turn-off) 된다. 이로 인하여, 각 활성 라인 패턴(ALP)으로부터 분할된 활성 패턴들(CA)은 서로 전기적으로 격리될 수 있다. 예컨대, 활성 라인 패턴들(ALP)이 P형 도펀트로 도핑된 경우, 격리 전압은 접지 전압 또는 음의 전압일 수 있다.
예컨대, 워드 라인(WL)은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 일 실시예에서, 격리 라인(IL)은 워드 라인(WL)과 동일한 물질로 형성될 수 있다. 셀 게이트 유전막(105) 및 격리 게이트 유전막(106)은 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 고유전물(예를 들면, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 게이트 마스크 패턴(108)은 예를 들면, 실리콘 산화물, 실리콘 질화물) 및/또는 실리콘 산화질화물을 포함할 수 있다.
제 1 도핑 영역(111)이 서로 인접한 워드 라인들(WL) 사이의 활성 패턴들(CA) 내에 배치될 수 있다. 제 2 도핑 영역(112)이 워드 라인들(WL)과 격리 라인들(IL) 사이의 활성 패턴들(CA) 내에 배치될 수 있다. 일 실시예에 따르면, 제 1 도핑 영역(111)은 활성 패턴들(CA)의 중앙에 배치될 수 있으며, 한 쌍의 상기 제 2 도핑 영역들(112)이 활성 패턴들(CA)의 가장자리들 내에 각각 배치될 수 있다. 이로써, 각 활성 패턴(CA)에 형성된 한 쌍의 셀 트랜지스터들은 제 1 도핑 영역(111)을 공유할 수 있다. 제 1 및 제 2 도핑 영역들(111, 112)은 셀 트랜지스터의 소오스/드레인 영역들에 해당한다. 제 1 및 제 2 도핑 영역들(111, 112)은 제 1 도전형과 다른 상기 제 2 도전형의 도펀트들로 도핑될 수 있다. 제 1 도전형의 도펀트 및 제 2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다.
계속해서, 제 1 층간 절연막(120)이 반도체 기판(100) 상에 배치될 수 있다. 제 1 층간 절연막(120)은 예를 들면, 실리콘 산화물로 형성될 수 있다. 소스 라인들(SL)이 제 1 층간 절연막(120) 내에 형성된 소스 그루브들을 각각 채울 수 있다. 소스 라인들(SL)은 제 2 방향(D2)으로 나란히 연장될 수 있다. 각 소스 라인(SL)은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 각 소스 라인(SL)은 제 2 방향(D2)을 따라 배열된 제 1 도핑 영역들(111)을 공통으로 전기적으로 접속할 수 있다. 나아가, 제 1 콘택 플러그들(122)이 제 1 층간 절연막(120) 내의 제 1 콘택 홀들 내에 배치되어, 제 2 도핑 영역들(112)에 각각 접속할 수 있다. 제 1 콘택 플러그들(122)은 소스 라인들(SL)과 동일한 도전 물질로 형성될 수 있다. 소스 라인들(SL) 및 제 1 콘택 플러그들(122)의 상부면은 제 1 층간 절연막(120)의 상부면과 실질적으로 공면을 이룰 수 있다.
식각 정지막(124)이 제 1 층간 절연막(120) 상에 배치될 수 있다. 식각 정지막(124)은 소스 라인들(SL)의 상부면들을 덮을 수 있다. 식각 정지막(124)은 제 1 층간 절연막(120)에 대하여 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예컨대, 제 1 층간 절연막(120)은 예를 들면, 실리콘 산화물로 형성될 수 있으며, 식각 정지막(124)은 예를 들면, 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다.
제 2 층간 절연막(130)이 식각 정지막(124) 상에 배치될 수 있다. 제 2 층간 절연막(130)은 예를 들면, 실리콘 산화물로 형성될 수 있다.
제 2 콘택 플러그들(132)이 제 2 층간 절연막(130), 및 식각 정지막(124)을 연속적으로 관통할 수 있다. 제 2 콘택 플러그들(132)은 제 1 콘택 플러그들(122)을 통하여 제 2 도핑 영역들(112)에 각각 전기적으로 접속될 수 있다. 일 실시예에서, 오믹 패턴(미도시함)이 제 2 콘택 플러그들(132)과 제 1 콘택 플러그들(122) 사이, 제 1 콘택 플러그들(122)과 제 2 도핑 영역들(112) 사이, 및 소스 라인들(SL)과 제 1 도핑 영역들(111) 사이에 배치될 수 있다. 오믹 패턴은 금속-반도체 화합물(예를 들면, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
복수개의 메모리 소자들(ME, memory element)이 제 2 층간 절연막(130) 상에 배치될 수 있다. 메모리 소자들(ME) 각각은 하부 전극(BE), 자기터널접합(MTJ), 및 캐핑 전극(TE)을 포함할 수 있다. 보다 구체적으로, 자기터널접합(MTJ)은 도 4의 구조를 가질 수 있다. 자기터널접합(MTJ)에 대한 구체적인 설명은 도 4의 것과 동일하므로 생략한다.
일 예로, 메모리 소자들(ME) 각각은 섬 형상으로 패터닝될 수 있다. 섬 형상의 메모리 소자들(ME)은 제 2 콘택 플러그들(132)에 수직적으로 중첩되도록 배치될 수 있다. 캐핑 전극(TE)와 제 2 콘택 플러그(132)는 자기터널접합(MTJ)의 중심에 대하여 서로 반대방향으로 오프셋될 수 있다. 캐핑 전극(TE)와 제 2 콘택 플러그(132) 수직적으로 중첩되지 않을 수 있다.
제 3 층간 절연막(140)이 제 2 층간 절연막(1430) 상에 형성되어, 메모리 소자들(ME)의 측벽과 접할 수 있다. 제 3 층간 절연막(140)은 메모리 소자들(ME)의 상부면을 노출할 수 있다.
비트 라인(BL)이 제 3 층간 절연막(140) 상에 배치될 수 있다. 비트 라인(BL)은 제 1 방향(D1)으로 연장할 수 있다. 비트 라인(BL)은 제 1 방향(D1)으로 배열된 복수개의 메모리 소자들(ME)과 공통으로 접촉된다. 비트 라인(BL)과 메모리 소자들(ME) 사이에 콘택 플러그가 존재하지 않을 수 있다. 이로써, 제조 공정을 단순화시킬 수 있으며, 비트 라인(BL)과 메모리 소자들(ME) 사이의 콘택 저항을 감소시킬 수 있다. 나아가, 비트 라인(BL)과 메모리 소자들(ME) 사이의 콘택 저항의 산포가 감소될 수 있다.
도 10 내지 도 13은 본 발명의 일 실시예에 따른 자기 모리 장치의 제조 방법을 설명하기 위한 것으로, 도 8의 I-I' 및 II-II'선에 대응하는 단면도들이다.
도 8 및 도 10을 참조하면, 기판(100)을 준비한다. 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판일 수 있다. 반도체 기판(100)은 제 1 도전형을 가질 수 있다.
기판(100)에 소자분리 패턴들(101)을 형성하여, 활성 라인 패턴들(ALP)을 정의할 수 있다. 활성 라인 패턴들(ALP)은 도 8의 제 1 방향(D1)을 따라 나란히 연장될 수 있다. 소자분리 패턴들(101)은 샐로우 트렌치 소자분리(STI)로 형성될 수 있다.
셀 영역(10) 내의 활성 라인 패턴들(ALP) 및 소자분리 패턴들(101)을 패터닝하여, 도 8의 제 2 방향(D2)으로 나란히 연장된 게이트 리세스 영역들(103) 및 격리 리세스 영역들(104)을 형성할 수 있다. 격리 리세스 영역들(104)은 활성 라인 패턴(ALP)의 각각을 복수의 활성 패턴들(CA)로 분할할 수 있다. 게이트 리세스 영역들(103)은 셀 활성 패턴들(CA)을 가로지른다. 게이트 및 격리 리세스 영역들(103, 104)의 각각의 깊이는 소자분리 패턴들(101)의 깊이보다 작을 수 있다.
셀 게이트 유전막(105)이 각 게이트 리세스 영역(103)의 내면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 격리 게이트 유전막(106)이 각 격리 리세스 영역(104)의 내면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 일 실시예에서, 셀 및 격리 게이트 유전막들(105, 106)은 동시에 형성될 수 있다. 셀 및 격리 게이트 유전막들(105, 106)은 반도체 기판(100)을 열산화하여 형성된 실리콘 산화막일 수 있다. 이와는 달리, 셀 및 격리 게이트 유전막들(105, 106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 고유전물(예를 들면, 하프늄 산화물, 또는 알루미늄 산화물과 같은 절연성 금속 산화물)을 포함할 수 있다.
이어서, 제 1 도전막(미도시)이 리세스 영역들(103, 104)을 채우도록 형성될 수 있다. 제 1 도전막은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 제 1 도전막을 식각하여, 각 게이트 리세스 영역(103) 내의 워드 라인(WL) 및 각 격리 리세스 영역(104) 내의 격리 라인(IL)을 형성할 수 있다. 워드 라인(WL) 및 격리 라인(IL)의 상부면들은 반도체 기판(100)의 상부면 보다 낮게 리세스될 수 있다.
게이트 마스크 패턴(108)이 워드 라인(WL) 및 격리 라인(IL) 위의 리세스 영역들(103, 104)을 채우도록 형성될 수 있다. 게이트 마스크 패턴(108)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다.
제 1 도전형과 다른 제 2 도전형의 도펀트들이 워드 라인(WL) 양측의 셀 활성 패턴들(CA) 내에 주입되어, 제 1 도핑 영역(111) 및 제 2 도핑 영역(112)이 형성될 수 있다. 제 1 및 제 2 도핑 영역들(111, 112)의 하부면들은 워드 라인(WL) 및 격리 라인(IL)의 하단 보다 높은 레벨에 위치할 수 있다.
도 8 및 도 11를 참조하면, 기판(100) 상에 제 1 층간 절연막(120)을 형성할 수 있다. 제 1 층간 절연막(120)은 실리콘 산화물로 형성될 수 있다. 제 1 층간 절연막(120)을 패터닝하여 셀 홀 및 소스 그루브를 형성할 수 있다.
제 2 도전막이 셀 홀 및 소스 그루브를 채우도록 형성될 수 있다. 제 2 도전막은 도펀트로 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 등), 금속(예를 들면, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(예를 들면, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 제 2 도전막은 제 2 층간 절연막(120)이 노출될 때까지 평탄화되어, 셀 홀 내의 제 1 콘택 플러그들(122) 및 소스 그루브 내의 소스 라인들(SL)을 형성할 수 있다. 제 1 콘택 플러그들(122)은 제 2 도핑 영역(112)에 접속될 수 있으며, 소스 라인들(SL)은 제 1 도핑 영역(111)에 접속될 수 있다. 일 실시예에서, 오믹 패턴(미도시함)이 소스 라인들(SL)과 제 1 도핑 영역(111) 사이, 및 제 1 콘택 플러그(122)와 제 2 도핑 영역(112) 사이에 배치될 수 있다. 오믹 패턴은 금속-반도체 화합물(예를 들면, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
이어서, 캐핑 절연막(124)이 제 1 층간 절연막(120), 제 1 콘택 플러그들(122), 및 소스 라인들(SL) 상에 형성될 수 있다. 캐핑 절연막(124)은 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다.
도 8 및 도 12를 참조하면, 캐핑 절연막(124) 상에 제 2 층간 절연막(130)을 형성할 수 있다. 제 2 층간 절연막(130)은 실리콘 산화물로 형성될 수 있다. 제 2 콘택 플러그들(132)이 제 2 층간 절연막(130) 및 캐핑 절연막(124)을 연속적으로 관통하도록 형성될 수 있다. 제 2 콘택 플러그들(132)은 제 1 콘택 플러그들(122)과 유사한 방법으로 형성되고, 동일한 물질로 형성될 수 있다. 제 2 콘택 플러그들(132)은 제 1 콘택 플러그들(122)에 각각 접속하여, 제 2 도핑 영역들(112)에 전기적으로 연결될 수 있다. 일 실시예에서, 오믹 패턴(미도시함)이 제 2 콘택 플러그들(132)과 제 1 콘택 플러그들(122) 사이에 배치될 수 있다. 오믹 패턴은 금속-반도체 화합물(예를 들면, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
도 8 및 도 13을 참조하면, 제 2 층간 절연막(130) 상에 복수개의 메모리 소자들(ME, memory element)이 형성될 수 있다. 메모리 소자들(ME) 각각은 하부 전극(BE), 자기터널접합(MTJ), 및 캐핑 전극(TE)을 포함할 수 있다. 보다 구체적으로, 메모리 소자들(ME) 각각은 도 7a 내지 도 7e에서 설명된 방법으로 형성될 수 있다. 일 예로, 메모리 소자들(ME) 각각은 섬 형상으로 패터닝될 수 있다. 섬 형상의 메모리 소자들(ME)은 제 2 콘택 플러그들(132)에 수직적으로 중첩되도록 배치될 수 있다.
도 8 및 도 9를 다시 참조하여, 제 3 층간 절연막(140)이 제 2 층간 절연막(130) 상에 형성되어, 메모리 소자들(ME)의 측벽과 접할 수 있다. 제 3 층간 절연막(140)은 캐핑 전극(TE)의 상부면을 노출할 수 있다.
비트 라인(BL)이 제 3 층간 절연막(140) 상에 배치될 수 있다. 비트 라인(BL)은 제 1 방향(D1)으로 연장할 수 있다. 비트 라인(BL)은 제 1 방향(D1)으로 배열된 복수개의 메모리 소자들(ME)과 공통을 연결할 수 있다.
도 14는 본 발명의 개념에 의한 실시 예들에 따른 자기 메모리 소자를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 14를 참조하면, 본 발명의 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 자기 메모리 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예를 들어, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 15는 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 15를 참조하면, 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 기억 장치(1210)는 전술한 실시예들에 개시된 자기 메모리 장치 중에서 적어도 하나를 포함할 수 있다. 또한, 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 중앙 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 중앙 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host) 간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)을 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 16은 본 발명의 개념에 의한 실시예들에 따른 자기 메모리 장치가 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 16을 참조하면, 본 발명의 실시예들에 따른 자기 메모리 장치들 중 적어도 하나는 메모리 시스템(1310) 내에 장착될 수 있고, 메모리 시스템(1310)은 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템(1300)에 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 메모리 시스템(1310)은 메모리 소자(1311) 및 메모리 소자(1311)의 전반적인 동작을 제어하는 메모리 컨트롤러(1312)를 포함할 수 있다. 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 하부 전극;
    상기 하부 전극 상의 자기 터널 접합; 및
    상기 자기 터널 접합 상의 캐핑 패턴을 포함하고,
    상기 자기 터널 접합은:
    고정된 자화 방향을 갖는 기준 자성 패턴;
    변화 가능한 자화 방향을 갖는 자유 자성 패턴;
    상기 기준 자성 패턴 및 상기 자유 자성 패턴 사이의 터널 배리어 패턴;
    상기 자유 자성 패턴 상의 서브 산화 패턴; 및
    상기 서브 산화 패턴과 상기 자유 자성 패턴 사이의 금속 패턴을 포함하고,
    상기 자유 자성 패턴 및 상기 기준 자성 패턴의 상기 자화 방향들은 상기 자유 자성 패턴 및 상기 기준 자성 패턴의 상부면들에 실질적으로 수직하고,
    상기 캐핑 패턴은 상기 자기 터널 접합의 중심으로부터 오프셋되어 비대칭적으로 배치되고,
    상기 자유 자성 패턴 및 상기 금속 패턴의 각각은 상기 상부면들에 평행한 제1 방향에 따른 제1 폭을 가지고, 상기 캐핑 패턴은 상기 제1 방향에 따른 지름을 가지되,
    상기 캐핑 패턴의 상기 지름은 상기 자유 자성 패턴 및 상기 금속 패턴의 각각의 상기 제1 폭보다 작은 자기 메모리 장치.
  2. 청구항 1에 있어서,
    상기 금속 패턴은 전이 금속 또는 희토류 금속을 포함하는 자기 메모리 장치.
  3. 청구항 1에 있어서,
    상기 금속 패턴은 0.5nm 내지 2nm의 두께를 갖는 자기 메모리 장치.
  4. 청구항 1에 있어서,
    상기 자기 터널 접합은:
    상기 상부면들에 평행한 상기 제 1 방향의 제 1 폭; 및
    상기 상부면들에 평행하고 상기 제 1 방향에 직교하는 제 2 방향의 제 2 폭을 갖고,
    상기 제 1 폭은 상기 제 2 폭 보다 큰 자기 메모리 장치.
  5. 청구항 4에 있어서,
    상기 캐핑 패턴은 상기 제 1 방향을 따라 상기 자기 터널 접합의 상면의 가장자리에 배치된 자기 메모리 장치.
  6. 기판;
    상기 기판 상의 하부 전극;
    상기 하부 전극 상의 자기 터널 접합; 및
    상기 자기 터널 접합 상의 캐핑 전극을 포함하고,
    상기 자기 터널 접합은:
    고정된 자화 방향을 갖는 기준 자성 패턴;
    변화 가능한 자화 방향을 갖는 자유 자성 패턴; 및
    상기 기준 자성 패턴 및 상기 자유 자성 패턴 사이에 개재된 터널 배리어 패턴을 포함하고,
    상기 캐핑 전극은 상기 자기 터널 접합의 중심으로부터 오프셋되어 비대칭적으로 배치되고,
    상기 자유 자성 패턴은 상기 자유 자성 패턴의 상부면에 평행한 제1 방향에 따른 제1 폭을 가지고, 상기 캐핑 전극은 상기 제1 방향에 따른 지름을 가지되,
    상기 캐핑 전극의 상기 지름은 상기 자유 자성 패턴의 상기 제1 폭보다 작은 자기 메모리 장치.
  7. 청구항 6에 있어서,
    상기 자유 자성 패턴과 상기 캐핑 전극 사이의 금속 패턴을 더 포함하는 자기 메모리 장치.
  8. 청구항 7에 있어서,
    상기 금속 패턴은 전이 금속 또는 희토류 금속을 포함하는 자기 메모리 장치.
  9. 청구항 7에 있어서,
    상기 자유 자성 패턴과 상기 캐핑 전극 사이의 서브 산화 패턴을 더 포함하고,
    상기 자유 자성 패턴 및 상기 기준 자성 패턴의 상기 자화 방향들은 상기 기판의 상부면에 실질적으로 수직한 자기 메모리 장치.
  10. 자기 터널 접합; 및
    상기 자기 터널 접합 상의 캐핑 전극을 포함하고,
    상기 자기 터널 접합은 상기 캐핑 전극에 인접한 금속 패턴을 포함하고,
    상기 캐핑 전극은 상기 자기 터널 접합의 중심으로부터 오프셋되어 비대칭적으로 배치되고,
    상기 금속 패턴은 상기 금속 패턴의 상부면에 평행한 제1 방향에 따른 제1 폭을 가지고, 상기 캐핑 전극은 상기 제1 방향에 따른 지름을 가지되,
    상기 캐핑 전극의 상기 지름은 상기 금속 패턴의 상기 제1 폭보다 작은 자기 메모리 장치.
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