CN111292784A - 包括竖直堆叠层面的集成式组合件 - Google Patents

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Abstract

本申请案涉及集成式组合件，其包括竖直堆叠层面。一些实施例包含集成式组合件，其具有支撑第一电路和第一导电线的基底。所述第一导电线沿着第一方向延伸且与所述第一电路相关联。层面位于所述基底上方且支撑存储器单元阵列和与所述存储器单元阵列相关联的第二导电线。所述第二导电线沿着大体上与所述第一方向正交的第二方向延伸。竖直互连件从所述层面延伸到所述基底且将所述第一导电线耦合到所述第二导电线。所述竖直互连件中的每一个将所述第一导电线中的一个耦合到所述第二导电线中的一个。所述第二导电线中的每一个与所述第一导电线中的仅一个耦合。

Description

包括竖直堆叠层面的集成式组合件
技术领域
集成式组合件包括竖直堆叠层面。
背景技术
现代计算架构中利用存储器来存储数据。一种类型的存储器是动态随机存取存储器(Dynamic Random-Access Memory；DRAM)。与替代类型的存储器相比，DRAM可提供结构简单、低成本且速度快的优点。
DRAM可利用存储器单元，所述存储器单元具有一个电容器与一个晶体管(所谓的1T-1C存储器单元)，其中电容器与晶体管的源极/漏极区耦合。图1中展示实例1T-1C存储器单元2，其中晶体管标记为T且电容器标记为C。电容器具有与晶体管的源极/漏极区耦合的一个节点，且具有与共同板CP耦合的另一节点。共同板可与如介于大于或等于接地到小于或等于VCC的范围内的电压的任何适合电压耦合(即，接地≤CP≤VCC)。在一些应用中，共同板处于约二分之一VCC(即，约VCC/2)的电压下。晶体管具有耦合到字线WL(即，存取线)的栅极，且具有耦合到位线BL(即，数字线或感测线)的源极/漏极区。在操作中，由沿着字线的电压产生的电场可在读取/写入操作期间以选通方式将位线耦合到电容器。
在图2中展示另一现有技术1T-1C存储器单元配置。图2的配置展示两个存储器单元2a和2b；其中存储器单元2a包括晶体管T1和电容器C1，且其中存储器单元2b包括晶体管T2和电容器C2。字线WL0和WL1分别与晶体管T1和T2的栅极电耦合。与位线BL的连接由存储器单元2a和2b共享。
上文所描述的存储器单元可并入到存储器阵列中，且在一些应用中，存储器阵列可具有开放式位线布置。在图3中展示具有开放式位线架构的实例集成式组合件9。组合件9包含两个横向邻近的存储器阵列(“阵列1”和“阵列2”)，其中所述阵列中的每一个包含图2中所描述的类型的存储器单元(在图3中不进行标记以便简化图式)。字线WL0到WL7跨越阵列延伸，且与字线驱动器耦合。数字线D0到D8与第一阵列(阵列1)相关联，且数字线D0*到D8*与第二阵列(阵列2)相关联。读出放大器SA0到SA8设置于第一阵列与第二阵列之间。处于相同高度的数字线彼此配对且经由感测放大器进行比较(例如，数字线D0和D0*彼此配对且与感测放大器SA0进行比较)。在读取操作中，配对的数字线中的一个可充当确定配对的数字线中的另一个的电特性(例如，电压)的参考。
集成电路制造的持续目的应是增强集合。为实现高度集成，存在对集成电路的堆叠层面(层)的兴趣。然而，证明尤其由于通常至少存在层面未对准的一些风险，故难以将来自上部层面的电路与下部层面的电路耦合。期望的是开发使来自上部层面的电路能够与下部层面的电路耦合且使得有能力校正可能的未对准的三维布置。
发明内容
根据本申请案的一方面，提供一种集成式组合件。集成式组合件包括：基底，其包括第一电路；第一导电线，其由基底支撑且与第一电路相关联，第一导电线沿着第一方向延伸；层面，其位于基底上方且包括存储器单元阵列；第二导电线，其由层面支撑且与存储器单元阵列相关联，第二导电线沿着大体上与第一方向正交的第二方向延伸；以及竖直互连件，其从层面延伸到基底且将第一导电线耦合到第二导电线，竖直互连件中的每一个将第一导电线中的一个耦合到第二导电线中的一个，第二导电线中的每一个与第一导电线中的仅一个耦合。
根据本申请案的另一方面，提供一种集成式组合件。集成式组合件包括：基底，其包括字线驱动器电路和感测放大器电路；第一导电线，其与基底相关联且延伸到感测放大器电路；第二导电线，其与基底相关联且延伸到字线驱动器电路；层面，其位于基底上方且包括存储器单元阵列；数字线，其由层面支撑且与存储器单元阵列相关联，数字线中的每一个具有横越第一导电线且与第一导电线正交的延伸部；字线，其由层面支撑且与存储器单元阵列相关联，字线中的每一个具有横越第二导电线且与第二导电线正交的延伸部；第一竖直互连件，其从层面延伸到基底且将第一导电线耦合到数字线延伸部，第一竖直互连件中的每一个将第一导电线中的一个耦合到数字线延伸部中的一个，第一导电线中的每一个与数字线延伸部中的仅一个耦合；以及第二竖直互连件，其从层面延伸到基底且将第二导电线耦合到字线延伸部，第二竖直互连件中的每一个将第二导电线中的一个耦合到字线延伸部中的一个，第二导电线中的每一个与字线延伸部中的仅一个耦合。
根据本申请案的又一方面，提供一种集成式组合件。集成式组合件包括：基底，其包括第一电路；第一导电线，其与基底相关联且延伸到第一电路；第二导电线，其与基底相关联且延伸到第一电路，第二导电线位于第一电路相对于第一导电线的相对侧上，第一导电线和第二导电线沿着第一方向延伸；第一层面，其位于基底上方且包括第一存储器单元的第一阵列；第二层面，其位于第一层面上方且包括第二存储器单元的第二阵列；第三导电线，其沿着第一层面且与第一阵列相关联；第四导电线，其沿着第二层面且与第二阵列相关联；第一导电延伸部，其沿着第一层面且从第三导电线沿着与第一方向交叉的第二方向朝外延伸；第二导电延伸部，其沿着第二层面且从第四导电线沿着第二方向朝外延伸；第一竖直互连件，其从第一层面延伸到基底且将第一导电线耦合到第一导电延伸部，第一竖直互连件中的每一个将第一导电线中的一个耦合到第一导电延伸部中的一个，第一导电线中的每一个与第一导电延伸部中的仅一个耦合；以及第二竖直互连件，其从第二层面延伸到基底且将第二导电线耦合到第二导电延伸部，第二竖直互连件中的每一个将第二导电线中的一个耦合到第二导电延伸部中的一个，第二导电线中的每一个与第二导电延伸部中的仅一个耦合。
附图说明
图1是具有1个晶体管和1个电容器的现有技术存储器单元的示意图。
图2是各自具有1个晶体管和1个电容器且共享位线连接的一对现有技术存储器单元的示意图。
图3是具有开放式位线架构的现有技术集成式组合件的示意图。
图4到8是具有相对于彼此竖直地移位的多个层面的实例集成式组合件的示意图。
图9是具有与下部层面的组件(虚线图中所展示)重叠的来自上部层面的组件(实线图中所展示)的实例集成式组合件的图解性平面视图。
图10是具有与下部层面的组件(虚线图中所展示)重叠的来自上部层面的组件(实线图中所展示)的实例集成式组合件的图解性平面视图。
图11是展示上部层面与下部层面之间的实例连接的实例集成式组合件的区域的示意性横截面侧视图。
具体实施方式
一些实施例包含集成式组合件，其具有来自一或多个存储器层面的字线和/或数字线的导电延伸部，其中此类导电延伸部与另一层面的导电线交叉。即使存在存储器层面与另一层面之间的未对准，但来自存储器层面的延伸部与另一层面的导电线的交叉可实现由存储器层面的电路与另一层面的电路形成的互连。在一些实施例中，另一层面可以是存储器层面下的基底层面，且可包括字线驱动器电路和/或感测放大器电路。参考图4到11描述实例实施例。
参考图4，集成式组合件10包含基底12和基底上方的层面14。基底12和层面14可认为是彼此堆叠的层级的实例。层级可位于不同半导体裸片内，或可位于相同半导体裸片内。
层面14包含存储器阵列16。存储器阵列包含存储器单元18，所述存储器单元以图解方式说明为存储器阵列内的框。展示存储器单元中的仅一些，但实际上存储器单元可完全在存储器阵列上延伸。存储器阵列16可包括任何适合数目个存储器单元18，且在一些实施例中，可包括数百、数千、数百万等的存储器单元。存储器单元可以是DRAM单元，且在一些实施例中，可配置于上文参照现有技术图1到3所描述的类型的布置中。在一些实施例中，阵列16可称作存储器单元阵列。在一些实施例中，层面14可称作存储器层面。
基底12可包括半导体材料；且可例如包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底12可称作半导体衬底。术语“半导体衬底”意指任何包括半导体材料的构造，包含但不限于块体半导体材料，如(单独或在包括其它材料的组合件中的)半导体晶片和(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”指代任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基底12可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多种。应注意，层面14还可包括半导体材料，且也可称为半导体衬底。
结构12称作“基底”，因为其位于存储器层面14下方。结构12可替代地称作层面。结构12可以是组合件(如所展示)的最底部层面，或额外层面可存在于所说明结构12下方。同样，额外层面可存在于存储器层面14上方。
在所展示的实施例中，基底12包括电路20，所述电路包含驱动电路(例如，字线驱动器电路)和感测放大器电路。电路20可称作“第一电路”以将其与其它电路(例如沿着层面14的存储器阵列电路)区分。
本文中所描述的实施例关于架构，即使上部层面和下部层面相对于彼此未对准，但所述架构使与上部层面(例如，层面14)相关联的布线能够耦合到与下部层面(例如，基底12)相关联的佈线。在所展示的实施例中，存储器层面14具有数字线22(仅展示其中的一些)和字线24(仅展示其中的一些)；其中数字线和字线与存储器阵列16相关联。举例来说，类似于上文参考图3所描述的那些，数字线和字线可具有与存储器阵列的关系。数字线22和字线24穿过存储器阵列16，但图4中不展示穿过存储器阵列的这些管线的实际通路以便简化图式。在一些实施例中，存储器阵列16外部的数字线22的部分可认为是数字线延伸部26；其中此类数字线延伸部与穿过存储器阵列的数字线的区域耦合。类似地，存储器阵列外部的字线24的部分可认为是字线延伸部28，所述字线延伸部与穿过存储器阵列的字线的区域耦合。
邻近于组合件10设置x/y轴。字线延伸部28从存储器阵列沿着对应于x轴方向的第一方向朝外延伸，且数字线延伸部26从存储器阵列沿着对应于y轴方向的第二方向朝外延伸。
基底12支撑第一系列导电线30和第二系列导电线32。导电线30沿着第一方向(即，y轴方向)延伸且配置成用于与数字线延伸部26耦合；且导电线32沿着第二方向(即，y轴方向)延伸且配置成用于与字线延伸部28耦合。值得注意地，导电线30与数字线延伸部26交叉(且在所展示的实施例中与数字线延伸部26正交)，且因此即使存储器层面14相对于基底12未对准，但在数字线延伸部26与导电线30之间可形成连接。类似地，导电线32与字线延伸部28交叉(且在所展示的实施例中与字线延伸部28正交)，且因此即使存储器层面14相对于基底12未对准，但在字线延伸部28与导电线32之间可形成连接。
导电线30与电路20内的感测放大器耦合，如以图解方式利用从导电线30到电路20延伸的虚线31所说明。在一些实施例中，导电线30可称作第一导电线，其与基底12相关联，且延伸到电路20的感测放大器电路。
导电线32与电路20内的字线驱动器耦合，如以图解方式利用从导电线32到电路20延伸的虚线33所说明。在一些实施例中，导电线32可称作第二导电线，其与基底12相关联，且延伸到电路20的字线驱动器电路。
基底12的电路20可设置于基底的任何所需区域中；且类似地，层面14的存储器阵列16可设置于层面的任何适合区域中。在所展示的实施例中，电路20设置于存储器阵列16正下方。
数字线延伸部26可认为位于与层面14相关联的第一连接存储体区34内，且字线28可认为位于与层面14相关联的第二连接存储体区36内。导电线30可认为位于与基底12相关联的第三连接存储体区38内，且导电线32可认为位于与基底12相关联的第四连接存储体区40内。在所展示的实施例中，第一连接存储体区34位于第三连接存储体区38正上方，使得数字线延伸部26可耦合到导电线30，且第二连接存储体区36位于第四连接存储体区40正上方，使得字线延伸部28可与导电线32耦合。
在一些实施例中，连接存储体区38内的导电线30可称作第一导电线，且连接存储体区34内的导电线26可称作第二导电线。第一导电线沿着第一方向(即，x轴方向)延伸，且第二导电线沿着大体上与第一方向正交的第二方向(即，y轴方向)延伸(其中术语“大体上正交”意指在制造和测量的合理公差内正交)。类似地，在一些实施例中，连接存储体区40内的导电线32可称作第一导电线，且连接存储体区36内的导电线28可称作第二导电线；其中第二导电线相对于第一导电线大体上正交地延伸。
数字线延伸部26展示为通过竖直互连件42与导电线30耦合；且字线延伸部28展示为通过竖直互连件44与导电线32耦合。在所展示的实施例中，竖直互连件42中的每一个将数字线延伸部26中的一个耦合到导电线30中的一个，且数字线延伸部中的每一个与导电线30中的仅一个耦合。因此，每一导电线30唯一地与数字线22中的一个耦合。类似地，竖直互连件44中的每一个使字线延伸部28中的一个与导电线32中的仅一个耦合，且字线延伸部中的每一个与导电线32中的仅一个耦合。因此，每一导电线32唯一地与字线24中的仅一个耦合。
在一些实施例中，数字线延伸部26可具有与数字线22相同的间距，且在所展示的实施例中具有间距P1。导电线30可具有与数字线延伸部26相同的间距，且在所展示的实施例中展示为具有间距P1。字线延伸部28可具有与字线相同的间距，且字线可具有与数字线22相同的间距。在所展示的实施例中，字线延伸部28展示为具有间距P1。导电线32可具有与字线延伸部28相同的间距，且展示为具有间距P1。间距P1可以是所谓的“阵列间距”，且具体地说可以是存储器阵列内的字线和/或数字线的间距。
图4分别以图解方式说明在层面12和14的拐角处的对准标记19和21。对准标记19具有第一模式以确立数字线延伸部26沿着第一轴线的对准(其中此类第一模式表示为X)，且具有第二模式以确立字线延伸部28沿着第一轴线的对准(其中此类第二模式表示为X')。对准标记21具有第三模式以确立导电线30沿着与第一轴线正交的第二轴线的对准(其中此类第二模式表示为Y)，且具有第四模式以确立导电线32沿着第二轴线的对准(其中此类第三模式表示为Y')。一些实施例(下文参照例如图7所论述)可简化竖直堆叠层面的对准。
参看图5，集成式组合件10a包含基底12、基底上方的层面14以及层面14上方的另一层面50。层面14和50可分别称作存储器层面-1和存储器层面-2。
存储器阵列16标记为阵列-1。第二层面50包含标记为阵列-2的第二存储器阵列52。阵列52包含存储器单元54，所述存储器单元以图解方式说明为存储器阵列内的框。展示存储器单元中的仅一些，但实际上存储器单元可完全在存储器阵列上延伸。存储器阵列52可包括任何适合数目个存储器单元，且在一些实施例中，可包括数百、数千、数百万等的存储器单元。存储器单元可以是DRAM单元，且在一些实施例中，可配置于上文参照现有技术图1到3所描述的类型的布置中。在一些实施例中，阵列52可称作第二存储器单元阵列以将其与对应于阵列16的第一存储器单元阵列区分。
层面14的阵列-1和层面50的阵列-2可对应于上文参考图3所描述的阵列1和2。因此，层面14的阵列-1展示为包括数字线D0和D1以及字线WL0和WL1；而层面50的阵列-2展示为包括数字线D0*和D1*以及字线WL4和WL5。所说明的数字线和字线表示可与相应存储器阵列相关联的大量数字线和字线。举例来说，每一存储器阵列可包括数百、数千、数百万等的数字线和字线。
层面14的数字线与连接存储体34内的数字线延伸部26耦合，且层面14的字线与连接存储体36内的字线延伸部28耦合。类似地，层面50的数字线与连接存储体58内的数字线延伸部56耦合，且层面50的字线与连接存储体62内的字线延伸部60耦合。在一些实施例中，第一阵列16的数字线(例如，D0和D1)可称作第一数字线，第二阵列52的数字线(例如，D0*和D1*)可称作第二数字线，第一阵列16的字线(例如，WL0和WL1)可称作第一字线，且第二阵列52的字线(例如，WL4和WL5)可称作第二字线。在此类实施例中，与第一阵列16相关联的数字线延伸部26可称作第一数字线延伸部，且与第二阵列52相关联的数字线延伸部56可称作第二数字线延伸部。类似地，与第一阵列16相关联的字线延伸部28可称作第一字线延伸部，且与第二阵列相关联的字线延伸部60可称作第二字线延伸部。
在所展示的实施例中，层面14的数字线延伸部26与层面14的字线延伸部28正交；且层面50的数字线延伸部56与层面50的字线延伸部60正交。
在所展示的实施例中，数字线延伸部26位于存储器阵列16的一侧上，且数字线延伸部56与数字线延伸部26与存储器阵列16的关系相比位于存储器阵列52的相对侧上。同样，字线延伸部28位于存储器阵列16的一侧上，且字线延伸部60与字线延伸部28与存储器阵列16的关系相比位于存储器阵列52的相对侧上。
基底12包括电路20，所述电路包含字线驱动器电路和感测放大器电路。基底还包含连接存储体38内的且通过竖直互连件42耦合到数字线延伸部26的导电线30；且包含连接存储体40内的且通过竖直互连件44耦合到字线延伸部28的导电线32。此外，基底12包含连接存储体66内的导电线64；其中此类导电线通过竖直互连件68耦合到字线延伸部60。导电线64与电路20的字线驱动器电路耦合，其中以图解方式利用虚线65说明此类耦合。基底12还包含连接存储体72内的导电线70；其中此类导电线通过竖直互连件74耦合到数字线延伸部56。导电线70与电路20的感测放大器电路耦合，其中以图解方式利用虚线67说明此类耦合。
在一些实施例中，基底12的导电线30可称作与基底相关联的第一导电线，且导电线70可称作在电路20相对于第一导电线30的相对侧上的第二导电线。第一导电线30和第二导电线70两者均沿着x轴的方向(其可称作第一方向)延伸。组合件10a可视为包括一些数字线(例如，D0和D1)作为沿着第一层面14且与第一阵列16相关联的第三导电线；且包括其它数字线(例如，D0*和D1*)作为沿着第二层面50和与第二阵列52相关联的第四导电线。
导电延伸部26可称作沿着第一层面14且从第三导电线(例如，D0和D1)沿着y轴的方向(其可称作第二方向)朝外延伸的第一导电延伸部，且导电延伸部56可称作沿着第二层面50且从第四导电线(例如，D0*和D1*)沿着y轴的方向朝外延伸的第二导电延伸部。
互连件42可称作将第一导电线30耦合到第一导电延伸部26的第一竖直互连件，且互连件74可称作将第二导电线70耦合到第二导电延伸部56的第二竖直互连件。
值得注意地，第二导电延伸部26中的每一个耦合到导电线30中的仅一个，且由此每一导电线30唯一地与第一阵列16的数字线(例如，D0和D1)中的一个耦合；且第二导电延伸部56中的每一个耦合到导电线70中的仅一个，且由此每一导电线70唯一地与第二阵列52的数字线(例如，D0*和D1*)中的一个耦合。
在一些实施例中，沿着基底12的导电线30、32、70和64可分别称作第一导电线、第二导电线、第三导电线和第四导电线。第一导电线30和第三导电线70延伸到电路20内的感测放大器电路；且第二导电线32和第四导电线64延伸到电路20内的字线驱动器电路。在此类实施例中，竖直互连件42、44、68和74可分别称作第一竖直互连件、第二竖直互连件、第三竖直互连件和第四竖直互连件。在替代实施例中，第一导电线、第二导电线、第三导电线和第四导电线可视为分别对应于导电线32、30、64和70；使得第二导电线和第四导电线延伸到感测放大器电路，且第一导电线和第三导电线延伸到字线驱动器电路。在此类实施例中，第一竖直互连件、第二竖直互连件、第三竖直互连件和第四竖直互连件可视为分别对应于互连件44、42、68和74。
在一些实施例中，基底12的导电线32可称作与基底相关联的第一导电线，且导电线64可称作在电路20相对于第一导电线32的相对侧上的第二导电线。第一导电线32和第二导电线64两者均沿着y轴的方向(其可称作第一方向)延伸。组合件10a可视为包括一些字线(例如，WL0和WL1)作为沿着第一层面14且与第一阵列16相关联的第三导电线；且包括其它字线(例如，WL4和WL5)作为沿着第二层面50且与第二阵列52相关联的第四导电线。导电延伸部28可称作沿着第一层面14且从第三导电线(例如，WL0和WL1)沿着x轴的方向(其可称作第二方向)朝外延伸的第一导电延伸部，且导电延伸部60可称作沿着第二层面50且从第四导电线(例如，WL4和WL5)沿着x轴的方向朝外延伸的第二导电延伸部。互连件44可称作将第一导电线32耦合到第一导电延伸部28的第一竖直互连件，且互连件68可称作将第二导电线64耦合到第二导电延伸部60的第二竖直互连件。值得注意地，第二导电延伸部28中的每一个耦合到导电线32中的仅一个，且由此每一导电线32唯一地与第一阵列16的字线(例如，WL0和WL1)中的一个耦合；且第二导电延伸部60中的每一个耦合到导电线64中的仅一个，且由此每一导电线64唯一地与第二阵列52的字线(例如，WL4和WL5)中的一个耦合。
导电线30、32、26、28、56、60、64和70可均具有相同间距；且在所说明的实施例中具有间距P1。
在一些实施例中，电路20可视为包括对应于字线驱动器电路或感测放大器电路的第一电路，且包含对应于字线驱动器电路和感测放大器电路中的另一个的第二电路。在此类实施例中，基底12的与第一电路相关联的导电线可分别称作第一导电线和第二导电线。举例来说，如果第一电路是感测放大器电路，那么导电线30和70可分别认为是第一导电线和第二导电线。与第一导电线和第二导电线耦合的字线/数字线可分别称作第三导电线和第四导电线。举例来说，数字线D0和D1可称作第三导电线，且数字线D0*和D1*可称作第四导电线。与第三导电线和第四导电线耦合的导电延伸部可分别称作第一导电延伸部和第二导电延伸部。举例来说，导电延伸部26和56可分别称作第一导电延伸部和第二导电延伸部。将第一导电延伸部和第二导电延伸部耦合到第一导电线和第二导电线的竖直互连件可分别称作第一竖直互连件和第二竖直互连件。举例来说，导电延伸部42和74可称作第一竖直互连件和第二竖直互连件。
与基底12相关联且延伸到第二电路的导电线可称作第五导电线和第六导电线。举例来说，在其中字线驱动器电路是第二电路的实施例中，导电线32和64可分别称作第五导电线和第六导电线。在此类实施例中，与第五导电线和第六导电线耦合的字线/数字线可分别称作第七导电线和第八导电线。举例来说，WL0和WL1可称作第七导电线，且字线WL4和WL5可称作第八导电线。与第七导电线和第八导电线耦合的导电延伸部可分别称作第三导电延伸部和第四导电延伸部。举例来说，导电延伸部28和60可分别称作第三导电延伸部和第四导电延伸部。将第五导电线和第六导电线耦合到第三延伸部和第四延伸部的导电互连件可分别称作第三竖直互连件和第四竖直互连件。举例来说，互连件44和68可称作第三竖直互连件和第四竖直互连件。
在一些实施例中，导电线30和26可分别称作第一导电线和第二导电线；且导电线70和56可分别称作第三导电线和第四导电线。在此类实施例中，竖直互连件42可称作将第一导电线和第二导电线彼此连接的第一互连件；且竖直互连件74可称作将第三导电线和第四导电线彼此耦合的第二互连件。第二导电线26可认为是与第一存储器阵列16的数字线耦合，且第四导电线56可认为是与第二存储器阵列52的数字线耦合。电路20可视为包括感测放大器电路，所述感测放大器电路将来自第一存储器阵列16的数字线的信号与来自第二存储器阵列52的信号进行比较。
在一些实施例中，导电线32和28可分别称作第一导电线和第二导电线；且导电线64和60可分别称作第三导电线和第四导电线。竖直互连件44可称作将第一导电线32与第二导电线28耦合的第一互连件，且竖直互连件68可称作将第三导电线64与第四导电线60耦合的第二互连件。第二导电线28可认为是与第一存储器阵列16的字线耦合，且第四导电线60可认为是与第二存储器阵列52的字线耦合。电路20可视为包括字线驱动器电路，所述字线驱动器电路驱动第一存储器阵列16和第二存储器阵列52的字线。
图5的实施例展示彼此上下竖直堆叠的存储器阵列52和16。在其它实施例中，存储器阵列可横向地邻近彼此，如图6中所展示。确切地说，图6展示在基底层面12上方具有存储器层面14的集成式组合件10b。存储器层面14包括彼此横向地邻近的存储器阵列16和52。相对于存储器阵列16和52来说明实例数字线D0和D0*以及数字线延伸部26和56；其中数字线延伸部26位于连接存储体34内，且其中数字线延伸部56位于连接存储体58内。同样，相对于存储器阵列16和52来说明实例字线WL0和WL4以及字线延伸部28和60；其中字线延伸部28位于连接存储体36内，且其中字线延伸部60位于连接存储体62内。
数字线延伸部26和56与相关联于基底12的导电线30和70耦合，且此类导电线可认为是与电路20内的感测放大器的连接件。字线延伸部28和60与相关联于基底12的导电线32和64耦合，且此类导电线可认为是与电路20内的字线驱动器的连接件。
图4到6展示其中数字线延伸部(例如，26)相对于字线延伸部(例如，28)正交地延伸的实施例。在其它实施例中，对数字线延伸部可能有利的是相对于字线延伸部并行延伸且具有与字线延伸部相同的间距，使得此可简化竖直堆叠层面的对准。
参看图7，集成式组合件10c展示为包括基底12上方的第一层面14。组合件10c可认为是类似于图5的组合件10a的区域而包括层面14和基底12。然而，图7的组合件10c与图5的组合件的不同之处在于，数字线延伸部26大体上平行于字线延伸部28(其中术语“大体上平行”意指在制造和测量的合理公差内平行)，而非大体上与字线延伸部正交。数字线延伸部26可利用任何适合布线来路由到数字线(例如，D0和D1)。数字线延伸部26可通过利用与用于形成字线(例如，WL0和WL1)和字线延伸部28的相同处理的相同掩模而形成。因此，数字线延伸部26可形成为具有与字线延伸部28相同的间距，且可以是与字线延伸部相同的图案的部分。这可实现与用于与字线延伸部28对准相同的用于与数字线延伸部26对准的对准。
组合件10c展示为包括上文参考图4所描述的对准标记19和21。然而，图7的组合件10c的对准标记比图4的组合件的对准标记更简单。确切地说，图7的对准标记19具有用于确立数字线延伸部26与字线延伸部28沿着第一轴线的对准的仅单一模式(展示为X)，且对准标记21具有用以确立数字线延伸部26与字线延伸部28沿着与第一轴线正交的第二轴线的对准的仅单一模式(展示为Y)。因此，与其中数字线延伸部与字线延伸部正交的实施例相比，平行于字线延伸部28的数字线延伸部26的利用可实现竖直堆叠层面的更简单对准。
图8展示具有堆叠在基底12上方的存储器层面14和50的集成式组合件10d。图8的组合件10d类似于图5的组合件10a，但包括大体上平行于字线延伸部28和60延伸的数字线延伸部26和56。因此，图8的组合件10d可得益于上文参考图7所描述的简化对准。应注意，图8的组合件10d与图5的组合件10a之间的另一差异是与图8的组合件10d的基底12相关联的导电线30、32、64和70均彼此平行。相反地，图5的组合件10a的导电线30和70沿着x轴延伸，而导电线32和64沿着y轴延伸(即，大体上与导电线30和70正交)。
提供图9和10以进一步描述利用大体上与字线延伸部正交延伸的数字线延伸部与利用大体上平行于字线延伸部延伸的数字线延伸部之间的差异。
参考图9，以图解方式展示图5的配置10a的区域；且具体地说，展示在基底12的一部分(呈虚线)上方的层面14的一部分(呈实线)。数字线延伸部26展示为与延伸到存储器阵列16中的数字线(例如，D0和D1)耦合，且字线延伸部28展示为与延伸到存储器阵列中的字线(WL1和WL2)耦合。数字线延伸部26通过竖直互连件42与导电线30耦合，且字线延伸部28通过竖直互连件44与导电线32耦合。导电线30沿着基底12，且与电路20内的感测放大器耦合；且导电线32沿着基底12延伸且与电路20内的字线驱动器耦合。
数字线延伸部26大体上与字线延伸部28正交，且还大体上与下伏导电线30正交。字线延伸部28大体上与下伏导电线32正交。
层面14相对于基底12的对准包括层面沿着x和y方向(即，沿着所说明轴线***的x轴方向和y轴方向)的比较。
数字线延伸部26以利用与层面14和基底12相关联的对准标记内的X和Y模式来补偿未对准的方式与导电线30对准。X和Y模式中的一个在层面14上，且另一个在基底12上。在图9中以盒76说明利用X和Y模式的对准。
字线延伸部28利用与层面14和基底12相关联的对准标记内的X'和Y'模式来与导电线32对准。X'和Y'模式中的一个在层面14上，且另一个在基底12上。在图9中以盒78说明利用X'和Y'模式的对准。
图10以图解方式展示图8的配置10d的区域；且具体地说，展示在基底12的一部分(呈虚线)上方的层面14的一部分(呈实线)。数字线延伸部26展示为与延伸到存储器阵列16中的数字线(例如，D0和D1)耦合，且字线延伸部28展示为与延伸到存储器阵列中的字线(WL1和WL2)耦合。数字线延伸部26通过竖直互连件42与导电线30耦合，且字线延伸部28通过竖直互连件44与导电线32耦合。导电线30沿着基底12，且与电路20内的感测放大器耦合；且导电线32沿着基底12延伸且与电路20内的字线驱动器耦合。
数字线延伸部26大体上平行于字线延伸部28，且是用于形成字线延伸部的相同图案的部分。数字线延伸部26和字线延伸部28大体上与下伏导电线30和32正交。导电线30和32可以是彼此相同的图案的部分，且沿着基底12形成。
层面14相对于基底12的对准包括层面沿着x和y方向(即，沿着所说明轴线***的x轴方向和y轴方向)的比较，但由于来自层面14的仅一个模式(所述模式具有字线延伸部28以及数字线延伸部26)与来自基底12的一个模式(所述模式具有导电线30和32)对准，故仅需要X和Y模式(以盒76展示)。因此，图10的组合件10d的层面的对准可比图9的组合件10a的层面的对准更简单。
图4到9的竖直互连件42、44、68和74可包括任何适合的配置。图11展示竖直互连的实例配置。确切地说，图11说明图5的配置10a的区域；且具体地说，展示堆叠在基底12的一部分上方的层面14的一部分。导电线30展示为沿着基底12，且展示为由下伏衬底80支撑。衬底80具有导电线30正下方的绝缘材料82，且具有支撑绝缘材料82的半导体衬底84。数字线延伸部26展示为沿着存储器层面14，且展示为由下伏衬底86支撑。衬底86具有数字线延伸部正下方的绝缘材料88，且具有支撑绝缘材料88的半导体衬底90。
竖直延伸的互连件42包括直接接触数字线延伸部26中的一个的导电材料和导电材料30。在所展示的实施例中，竖直延伸的互连件42穿过导电线30以与基底12下方的层级处的导电组件任选地连接，且穿过延伸部26以与存储器层面14上方的层级处的导电组件任选地连接。在其它实施例中，竖直延伸的互连件42可沿着导电线30和/或沿着延伸部26终止，而非任选地延伸通过导电线30和/或延伸部26。
延伸部26、线30和互连件42的导电材料可包括一或多种任何适合的组成物；例如，各种金属(例如，钛、钨、钴、钌、镍、铂等)、含金属的组成物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多种。绝缘材料82和88可包括一或多种任何适合的组成物；包含(例如)二氧化硅和氮化硅中的一种或两种。
上文所论述的组合件和结构可用于集成电路内(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；且可并入到电子***中。此类电子***可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多片模块。电子***可以是以下广泛范围的***中的任一个：例如摄像机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制***、飞机等。
除非另外指定，否则本文中所描述的各种材料、物质、组成物等可通过现在已知或待开发的任何适合的方法形成，所述方法包含例如原子层沉积(atomic layerdeposition；ALD)、化学气相沉积(chemical vapor deposition；CVD)、物理气相沉积(physical vapor deposition；PVD)等。
术语“介电”和“绝缘”可用于描述具有绝缘电特性的材料。所述术语在本公开中视为同义的。在一些情况下术语“介电”和在其它情况下术语“绝缘”(或“电绝缘”)可用于在本公开内提供语言变化以简化以下权利要求书内的前提基础，而非用于指示任何显著化学或电学差异。
图式中的各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所展示的定向旋转。本文所提供的描述和所附权利要求书关于在各种特征之间具有所描述关系的任何结构，不管结构是处于各图的特定定向还是相对于此类定向旋转。
除非另有指示，否则随附图解的横截面视图仅展示横截面平面内的特征而不展示横截面平面后方的材料，以便简化图式。
当上文将结构称作在另一结构“上”、与另一结构“邻近”或“抵靠”另一结构时，所述结构可直接在所述另一结构上或还可能存在中介结构。相反地，当将结构称作“直接在另一结构上”、“直接邻近”另一结构或“直接抵靠”另一结构时，不存在中介结构。术语“正下方”、“正上方”等并不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示直立对准。
结构(例如，层、材料等)可称为“竖直延伸”，以指示结构通常从下伏基底(例如，衬底)向上延伸。竖直延伸的结构可相对于或不相对于基底的上部表面大体上正交地延伸。
一些实施例包含集成式组合件，其具有支撑第一电路和第一导电线的基底。第一导电线沿着第一方向延伸且与第一电路相关联。层面位于基底上方且支撑存储器单元阵列和与存储器单元阵列相关联的第二导电线。第二导电线沿着大体上与第一方向正交的第二方向延伸。竖直互连件从层面延伸到基底且将第一导电线耦合到第二导电线。竖直互连件中的每一个将第一导电线中的一个耦合到第二导电线中的一个。第二导电线中的每一个与第一导电线中的仅一个耦合。
一些实施例包含集成式组合件，所述集成式组合件包含基底，所述基底包括字线驱动器电路和感测放大器电路。第一导电线与基底相关联且延伸到感测放大器电路。第二导电线与基底相关联且延伸到字线驱动器电路。层面位于基底上方且包括存储器单元阵列。数字线由层面支撑且与存储器单元阵列相关联。数字线中的每一个具有延伸部，所述延伸部在第一导电线上方交叉且与第一导电线正交。字线由层面支撑且与存储器单元阵列相关联。字线中的每一个具有延伸部，所述延伸部在第二导电线上方交叉且与第二导电线正交。第一竖直互连件从层面延伸到基底，且将第一导电线耦合到数字线延伸部。第一竖直互连件中的每一个将第一导电线中的一个耦合到数字线延伸部中的一个。第一导电线中的每一个与数字线延伸部中的仅一个耦合。第二竖直互连件从层面延伸到基底，且将第二导电线耦合到字线延伸部。第二竖直互连件中的每一个将第二导电线中的一个耦合到字线延伸部中的一个。第二导电线中的每一个与字线延伸部中的仅一个耦合。
一些实施例包含具有包括第一电路的基底的集成式组合件。第一导电线和第二导电线与基底相关联且延伸到第一电路。第二导电线位于第一电路相对于第一导电线的相对侧上。第一导电线和第二导电线沿着第一方向延伸。第一层面位于基底上方且包括第一存储器单元的第一阵列。第二层面位于第一层面上方且包括第二存储器单元的第二阵列。第三导电线沿着第一层面且与第一阵列相关联。第四导电线沿着第二层面且与第二阵列相关联。第一导电延伸部沿着第一层面且从第三导电线沿着与第一方向交叉的第二方向朝外延伸。第二导电延伸部沿着第二层面且从第四导电线沿着第二方向朝外延伸。第一竖直互连件从第一层面延伸到基底，且将第一导电线耦合到第一导电延伸部。第一竖直互连件中的每一个将第一导电线中的一个耦合到第一导电延伸部中的一个。第一导电线中的每一个与第一导电延伸部中的仅一个耦合。第二竖直互连件从第二层面延伸到基底，且将第二导电线耦合到第二导电延伸部。第二竖直互连件中的每一个将第二导电线中的一个耦合到第二导电延伸部中的一个。第二导电线中的每一个与第二导电延伸部中的仅一个耦合。
根据规定，已经就结构和方法特征而言以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的具体特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (26)

1.一种集成式组合件，其包括：
基底，其包括第一电路；
第一导电线，其由所述基底支撑且与所述第一电路相关联，所述第一导电线沿着第一方向延伸；
层面，其位于所述基底上方且包括存储器单元阵列；
第二导电线，其由所述层面支撑且与所述存储器单元阵列相关联，所述第二导电线沿着大体上与所述第一方向正交的第二方向延伸；以及
竖直互连件，其从所述层面延伸到所述基底且将所述第一导电线耦合到所述第二导电线，所述竖直互连件中的每一个将所述第一导电线中的一个耦合到所述第二导电线中的一个；所述第二导电线中的每一个与所述第一导电线中的仅一个耦合。
2.根据权利要求1所述的集成式组合件，其中所述第一导电线和所述第二导电线具有彼此相同的间距。
3.根据权利要求1所述的集成式组合件，其中所述第一电路是感测放大器电路，且其中所述第二导电线是数字线的延伸部。
4.根据权利要求1所述的集成式组合件，其中所述第一电路是字线驱动器电路，且其中所述第二导电线是字线的延伸部。
5.根据权利要求1所述的集成式组合件，其中所述存储器单元阵列是第一存储器单元阵列，且其中所述竖直互连件是第一竖直互连件；且所述集成式组合件进一步包括：
第三导电线，其由所述基底支撑且与所述第一电路相关联；
第二存储器单元阵列，其具有与其相关联的第四导电线；以及
第二竖直互连件，其将所述第四导电线耦合到所述第三导电线，所述第二竖直互连件中的每一个将所述第四导电线中的一个耦合到所述第三导电线中的一个；所述
第四导电线中的每一个与所述第三导电线中的仅一个耦合。
6.根据权利要求5所述的集成式组合件，其中所述第二存储器单元阵列由所述层面支撑且横向邻近于所述第一存储器单元阵列。
7.根据权利要求6所述的集成式组合件，其中：
所述第一电路是感测放大器电路；
所述第二导电线是数字线的延伸部；且
所述第四导电线是数字线的延伸部。
8.根据权利要求6所述的集成式组合件，其中：
所述第一电路是字线驱动器电路；
所述第二导电线是字线的延伸部；且
所述第四导电线是字线的延伸部。
9.根据权利要求5所述的集成式组合件，其中所述层面是第一层面；且其中所述第二存储器单元阵列由所述第一层面上方的第二层面支撑。
10.根据权利要求9所述的集成式组合件，其中：
所述第一电路是感测放大器电路；
所述第二导电线是数字线的延伸部；且
所述第四导电线是数字线的延伸部。
11.根据权利要求9所述的集成式组合件，其中：
所述第一电路是字线驱动器电路；
所述第二导电线是字线的延伸部；且
所述第四导电线是字线的延伸部。
12.一种集成式组合件，其包括：
基底，其包括字线驱动器电路和感测放大器电路；
第一导电线，其与所述基底相关联且延伸到所述感测放大器电路；
第二导电线，其与所述基底相关联且延伸到所述字线驱动器电路；
层面，其位于所述基底上方且包括存储器单元阵列；
数字线，其由所述层面支撑且与所述存储器单元阵列相关联，所述数字线中的每一个具有横越所述第一导电线且与所述第一导电线正交的延伸部；
字线，其由所述层面支撑且与所述存储器单元阵列相关联；所述字线中的每一个具有横越所述第二导电线且与所述第二导电线正交的延伸部；
第一竖直互连件，其从所述层面延伸到所述基底且将所述第一导电线耦合到数字线延伸部；所述第一竖直互连件中的每一个将所述第一导电线中的一个耦合到所述数字线延伸部中的一个；所述第一导电线中的每一个与所述数字线延伸部中的仅一个耦合；以及
第二竖直互连件，其从所述层面延伸到所述基底且将所述第二导电线耦合到字线延伸部；所述第二竖直互连件中的每一个将所述第二导电线中的一个耦合到所述字线延伸部中的一个；所述第二导电线中的每一个与所述字线延伸部中的仅一个耦合。
13.根据权利要求12所述的集成式组合件，其中所述数字线延伸部与所述字线延伸部正交。
14.根据权利要求12所述的集成式组合件，其中所述数字线延伸部平行于所述字线延伸部且具有与所述字线延伸部相同的间距。
15.根据权利要求12所述的集成式组合件，其中所述感测放大器电路和所述字线驱动器电路位于所述存储器单元阵列正下方。
16.根据权利要求12所述的集成式组合件，其中存储器单元阵列是第一存储器单元阵列，其中所述数字线是第一数字线，其中所述数字线延伸部是第一数字线延伸部，其中所述字线是第一字线，且其中所述字线延伸部是第一字线延伸部；且所述集成式组合件进一步包括：
第三导电线，其与所述基底相关联且延伸到所述感测放大器电路；
第四导电线，其与所述基底相关联且延伸到所述字线驱动器电路；
第二存储器单元阵列，其具有第二数字线和与其相关联的第二字线；所述第二数字线具有横越所述第三导电线的第二数字线延伸部；所述第二字线具有横越所述第四导电线的第二字线延伸部；
第三竖直互连件，其将所述第三导电线耦合到所述第二数字线延伸部；所述第三竖直互连件中的每一个将所述第三导电线中的一个耦合到所述第二数字线延伸部中的一个；所述第三导电线中的每一个与所述第二数字线延伸部中的仅一个耦合；以及
第四竖直互连件，其将所述第四导电线耦合到所述第二字线延伸部；所述第四竖直互连件中的每一个将所述第四导电线中的一个耦合到所述第二字线延伸部中的一个；所述第四导电线中的每一个与所述第二字线延伸部中的仅一个耦合。
17.根据权利要求16所述的集成式组合件，其中所述第二存储器单元阵列由所述层面支撑且横向邻近于所述第一存储器单元阵列。
18.根据权利要求16所述的集成式组合件，其中所述层面是第一层面；且其中所述第二存储器单元阵列由所述第一层面上方的第二层面支撑。
19.一种集成式组合件，其包括：
基底，其包括第一电路；
第一导电线，其与所述基底相关联且延伸到所述第一电路；
第二导电线，其与所述基底相关联且延伸到所述第一电路；所述第二导电线位于所述第一电路相对于所述第一导电线的相对侧上；所述第一导电线和所述第二导电线沿着第一方向延伸；
第一层面，其位于所述基底上方且包括第一存储器单元的第一阵列；
第二层面，其位于所述第一层面上方且包括第二存储器单元的第二阵列；
第三导电线，其沿着所述第一层面且与所述第一阵列相关联；
第四导电线，其沿着所述第二层面且与所述第二阵列相关联；
第一导电延伸部，其沿着所述第一层面且从所述第三导电线沿着与所述第一方向交叉的第二方向朝外延伸；
第二导电延伸部，其沿着所述第二层面且从所述第四导电线沿着所述第二方向朝外延伸；
第一竖直互连件，其从所述第一层面延伸到所述基底且将所述第一导电线耦合到所述第一导电延伸部；所述第一竖直互连件中的每一个将所述第一导电线中的一个耦合到所述第一导电延伸部中的一个；所述第一导电线中的每一个与所述第一导电延伸部中的仅一个耦合；以及
第二竖直互连件，其从所述第二层面延伸到所述基底且将所述第二导电线耦合到所述第二导电延伸部；所述第二竖直互连件中的每一个将所述第二导电线中的一个耦合到所述第二导电延伸部中的一个；所述第二导电线中的每一个与所述第二导电延伸部中的仅一个耦合。
20.根据权利要求19所述的集成式组合件，其中所述第一电路是感测放大器电路，且其中所述第三导电线和所述第四导电线是数字线。
21.根据权利要求19所述的集成式组合件，其中所述第一电路是字线驱动器电路，且其中所述第三导电线和所述第四导电线是字线。
22.根据权利要求19所述的集成式组合件，其中所述第一导电线和所述第三导电线具有与彼此相同的间距。
23.根据权利要求19所述的集成式组合件，其中所述第二导电线和所述第四导电线具有与彼此相同的间距。
24.根据权利要求19所述的集成式组合件，其中所述第一导电线、所述第二导电线、所述第三导电线和所述第四导电线具有与彼此相同的间距。
25.根据权利要求19所述的集成式组合件，其中所述基底除了所述第一电路之外还包括第二电路；所述第一电路和所述第二电路中的一个是感测放大器电路且另一个是字线电路；且所述集成式组合件包括：
第五导电线，其与所述基底相关联且延伸到所述第二电路；
第六导电线，其与所述基底相关联且延伸到所述第二电路；所述第六导电线位于所述第二电路相对于所述第五导电线的相对侧上；所述第五导电线和所述第六导电线沿着所述第二方向延伸；
第七导电线，其沿着所述第一层面且与所述第一阵列相关联；
第八导电线，其沿着所述第二层面且与所述第二阵列相关联；
第三导电延伸部，其沿着所述第一层面且从所述第七导电线沿着所述第一方向朝外延伸；
第四导电延伸部，其沿着所述第二层面且从所述第八导电线沿着所述第一方向朝外延伸；
第三竖直互连件，其从所述第一层面延伸到所述基底且将所述第五导电线耦合到所述第三导电延伸部；所述第三竖直互连件中的每一个将所述第五导电线中的一个耦合到所述第三导电延伸部中的一个；所述第五导电线中的每一个与所述第三导电延伸部中的仅一个耦合；以及
第四竖直互连件，其从所述第二层面延伸到所述基底且将所述第六导电线耦合到所述第四导电延伸部；所述第四竖直互连件中的每一个将所述第六导电线中的一个耦合到所述第四导电延伸部中的一个；所述第六导电线中的每一个与所述第四导电延伸部中的仅一个耦合。
26.根据权利要求19所述的集成式组合件，其中所述基底除了所述第一电路之外还包括第二电路；所述第一电路和所述第二电路中的一个是感测放大器电路且另一个是字线电路；且所述集成式组合件包括：
第五导电线，其与所述基底相关联且延伸到所述第二电路；
第六导电线，其与所述基底相关联且延伸到所述第二电路；所述第六导电线位于所述第二电路相对于所述第五导电线的相对侧上；所述第五导电线和所述第六导电线沿着所述第一方向延伸；
第七导电线，其沿着所述第一层面且与所述第一阵列相关联；
第八导电线，其沿着所述第二层面且与所述第二阵列相关联；
第三导电延伸部，其沿着所述第一层面且从所述第七导电线沿着所述第二方向朝外延伸；
第四导电延伸部，其沿着所述第二层面且从所述第八导电线沿着所述第二方向朝外延伸；
第三竖直互连件，其从所述第一层面延伸到所述基底且将所述第五导电线耦合到所述第三导电延伸部；所述第三竖直互连件中的每一个将所述第五导电线中的一个耦合到所述第三导电延伸部中的一个；所述第五导电线中的每一个与所述第三导电延伸部中的仅一个耦合；以及
第四竖直互连件，其从所述第二层面延伸到所述基底且将所述第六导电线耦合到所述第四导电延伸部；所述第四竖直互连件中的每一个将所述第六导电线中的一个耦合到所述第四导电延伸部中的一个；所述第六导电线中的每一个与所述第四导电延伸部中的仅一个耦合。
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