CN111799260A - 集成组合件和集成存储器 - Google Patents

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Abstract

本申请案涉及集成组合件和集成存储器。一些实施例包含集成组合件。所述集成组合件具有第一晶体管，其位于第一源极/漏极区与第二源极/漏极区之间的水平延伸的沟道区；具有第二晶体管，其具有位于第三源极/漏极区与第四源极/漏极区之间的垂直延伸的沟道区；且具有位于所述第一和第二晶体管之间的电容器。所述电容器具有第一电极、第二电极，以及位于所述第一和第二电极之间的绝缘材料。所述第一电极与所述第一源极/漏极区电连接，且所述第二电极与所述第三源极/漏极区电连接。数字线与所述第二源极/漏极区电连接。导电结构与所述第四源极/漏极区电连接。

Description

集成组合件和集成存储器
技术领域
具有水平定向的晶体管和垂直定向的晶体管两者的集成组件。
背景技术
持续目标是实现集成存储器的不断增加水平的集成。有关目标是增加存储器组件的充填密度。还希望开发具有强信号、经过大量读取/写入循环的良好耐久性、快速存取速率、对单元到单元干扰机制的防护等的集成存储器。
实例存储器装置是两晶体管一电容器(2T-1C)装置。实例现有技术2T-1C存储器单元配置在图1中示意性地说明为装置2。2T-1C存储器单元包含两个晶体管(T1和T2)，以及所述晶体管之间的电容器(CAP)。所述晶体管中的每一者包括栅极。所述栅极电耦合到彼此，且还电耦合到字线(WL)。晶体管具有与比较性位线(BL-1和BL-2)耦合的源极/漏极区。位线与感测放大器4耦合，所述感测放大器经配置以将所述比较性位线的电特性(例如电压)彼此比较。
2T-1C存储器单元可具有许多有吸引力的特征，包含高信号强度、减小的单元到单元干扰机制、良好的刷新等。然而，在制造包括2T-1C装置的高度集成的存储器时遇到困难。
另一实例存储器装置是将铁电电容器用于存储器/存储装置的铁电存储器装置。举例来说，铁电电容器可并入到铁电随机存取存储器(FeRAM)中。FeRAM可具有许多有吸引力的特征，包含非易失性、低功耗、高速操作等。然而，在制造包括FeRAM的高度集成的存储器时遇到困难。
期望开发改进的存储器装置，且开发并入有此类装置的改进的存储器阵列。
发明内容
在一方面，本申请案提供一种集成组合件，其包括：第一晶体管，其具有位于第一源极/漏极区与第二源极/漏极区之间的水平延伸的沟道区；第二晶体管，其具有位于第三源极/漏极区与第四源极/漏极区之间的垂直延伸的沟道区；电容器，其具有第一电极、第二电极，以及位于所述第一和第二电极之间的绝缘材料；所述第一电极与所述第一源极/漏极区电连接，且所述第二电极与所述第三源极/漏极区电连接；数字线，其与所述第二源极/漏极区电连接；以及导电结构，其与所述第四源极/漏极区电连接。
在另一方面，本申请案提供一种集成存储器，其包括：两晶体管一电容器(2T-1C)存储器装置；所述2T-1C存储器装置呈成对布置，其中每一成对布置包括第一2T-1C存储器装置和第二2T-1C存储器装置；所述第一2T-1C存储器装置各自包含具有水平延伸的沟道区的第一晶体管、具有垂直延伸的沟道区的第二晶体管，以及位于所述第一和第二晶体管之间的第一电容器；所述第二2T-1C存储器装置各自包含具有水平延伸的沟道区的第三晶体管、具有垂直延伸的沟道区的第四晶体管，以及位于所述第三和第四晶体管之间的第二电容器；所述第一晶体管中的每一者在其沟道区的相对侧上具有第一和第二源极/漏极区；所述第二晶体管中的每一者在其沟道区的相对侧上具有第三和第四源极/漏极区；所述第三晶体管中的每一者在其沟道区的一侧上具有第五源极/漏极区，且在其沟道区的对置侧上具有所述第二源极/漏极区；所述第四晶体管中的每一者在其沟道区的相对侧上具有第六和第七源极/漏极区；所述第一和第五源极/漏极区分别与所述第一和第二电容器电耦合；所述第三和第六源极/漏极区分别与所述第一和第二电容器电耦合；第一比较性数字线，其与所述第二源极/漏极区电连接；第二比较性数字线，其与所述第四和第七源极/漏极区电连接；以及所述第一和第二比较性数字线通过感测放大器比较性地彼此耦合。
在又一方面，本申请案提供一种集成存储器，其包括：铁电存储器装置，其在存储器阵列内；所述铁电存储器装置呈成对布置，其中每一成对布置包括第一铁电存储器装置和第二铁电存储器装置；所述第一铁电存储器装置中的每一者包含具有水平延伸的第一沟道区的第一晶体管、具有垂直延伸的第二沟道区的第二晶体管，以及位于所述第一和第二晶体管之间的第一电容器；所述第二铁电存储器装置中的每一者包含具有水平延伸的第三沟道区的第三晶体管、具有垂直延伸的第四沟道区的第四晶体管，以及位于所述第三和第四晶体管之间的第二电容器；所述第一晶体管中的每一者在其沟道区的相对侧上具有第一和第二源极/漏极区；所述第二晶体管中的每一者在其沟道区的相对侧上具有第三和第四源极/漏极区；所述第三晶体管中的每一者在其沟道区的一侧上具有第五源极/漏极区，且在其沟道区的对置侧上具有所述第二源极/漏极区；所述第四晶体管中的每一者在其沟道区的相对侧上具有第六和第七源极/漏极区；所述第一和第五源极/漏极区分别与所述第一和第二电容器电耦合；所述第三和第六源极/漏极区分别与所述第一和第二电容器电耦合；所述第一、第二、第三和第四晶体管分别具有第一、第二、第三和第四晶体管栅极，其分别以操作方式邻近于所述第一、第二、第三和第四沟道区；数字线，其与所述第二源极/漏极区电连接，且沿所述存储器阵列的列延伸；字线，其与所述第一和第三晶体管栅极电连接，且沿所述存储器阵列的行延伸；多路复用线，其与所述第二和第四晶体管栅极电连接；以及板线，其与所述第四和第七源极/漏极区电连接。
附图说明
图1是包括两晶体管一电容器(2T-1C)存储器装置的现有技术组合件的图解示意性说明。
图2是包括实例2T-1C存储器装置的实例集成组件的区的示意性横截面侧视图。
图2A是相对于图2的2T-1C存储器装置具有水平延伸的沟道区的晶体管与具有垂直延伸的沟道区的晶体管之间的实例关系的示意性横截面侧视图。
图2B是相对于图2的2T-1C存储器装置具有水平延伸的沟道区的晶体管与具有垂直延伸的沟道区的晶体管之间的另一实例关系的示意性横截面侧视图。
图3是包括具有2T-1C存储器装置的存储器阵列的实例组合件的区的图解示意性说明。
图4是包括实例铁电存储器装置的实例集成组件的区的示意性横截面侧视图。
图5到10是包括具有实例铁电存储器装置的实例存储器阵列的实例组合件的区的图解示意性说明。
图11是包括实例多层集成组件的区的示意性横截面侧视图。
具体实施方式
一些实施例包含具有在第一晶体管与第二晶体管之间的电容器的存储器装置。第一晶体管具有水平延伸的沟道区；且第二晶体管具有垂直延伸的沟道区。所述存储器装置可为两晶体管一电容器(2T-1C)存储器装置或铁电存储器装置。一些实施例包含包括2T-1C存储器装置或铁电存储器装置的存储器阵列。在一些实施例中，相邻存储器装置可共享到数字线的连接。参考图2到11描述实例实施例。
参考图2，实例集成组合件10包含存储器阵列12，其包括存储器单元(装置、组件)14。将个别存储器单元标记为14a到d，使得它们可彼此不同。
存储器单元中的每一者包含第一晶体管16、第二晶体管18，以及所述第一和第二晶体管之间的电容器20。将所述存储器单元中的每一者的第一晶体管标记为16a到d，使得它们可彼此不同，将所述存储器单元中的每一者的第二晶体管标记为18a到d，使得它们可彼此不同，且将所述存储器单元中的每一者的电容器标记为20a到d，使得它们可彼此不同。
在每一存储器单元14内，晶体管16可对应于图1的T1晶体管，晶体管18可对应于图1的T2晶体管，且电容器20可对应于图1的电容器CAP。
晶体管16包括晶体管栅极17(其中将存储器单元14a到d的栅极17标记为17a到d，使得它们可彼此不同)。
晶体管18包括栅极19(其中将存储器单元14a到d的栅极19标记为19a到b，使得它们可彼此不同)。
第二晶体管18的晶体管栅极19与第一晶体管16的晶体管栅极17耦合，如结合电连接21概略地说明。组合的栅极17/19将与字线电耦合，如结合通过电连接21分别电耦合到组合17a/19a、17b/19b、17c/19c和17d/19d的字线WL1到WL4概略地说明。
晶体管栅极17包括导电材料40，且晶体管栅极19包括导电材料42。导电材料40和42可包括任何合适的导电成分；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂的半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多种。导电材料40和42可包括彼此相同的成分，或可包括相对于彼此不同的成分。
晶体管16由基部22支撑。基部22可包括半导体材料；且可例如包括单晶硅、主要由单晶硅组成或由单晶硅组成。基部22可被称为半导体衬底。术语“半导体衬底”是指任何包括半导体材料的构造，包含但不限于块体半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片，以及(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”是指任何支撑结构，包含但不限于上文描述的半导体衬底。在一些应用中，基部22可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多种。
绝缘区24延伸到基部22中。绝缘区24包括绝缘材料26。此类绝缘材料可包括任何合适的成分；且在一些实施例中，可包括二氧化硅和氮化硅中的一者或两者，主要由二氧化硅和氮化硅中的一者或两者组成，或由二氧化硅和氮化硅中的一者或两者组成。在一些实施例中，绝缘区24可对应于浅沟槽隔离(STI)。
在一些实施例中，存储器单元14可被认为成对布置(即，呈成对布置)，其中每一存储器单元对包括第一晶体管16中的两个，以及在所述两个第一晶体管之间共享的源极/漏极区。举例来说，存储器单元14a和14a可被认为呈第一成对布置28a。成对存储器单元14a和14b包括晶体管16a和16b。晶体管16a包含第一源极/漏极区30a和第二源极/漏极区30b，其延伸到半导体基部22中，且其沿图2的横截面在晶体管栅极17a的相对侧上。晶体管16b与晶体管16a共享源极/漏极区30b，且相对于源极/漏极区30b在栅极17b的对置侧上具有另一源极/漏极区30c。存储器单元14c和14d呈与存储器单元14a和14b类似的成对关系，且还包括三个源极/漏极区30a、30b和30c，其中中间区30b在晶体管16c与16d之间共享。
晶体管栅极16在沟道区32之上，且通过介入的栅极电介质材料34与此类沟道区隔开。将所述沟道区标记为32a到d，使得它们可彼此不同。
栅极电介质材料34可包括任何合适的成分；且在一些实施例中，可包括二氧化硅、主要由二氧化硅组成或由二氧化硅组成。
沟道区32水平地延伸，并且具体地说沿所说明的y轴延伸。沟道区32可被视为具有沿水平轴(所说明的y轴)的长度，其中相对于沟道区32a示出实例长度L1。
导电延伸部36从源极/漏极区30a和30c向上延伸。所述导电延伸部可被视为垂直延伸，并且具体地说沿所说明的z轴延伸。
导电延伸部36包括导电材料38。导电材料38可包括任何合适的导电成分；例如各种金属(例如钛、钨、钴、镍、铂、钌等)、含金属成分(例如金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂的半导体材料(例如导电掺杂硅、导电掺杂锗等)中的一或多者。
电容器20具有第一电极44，其邻近导电延伸部36，且通过导电延伸部36与源极/漏极区30a和30c电耦合。电容器20具有第二电极46，其接近第一电极44，且通过介入的绝缘材料48与第一电极隔开。将第一电极44标记为44a到d，使得它们可彼此不同；且类似地将第二电极46标记为46a到d，使得它们可彼此不同。
所述第一和第二电极44和46分别包括导电材料50和52。导电材料50和52可包括任何合适的导电成分；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属成分(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂的半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多种。在一些实施例中，导电材料50和52可包括彼此相同的成分。在其它实施例中，导电材料50和52可包括相对于彼此不同的成分。
绝缘材料48可包括任何合适的成分；且在一些实施例中，可包括二氧化硅、氮氧化硅、高k材料等(其中术语高k表示大于二氧化硅的介电常数的介电常数)中的一或多者。绝缘材料48可被称为电容器电介质材料。
电容器20可具有任何合适的配置。在所说明的实施例中，第一电极44在第二电极48之下。因此，所述第一和第二电极44和48可分别被称为下部和上部电极(或称为底部和顶部电极)。将下部电极44配置为其中具有向上打开的容器53的容器形结构。在示出的实施例中，绝缘材料48和上部电极材料52延伸到向上打开的容器53中。
半导体导柱54从第二电极52向上延伸，且在所说明的实施例中垂直延伸(即，沿所说明的z轴延伸)。半导体导柱54包括半导体材料56。半导体材料56可包括任何合适的成分；且在一些实施例中可包括硅、锗、III/V半导体材料(例如磷化镓)、半导体氧化物等中的一或多者、主要由上述材料组成或由上述材料组成；其中术语III/V半导体材料是指包括选自周期表的第III和第V族的元素的半导体材料(其中第III和第V族是旧式命名法，且现在被称作第13和15族)。举例来说，半导体材料56可包括单晶硅和/或多晶硅。
晶体管18的栅极19是沿垂直延伸的半导体导柱54。晶体管18在导柱54内具有沟道区58，且在沟道区58的相对侧上具有源极/漏极区60和62。提供虚线来概略地说明沟道区58与源极/漏极区60、62之间的粗略边界。将沟道区58标记为58a到d，使得它们可彼此区分开；且将源极/漏极区60、62标记为60a到d、62a到d，使得它们可区分开。
晶体管18中的每一者表现为沿图2的横截面在半导体导柱54的相对侧上具有两个栅极19。实际上，每一晶体管18的栅极19将彼此耦合，如结合电连接57概略地说明。
晶体管栅极19通过栅极电介质材料64与沟道区58隔开。栅极电介质材料64可包括任何合适的成分；且在一些实施例中，可包括二氧化硅、主要由二氧化硅组成或由二氧化硅组成。
沟道区58垂直延伸(即，沿所说明的z轴延伸)。沟道区58可被视为具有垂直长度，其中相对于沟道区58a示出实例长度L2。
可为特定应用定制水平延伸的沟道区32和垂直延伸的沟道区58的相对大小。举例来说，图2A概略地说明其中水平延伸的沟道区32的长度L1大约与垂直延伸的沟道区58的长度L2相同的应用；且图2B概略地说明其中长度L1和L2相对于彼此不同(且具体地说，其中长度L2小于长度L1)的应用。
在一些实施例中，第一晶体管16a的源极/漏极区30a和30b可被认为是存储器单元14a内的第一和第二源极/漏极区；且第二晶体管18a的源极/漏极区60a和62a可被认为是存储器单元14a内的第三和第四源极/漏极区。第一和第三源极/漏极区30a和60a分别与电容器20a的第一和第二电极44a和46a电耦合。
第二源极/漏极区30b与数字线66电耦合，且第四源极/漏极区62a与导电结构68电耦合。
数字线66包括导电材料70，且导电结构68包括导电材料72。导电材料70和72可包括任何合适的导电成分；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属成分(例如，金属硅化物、金属氮化物、金属碳化物等)，和/或导电掺杂的半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多种。导电材料70和72可包括彼此相同的成分，或可包括相对于彼此不同的成分。
成对组(即，成对布置)28a内的存储器单元14a和14b共享到数字线66的数字线连接71，其中此连接与共享源极/漏极区30b耦合。类似地，成对组28b内的存储器单元14c和14d共享到数字线66的数字线连接71。
在所说明的2T-1C存储器单元14a中，数字线66对应于第一比较性数字线DL-T，且导电结构68对应于第二比较性数字线DL-C。比较性数字线DL-T和DL-C延伸到感测放大器电路SA，其可经配置以将比较两者的电特性(例如电压)，以确定存储器单元14a的存储器状态。比较性数字线DL-T和DL-C可被认为一成对组(DL-1/DL-C)，其包括真实数字线(DL-T)和互补数字线(DL-C)。术语“真实”和“互补”是任意的。在与所述成对组相关联的存储器单元(例如存储器单元14a)的读取/写入操作期间，一起利用此组的真实和互补数字线的电气值。
数字线DL-1C和DL-1T可被认为通过感测放大器SA比较性地彼此耦合。出于理解本公开以及所附权利要求书的目的，如果感测放大器经配置以将第一和第二数字线的电特性(例如电压)彼此进行比较，那么第一数字线通过感测放大器与第二数字线“比较性地耦合”。
在所说明的图2的布置中，成对布置28a可被视为包括第一2T-1C存储器装置14a和第二2T-1C存储器装置14b。第一存储器装置14a包含具有水平延伸的沟道区32a的第一晶体管16a、具有垂直延伸的沟道区58a的第二晶体管18a，以及第一和第二晶体管16a、18a之间的第一电容器20a。第二存储器装置14b包含具有水平延伸的沟道区32b的第三晶体管16b、具有垂直延伸的沟道区58b的第四晶体管18b，以及第三和第四晶体管16b、18b之间的第二电容器20b。
第一晶体管16a在其沟道区32a的相对侧上具有第一和第二源极/漏极区30a和30b；第二晶体管18a在其沟道区58a的相对侧上具有第三和第四源极/漏极区60a和62a；第三晶体管16b在其沟道区32b的一侧上具有第二源极/漏极区30b，且在其沟道区的与第二源极/漏极区30b相对的另一侧上具有第五源极/漏极区30c；且第四晶体管18b在其沟道区58b的相对侧上具有第六和第七源极/漏极区60b和62b。
第一和第五源极/漏极区30a和30c分别与第一和第二电容器20a和20b的底部电极44a和44b电耦合。第三和第六源极/漏极区60a和60b分别与第一和第二电容器20a和20b的顶部电极46a和46b电耦合。第一和第二电容器20a、20b的顶部电极和底部电极46a/46a、44b/46b通过电介质材料48彼此隔开。在一些实施例中，第一电容器20a的电介质材料48可被称为第一电介质材料，且第二电容器20b的电介质材料48可被称为第二电介质材料。
第一比较性数字线DL-T与第二源极/漏极区30b电连接；且第二比较性数字线DL-C与第四和第七源极/漏极区62a和62b电连接。
成对布置28b具有与上文相对于成对布置28a所述的配置类似的配置；但利用存储器单元14c和14d来代替存储器单元14a和14b。
存储器单元14a到14d可被认为彼此大体上相同，且可被认为表示可在存储器阵列12中利用的大量大体上相同的存储器单元(其中术语“大体上相同”表示在制造和测量的结果容差内相同)。举例来说，存储器阵列12可包括数百、数千、数十万、数百万、数百个百万等2T-1C存储器单元。
绝缘材料90可在比较性数字线DL-T之下和比较性数字线DL-C之上的存储器单元14a到d之间延伸(但为了简化图式，数字线DL-C之上未示出绝缘材料90)。此类绝缘材料可包括任何合适的成分，例如二氧化硅。
图3示意性地说明实例存储器阵列12的包括若干存储器单元14的区。存储器单元呈成对布置28，其中每一布置28的成对存储器单元共享数字线连接71。所述存储器单元中的两者标记为14a和14b。存储器单元14a和14b呈上文参考图2所述的成对布置28a。
存储器单元14中的每一者包括晶体管16和18，以及晶体管16与18之间的电容器20。晶体管16和18的栅极系结到字线WL1和WL2，其延伸行驱动器电路(也被称作字线驱动器电路)。
存储器单元14与包含第一比较性数字线(DL-T)和第二比较性数字线(DL-C)的数字线对耦合。在所说明的实施例中，第一数字线对包含比较性数字线DL1-T和DL1-C；且第二数字线对包含比较性数字线DL2-T和DL2-C。数字线对延伸到感测放大器(SA1，SA2)，其经配置以将所述数字线对的数字线彼此进行比较。通过数字线对和字线来唯一地寻之所述存储器单元14中的每一者。
所述数字线(例如DL1-T/DL1-C)可被视为沿存储器阵列12的列延伸，且字线(例如WL1)可被视为沿所述存储器阵列的行延伸；其中行沿所说明的x轴延伸，且列沿所说明的y轴延伸。
图4示出包括另一实例存储器阵列112的另一实例组合件100。适当时，将使用与用以描述图2的组合件10的编号相同的编号来描述图4的组合件100。
组合件100包含半导体基部22，以及延伸到所述基部中的绝缘区24。绝缘区24包括绝缘材料26。
存储器单元114a到d由基部22支撑。图4的存储器单元114a到d与图2的存储器单元14a到d的相似之处在于它们包括第一和第二晶体管16和18(其中个别存储器单元的第一晶体管标记为16a到d，且个别存储器单元的第二晶体管标记为18a到d)。第一晶体管16a到d分别包括水平延伸的沟道区32a到d；且第二晶体管18a到d包括垂直延伸的沟道区58a到d。晶体管16可被称为水平晶体管(或平面晶体管)，来反映它们具有水平延伸的沟道区，且晶体管18可被称为垂直晶体管，来反映它们具有垂直延伸的沟道区。垂直延伸的沟道区58可具有与水平延伸的沟道区32大约相同的长度，如上文参看图2A所描述；或可具有与水平延伸的沟道区的那些长度不同的长度，如上文参看图2B所描述。
平面晶体管16a到d包括晶体管栅极17a到d以及栅极介电材料34。晶体管栅极17a到d与字线(WL1到WL4)电耦合。字线与驱动器(驱动器1)电连接，所述驱动器可对应于字线驱动器(即，行驱动器)。
垂直晶体管18a到d包括晶体管栅极19a到d和栅极电介质材料64。晶体管栅极19a到d与延伸到另一驱动器(驱动器2)的导电互连76电耦合。互连76可对应于多路复用(多路复用器)线。在图4的实施例中，多路复用线76沿与数字线66相同的方向(即，列方向)延伸。在其它实施例中，多路复用线可沿与字线相同的方向(即，行方向)延伸。驱动器2可与驱动器1分开(即，可包括与驱动器1分开的电路)，或可与驱动器1相同。
电容器120a到d位于平面晶体管(16a到d)与垂直晶体管(18a到d)之间。电容器120包括底部电极44和顶部电极46，其中底部电极具有上文参考图2所述的容器形状。图4的电容器120是铁电电容器。
铁电电容器120具有铁电材料，作为提供于电极44与46之间的绝缘材料148的至少一部分。铁电材料的特征在于具有两个稳定的极化状态。铁电材料的极化状态可通过施加合适的编程电压来改变，且在移除编程电压之后保持住(至少持续一时间)。绝缘材料148的铁电组件可包括任何合适的成分；且可例如包括选自由以下各项组成的群组的一或多种材料、主要由所述材料组成，或由所述材料组成：过渡金属氧化物、锆、氧化锆、铪、二氧化铪、铅锆钛酸盐、氧化钽和钡锶钛酸盐；且其中具有掺杂剂，其包括硅、铝、镧、钇、铒、钙、镁、锶和稀土元素中的一或多者。所述铁电材料可以任何合适的配置提供；例如单种均质材料，或两种或更多种离散单独材料的层压体。
其中具有铁电电容器120的存储器单元(装置)114可被认为是铁电存储器单元(或铁电存储器装置)。
电容器120的底部电极44通过垂直延伸的互连件(导电延伸部)36与平面晶体管16的源极/漏极区30a、30c耦合。导电延伸部36包括先前参考图2描述的导电材料38。
存储器单元114a到d呈成对布置，类似于上文参考图2所述的成对布置；其中存储器单元114a和114b呈第一成对布置28a，且其中存储器单元114c和114d呈第二成对布置28b。第一成对布置28a内的第一晶体管16a和16b共享源极/漏极区30b，且第二成对布置28b内的第一晶体管16c和16d也共享源极/漏极区30b。晶体管16a在沟道区32a的相对于源极/漏极区30b的对置侧上具有另一源极/漏极区30a；且晶体管16b在沟道区32b的相对于源极/漏极区30b的对置侧上具有另一源极/漏极区30c。类似地，晶体管16c和16d分别具有源极/漏极区30a和30c。
垂直晶体管18在沟道区58的相对侧上具有源极/漏极区60和62。将个别存储器单元的源极/漏极区60、62标记为60a到d和62a到d。
垂直晶体管18的区58、60和62在半导体导柱54的半导体材料56内。
共享源极/漏极区30b通过垂直互连(数字线连接)71电连接到数字线66(标记为DL)。数字线66包括导电材料70。数字线DL延伸到感测放大器SA，且与参考电压REF比较性地耦合。所述参考电压可为静态的，或可视与数字线DL相关联的存储器单元114的操作模式而变化。参考电压REF可为任何合适的电压；且在一些实施例中，可在从大于0伏到小于或等于Vcc供应电压的范围内。
垂直晶体管18的上部源极/漏极区62与板结构168耦合，所述板结构标记为PL。板结构168可对应于板线。板结构168与第三驱动器(驱动器3)电连接。第三驱动器可被称为板驱动器。
在所示出的实施例中，板线168沿与数字线66相同的方向(即，列方向)延伸。在其它实施例中，板线可沿行方向(即，与字线相同的方向)延伸。
在一些实施例中，成对布置28a可被视为包括第一和第二铁电存储器装置(单元，组件)114a和114b。第一铁电存储器装置114a包含具有水平延伸的第一沟道区32a的第一晶体管16a；且包含具有垂直延伸的第二沟道区58a的第二晶体管18a。第一电容器120a位于第一和第二晶体管16a和18a之间。第二铁电存储器装置114b包含具有水平延伸的第三沟道区32b的第三晶体管16b；且包含具有垂直延伸的第四沟道区58b的第四晶体管18b。第二电容器120b位于第三和第四晶体管16b和18b之间。
第一晶体管16a在其沟道区32a的相对侧上具有第一和第二源极/漏极区30a和30b。
第二晶体管18a在其沟道区58a的相对侧上具有第三和第四源极/漏极区60a和62a。
第三晶体管16b在其沟道区32b的一侧上具有第二源极/漏极区30b；且在其沟道区32b的对置侧上具有第五源极/漏极区30c。
第四晶体管18b在其沟道区58b的相对侧上具有第六和第七源极/漏极区60b和62b。
第一和第五源极/漏极区30a和30c分别与第一和第二电容器120a和120b的底部电极44a和44b电耦合。第三和第六源极/漏极区60a和60b分别与第一和第二电容器120a和120b的顶部电极46a和46b电耦合。
第一、第二、第三和第四晶体管16a、18a、16b和18b分别具有第一、第二、第三和第四晶体管栅极17a、19a、17b和19b。晶体管栅极中的每一者可被认为以操作方式邻近于相关联的沟道区。举例来说，第一晶体管栅极17a可被认为以操作方式邻近于第一沟道区32a，因为第一晶体管栅极被定位成当字线WL1激活时，施加合适的电场来在沟道区32a上引起载流子流。作为另一实例，第二晶体管栅极19a可被认为以操作方式邻近于沟道区58a，因为晶体管栅极19a被定位成在多路复用线76激活时，施加合适的电场来在沟道区58a上引起载流子流。
数字线66与第二源极/漏极区30b电连接，且沿着存储器阵列112的列延伸。
字线WL1和WL2与第一和第三晶体管栅极17a和17b电连接，且沿存储器阵列112的行延伸。
多路复用线76与第三和第四晶体管栅极19a和19b电连接。在图4的所示的实施例中，同一多路复用线与第三晶体管栅极19a和第四晶体管栅极19b两者电连接。在其它实施例中，第三晶体管栅极19a可与和第四晶体管栅极19b不同的多路复用线电连接。
图4示出板线168与第四和第七源极/漏极区62a和62b电连接。在图4的实施例中，同一板线电连接到第四源极/漏极区62a和第七源极/漏极区62b两者。在其它实施例中，第四源极/漏极区62a可电连接到与第七源极/漏极区62b不同的板线。
成对布置28b具有与上文相对于成对布置28a所述的配置类似的配置；但利用存储器单元114c和114d来代替存储器单元114a和114b。
存储器单元114a到114d可被认为彼此大体上相同；且可被认为表示可在存储器阵列112中利用的大量大体上相同的存储器单元。举例来说，存储器阵列112可包括数百、数千、数十万、数百万、数百个百万等铁电存储器单元。
绝缘材料90可在数字线DL之上和板线PL之上的存储器单元114a到d之间延伸(但为了简化图式，图4的板线168之上未示出材料90)。绝缘材料90可包括任何合适的成分，例如二氧化硅。
存储器阵列112的多路复用线、数字线、板线和字线可以任何合适的配置来布置。参考图5到10描述实例配置。
参考图5，存储器阵列112a包含多个存储器单元114。将所述存储器单元中的两个标记为114a和114b。存储器单元114a和114b以上文参看图4所述的成对布置28a配置。
存储器阵列112a包含沿行方向(即，所说明的x轴方向)延伸的字线(WL1到WL4)，且包含沿列方向(即，所说明的y轴方向)延伸的数字线(DL1和DL2)。所述存储器阵列还包含沿列方向延伸的多路复用线(MUX1和MUX2)，且包含沿列方向延伸的板线(PL1和PL2)。字线(WL1到WL4)与字线驱动器(WL DRIVER)电连接，板线(PL1和PL2)与板驱动器电连接，且多路复用线(MUX1和MUX2)与多路复用驱动器电连接。并且，数字线(DL1和DL2)与感测放大器(SA1和SA2)电连接，且通过感测放大器比较性地耦合到参考电压(REFERENCE)。参考电压可被称为参考源、电压源等。
在图5的所示的实施例中，第一和第二存储器装置114a的垂直晶体管18a和18b的栅极耦合到彼此相同的多路复用线(MUX1)，且来自垂直晶体管18a和18b的源极/漏极区延伸到同一板线PL1。
图6示出说明另一实例实施例的存储器阵列112b的区。多路复用线(例如MUX1)沿列方向(即，y轴方向)延伸，但板线(例如PL1)沿行方向(即，x轴方向)延伸。因此，垂直晶体管18a和18b的栅极电连接到彼此相同的多路复用线(MUX1)；但来自此类垂直晶体管的源极/漏极区电连接到彼此不同的板线(PL1和PL2)。在一些实施例中，来自第一垂直晶体管18a的源极/漏极区可被认为电连接到第一板线(PL1)，而来自第二垂直晶体管18b的源极/漏极区可被认为电连接到第二板线(PL2)。
图7示出说明另一实例实施例的存储器阵列112c的区。多路复用线(例如MUX1)沿行方向(即，x轴方向)延伸，且板线(例如PL1)沿列方向(即，y轴方向)延伸。因此，垂直晶体管18a和18b的栅极电连接到彼此不同的多路复用线(MUX1和MUX2)；但来自此类垂直晶体管的源极/漏极区电连接到彼此相同的板线(PL1)。在一些实施例中，来自第一垂直晶体管18a的栅极可被认为电连接到第一多路复用线(MUX1)，而来自第二垂直晶体管18b的栅极可被认为电连接到第二多路复用线(MUX2)。
图8示出说明另一实例实施例的存储器阵列112d的区。多路复用线(例如MUX1)沿行方向(即，x轴方向)延伸，且板线(例如PL1)也沿行方向延伸。因此，垂直晶体管18a和18b的栅极电连接到彼此不同的多路复用线(MUX1和MUX2)；且来自此类垂直晶体管的源极/漏极区电连接到彼此不同的板线(PL1和PL2)。在一些实施例中，来自第一垂直晶体管18a的栅极可被认为电连接到第一多路复用线(MUX1)，而来自第二垂直晶体管18b的栅极可被认为电连接到第二多路复用线(MUX2)。并且，来自第一垂直晶体管18a的源极/漏极区可被认为电连接到第一板线(PL1)，而来自第二垂直晶体管18b的源极/漏极区可被认为电连接到第二板线(PL2)。
图9示出说明另一实例实施例的存储器阵列112e的区。多路复用线(例如MUX1)沿行方向(即，x轴方向)延伸，且板线(例如PL1)也沿行方向延伸。图9的实施例类似于图8的实施例，不同之处在于示出多路复用线延伸到与字线相同的驱动器(行驱动器，其在图9中标记为WL DRIVER)。图8的实施例在一些应用中可比图9的实施例优选，因为额外驱动器(多路复用驱动器)可提供额外的操作控制。然而，在一些应用中，图9的配置可为优选的，因为这样可减少邻近存储器阵列制造的驱动器的总数目。
图10示出说明另一实例实施例的存储器阵列112f的区。多路复用线(例如MUX1)沿列方向(即，y轴方向)延伸，且板线(例如PL1)沿行方向(即，x轴方向)延伸。图10的实施例类似于图6的实施例，不同之处在于示出多路复用线延伸到与字线相同的驱动器(行驱动器，其在图10中标记为WL DRIVER)。图6的实施例在一些应用中可比图10的实施例优选，因为额外驱动器(多路复用驱动器)可提供额外的操作控制。然而，在一些应用中，图10的配置可为优选的，因为这样可减少邻近存储器阵列制造的驱动器的总数目。
在一些实施例中，存储器阵列(例如12和112)可在位于层(或板)的垂直堆叠式布置内的存储器层(即，存储器板)内。垂直堆叠式布置可被称为多层组合件。图11示出包括层202、204和206的垂直堆叠式布置的实例多层组合件200的一部分。垂直堆叠式布置可向上延伸以包含额外层。层202、204和206可认为是一者堆叠在另一者之上的层级的实例。所述层级可位于不同半导体裸片内，或所述层级中的至少两个可位于同一半导体裸片内。
底部层次202可包含控制电路和/或感测电路208(例如可包含驱动器、感测放大器等)；且在一些应用中可包括CMOS电路。上部层204和206可包含存储器阵列，例如上文所述的存储器阵列12和112；其中实例存储器阵列示出为层204内的“存储器”210。
来自上部层的电路可通过电互连件电连接到下部层的电路。实例电互连件212示出为将来自层204的存储器电路210与层202的电路208电耦合。在一些实施例中，互连件212可将来自存储器电路210的数字线与电路208的感测放大器连接，可将存储器电路210的字线、多路复用线和/或板线与电路208的驱动器连接，等等。
上文所论述的组合件和结构可以在集成电路内使用(术语“集成电路”指由半导体衬底支撑的电子电路)；并且可并入到电子***中。此类电子***可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子***可以是以下广泛范围的***中的任一个：例如摄像机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制***、飞机等。
除非另外指定，否则本文中所描述的各种材料、物质、组合物等可通过现在已知或待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”和“绝缘”可用于描述具有绝缘电性质的材料。所述术语在本公开中视为同义的。在一些情况下术语“介电”和在其它情况下术语“绝缘”(或“电绝缘”)可用于在此公开内提供语言变化以简化以下权利要求书内的前提基础，而非用于指示任何显著化学或电学差异。
项目“电连接”和“电耦合”两者均可用于本公开中。所述术语被视为同义的。在一些情况下利用一个术语且在其它情况下利用另一术语可能是为了在本公开内提供语言变化，来简化所附权利要求书内的前提基础。
图式中的各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所示的定向旋转。本文所提供的描述和所附权利要求书涉及各种特征之间具有所描述关系的任何结构，不管结构是处于各图的特定定向还是相对于此类定向旋转。
除非另外规定，否则随附说明的横截面视图仅示出横截面平面内的特征而不示出横截面平面后方的材料，以便简化图式。
当结构被称作在另一结构“上”、与另一结构“邻近”或“抵靠”另一结构时，所述结构可直接在另一结构上或还可能存在中介结构。相比之下，当结构被称作“直接”在另一结构“上”、“直接邻近”或“直接抵靠”另一结构时，不存在中介结构。术语“正下方”、“正上方”等不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示垂直对齐。
结构(例如，层、材料等)可被称为“垂直延伸”，以指示结构通常从下伏基底(例如，衬底)朝上延伸。垂直延伸的结构可相对于或可不相对于基底的上表面基本上正交延伸。
一些实施例包含集成组件，其具有第一晶体管，所述第一晶体管具有位于第一源极/漏极区与第二源极/漏极区之间的水平延伸的沟道区；且具有第二晶体管，所述第二晶体管具有位于第三源极/漏极区与第四源极/漏极区之间的垂直延伸的沟道区。电容器具有第一电极、第二电极，以及位于所述第一和第二电极之间的绝缘材料。第一电极与第一源极/漏极区电连接，且第二电极与第三源极/漏极区电连接。数字线与所述第二源极/漏极区电连接。导电结构与所述第四源极/漏极区电连接。
一些实施例包含具有两晶体管一电容器(2T-1C)存储器装置的集成存储器。所述2T-1C存储器装置呈成对布置，其中每一成对布置包括第一2T-1C存储器装置和第二2T-1C存储器装置。第一2T-1C存储器装置各自包含具有水平延伸的沟道区的第一晶体管、具有垂直延伸的沟道区的第二晶体管，以及位于第一和第二晶体管之间的第一电容器。第二2T-1C存储器装置各自包含具有水平延伸的沟道区的第三晶体管、具有垂直延伸的沟道区的第四晶体管，以及位于第三和第四晶体管之间的第二电容器。所述第一晶体管中的每一者在其沟道区的相对侧上具有第一和第二源极/漏极区。所述第二晶体管中的每一者在其沟道区的相对侧上具有第三和第四源极/漏极区。所述第三晶体管中的每一者在其沟道区的一侧上具有第五源极/漏极区，且在其沟道区的对置侧上具有第二源极/漏极区。所述第四晶体管中的每一者在其沟道区的相对侧上具有第六和第七源极/漏极区。第一和第五源极/漏极区分别与第一和第二电容器电耦合。第三和第六源极/漏极区分别与第一和第二电容器电耦合。第一比较性数字线与第二源极/漏极区电连接。第二比较性数字线与第四和第七源极/漏极区电连接。所述第一和第二比较性数字线通过感测放大器比较性地彼此耦合。
一些实施例包含集成存储器，其在存储器阵列内具有铁电存储器装置。所述铁电存储器装置呈成对布置。每一成对布置包括第一铁电存储器装置和第二铁电存储器装置。第一铁电存储器装置中的每一者包含具有水平延伸的第一沟道区的第一晶体管、具有垂直延伸的第二沟道区的第二晶体管，以及位于第一和第二晶体管之间的第一电容器。所述第二铁电存储器装置中的每一者包含具有水平延伸的第三沟道区的第三晶体管、具有垂直延伸的第四沟道区的第四晶体管，以及位于第三和第四晶体管之间的第二电容器。所述第一晶体管中的每一者在其沟道区的相对侧上具有第一和第二源极/漏极区。所述第二晶体管中的每一者在其沟道区的相对侧上具有第三和第四源极/漏极区。所述第三晶体管中的每一者在其沟道区的一侧上具有第五源极/漏极区，且在其沟道区的对置侧上具有第二源极/漏极区。所述第四晶体管中的每一者在其沟道区的相对侧上具有第六和第七源极/漏极区。第一和第五源极/漏极区分别与第一和第二电容器电耦合。第三和第六源极/漏极区分别与第一和第二电容器电耦合。第一、第二、第三和第四晶体管分别具有第一、第二、第三和第四晶体管栅极，其分别以操作方式邻近于第一、第二、第三和第四沟道区。数字线与第二源极/漏极区电连接，且沿所述存储器阵列的列延伸。字线与第一和第三晶体管栅极电连接，且沿存储器阵列的行延伸。多路复用线与第二和第四晶体管栅极电连接。板线与第四和第七源极/漏极区电连接。
根据规定，已经就结构和方法特征来说以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，所附权利要求书不限于所示出和描述的特定特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (39)

1.一种集成组合件，其包括：
第一晶体管，其具有位于第一源极/漏极区与第二源极/漏极区之间的水平延伸的沟道区；
第二晶体管，其具有位于第三源极/漏极区与第四源极/漏极区之间的垂直延伸的沟道区；
电容器，其具有第一电极、第二电极，以及位于所述第一和第二电极之间的绝缘材料；所述第一电极与所述第一源极/漏极区电连接，且所述第二电极与所述第三源极/漏极区电连接；
数字线，其与所述第二源极/漏极区电连接；以及
导电结构，其与所述第四源极/漏极区电连接。
2.根据权利要求1所述的集成组合件，其中：
所述第一晶体管、所述第二晶体管和所述电容器由存储器装置包括；
所述存储器装置是存储器阵列内的许多大体上相同的存储器装置中的一者；且
所述导电结构电连接到多个所述存储器装置的所述第四源极/漏极区。
3.根据权利要求2所述的集成组合件，其中所述存储器装置是两晶体管一电容器2T-1C存储器装置。
4.根据权利要求2所述的集成组合件，其中所述绝缘材料包括铁电材料；且其中所述存储器装置是铁电存储器装置。
5.根据权利要求1所述的集成组合件，其中：
所述第一晶体管、所述第二晶体管和所述电容器由第一存储器装置包括；
第二存储器装置邻近于所述第一存储器装置；
所述第二存储器装置包括具有水平延伸的沟道区的第三晶体管、具有垂直延伸的沟道区的第四晶体管，以及位于所述第三和第四晶体管之间的第二电容器；且
所述第二源极/漏极区在所述第一晶体管与所述第三晶体管之间共享。
6.根据权利要求5所述的集成组合件，其中所述导电结构通过所述第四晶体管的源极/漏极区与所述第二存储器装置电耦合。
7.根据权利要求6所述的集成组合件，其中：
所述第一和第二存储器装置是两晶体管一电容器2T-1C存储器装置；
所述数字线是第一比较性数字线；且
所述导电结构是通过感测放大器比较性地耦合到所述第一比较性数字线的第二比较性数字线。
8.根据权利要求6所述的集成组合件，其中所述第一和第二存储器装置是铁电存储器装置，且其中所述导电结构是与板驱动器电连接的板结构。
9.根据权利要求5所述的集成组合件，其中所述导电结构不与所述第二存储器装置电耦合。
10.根据权利要求9所述的集成组合件，其中所述第一和第二存储器装置是铁电存储器装置，且其中所述导电结构是与板驱动器电连接的板结构。
11.根据权利要求5所述的集成组合件，其中：
所述第二晶体管具有第二晶体管栅极；
所述第四晶体管具有第四晶体管栅极；且
所述第二和第四晶体管栅极电耦合到多路复用线。
12.根据权利要求5所述的集成组合件，其中：
所述第二晶体管具有第二晶体管栅极；
所述第四晶体管具有第四晶体管栅极；且
所述第二晶体管栅极电耦合到第一多路复用线；且
所述第四晶体管栅极电耦合到第二多路复用线。
13.根据权利要求5所述的集成组合件，其中：
所述第一晶体管具有第一晶体管栅极；
所述第二晶体管具有第二晶体管栅极；
所述第三晶体管具有第三晶体管栅极；
所述第四晶体管具有第四晶体管栅极；
所述第一和第二晶体管栅极彼此电耦合；且
所述第三和第四晶体管栅极彼此电耦合。
14.根据权利要求5所述的集成组合件，其中：
所述第一晶体管具有第一晶体管栅极；
所述第二晶体管具有第二晶体管栅极；
所述第三晶体管具有第三晶体管栅极；
所述第四晶体管具有第四晶体管栅极；
所述第一晶体管栅极与第一字线电耦合，所述第一字线与字线驱动器电连接；
所述第三晶体管栅极与第二字线电耦合，所述第二字线与所述字线驱动器电连接；且
所述第二和第四晶体管栅极与多路复用线电耦合，所述多路复用线与所述字线驱动器电连接。
15.根据权利要求5所述的集成组合件，其中：
所述第一晶体管具有第一晶体管栅极；
所述第二晶体管具有第二晶体管栅极；
所述第三晶体管具有第三晶体管栅极；
所述第四晶体管具有第四晶体管栅极；
所述第一晶体管栅极与第一字线电耦合，所述第一字线与字线驱动器电连接；
所述第三晶体管栅极与第二字线电耦合，所述第二字线与所述字线驱动器电连接；且
所述第二晶体管栅极与第一多路复用线电耦合，所述第一多路复用线与所述字线驱动器电连接；且
所述第四晶体管栅极与第二多路复用线电耦合，所述第二多路复用线与所述字线驱动器电连接。
16.一种集成存储器，其包括：
两晶体管一电容器2T-1C存储器装置；所述2T-1C存储器装置呈成对布置，其中每一成对布置包括第一2T-1C存储器装置和第二2T-1C存储器装置；所述第一2T-1C存储器装置各自包含具有水平延伸的沟道区的第一晶体管、具有垂直延伸的沟道区的第二晶体管，以及位于所述第一和第二晶体管之间的第一电容器；所述第二2T-1C存储器装置各自包含具有水平延伸的沟道区的第三晶体管、具有垂直延伸的沟道区的第四晶体管，以及位于所述第三和第四晶体管之间的第二电容器；所述第一晶体管中的每一者在其沟道区的相对侧上具有第一和第二源极/漏极区；所述第二晶体管中的每一者在其沟道区的相对侧上具有第三和第四源极/漏极区；所述第三晶体管中的每一者在其沟道区的一侧上具有第五源极/漏极区，且在其沟道区的对置侧上具有所述第二源极/漏极区；所述第四晶体管中的每一者在其沟道区的相对侧上具有第六和第七源极/漏极区；所述第一和第五源极/漏极区分别与所述第一和第二电容器电耦合；所述第三和第六源极/漏极区分别与所述第一和第二电容器电耦合；
第一比较性数字线，其与所述第二源极/漏极区电连接；
第二比较性数字线，其与所述第四和第七源极/漏极区电连接；以及
所述第一和第二比较性数字线通过感测放大器比较性地彼此耦合。
17.根据权利要求16所述的集成存储器，其中：
所述第一电容器中的每一者具有与所述第一源极/漏极区电连接的第一底部电极，具有与所述第三源极/漏极区电连接的第一顶部电极，且具有位于所述第一底部电极与所述第一顶部电极之间的第一电介质材料；且
所述第二电容器中的每一者具有与所述第五源极/漏极区电连接的第二底部电极，具有与所述第六源极/漏极区电连接的第二顶部电极，且具有位于所述第二底部电极与所述第二顶部电极之间的第二电介质材料。
18.根据权利要求17所述的集成存储器，其中：
所述第一和第二底部电极被配置成具有由其包括的第一和第二向上打开的容器的第一和第二容器形结构；
所述第一和第二电介质材料分别延伸到所述第一和第二向上打开的容器中；且
所述第一和第二顶部电极分别延伸到所述第一和第二向上打开的容器中。
19.根据权利要求16所述的集成存储器，其中所述垂直延伸的沟道区与所述水平延伸的沟道区具有大约相同的长度。
20.根据权利要求16所述的集成存储器，其中所述垂直延伸的沟道区与所述水平延伸的沟道区不具有大约相同的长度。
21.根据权利要求16所述的集成存储器，其在多层组合件的一层内。
22.一种集成存储器，其包括：
铁电存储器装置，其在存储器阵列内；所述铁电存储器装置呈成对布置，其中每一成对布置包括第一铁电存储器装置和第二铁电存储器装置；所述第一铁电存储器装置中的每一者包含具有水平延伸的第一沟道区的第一晶体管、具有垂直延伸的第二沟道区的第二晶体管，以及位于所述第一和第二晶体管之间的第一电容器；所述第二铁电存储器装置中的每一者包含具有水平延伸的第三沟道区的第三晶体管、具有垂直延伸的第四沟道区的第四晶体管，以及位于所述第三和第四晶体管之间的第二电容器；所述第一晶体管中的每一者在其沟道区的相对侧上具有第一和第二源极/漏极区；所述第二晶体管中的每一者在其沟道区的相对侧上具有第三和第四源极/漏极区；所述第三晶体管中的每一者在其沟道区的一侧上具有第五源极/漏极区，且在其沟道区的对置侧上具有所述第二源极/漏极区；所述第四晶体管中的每一者在其沟道区的相对侧上具有第六和第七源极/漏极区；所述第一和第五源极/漏极区分别与所述第一和第二电容器电耦合；所述第三和第六源极/漏极区分别与所述第一和第二电容器电耦合；所述第一、第二、第三和第四晶体管分别具有第一、第二、第三和第四晶体管栅极，其分别以操作方式邻近于所述第一、第二、第三和第四沟道区；
数字线，其与所述第二源极/漏极区电连接，且沿所述存储器阵列的列延伸；
字线，其与所述第一和第三晶体管栅极电连接，且沿所述存储器阵列的行延伸；
多路复用线，其与所述第二和第四晶体管栅极电连接；以及
板线，其与所述第四和第七源极/漏极区电连接。
23.根据权利要求22所述的集成存储器，其中所述多路复用线沿所述存储器阵列的所述行延伸。
24.根据权利要求23所述的集成存储器，其中所述字线与字线驱动器电连接，且其中所述多路复用线也与所述字线驱动器电连接。
25.根据权利要求23所述的集成存储器，其中所述字线与字线驱动器电连接，且其中所述多路复用线与和所述字线驱动器分开的驱动器电连接。
26.根据权利要求22所述的集成存储器，其中所述多路复用线沿所述存储器阵列的所述列延伸。
27.根据权利要求26所述的集成存储器，其中所述字线与字线驱动器电连接，且其中所述多路复用线也与所述字线驱动器电连接。
28.根据权利要求26所述的集成存储器，其中所述字线与字线驱动器电连接，且其中所述多路复用线与和所述字线驱动器分开的驱动器电连接。
29.根据权利要求22所述的集成存储器，其中所述板线沿所述存储器阵列的所述行延伸。
30.根据权利要求22所述的集成存储器，其中所述板线沿所述存储器阵列的所述列延伸。
31.根据权利要求22所述的集成存储器，其中：
所述板线沿所述存储器阵列的所述行延伸；且
所述多路复用线沿所述存储器阵列的所述行延伸。
32.根据权利要求22所述的集成存储器，其中：
所述板线沿所述存储器阵列的所述行延伸；且
所述多路复用线沿所述存储器阵列的所述列延伸。
33.根据权利要求22所述的集成存储器，其中：
所述板线沿所述存储器阵列的所述列延伸；且
所述多路复用线沿所述存储器阵列的所述列延伸。
34.根据权利要求22所述的集成存储器，其中：
所述板线沿所述存储器阵列的所述列延伸；且
所述多路复用线沿所述存储器阵列的所述行延伸。
35.根据权利要求22所述的集成存储器，其中：
所述第一电容器中的每一者具有与所述第一源极/漏极区电连接的第一底部电极，具有与所述第三源极/漏极区电连接的第一顶部电极，且具有位于所述第一底部电极与所述第一顶部电极之间的第一铁电绝缘材料；且
所述第二电容器中的每一者具有与所述第五源极/漏极区电连接的第二底部电极，具有与所述第六源极/漏极区电连接的第二顶部电极，且具有位于所述第二底部电极与所述第二顶部电极之间的第二铁电绝缘材料。
36.根据权利要求35所述的集成存储器，其中：
所述第一和第二底部电极被配置成具有由其包括的第一和第二向上打开的容器的第一和第二容器形结构；
所述第一和第二铁电绝缘材料分别延伸到所述第一和第二向上打开的容器中；且
所述第一和第二顶部电极分别延伸到所述第一和第二向上打开的容器中。
37.根据权利要求22所述的集成存储器，其中所述垂直延伸的沟道区与所述水平延伸的沟道区具有大约相同的长度。
38.根据权利要求22所述的集成存储器，其中所述垂直延伸的沟道区与所述水平延伸的沟道区不具有大约相同的长度。
39.根据权利要求22所述的集成存储器，其在多层组合件的一层内。
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