KR102312404B1 - 저장 장치 및 이의 동작 방법 - Google Patents

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Abstract

본 기술은 다수의 서브 블록들이 포함된 메인 블록; 상기 서브 블록들의 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 주변 회로; 및 상기 프로그램 동작과 반대의 순서로 상기 서브 블록들의 상기 소거 동작이 수행되도록 상기 주변 회로를 제어하는 제어 로직을 포함하는 저장 장치 및 이의 동작 방법을 포함한다.

Description

저장 장치 및 이의 동작 방법{Storage device and operating method thereof}
본 발명은 저장 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 3차원 구조의 메모리 셀 어레이를 포함하는 저장 장치 및 이의 동작 방법에 관한 것이다.
메모리 시스템은 데이터가 저장되는 메모리 장치와, 메모리 장치를 전반적으로 제어하는 메모리 컨트롤러를 포함할 수 있다.
메모리 장치는 다수의 저장 장치들을 포함하며, 저장 장치들은 3차원 구조의 메모리 셀 어레이를 포함할 수 있다.
3차원 구조의 메모리 셀 어레이는 3차원 구조로 이루어진 다수의 메인 블록들을 포함하며, 각각의 메인 블록은 기판으로부터 수직으로 배열된 다수의 수직 스트링들을 포함한다. 또한, 3차원 구조의 메모리 셀 어레이를 포함하는 저장 장치는 프로그램, 소거 또는 리드 동작을 수행하도록 구성된 주변 회로와, 메모리 컨트롤러의 제어에 따라 주변 회로를 제어하도록 구성된 제어 로직을 포함한다.
본 발명의 실시예는 메인 블록을 다수의 서브 블록들로 구분하고, 서브 블록들에 수행된 프로그램 동작 순서를 고려하여 서브 블록들의 소거 동작을 수행함으로써, 저장 장치의 신뢰도를 개선할 수 있고, 크기를 감소시킬 수 있는 저장 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 저장 장치는, 다수의 서브 블록들이 포함된 메인 블록; 상기 서브 블록들의 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 주변 회로; 및 상기 프로그램 동작과 반대의 순서로 상기 서브 블록들의 상기 소거 동작이 수행되도록 상기 주변 회로를 제어하는 제어 로직을 포함한다.
본 발명의 실시예에 따른 저장 장치의 동작 방법은, 선택된 메인 블록에 포함된 서브 블록들을 프로그램하는 단계; 및 상기 프로그램이 수행된 순서와 반대 방향의 순서대로 상기 서브 블록들을 소거하는 단계를 포함한다.
본 기술은 3차원 저장 장치의 메모리 셀들의 문턱전압 분포를 개선할 수 있으며, 이로 인해 저장 장치의 신뢰도를 개선할 수 있다.
본 기술은 서브 블록들의 소거/프로그램 정보가 저장되는 플래그 셀들을 필요로 하지 않으므로, 저장 장치의 크기를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 저장 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 도 2의 메인 블록의 실시예를 구체적으로 설명하기 위한 사시도이다.
도 4는 도 2의 메인 블록의 다른 실시예를 구체적으로 설명하기 위한 사시도이다.
도 5는 본 발명의 실시예에 따른 소거 동작을 설명하기 위한 순서도이다.
도 6은 도 5의 소거 동작의 실시예를 설명하기 위한 순서도이다.
도 7은 도 5의 소거 동작의 다른 실시예를 설명하기 위한 순서도이다.
도 8은 도 7의 소거 동작의 다른 실시예를 설명하기 위한 순서도이다.
도 9는 본 발명의 실시예에 따른 소거 동작을 설명하기 위한 회로도이다.
도 10은 소거/프로그램 상태를 판단하는 방법을 설명하기 위한 도면이다.
도 11은 선택된 서브 블록과 비선택된 서브 블록에 연결된 워드라인들에 인가되는 전압들을 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시예에 따른 소거 동작을 설명하기 위한 회로도이다.
도 13은 도 12의 소거 동작의 실시예를 설명하기 위한 순서도이다.
도 14는 도 13의 소거 동작의 다른 실시예를 설명하기 위한 순서도이다.
도 15는 도 12의 소거 동작의 다른 실시예를 설명하기 위한 회로도이다.
도 16은 본 발명의 다른 실시예에 따른 소거 동작을 설명하기 위한 회로도이다.
도 17은 본 발명의 다른 실시예에 따른 소거 동작을 설명하기 위한 회로도이다.
도 18은 본 발명의 다른 실시예에 따른 소거 동작을 설명하기 위한 회로도이다.
도 19는 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 20은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와, 메모리 장치(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다.
메모리 장치(1100)는 다수의 저장 장치들(1110)을 포함할 수 있다. 저장 장치들(1110)은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래쉬 메모리(FLASH Memory)를 포함할 수 있다. 이하 실시예에서는, 낸드 플래쉬(NAND FLASH) 메모리로 이루어진 저장 장치(1110)를 예를 들어 설명하도록 한다.
메모리 컨트롤러(1200)는 메모리 장치(1100)의 동작을 전반적으로 제어하며, 호스트(2000)로부터 수신받은 커맨드에 응답하여 메모리 장치(1100)를 제어하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(1100)에 출력하거나, 메모리 장치(1100)로부터 데이터를 수신받을 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다.
도 2는 도 1의 저장 장치를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 저장 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변 회로(120)와, 주변 회로(120)를 제어하도록 구성된 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 서로 동일하게 구성된 제1 내지 제K 메인 블록들(K는 양의 정수)을 포함할 수 있다. 제1 내지 제K 메인 블록들은 3차원 구조로 이루어질 수 있다. 제1 내지 제K 메인 블록들 각각은 제1 내지 제K 로컬 라인들(LL1~LLK)에 연결될 수 있다. 또한, 제1 내지 제K 메인 블록들 각각은 다수의 서브 블록들을 포함할 수 있다.
주변 회로(120)는 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함할 수 있다.
전압 생성 회로(21)는 동작 데이터(OPSIG)에 응답하여 다양한 레벨의 동작 전압들을 생성하고, 생성된 동작 전압들을 글로벌 라인들에 선택적으로 인가할 수 있다. 예를 들면, 동작 데이터(OPSIG)에는 동작 신호 및 워드라인 정보(또는, 워드라인 그룹 정보)가 포함될 수 있다. 전압 생성 회로(21)는 동작 데이터(OPSIG)가 수신되면, 소거 동작에 필요한 소거 전압(Vera), 소거 허용 전압(Vper) 및 소거 금지 전압(Vin) 등의 동작 전압들을 생성할 수 있다. 특히, 전압 생성 회로(21)는 선택된 메인 블록에 포함된 선택된 서브 블록과 비선택된 서브 블록에 각각 연결된 워드라인들에 서로 다른 전압이 인가되도록 서로 다른 동작 전압들을 생성할 수 있다. 예를 들면, 전압 생성 회로(21)는 선택된 서브 블록을 위한 소거 허용 전압(Vper)을 생성할 수 있고, 비선택된 서브 블록을 위한 소거 금지 전압(Vin)을 동시에 생성할 수 있다. 글로벌 라인들은 글로벌 소오스 라인들, 글로벌 소오스 셀렉트 라인들, 글로벌 워드라인들 및 글로벌 드레인 셀렉트 라인들을 포함할 수 있다.
로우 디코더(22)는 로우 어드레스(row address; RADD)에 응답하여 제1 내지 제K 로컬 라인들(LL1~LLK) 중에서, 선택된 메인 블록에 연결된 로컬 라인들에 동작 전압(Vop)을 전달한다. 예를 들면, 로우 디코더(22)는 글로벌 라인들을 통해 전압 생성 회로(21)에 연결되는데, 글로벌 라인들을 통해 전달받은 동작 전압들을 선택된 메인 블록에 연결된 로컬 라인들에 전달한다. 로우 디코더(22)는 선택된 메인 블록에 연결된 워드라인들에만 동작 전압을 전달하기 때문에, 전압 생성 회로(21)에서 생성된 소거 허용 전압(Vper) 및 소거 금지 전압(Vin)은 선택된 메인 블록의 선택된 서브 블록과 비선택된 서브 블록에만 인가될 수 있다.
페이지 버퍼(23)는 비트라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 페이지 버퍼 제어 신호(PBSIGNALS)에 응답하여 비트라인들(BL)을 양전압으로 프리차지하거나, 프로그램 및 리드 동작시 선택된 메인 블록과 데이터를 주고 받거나, 전달받은 데이터를 임시로 저장한다. 또한, 페이지 버퍼(23)는 선택된 서브 블록의 소거 동작시, 비트라인들(BL)의 전압 또는 전류를 측정할 수 있다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 데이터(DATA)를 주고받거나, 입출력 회로(25)와 데이터(DATA)를 주고받는다.
입출력 회로(25)는 외부 장치(예컨데, 메모리 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(130)에 전달하거나, 외부 장치로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하거나, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부 장치로 출력하도록 구성된다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로(120)를 제어한다. 또한, 제어 로직(130)은 제1 내지 제K 메인 블록들에 포함된 서브 블록들의 소거 또는 프로그램 상태 정보를 저장하는 서브 블록 정보 저장부(131)를 포함할 수 있다. 제어 로직(130)은 선택된 메인 블록의 소거 동작시, 서브 블록 정보 저장부(131)에 저장된 정보에 따라 선택된 메인 블록에 포함된 서브 블록들 중 소거되지 않은 서브 블록을 판단할 수 있고, 판단 결과에 따라 서브 블록들의 소거 동작이 수행될 수 있도록 주변 회로(120)를 제어할 수 있다. 예를 들면, 서브 블록 정보는 메인 블록에 포함된 서브 블록들 중, 소거 상태인 서브 블록의 정보를 포함하거나, 프로그램 상태인 서브 블록의 정보를 포함할 수 있다. 서브 블록 정보 저장부(131)에 저장된 정보가 소거 상태인 서브 블록들의 정보인 경우, 제어 로직(130)은 소거 상태인 서브 블록들의 다음 서브 블록부터 소거 동작이 순차적으로 수행될 수 있도록 주변회로(120)를 제어한다. 만약, 서브 블록 정보 저장부(131)에 저장된 정보가 프로그램 상태인 서브 블록들의 정보인 경우, 제어 로직(130)은 프로그램 상태인 서브 블록들 중, 소거 동작의 순서상 첫 번째 서브 블록부터 소거 동작이 순차적으로 수행될 수 있도록 주변회로(120)를 제어한다.
도 3은 도 2의 메인 블록의 실시예를 구체적으로 설명하기 위한 사시도이다.
도 2의 제1 내지 제K 메인 블록들은 서로 동일하게 구성되므로, 도 3에서는 이 중 어느 하나의 메인 블록에 대하여 구체적으로 설명하도록 한다.
도 3을 참조하면, 3차원 구조로 구현된 메인 블록은 기판 상에 수직으로(Z 방향) 형성되며, 비트라인들(BL)과 소오스 라인(SL) 사이에 배열된 I자 형태의 수직 스트링(string)들을 포함한다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소오스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 수직 스트링들은 소오스 라인(SL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 수직 스트링들은, 제1 방향(Y 방향)으로 배열되며 서로 이격되어 적층된 소오스 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함한다. 소오스 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 홀들(VH)과, 수직 홀들(VH) 내에 형성되어 소오스 라인(SL)에 접하는 수직 채널막들(CH)을 포함한다. 소오스 셀렉트 트랜지스터들은 수직 채널막들(CH)과 소오스 라인들(SSL) 사이에 형성되고, 메모리 셀들은 수직 채널막들(CH)과 워드라인들(WL) 사이에 형성되며, 드레인 셀렉트 트랜지스터들은 수직 채널막들(CH)과 드레인 셀렉트 라인들(DSL) 사이에 형성된다.
비트라인들(BL)은 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 제1 방향(Y 방향)과 직교하는 제2 방향(X 방향)으로 배열된다. 비트라인들(BL)과 수직 채널막들(CH) 사이에 콘택 플러그(CT)가 더 형성될 수도 있다.
도 4는 도 2의 메인 블록의 다른 실시예를 구체적으로 설명하기 위한 사시도이다.
도 2의 제1 내지 제K 메인 블록들은 서로 동일하게 구성되므로, 도 4에서는 이 중 어느 하나의 메인 블록에 대하여 구체적으로 설명하도록 한다.
도 4를 참조하면, 3차원 구조로 구현된 메인 블록은 기판 상에 수직으로(Z 방향) 형성되며, 비트라인들(BL)과 소오스 라인(SL) 사이에 배열된 수직 스트링(string)들과, 두 개의 스트링들을 서로 연결하는 파이프 구조물을 포함한다.
보다 구체적으로 설명하면, 수직 스트링들은 비트라인들(BL)과 파이프 라인(PL) 사이에 수직하게 배열된 제1 서브 스트링들과, 소오스 라인(SL)과 파이프 라인(PL) 사이에 수직하게 배열된 제2 서브 스트링들이 파이프 라인(PL) 영역 내에서 서로 연결된 U자 형태로 형성될 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다.
예를 들면, 파이프 라인(PL)이 기판의 상부에 수평하게 형성된 경우, 제1 및 제2 서브 스트링들은 파이프 라인(PL)의 상부에 수직한 방향으로 형성될 수 있다. 제1 서브 스트링들은 비트라인들(BL)과 파이프 라인(PL) 사이에 형성될 수 있고, 제2 서브 스트링들은 소오스 라인들(SL)과 파이프 라인(PL) 사이에 형성될 수 있다.
더욱 구체적으로 설명하면, 제1 서브 스트링들은, 제1 방향(Y 방향)으로 서로 이격되어 배열되고, 제1 방향(Y 방향)에 수직한 제2 방향(X 방향)으로 연장되며, 서로 이격되어 적층된(Z 방향) 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함하며, 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 홀들(VH)의 내부에 형성된 제1 수직 채널막들(D_CH)을 포함한다. 제2 서브 스트링들은, 제1 방향(Y 방향)으로 서로 이격되어 배열되고, 제1 방향(Y 방향)에 수직한 제2 방향(X 방향)으로 연장되며, 서로 이격되어 적층된(Z 방향) 워드라인들(WL) 및 소오스 셀렉트 라인들(SSL)과, 워드라인들(WL) 및 소오스 셀렉트 라인들(SSL)을 수직으로 관통하는 수직 홀들(VH)의 내부에 형성된 제2 수직 채널막들(S_CH)을 포함한다. 메모리 셀들은 제1 수직 채널막들(D_CH)과 워드라인들(WL) 사이, 그리고 제2 수직 채널막들(S_CH)과 워드라인들(WL) 사이에 형성된다. 소오소 셀렉트 트랜지스터들은 제2 수직 채널막들(S_CH)과 소오스 셀렉트 라인들(SSL) 사이에 형성되고, 드레인 셀렉트 트랜지스터들은 제1 수직 채널막들(D_CH)과 드레인 셀렉트 라인들(DSL) 사이에 형성된다.
제1 수직 채널막들(D_CH)과 제2 수직 채널막들(S_CH)은 파이프 라인(PL) 내에서 파이프 채널막들(P_CH)을 통해 서로 연결된다. 비트라인들(BL)은 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 제1 수직 채널막들(D_CH)의 상부에 접하며 제1 방향과 직교하는 제2 방향(X 방향)으로 이격되어 배열된다. 소오스 라인(SL)은 소오스 셀렉트 라인들(SSL)의 상부로 돌출된 제2 수직 채널막들(S_CH)의 상부에 접하며 제2 방향(X 방향)으로 연장된다.
도 2의 제1 내지 제K 메인 블록들은 도 3 또는 도 4에 도시된 바와 같이 3차원 구조로 이루어질 수 있으며, 다수의 페이지들(워드라인에 연결된 메모리 셀들의 그룹)을 그룹화한 다수의 서브 블록들로 구분될 수 있다.
상술한 메인 블록들 중 어느 하나의 메인 블록을 예를 들어 소거 동작을 설명하면 다음과 같다.
도 5는 본 발명의 실시예에 따른 소거 동작을 설명하기 위한 순서도이다.
도 5를 참조하면, 선택된 메인 블록의 소거 동작은 서브 블록 단위로 수행된다. 이를 위해, 선택된 메인 블록의 프로그램 동작도 서브 블록 단위로 선행되어야 한다. 선택된 메인 블록의 프로그램 동작이 시작되면, 선택된 메인 블록에 포함된 서브 블록들을 순차적으로 또는 비순차적으로 프로그램한다(51). 프로그램 동작은 소오스 셀렉트 라인부터 드레인 셀렉트 라인 방향으로 서브 블록들에 순차적으로 수행되거나, 드레인 셀렉트 라인부터 소오스 셀렉트 라인 방향으로 서브 블록들에 순차적으로 수행될 수 있다. 예를 들면, 소오스 셀렉트 라인부터 드레인 셀렉트 라인 방향으로 서브 블록들이 순차적으로 선택되어 프로그램 동작이 수행될 때, 선택된 서브 블록 내에서도 소오스 셀렉트 라인부터 드레인 셀렉트 라인 방향으로 페이지들이 순차적으로 선택되면서 프로그램된다. 이와 반대로, 드레인 셀렉트 라인부터 소오스 셀렉트 라인 방향으로 서브 블록들이 순차적으로 선택되어 프로그램 동작이 수행될 때, 선택된 서브 블록 내에서도 드레인 셀렉트 라인부터 소오스 셀렉트 라인 방향으로 페이지들이 순차적으로 선택되면서 프로그램된다. 또는, 프로그램 동작은 서브 블록들을 비순차적으로 선택하고, 선택된 서브 블록 내에서는 페이지들을 순차적으로 선택하며 수행될 수 있다. 여기서, 비순차적으로 선택된다는 것은 랜덤(random)하게 선택된다는 것을 의미한다.
선택된 메인 블록의 프로그램 동작이 완료된 후, 선택된 메인 블록의 소거 동작이 시작되면, 프로그램 동작의 반대 순서로 서브 블록의 소거 동작이 수행된다(52). 프로그램 동작이 소오스 셀렉트 라인부터 드레인 셀렉트 라인 방향으로 수행되었다면, 소거 동작은 드레인 셀렉트 라인부터 소오스 셀렉트 라인 방향으로 수행된다. 소거 동작은 선택된 서브 블록 내의 모든 메모리 셀들에 동시에 수행될 수 있다.
상술한 바와 같이, 프로그램 동작 순서에 상반되는 순서로 소거 동작을 수행하면, 서로 다른 패턴(pattern)으로 인한 서브 블록들 간의 문턱전압 분포 변화를 억제할 수 있으며, 문턱전압 분포의 폭이 넓어지는 현상을 억제할 수 있다.
상술한 소거 동작은 서브 블록 단위로 수행되는데, 선택된 메인 블록 내에 포함된 서브 블록들 중, 이미 소거된 서브 블록을 제외한 프로그램 상태인 서브 블록에만 수행하여 동작시간을 단축할 수 있다. 여기서, 어느 서브 블록이 소거 상태인지 또는 프로그램 상태인지를 판단하기 위한 방법은 다양한 방법으로 수행될 수 있다. 예를 들면, 서브 블록의 소거/프로그램 상태를 판단하기 위하여, 서브 블록 정보 저장부(도 2의 131)에 서브 블록의 소거/프로그램 상태 정보를 저장하고, 제어 로직(도 2의 130)은 서브 블록 정보 저장부(도 2의 131)에 저장된 서브 블록의 소거/프로그램 상태 정보에 따라 프로그램 상태인 서브 블록을 선택할 수 있다. 또는, 제어 로직(130)에 서브 블록 정보 저장부(131)가 포함되지 않은 경우에는, 제어 로직(130)은 선택된 메인 블록에 포함된 서브 블록들을 순차적으로 검증하여 소거 또는 프로그램 상태 여부를 판단할 수 있다. 서브 블록들의 상태를 판단할 수 있으므로, 메인 블록 내에 서브 블록들의 소거/프로그램 정보를 저장하기 위한 플래그 셀들(flag cells)을 필요로 하지 않는다. 따라서, 저장 장치의 크기를 감소시킬 수 있다.
도 6은 도 5의 소거 동작의 실시예를 설명하기 위한 순서도로서, 도 5에서 상술한 소거/프로그램 상태 판단 방법 중, 서브 블록 정보 저장부(131)에 저장된 정보를 사용하는 경우의 소거 동작이 설명된다.
도 6과 도 2를 참조하면, 선택된 메인 블록의 소거 명령이 제어 로직(도 2의 130)에 입력되면(61), 제어 로직(130)은 서브 블록 정보 저장부(131)에 저장된 서브 블록 정보에 따라, 선택된 메인 블록에 포함된 서브 블록들 중 프로그램된 서브 블록을 선택한다(62). 예를 들면, 서브 블록 정보는 선택된 메인 블록에 포함된 서브 블록들 중, 소거 동작의 순서상 첫 번째 프로그램 상태인 서브 블록에 포함된 워드라인들의 정보 또는 워드라인 그룹의 정보를 포함할 수 있다.
제어 로직(130)은 선택된 서브 블록부터 프로그램 동작 순서와 반대 순서로 소거 동작이 수행되도록 주변 회로(120)를 제어한다(63). 특히, 제어 로직(130)은 서브 블록 정보 저장부(131)로부터 얻은 서브 블록 정보를 동작 데이터(OPSIG)에 포함시키고, 동작 데이터(OPSIG)를 전압 생성 회로(21)에 전송한다. 전압 생성 회로(21)는 동작 데이터(OPSIG)에 응답하여 소거 동작에 필요한 전압들(예컨대, 소거 전압, 소거 허용 전압 및 소거 금지 전압)을 생성하고, 생성된 전압들을 글로벌 라인들에 선택적으로 인가한다. 예를 들면, 전압 생성 회로(21)는 글로벌 소오스 라인들에 소거 전압(Vera)을 인가하고, 선택된 글로벌 워드라인들에는 소거 허용 전압(도 2의 Vper)을 인가하고, 비선택된 글로벌 워드라인들에는 소거 금지 전압(도 2의 Vin)을 인가한다. 로우 디코더(23)는 로우 어드레스(RADD)에 응답하여 소거 동작이 수행될 메인 블록을 선택하고, 글로벌 라인들에 인가된 전압들을 선택된 메인 블록에 연결된 로컬 라인들에 전달한다.
선택된 서브 블록의 소거 동작이 완료되면, 선택된 메인 블록 내에 포함된 서브 블록들 중 프로그램 상태인 서브 블록들의 소거 동작이 프로그램 동작 순서와 반대 순서로 순차적으로 수행된다.
도 7은 도 5의 소거 동작의 다른 실시예를 설명하기 위한 순서도로써, 도 5에서 상술한 소거/프로그램 상태 판단 방법 중, 서브 블록들을 순차적으로 검증하여 소거 또는 프로그램 상태 여부를 판단하는 경우의 소거 동작이 설명된다.
도 7 및 도 2를 참조하면, 소거 명령이 입력되면, 제1 내지 제K 메인 블록들 중, 소거 동작이 수행될 메인 블록이 선택되고(71), 선택된 메인 블록에 포함된 서브 블록들 중 제1 서브 블록이 선택된다(72). 예를 들면, 선택된 메인 블록에 제1 서브 블록과 제2 서브 블록이 포함되고, 프로그램 동작이 제2 서브 블록부터 제1 서브 블록 순서로 수행된 경우, 소거 동작에서는 프로그램 동작이 나중에 수행된 제1 서브 블록이 제2 서브 블록보다 먼저 선택된다.
이어서, 제1 서브 블록의 소거/프로그램 상태를 판단한다(73). 소거/프로그램 상태를 판단하기 위하여 검증 동작을 수행할 수 있다. 예를 들면, 제1 서브 블록에 포함된 모든 메모리 셀들의 문턱전압들이 소거 검증 전압보다 낮은지를 판단하거나, 문턱전압들이 리드 전압보다 낮은지를 판단할 수 있다. 소거 검증 전압은 음전압으로 설정될 수 있고, 리드 전압은 리드 전압들 중 가장 낮은 전압으로 설정될 수 있다. 또는, 소거 검증 전압과 리드 전압 사이에서 설정된 전압을 사용한 검증 동작을 수행할 수도 있다. 소거 검증 전압을 사용할 경우, 소거/프로그램 상태를 판단하기 위한 검증 동작은 서브 블록 내에 포함된 모든 페이지들에 동시에 수행될 수 있다. 리드 전압을 사용할 경우, 소거/프로그램 상태를 판단하기 위한 검증 동작은 서브 블록 내에 포함된 페이지들을 각각 선택하여 수행될 수 있다.
소거 검증 전압은 -0.5V 내지 +1V 내에서 설정될 수 있으며, 리드 전압은 -1V 내지 양전압 내에서 설정될 수 있다. 여기서, 양전압은 프로그램 상태의 문턱전압 분포 중 가장 낮은 전압일 수 있다.
검증 동작 결과, 제1 서브 블록에 포함된 모든 메모리 셀들의 문턱전압들이 소거 검증 전압보다 낮거나, 리드 전압보다 낮으면, 제1 서브 블록은 소거 상태로 판단된다. 이러한 경우, 제1 서브 블록은 이미 소거된 상태이므로, 제2 서브 블록의 소거 동작이 수행된다(75). 만약, 73 단계에서 검증 동작 결과, 제1 서브 블록에 포함된 모든 메모리 셀들의 문턱전압들이 소거 검증 전압보다 높거나, 리드 전압보다 높으면, 제1 서브 블록은 프로그램 상태로 판단된다. 제1 서브 블록이 프로그램 상태이므로, 제1 서브 블록의 소거 동작이 수행된다(74). 제1 서브 블록의 소거 동작이 완료되면, 제2 서브 블록의 소거 동작이 수행된다. 이때, 제2 서브 블록에 대해서는 소거/프로그램 상태 판단 동작은 수행되지 않는다. 왜냐하면, 선택된 메인 블록에서 제2 서브 블록이 먼저 프로그램되고 제1 서브 블록이 나중에 프로그램되었기 때문에, 제1 서브 블록이 프로그램 상태이면, 제2 서브 블록도 여전히 프로그램 상태인 것을 알 수 있기 때문이다.
도 8은 도 7의 소거 동작의 다른 실시예를 설명하기 위한 순서도로써, 제1 서브 블록이 프로그램 상태인 경우의 소거 동작이 설명된다.
도 8 및 도 2를 참조하면, 소거 명령이 입력되면, 제1 내지 제K 메인 블록들 중, 소거 동작이 수행될 메인 블록이 선택되고(81), 선택된 메인 블록에 포함된 서브 블록들 중 제1 서브 블록이 선택된다(82). 예를 들면, 선택된 메인 블록에 제1 서브 블록과 제2 서브 블록이 포함되고, 프로그램 동작이 제2 서브 블록부터 제1 서브 블록 순서로 수행된 경우, 소거 동작에서는 프로그램 동작이 나중에 수행된 제1 서브 블록이 제2 서브 블록보다 먼저 선택된다.
이어서, 제1 서브 블록의 소거/프로그램 상태를 판단한다(83). 소거/프로그램 상태를 판단하기 위하여 검증 동작을 수행할 수 있다. 예를 들면, 제1 서브 블록에 포함된 모든 메모리 셀들의 문턱전압들이 소거 검증 전압보다 낮은지를 판단하거나, 문턱전압들이 리드 전압보다 낮은지를 판단할 수 있다.
검증 동작 결과, 제1 서브 블록에 포함된 모든 메모리 셀들의 문턱전압들이 소거 검증 전압보다 높거나, 리드 전압보다 높으면, 제1 서브 블록은 프로그램 상태로 판단된다. 제1 서브 블록이 프로그램 상태이면 선택된 메인 블록에 포함된 모든 서브 블록들은 프로그램 상태이므로, 선택된 메인 블록의 소거 동작이 수행된다(84). 이때, 소거 동작 시간 단축을 위하여, 소거 동작은 선택된 메인 블록에 포함된 제1 및 제2 서브 블록들에 동시에 수행될 수 있다.
만약, ’83 단계’에서 검증 동작 결과, 제1 서브 블록에 포함된 모든 메모리 셀들의 문턱전압들이 소거 검증 전압보다 낮거나, 리드 전압보다 낮으면, 제1 서브 블록은 소거 상태로 판단된다. 이러한 경우, 제1 서브 블록은 이미 소거된 상태이므로, 제2 서브 블록의 소거 동작이 수행된다(85).
도 9는 본 발명의 실시예에 따른 소거 동작을 설명하기 위한 회로도로써, BiCS 구조의 수직 스트링들이 포함된 저장 장치의 소거 동작을 예를 들어 설명하도록 한다.
도 9를 참조하면, BiCS 구조의 수직 스트링은 비트라인(BL)과 소오스 라인(SL) 사이에 메모리 셀들(C0~C9)이 직선 방향으로 배열되므로, 수직 스트링의 하부와 상부로 구분된 제1 서브 블록(SBLK1)과 제2 서브 블록(SBLK2)이 포함될 수 있다. BiCS 구조를 갖는 수직 스트링은 소오스 라인(SL)의 상부에 순차적으로 적층된 소오스 셀렉트 트랜지스터(SST), 제0 내지 제9 메모리 셀들(C0~C9), 드레인 셀렉트 트랜지스터(DST) 및 비트라인(BL)을 포함할 수 있다. 소오스 셀렉트 트랜지스터(SST)의 게이트는 소오스 셀렉트 라인(SSL)에 연결되고, 제0 내지 제9 메모리 셀들(C0~C9)의 게이트들은 제0 내지 제9 워드라인들(WL0~WL9)에 연결되고, 드레인 셀렉트 트랜지스터(DST) 의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 도 9에서는, 설명의 편의를 위하여 수직 스트링이 간략히 도시되어 있으나, 저장 장치에 따라 소오스 셀렉트 트랜지스터(SST), 제0 내지 제9 메모리 셀들(C0~C9) 및 드레인 셀렉트 트랜지스터(DST)의 개수가 더 많을 수 있다.
프로그램 동작이 드레인 셀렉트 트랜지스터(DST)에서 소오스 셀렉트 트랜지스터(SST) 방향으로 수행된 경우, 소거 동작은 프로그램 동작과 반대인 소오스 셀렉트 트랜지스터(SST)에서 드레인 셀렉트 트랜지스터(DST) 방향으로 수행된다. 프로그램 동작은 페이지단위로 수행되지만, 소거 동작은 서브 블록 단위로 수행된다. 즉, 소거 동작은 소오스 셀렉트 트랜지스터(SST)에 인접한 제1 서브 블록(SBLK1)에 먼저 수행되고, 드레인 셀렉트 트랜지스터(DST)에 인접한 제2 서브 블록(SBLK2)에는 나중에 수행된다. 다만, 제1 서브 블록(SBLK1)이 이미 소거 상태인 것으로 판단되는 경우에는, 제2 서브 블록(SBLK2)의 소거 동작이 수행된다.
도 10은 소거/프로그램 상태를 판단하는 방법을 설명하기 위한 도면이다.
도 10을 참조하면, 서브 블록의 소거/프로그램 상태를 판단하기 위하여 검증 동작이 수행되는 경우, 검증 동작은 다음과 같이 두 가지 방법으로 수행될 수 있다.
첫 번째는, 서브 블록에 포함된 메모리 셀들의 문턱전압들이 소거 검증 전압(Vh)보다 낮은지를 판단하는 방법으로 검증 동작을 수행할 수 있다. 소거 검증 전압은 -0.5V 내지 +1V 내에서 설정될 수 있다. 소거 검증 전압(Vh)을 이용한 검증 동작 결과, 메모리 셀들의 문턱전압들이 모두 소거 검증 전압(Vh)보다 낮으면(E1), 서브 블록은 소거 상태(ER)인 것으로 판단된다. 만약, 메모리 셀들 중 하나 이상의 메모리 셀들의 문턱전압들이 소거 검증 전압(Vh)보다 높으면(P1), 일부 메모리 셀들이 프로그램 상태인 것으로 판단되어 해당 서브 블록의 소거 동작이 수행된다.
두 번째는, 서브 블록에 포함된 메모리 셀들의 문턱전압들이 리드 전압(Vr)보다 낮은지를 판단하는 방법으로 검증 동작을 수행할 수 있다. 리드 전압은 -1V 내지 양전압 내에서 설정될 수 있으며, 양전압은 프로그램 상태의 문턱전압 분포 중 가장 낮은 전압일 수 있다. 리드 전압(Vr)을 이용한 검증동작 결과, 메모리 셀들의 문턱전압들이 모두 리드 전압(Vr)보다 낮으면(E2), 서브 블록은 소거 상태(ER)인 것으로 판단된다. 만약, 메모리 셀들 중 하나 이상의 메모리 셀들의 문턱전압들이 리드 전압(Vr)보다 높으면(P2), 일부 메모리 셀들이 프로그램 상태인 것으로 판단되어 해당 서브 블록의 소거 동작이 수행된다.
도 11은 선택된 서브 블록과 비선택된 서브 블록에 연결된 워드라인들에 인가되는 전압들을 설명하기 위한 도면이다.
도 11을 참조하여, 제2 서브 블록(SBLK2)이 선택된 서브 블록인 경우를 예를 들어 설명하면 다음과 같다.
전압 생성 회로(21)는 소거 허용 전압(Vper)과 소거 금지 전압(Vin)을 생성하고, 소거 허용 전압(Vper)은 제2 서브 블록(SBLK2)에 대응되는 글로벌 워드라인들에 인가하고, 소거 금지 전압(Vin)은 제1 서브 블록(SBLK1)에 대응되는 글로벌 워드라인들에 인가한다. 또한, 전압 생성 회로(21)에서 생성된 소거 전압(Vera)은 소오스 라인(SL)에 인가된다.
로우 디코더(22)는 고전압(VHV)에 응답하여 동시에 턴온(turn on) 또는 턴오프(turn off)되는 패스 스위치들(PSTR)을 포함할 수 있다. 패스 스위치들(PSTR)은 전압 생성 회로(21)에 연결된 글로벌 워드라인들과 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)에 연결된 로컬 워드라인들 사이에 연결된 고전압 트랜지스터들로 구현될 수 있다. 도 11은 선택된 서브 블록과 비선택된 서브 블록에 인가되는 전압을 설명하기 위한 도면이므로, 글로벌 소오스 셀렉트 라인 및 글로벌 드레인 셀렉트 라인들과, 로컬 소오스 라인들 및 로컬 드레인 셀렉트 라인들의 연결관계는 도시되지 않았다.
전압 생성 회로(21)에서 생성되는 소거 허용 전압(Vper)은 0V내지 3V 내에서 설정될 수 있으며, 소거 금지 전압(Vin)은 양전압일 수 있다. 소거 금지 전압(Vin)을 보다 체적으로 설명하면, 패스 스위치들(PSTR)의 문턱전압보다 높은 양전압일 수 있다. 따라서, 패스 스위치들(PSTR)에 고전압(VHV)이 인가되면, 제1 서브 블록(SBLK1)과 제2 서브 블록(SBLK2)에 대응되는 패스 스위치들(PSTR)이 모두 턴온되는데, 소거 허용 전압(Vper)은 패스 스위치들(PSTR)의 문턱전압보다 낮기 때문에 제2 서브 블록(SBLK2)에 연결된 로컬 워드라인들에 전달된다. 즉, 제2 서브 블록(SBLK2)에 연결된 로컬 워드라인들 0V와 3V 사이의 전위를 갖게 된다.
소거 금지 전압(Vin)은 패스 스위치들(PSTR)의 문턱전압보다 높기 때문에, 제1 서브 블록(SBLK1)에 연결된 로컬 워드라인들의 전위가 점차 높아지다가, 전위가 소거 금지 전압(Vin)까지 놓아지면 제1 서브 블록(SBLK1)에 대응되는 패스 스위치들(PSTR)은 턴오프 상태가 되어, 제1 서브 블록(SBLK1)에 연결된 로컬 워드라인들은 모두 플로팅(floating)된다.
이처럼, 제1 서브 블록(SBLK1)과 제2 서브 블록(SBLK2)에 각각 연결된 로컬 워드라인들의 전위가 달라지므로, 제1 서브 블록(SBLK1)과 제2 서브 블록(SBLK2)의 소거 동작을 각각 수행할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 소거 동작을 설명하기 위한 회로도이다.
도 12를 참조하면, 수직 스트링들을 네 개의 서브 블록들로 구분하여 소거 동작을 수행할 수 있다. 예를 들면, 소오스 셀렉트 라인(SSL)에 인접한 순서대로 메모리 셀들을 제1 내지 제4 서브 블록들(SBLK1~SBLK4)로 구분할 수 있다. 이처럼, 메인 블록이 제1 내지 제4 서브 블록들(SBLK1~SBLK4)로 구성되고, 프로그램 동작이 드레인 셀렉트 트랜지스터(DST)부터 소오스 셀렉트 트랜지스터(SST) 방향으로 수행된 경우, 소거 동작은 프로그램 동작 순서와 반대 순서로 진행된다.
예를 들면, 선택된 메인 블록의 소거 동작은 제1 서브 블록(SBLK1)부터 제4 서브 블록(SBLK4)의 순서로 수행된다. 만약, 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)이 소거 상태이고, 제3 및 제4 서브 블록들(SBLK3 및 SBLK4)이 프로그램 상태라면, 선택된 메인 블록의 소거 동작은 제3 서브 블록(SBLK3)에서 먼저 수행된 후, 제4 서브 블록(SBLK4)에서 수행된다. 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)의 소거/프로그램 상태를 판단하는 방법은 상술한 바와 같이, 서브 블록 정보 저장부(도 2의 131)에 저장된 소거/프로그램 상태 정보를 사용하여 소거 대상 서브 블록을 선택하거나, 검증 동작을 수행하여 소거된 서브 블록들을 판단할 수 있다.
제3 서브 블록(SBLK3)이 소거 대상 서브 블록으로 선택되면, 제3 서브 블록(SBLK3)의 소거 동작이 수행된다. 제3 서브 블록(SBLK3)의 소거 동작이 완료되면 제4 서브 블록(SBLK4)의 소거 동작이 수행된다.
상술한 동작 중, 검증 동작을 수행하여 소거된 서브 블록들을 판단하는 경우의 소거 동작을 보다 구체적으로 설명하면 다음과 같다.
도 12는 도 12의 소거 동작의 실시예를 설명하기 위한 순서도이다.
도 12를 참조하면, 소거 명령에 따라, 소거 동작이 수행될 메인 블록이 선택된다(121). 이어서, 선택된 메인 블록에 포함된 제1 서브 블록이 선택되고(122), 제1 서브 블록의 소거/프로그램 상태가 판단된다(123). 제1 서브 블록의 소거/프로그램 상태를 판단하기 위하여 검증 동작이 수행될 수 있다.
제1 서브 블록이 프로그램 상태인 것으로 판단되면, 제1 내지 제4 서브 블록들의 소거 동작들(124, 127, 130 및 131)이 순차적으로 수행된다.
만약, 제1 서브 블록이 소거 상태인 것으로 판단되면, 제1 서브 블록을 다시 소거할 필요가 없으므로 제2 서브 블록이 선택되고(125), 제2 서브 블록의 소거/프로그램 상태가 판단된다(126). 제2 서브 블록의 소거/프로그램 상태를 판단하기 위하여 검증 동작이 수행될 수 있다.
제2 서브 블록이 프로그램 상태인 것으로 판단되면, 제2 내지 제4 서브 블록들의 소거 동작들(127, 130 및 131)이 순차적으로 수행된다.
만약, 제2 서브 블록이 소거 상태인 것으로 판단되면, 제2 서브 블록을 다시 소거할 필요가 없으므로 제3 서브 블록이 선택되고(128), 제3 서브 블록의 소거/프로그램 상태가 판단된다(129). 제3 서브 블록의 소거/프로그램 상태를 판단하기 위하여 검증 동작이 수행될 수 있다.
제3 서브 블록이 프로그램 상태인 것으로 판단되면, 제3 및 제4 서브 블록들의 소거 동작들(130 및 131)이 순차적으로 수행된다.
만약, 제3 서브 블록이 소거 상태인 것으로 판단되면, 제3 서브 블록을 다시 소거할 필요가 없으므로 제4 서브 블록의 소거 동작(131)이 수행된다. 제4 서브 블록의 소거 동작 시, 제4 서브 블록의 소거/프로그램 상태를 판단하는 동작은 생략될 수 있다.
제4 서브 블록의 소거 동작(131)이 완료되면, 선택된 메인 블록의 소거 동작은 종료된다.
도 14는 도 13의 소거 동작의 다른 실시예를 설명하기 위한 순서도이다.
도 14를 참조하면, 소거 명령에 따라, 소거 동작이 수행될 메인 블록이 선택된다(141). 이어서, 선택된 메인 블록에 포함된 제1 서브 블록이 선택되고(142), 제1 서브 블록의 소거/프로그램 상태가 판단된다(143). 제1 서브 블록의 소거/프로그램 상태를 판단하기 위하여 검증 동작이 수행될 수 있다.
제1 서브 블록이 프로그램 상태인 것으로 판단되면, 선택된 메인 블록의 소거 동작이 수행된다(144). 이때, 소거 동작 시간 단축을 위하여, 소거 동작은 선택된 메인 블록에 포함된 제1 내지 제4 서브 블록들에 동시에 수행될 수 있다.
만약, 제1 서브 블록이 소거 상태인 것으로 판단되면, 제1 서브 블록을 다시 소거할 필요가 없으므로 제2 서브 블록이 선택되고(145), 제2 서브 블록의 소거/프로그램 상태가 판단된다(146). 제2 서브 블록의 소거/프로그램 상태를 판단하기 위하여 검증 동작이 수행될 수 있다.
제2 서브 블록이 프로그램 상태인 것으로 판단되면, 제2 내지 제4 서브 블록들의 소거 동작들(147, 150 및 151)이 순차적으로 수행된다.
만약, 제2 서브 블록이 소거 상태인 것으로 판단되면, 제2 서브 블록을 다시 소거할 필요가 없으므로 제3 서브 블록이 선택되고(148), 제3 서브 블록의 소거/프로그램 상태가 판단된다(149). 제3 서브 블록의 소거/프로그램 상태를 판단하기 위하여 검증 동작이 수행될 수 있다.
제3 서브 블록이 프로그램 상태인 것으로 판단되면, 제3 및 제4 서브 블록들의 소거 동작들(150 및 151)이 순차적으로 수행된다.
만약, 제3 서브 블록이 소거 상태인 것으로 판단되면, 제3 서브 블록을 다시 소거할 필요가 없으므로 제4 서브 블록의 소거 동작(151)이 수행된다. 제4 서브 블록의 소거 동작 시, 제4 서브 블록의 소거/프로그램 상태를 판단하는 동작은 생략될 수 있다.
제4 서브 블록의 소거 동작(151)이 완료되면, 선택된 메인 블록의 소거 동작은 종료된다.
도 15는 도 12의 소거 동작의 다른 실시예를 설명하기 위한 회로도이다.
도 15를 참조하면, 수직 스트링들에 포함된 메모리 셀들의 개수가 많은 경우, 메인 블록은 다수의 서브 블록들(SBLK1~SBLKi)을 포함할 수 있다. 이처럼, 서브 블록들(SBLK1~SBLKi)의 개수가 많더라도 소거 동작은 프로그램 동작 순서에 반대 순서로 수행될 수 있다. 예를 들면, 프로그램 동작이 드레인 셀렉트 라인(DSL)부터 소오스 셀렉트 라인(SSL) 방향으로 수행된다면, 소거 동작은 소오스 셀렉트 라인(SSL)에 인접한 제1 내지 서브 블록(SBLK1)부터 드레인 셀렉트 라인(DSL)에 인접한 제i 서브 블록(SBLKi)의 순서로 수행될 수 있다. 이 중에서, 제1 서브 블록(SBLK1)이 소거 상태이고, 나머지 제2 내지 제i 서브 블록들(SBLK2~SBLKi)은 프로그램 상태인 경우, 도 12에서 상술한 바와 같이, 제1 서브 블록(SBLK1)의 소거/프로그램 상태를 판단하고, 소거 상태인 경우에는 제2 서브 블록(SBLK2)의 소거/프로그램 상태를 판단한다. 제2 서브 블록(SBLK2)이 프로그램 상태이므로, 제2 서브 블록(SBLK2)부터 제i 서브 블록(SBLKi)까지 소거 동작이 순차적으로 수행될 수 있다.
도 16은 본 발명의 다른 실시예에 따른 소거 동작을 설명하기 위한 회로도로써. P-BiCS 구조의 수직 스트링들이 포함된 저장 장치의 소거 동작을 예를 들어 설명하도록 한다.
도 16을 참조하면, P-BiCS 구조의 수직 스트링은 소오스 라인(SL)과 파이프 라인(PL) 사이에 메모리 셀들(C0~C4)이 배열되고, 파이프 라인(PL)과 비트라인(BL) 사이에 메모리 셀들(C5~C9)이 배열된다. 파이프 라인(PL)은 파이프 트랜지스터(PG)의 게이트에 연결된다. 파이프 라인(PL)을 기준으로 소오스 셀렉트 라인(SSL) 방향에 배열된 메모리 셀들(C0~C4)의 그룹을 제1 서브 블록(SBLK1)으로 지정하고, 비트라인(BL) 방향에 배열된 메모리 셀들(C5~C9)의 그룹을 제2 서브 블록(SBLK2)으로 지정할 수 있다.
제1 및 제2 서브 블록들(SBLK1 및 SBLK2)을 구체적으로 설명하면, 제1 서브 블록(SBLK1)은 파이프 라인(PL) 상부에 적층되며 제4 내지 제1 워드라인들(WL4~WL1)에 각각 연결된 제4 내지 제0 메모리 셀들(C4~C0)을 포함할 수 있다. 제1 서브 블록(SBLK1)의 최상단에 형성된 제0 워드라인(WL0)의 상부에 소오스 셀렉트 라인(SSL)이 적층되고, 소오스 셀렉트 라인(SSL)에 소오스 셀렉트 트랜지스터(SST)가 연결된다. 소오스 셀렉트 트랜지스터(SST)의 소오스(source)에 소오스 라인(SL)이 연결되고, 소오스 셀렉트 트랜지스터(SST)의 드레인(drain)에는 제0 메모리 셀(C0)이 연결된다. 제2 서브 블록(SBLK2)은 파이프 라인(PL) 상부에 적층되며 제5 내지 제9 워드라인들(WL5~WL9)에 각각 연결된 제5 내지 제9 메모리 셀들(C5~C9)을 포함할 수 있다. 제2 서브 블록(SBLK2)의 최상단에 형성된 제9 워드라인(WL9)의 상부에 드레인 셀렉트 라인(DSL)이 적층되고, 드레인 셀렉트 라인(DSL)에 드레인 셀렉트 트랜지스터(DST)가 연결된다. 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)에 비트라인(BL)이 연결되고, 드레인 셀렉트 트랜지스터(DST)의 소오스(source)에는 제9 메모리 셀(C9)이 연결된다. 도 16에서는, 설명의 편의를 위하여 수직 스트링이 간략히 도시되어 있으나, 저장 장치에 따라 소오스 셀렉트 트랜지스터(SST), 제0 내지 제9 메모리 셀들(C0~C9) 및 드레인 셀렉트 트랜지스터(DST)의 개수가 더 많을 수 있다.
프로그램 동작이 드레인 셀렉트 트랜지스터(DST)에서 소오스 셀렉트 트랜지스터(SST) 방향으로 수행된 경우, 소거 동작은 프로그램 동작과 반대인 소오스 셀렉트 트랜지스터(SST)에서 드레인 셀렉트 트랜지스터(DST) 방향으로 수행된다. 프로그램 동작은 페이지단위로 수행되지만, 소거 동작은 서브 블록 단위로 수행된다. 즉, 소거 동작은 소오스 셀렉트 트랜지스터(SST)에 인접한 제1 서브 블록(SBLK1)에 먼저 수행되고, 드레인 셀렉트 트랜지스터(DST)에 인접한 제2 서브 블록(SBLK2)에는 나중에 수행된다. 다만, 제1 서브 블록(SBLK1)이 이미 소거 상태인 것으로 판단되는 경우에는, 제1 서브 블록(SBLK1)의 소거 동작을 생략하고 제2 서브 블록(SBLK2)의 소거 동작이 수행된다. 제1 서브 블록(SBLK1)의 소거/프로그램 상태를 판단하는 방법은 서브 블록 정보 저장부(도 2의 131)에 저장된 서브 블록의 소거/프로그램 상태 정보에 따라 프로그램 상태인 서브 블록을 선택하거나, 도 7에서 상술한 바와 같이 서브 블록들을 검증하여 소거 또는 프로그램 상태 여부를 판단할 수 있다.
도 17은 본 발명의 다른 실시예에 따른 소거 동작을 설명하기 위한 회로도이다.
도 17을 참조하면, 도 16에서 상술한 P-BiCS 구조와 유사한 구조로 이루어진 수직 스트링은 네 개의 서브 블록들(SBLK1~SBLK4)로 구분될 수 있다. 예를 들면, 제1 서브 블록(SBLK1)은 소오스 셀렉트 라인(SSL)의 하단에 인접한 제0 내지 제2 워드라인들에 연결된 메모리 셀들을 포함하고, 제2 서브 블록(SBLK2)은 제2 워드라인(WL2)의 하단에 인접한 제3 내지 제5 워드라인들(WL3~WL5)에 연결된 메모리 셀들을 포함하고, 제3 서브 블록(SBLK3)은 파이프 라인(PL)의 상단에 인접한 제6 내지 제8 워드라인들(WL6~WL8)에 연결된 메모리 셀들을 포함하고, 제4 서브 블록(SBLK4)은 제8 워드라인(WL8)의 상단에 인접한 제9 내지 제11 워드라인들(WL9~WL11)에 연결된 메모리 셀들을 포함할 수 있다. 수직 스트링 내에 포함된 메모리 셀들의 개수는 저장 장치에 따라 더 많을 수 있으며, 제1 내지 제4 서브 블록들(SBLK1~SBLK4)에 포함된 메모리 셀들의 개수도 저장 장치에 따라 더 많을 수 있다.
선택된 메인 블록의 프로그램 동작이 드레인 셀렉트 라인(DSL)부터 소오스 셀렉트 라인(SSL) 방향으로 수행되는 경우, 선택된 메인 블록의 소거 동작은 프로그램 동작과 반대인 제1 서브 블록(SBLK1)부터 제4 서브 블록(SBLK4)의 방향으로 순차적으로 수행될 수 있다. 만약, 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)이 소거 상태이고, 제3 및 제4 서브 블록들(SBLK3 및 SBLK4)이 프로그램 상태라면, 선택된 메인 블록의 소거 동작은 제3 서브 블록(SBLK3)에서 수행된 후, 제4 서브 블록(SBLK4)에서 수행된다. 제1 및 제2 서브 블록들(SBLK1 및 SBLK2)의 소거/프로그램 상태를 판단하는 방법은 상술한 바와 같이, 서브 블록 정보 저장부(도 2의 131)에 저장된 소거/프로그램 상태 정보를 사용하여 소거 대상 서브 블록을 선택하거나, 검증 동작을 수행하여 소거된 서브 블록들을 판단할 수 있다.
도 18은 본 발명의 다른 실시예에 따른 소거 동작을 설명하기 위한 회로도이다.
도 18을 참조하면, 상술한 도 17의 구조에서, 수직 스트링들에 포함된 메모리 셀들의 개수가 많은 경우, 메인 블록은 다수의 서브 블록들(SBLK1~SBLKi)을 포함할 수 있다. 서브 블록들(SBLK1~SBLKi)의 개수가 많더라도 소거 동작은 프로그램 동작 순서에 반대 순서로 수행될 수 있다. 예를 들면, 프로그램 동작이 드레인 셀렉트 라인(DSL)부터 소오스 셀렉트 라인(SSL) 방향으로 수행된다면, 소거 동작은 소오스 셀렉트 라인(SSL)에 인접한 제1 내지 서브 블록(SBLK1)부터 드레인 셀렉트 라인(DSL)에 인접한 제i 서브 블록(SBLKi)의 순서로 수행될 수 있다. 이 중에서, 제1 서브 블록(SBLK1)이 소거 상태이고, 나머지 제2 내지 제i 서브 블록들(SBLK2~SBLKi)은 프로그램 상태인 경우, 도 12에서 상술한 바와 같이, 제1 서브 블록(SBLK1)의 소거/프로그램 상태를 판단하는 동작을 수행하여 제1 서브 블록(SBLK1)이 소거 상태라는 것을 판단하고, 제2 서브 블록(SBLK2)의 소거/프로그램 상태를 판단하는 동작을 수행하여 제2 서브 블록(SBLK2)이 프로그램 상태라는 것을 판단할 수 있다. 제2 서브 블록(SBLK2)이 프로그램 상태로 판단되면, 제2 서브 블록(SBLK2)부터 제i 서브 블록(SBLKi)까지 소거 동작이 순차적으로 수행될 수 있다.
도 19는 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(3000)은 데이터가 저장되는 메모리 장치(1100)와 메모리 장치(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다. 또한, 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이의 통신을 제어한다. 메모리 컨트롤러(1200)는 버퍼 메모리(1210), CPU(1220), SRAM(1230), 호스트 인터페이스(1240), ECC(1250) 및 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1210)는 메모리 컨트롤러(1200)가 메모리 장치(1100)를 제어하는 동안 데이터를 임시로 저장한다. CPU(1220)는 메모리 컨트롤러(1200)의 데이터 교환을 위한 제어동작을 수행할 수 있다. SRAM(1230)은 CPU(1220)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(1240)는 메모리 시스템(3000)과 접속되는 호스트(2000)의 데이터 교환 프로토콜을 구비할 수 있다. ECC(1250)는 에러 정정부로써, 메모리 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(1260)는 메모리 장치(1110)와 인터페이싱 할 수 있다. 또한, 도 19에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(2000)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시) 등을 더 포함할 수 있다.
본 발명에 따른 메모리 시스템(3000)이 사용될 수 있는 호스트(2000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들을 포함할 수 있다.
도 20은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 20을 참조하면, 본 발명에 따른 메모리 시스템(4000)은 버스에 전기적으로 연결된 메모리 장치(1110), 메모리 컨트롤러(1200), 마이크로프로세서(4100), 사용자 인터페이스(4200) 및 모뎀(4400)을 포함할 수 있다. 또한, 본 발명에 따른 메모리 시스템(4000)이 모바일 장치인 경우, 메모리 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4300)가 추가로 포함될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다. 메모리 컨트롤러(1200)와 메모리 장치(1110)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 메모리 시스템(4000)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템(4000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 메모리 시스템 1100: 메모리 장치
1110: 저장 장치 1200: 메모리 컨트롤러
2000: 호스트 SBLK: 서브 블록

Claims (20)

  1. 다수의 서브 블록들이 포함된 메인 블록;
    상기 서브 블록들의 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 주변 회로; 및
    상기 프로그램 동작과 반대의 순서로 상기 서브 블록들의 상기 소거 동작이 수행되도록 상기 주변 회로를 제어하는 제어 로직을 포함하고,
    상기 제어 로직은,
    상기 메인 블록의 상기 프로그램 동작이 드레인 셀렉트 라인에서 소오스 셀렉트 라인 방향으로 수행되도록 상기 주변 회로를 제어하고,
    상기 서브 블록들 중 상기 소오스 셀렉트 라인에 인접한 서브 블록에서 상기 드레인 셀렉트 라인에 인접한 서브 블록까지 상기 소거 동작이 수행되도록 상기 주변 회로를 제어하는 저장 장치.
  2. 제1항에 있어서,
    상기 메인 블록에 포함된 메모리 셀들은 상기 서브 블록 단위로 그룹화되는 저장 장치.
  3. 제1항에 있어서, 상기 제어 로직은,
    상기 프로그램 동작은 상기 메인 블록 내에서 페이지(page) 단위로 수행되고,
    상기 소거 동작은 상기 서브 블록 단위로 수행되도록 상기 주변 회로를 제어하는 저장 장치.
  4. 삭제
  5. 선택된 메인 블록에 포함된 서브 블록들을 프로그램하는 단계; 및
    상기 프로그램이 수행된 순서와 반대의 순서대로 상기 서브 블록들을 소거하는 단계를 포함하는 저장 장치의 동작 방법으로서,
    상기 서브 블록들을 소거하는 단계는,
    선택된 서브 블록의 소거/프로그램 상태를 판단하는 단계; 및
    상기 판단 결과에 따라, 상기 서브 블록들을 소거하거나, 다음 서브 블록의 소거/프로그램 상태를 판단하는 단계를 포함하고,
    상기 판단 결과에 따라, 상기 서브 블록들을 소거하거나, 다음 서브 블록의 소거/프로그램 상태를 판단하는 단계에서는, 상기 선택된 서브 블록이 프로그램 상태인 것으로 판단되면, 상기 선택된 서브 블록부터 상기 프로그램이 수행된 순서와 반대의 순서대로 소거 동작을 수행하는, 저장 장치의 동작 방법.
  6. 제5항에 있어서, 상기 프로그램하는 단계는,
    상기 서브 블록들을 순차적으로 또는 랜덤(random)으로 선택하고, 상기 선택된 서브 블록들에 수행되는 저장 장치의 동작 방법.
  7. 제5항에 있어서,
    상기 서브 블록들을 프로그램하는 단계는 상기 서브 블록들에 포함된 페이지 단위로 수행되고,
    상기 서브 블록들을 소거하는 단계는 상기 서브 블록 단위로 수행되는 저장 장치의 동작 방법.
  8. 삭제
  9. 삭제
  10. 제5항에 있어서,
    상기 판단 결과, 상기 선택된 서브 블록이 소거 상태인 것으로 판단되면,
    상기 다음 서브 블록의 소거/프로그램 상태를 판단하는 단계를 포함하는 저장 장치의 동작 방법.
  11. 제5항에 있어서,
    상기 선택된 서브 블록의 소거/프로그램 상태를 판단하는 단계는,
    제어 로직에 포함된 서브 블록 정보 저장부에 저장된 서브 블록 정보를 이용하거나,
    상기 선택된 서브 블록의 검증 동작을 이용하는 저장 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 서브 블록 정보는 상기 선택된 메인 블록에 포함된 서브 블록들 중, 소거 상태인 서브 블록의 정보 또는 프로그램 상태인 서브 블록의 정보를 포함하는 저장 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 서브 블록 정보가 상기 소거 상태인 서브 블록들의 정보인 경우,
    상기 소거 상태인 서브 블록들의 다음 서브 블록부터 소거 동작이 수행되는 저장 장치의 동작 방법.
  14. 제12항에 있어서,
    상기 서브 블록 정보가 상기 프로그램 상태인 서브 블록들의 정보인 경우,
    상기 프로그램 상태인 서브 블록들 중, 소거 동작의 순서상 첫 번째 서브 블록부터 소거 동작이 수행되는 저장 장치의 동작 방법.
  15. 제11항에 있어서,
    상기 선택된 서브 블록의 검증 동작을 이용하는 경우,
    상기 선택된 서브 블록에 포함된 메모리 셀들의 문턱전압들이 소거 검증 전압 또는 리드 전압보다 낮은지를 판단하는 저장 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 문턱전압들이 상기 소거 검증 전압 또는 상기 리드 전압보다 낮으면, 상기 선택된 서브 블록을 소거 상태로 판단하여, 다음 서브 블록을 선택하고,
    상기 문턱전압들이 상기 소거 검증 전압 또는 상기 리드 전압보다 높으면, 상기 선택된 서브 블록부터 소거 동작을 수행하는 저장 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 선택된 서브 블록이 상기 메인 블록에 포함된 서브 블록들 중 마지막 서브 블록인 경우, 상기 선택된 서브 블록의 상기 검증 동작을 생략하고 상기 선택된 서브 블록을 소거하는 저장 장치의 동작 방법.
  18. 제15항에 있어서,
    상기 소거 검증 전압은 -0.5V 내지 +1V의 범위 내에서 설정되는 저장 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 리드 전압은 -1V 내지 제1 전압 사이의 범위 내에서 설정되고,
    상기 제1 전압은 프로그램 상태의 문턱전압 분포 중 가장 낮은 전압인 저장 장치의 동작 방법.
  20. 제5항에 있어서,
    상기 선택된 서브 블록의 소거/프로그램 상태를 판단하는 단계 이후에 수행되는 상기 서브 블록들을 소거하는 단계는,
    상기 선택된 서브 블록에 연결된 소오스 라인에 소거 전압을 인가하고,
    상기 선택된 서브 블록에 연결된 로컬 워드라인들에는 소거 허용 전압을 인가하고,
    상기 선택된 서브 블록을 제외한 나머지 비선택된 서브 블록들에 연결된 로컬 워드라인들은 플로팅(floating)시키는 저장 장치의 동작 방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160024530A (ko) * 2014-08-26 2016-03-07 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102432795B1 (ko) * 2016-06-15 2022-08-17 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US10354737B2 (en) * 2017-06-22 2019-07-16 Western Digital Technologies, Inc. Non-volatile memory sub-block erasure disturb management scheme
US10418106B2 (en) * 2017-08-28 2019-09-17 Micron Technology, Inc. Methods of programming different portions of memory cells of a string of series-connected memory cells
KR102336659B1 (ko) * 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
US11232841B2 (en) 2017-09-05 2022-01-25 Samsung Electronics Co., Ltd. Methods of operating memory devices based on sub-block positions and related memory system
US10346088B2 (en) * 2017-09-29 2019-07-09 Intel Corporation Method and apparatus for per-deck erase verify and dynamic inhibit in 3d NAND
KR20190092941A (ko) * 2018-01-31 2019-08-08 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
KR102596407B1 (ko) 2018-03-13 2023-11-01 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR20200036653A (ko) * 2018-09-28 2020-04-07 삼성전자주식회사 메모리 장치 및 이를 이용한 스토리지 시스템
US10964398B2 (en) 2018-09-28 2021-03-30 Samsung Electronics Co., Ltd. Memory device and a storage system using the same
US11487454B2 (en) * 2019-12-05 2022-11-01 Sandisk Technologies Llc Systems and methods for defining memory sub-blocks
KR20210100880A (ko) * 2020-02-07 2021-08-18 에스케이하이닉스 주식회사 복수의 메모리 칩들을 갖는 반도체 메모리 장치
US11621045B2 (en) * 2020-03-04 2023-04-04 Intel Corporation Non volatile flash memory with improved verification recovery and column seeding
KR20220099063A (ko) * 2021-01-05 2022-07-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US11664075B2 (en) * 2021-08-30 2023-05-30 Sandisk Technologies Llc Sub-block programming mode with multi-tier block

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5115415B1 (ko) * 1970-12-28 1976-05-17
JP2718716B2 (ja) * 1988-09-30 1998-02-25 株式会社東芝 不揮発性半導体メモリ装置およびそのデータ書替え方法
US6148360A (en) * 1996-09-20 2000-11-14 Intel Corporation Nonvolatile writeable memory with program suspend command
JP4226205B2 (ja) * 2000-08-11 2009-02-18 富士雄 舛岡 半導体記憶装置の製造方法
US20100174717A1 (en) * 2002-02-28 2010-07-08 Olivier Fambon Interative serialisation procedure for structured software objects
US7187590B2 (en) * 2004-04-26 2007-03-06 Macronix International Co., Ltd. Method and system for self-convergent erase in charge trapping memory cells
WO2007132453A2 (en) * 2006-05-12 2007-11-22 Anobit Technologies Ltd. Distortion estimation and cancellation in memory devices
US7804718B2 (en) * 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US9461182B2 (en) * 2007-05-07 2016-10-04 Infineon Technologies Ag Memory cell
US8151034B2 (en) * 2007-09-12 2012-04-03 Sandisk Technologies Inc. Write abort and erase abort handling
GB2455106B (en) * 2007-11-28 2012-08-01 Icera Inc Memory errors
JP4729062B2 (ja) * 2008-03-07 2011-07-20 株式会社東芝 メモリシステム
JP2009252278A (ja) * 2008-04-04 2009-10-29 Toshiba Corp 不揮発性半導体記憶装置及びメモリシステム
US8321764B2 (en) * 2008-12-11 2012-11-27 Micron Technology, Inc. Multilevel encoding with error correction
KR101586047B1 (ko) * 2009-03-25 2016-01-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US9154272B2 (en) * 2009-05-07 2015-10-06 Qualcomm Incorporated Method and apparatus for facilitating reliable transmission of a control region size and detection of cross-carrier signaling
KR20110001570A (ko) * 2009-06-30 2011-01-06 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램 방법
JP5722685B2 (ja) * 2011-04-12 2015-05-27 株式会社日立製作所 半導体装置、不揮発性メモリ装置の制御方法
US8879319B1 (en) * 2011-07-29 2014-11-04 Ecole Polytechnique Federale De Lausanne (Epfl) Re-writing scheme for solid-state storage devices
KR20130072665A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR101916718B1 (ko) * 2012-02-28 2018-11-09 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 메모리 관리 방법
US8730752B1 (en) * 2012-04-02 2014-05-20 Adesto Technologies Corporation Circuits and methods for placing programmable impedance memory elements in high impedance states
KR101989850B1 (ko) * 2012-04-03 2019-06-18 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 그것의 프로그램 방법
US8792283B2 (en) * 2012-06-21 2014-07-29 Intel Corporation Extended select gate lifetime
KR20140020154A (ko) * 2012-08-08 2014-02-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 소거 방법
US9466382B2 (en) 2012-11-14 2016-10-11 Sandisk Technologies Llc Compensation for sub-block erase
US9336868B1 (en) * 2013-06-04 2016-05-10 Adesto Technologies Corporation Common plate switching reduction in resistive switching memory devices
US9244627B2 (en) * 2013-10-15 2016-01-26 Synetic Technologies, Inc. Secure data erasure system for erasing a plurality of data storage devices
US9391119B2 (en) * 2014-06-20 2016-07-12 GlobalFoundries, Inc. Non-volatile random access memory devices with shared transistor configuration and methods of forming the same

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