KR20110001570A - 플래시 메모리 소자의 프로그램 방법 - Google Patents

플래시 메모리 소자의 프로그램 방법 Download PDF

Info

Publication number
KR20110001570A
KR20110001570A KR1020090059146A KR20090059146A KR20110001570A KR 20110001570 A KR20110001570 A KR 20110001570A KR 1020090059146 A KR1020090059146 A KR 1020090059146A KR 20090059146 A KR20090059146 A KR 20090059146A KR 20110001570 A KR20110001570 A KR 20110001570A
Authority
KR
South Korea
Prior art keywords
program
bit
memory cells
block
strings
Prior art date
Application number
KR1020090059146A
Other languages
English (en)
Inventor
김형석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090059146A priority Critical patent/KR20110001570A/ko
Publication of KR20110001570A publication Critical patent/KR20110001570A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Read Only Memory (AREA)

Abstract

본 발명은 플래시 메모리 소자의 프로그램 방법에 관한 것으로, 제1 비트라인과 접속된 제1 메모리 셀들에 하위비트 프로그램 동작을 수행하는 단계, 제1 메모리 셀들 중, 선택된 메모리 셀들에 상위비트 프로그램 동작을 수행하는 단계, 제2 비트라인과 접속된 제2 메모리 셀들에 하위비트 프로그램 동작을 수행하는 단계, 제2 메모리 셀들 중, 선택된 메모리 셀들에 상위비트 프로그램 동작을 수행하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법으로 이루어진다.
간섭 현상, LSB, MSB, 플래시 메모리

Description

플래시 메모리 소자의 프로그램 방법{A method for programming a flash memory device}
본 발명은 플래시 메모리 소자의 프로그램 방법에 관한 것으로, 특히 셀 상호 간의 간섭(interference) 현상을 개선하기 위한 플래시 메모리 소자의 프로그램 방법에 관한 것이다.
반도체 메모리 소자는 전원 공급 중단 시에 데이터의 보존 유무에 따라 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory) 소자로 구분된다. 이 중 비휘발성 메모리 소자는 전원의 공급이 중단되더라도 데이터를 지속적으로 유지시킬 수 있는 메모리로서, 최근에는 플래시 메모리가 각광받고 있다. 플래시 메모리 소자는 노아(NOR)형과 낸드(NAND)형으로 구분되는데, 노아 플래쉬 메모리는 메모리 셀들이 각각 독립적으로 비트라인과 워드 라인에 연결되는 구조를 가지므로 랜덤 엑세스(random access) 시간 특성이 우수하고, 낸드 플래시 메모리는 복수 개의 메모리 셀들이 직렬로 연결되어 셀 스트링당 한 개의 콘택(contact)막을 필요로 하므로 집적도면에서 우수한 특성이 있다. 따라서 최근에는 플래시 메모리 소자의 고집적화에 따라 낸드 플래시 메모리가 각광받고 있다.
기존의 단일 비트 메모리 셀을 하나의 메모리 셀에 1비트의 데이터를 저장하고자 하는 용도로 사용되는 싱글 레벨 셀(Single-level-cell; SLC)이라 한다면, 최근에는 집적도를 높이기 위해 하나의 메모리 셀에 2비트의 데이터를 저장하고자 하는 용도로 사용되는 멀티 레벨 셀(Multi-level-cell; MLC)에 대한 연구가 활발히 진행 중에 있다. 멀티 레벨 셀(MLC)은 적어도 2비트의 데이터 비트를 저장한다. 데이터 비트들은 제1 데이터로써 하위 데이터 비트와 제2 데이터로써 상위 데이터 비트로 구분된다. 이때, 하위 데이터 비트는 LSB, 상위 데이터 비트는 MSB로 정의될 수 있으며, LSB에 대응되는 문턱 전압은 MSB에 대응되는 문턱 전압에 비해 낮다.
그런데, 소정의 프로그램 동작이 실시된 메모리 셀은 이후 양측에 인접한 메모리 셀이 프로그램될 때에도 간섭을 받는 프로그램 간섭 현상이 발생할 수 있으며, 점차 메모리 소자의 크기가 축소됨에 따라 인접한 메모리 셀들의 간격이 좁아지고 있기 때문에 더욱 큰 영향을 받을 수 있다. 또한, 멀티 레벨 셀에서는 제1 데이터로 프로그램 동작을 실시하고 당해 메모리 셀에 대해 제2 데이터로 프로그램 동작을 다시 실시하기 때문에, 간섭 현상이 더욱 빈번하게 발생될 수 있다. 또한, 프로그램 동작시 비교적 높은 문턱 전압 레벨로 제2 프로그램된 메모리 셀이 다수 존재하는 경우 당해 스트링에 대한 프로그램 동작시 BPD(Back Pattern Depencdency) 효과가 발생하여 동작 특성이 열화될 수 있다.
본 발명의 제1 실시예에 따른 프로그램 방법은 블록들에 포함된 스트링들에 대해 프로그램할 때 오드 스트링 또는 이븐 스트링을 번갈아 프로그램하지 않고 이 중 어느 하나를 선택한 뒤 당해 스트링에 대해 프로그램을 완료하고 다른 스트링에 대해 프로그램을 실시하기 때문에,처음 프로그램되는 스트링에 대해 양측의 스트링이 프로그램될 때 간섭 현상이 발생하는 것을 감소시킬 수 있다.
또한, 본 발명의 제2 실시예에 따른 프로그램 방법은 해당 블록에 대해 프로그램할 때 낮은 문턱 전압 레벨로 프로그램되는 스트링들에 대해 하위 데이터 비트(LSB) 프로그램을 먼저 실시한 뒤 더욱 높은 문턱 전압 레벨로 프로그램되는 스트링들에 대해 상위 데이터 비트(MSB) 프로그램을 실시하기 때문에, 낮은 문턱 전압 레벨로 프로그램된 스트링들의 분포를 최소화시킬 수 있다.
본 발명의 일측면에 따른 플래시 메모리 소자의 프로그램 방법은, 제1 비트라인과 접속된 제1 메모리 셀들에 하위비트 프로그램 동작을 수행한다. 제1 메모리 셀들 중, 선택된 메모리 셀들에 상위비트 프로그램 동작을 수행한다. 제2 비트라인과 접속된 제2 메모리 셀들에 하위비트 프로그램 동작을 수행한다. 제2 메모리 셀들 중, 선택된 메모리 셀들에 상위비트 프로그램 동작을 수행하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법으로 이루어진다.
본 발명의 다른 측면에 따른 플래시 메모리 소자의 프로그램 방법은, 제1 블 록의 제1 비트라인과 접속된 제1 메모리 셀들에 하위비트 프로그램 동작을 수행한다. 제2 블록의 제1 비트라인과 접속된 제2 메모리 셀들에 하위비트 프로그램 동작을 수행한다. 제1 블록의 제2 비트라인과 접속된 제3 메모리 셀들에 하위비트 프로그램 동작을 수행한다. 제2 블록의 제2 비트라인과 접속된 제4 메모리 셀들에 상위비트 프로그램 동작을 수행하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법으로 이루어진다.
하위비트 프로그램 동작은, 선택된 블록에서 제0 내지 제n 워드라인과 각각 연결된 메모리 셀들에 순차적으로 수행한다.
제0 워드라인은 소스 셀렉트 트랜지스터(source select transistor)와 인접하고, 제n 워드라인은 드레인 셀렉트 트랜지스터(drain select transistor)와 인접한다.
상위비트 프로그램 동작은, 선택된 블록에서 제0 내지 제n 워드라인과 각각 연결된 메모리 셀들에 순차적으로 수행한다.
제0 워드라인은 소스 셀렉트 트랜지스터(source select transistor)와 인접하고, 제n 워드라인은 드레인 셀렉트 트랜지스터(drain select transistor)와 인접한다.
제1 비트라인은 이븐 스트링(even string)과 연결되고, 제2 비트라인은 이븐 스트링(odd string)과 연결된다.
제1 비트라인은 오드 스트링(odd string)과 연결되고, 제2 비트라인은 이븐 스트링(even string)과 연결된다.
본 발명에 따른 프로그램 방법은 프로그램될 때 양측 스트링들이 프로그램됨으로써 간섭 현상이 발생하는 것을 감소시킬 수 있다. 또한, 높은 문턱 전압으로 프로그램된 메모리 셀이 다수 존재하는 경우 발생할 수 있는 BPD(Back Pattern Depencdency) 효과를 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 일실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위하여 도시한 플래시 메모리 장치의 도면이다.
도 1을 참조하면, 플래시 메모리 장치는 메모리 셀 어레이(memory cell array; 100)를 포함한다. 메모리 셀 어레이(100)는 데이터를 저장하고 소거할 수 있는 메모리 셀들이 매트릭스 형상으로 배치된다. 메모리 셀 어레이(100)은 다수의 비트라인(BL)과 다수의 워드 라인(WL)을 포함한다. 워드 라인(WL)들은 X디코더(400)에 의하여 디코딩되는 로우 어드레스(row address)에 의하여 선택되며, 선택된 워드 라인(WL)들은 독출, 프로그램 또는 소거에 필요한 전압을 전압 제공부(500)로부터 공급받는다. 비트라인(BL)들은 메모리 셀 어레이(100)의 메모리 셀에 프로그램되는 데이터 또는 메모리 셀로부터 독출되는 데이터를 전송한다. 그리고, 비트라인(BL)들과 연결되는 페이지 버퍼부(200)는 Y디코더(300)에 의하여 디코딩되는 칼럼 어드레스(column address)에 대응하는 비트라인(BL)들의 데이터를 송수신한다. 그리고, 제어부(600)는 외부 명령에 따른 제어 신호들을 적절한 전압으로 발생하여, 페이지 버퍼부(200), Y디코더(300), X디코더(400) 및 전압 제공부(500)들에 제공한다. 또한, 제어부(600)는 외부에서 입력된 어드레스를 로우 어드레스 또는 칼럼 어드레스로 버퍼링하여 X 디코더(400) 또는 Y디코더(300)로 제공한다.
도 2는 도 1의 메모리 셀 어레이(100) 및 페이지 버퍼(200)를 함께 나타낸 도면이다. 참고로, 본 도면에서 < >안의 숫자는 일련의 구성요소를 구별하기 위하여 사용되는 표지이다.
도 2를 참조하면, 메모리 셀 어레이(100)는 복수의 비트라인(BL)들과 각각 접속된 이븐 스트링(even string) 및 오드 스트링(odd string)들을 포함한다.
각각의 스트링은 직렬 연결된 드레인 셀렉트 트랜지스터, 메모리 세들, 소스 셀렉트 트랜지스터를 포함한다. 서로 다른 스트링들에 접속된 드레인 셀렉트 트랜지스터들이 연결되어 드레인 셀렉트 라인(DSL)을 이루고, 소스 셀렉트 트랜지스터 들이 연결되어 소스 셀렉트 라인(SSL)을 이룬다. 서로 다른 스트링들에 접속된 메모리 셀들이 연결되어 워드라인들(WL0~WLn)을 이룬다. 또한, 드레인 셀렉트 트랜지스터의 드레인(drain)은 비트라인(BL)과 각각 연결되며, 소스 셀렉트 트랜지스터의 소스(source)는 공통 소스 라인(CSL)과 각각 연결된다.
본 실시예에서, 비트라인(BL)은 이븐 비트라인(BLe)들과 오드 비트라인(BLo)들로 구분될 수 있다. 이때, 이븐 비트라인(BLe)들과 오드 비트라인(BLo)들은 교호적으로 배치되며, 한 쌍을 이루어 하나의 페이지 버퍼(PB)와 접속된다. 예를 들면, 제1 이븐 비트라인(BLe<1>)과 제1 오드 비트라인(BLo<1>)은 쌍을 이루어 제1 페이지 버퍼(PB<1>)와 접속된다.
그리고, 이븐 비트라인(BLe)과 오드 비트라인(BLo)은 각각 이븐 셀 스트링(STe) 및 오드 셀 스트링(STo)과 연결된다. 이븐 셀 스트링(STe)과 오드 셀 스트링(STo)은 서로 쌍을 이루게 되며 교호적으로 배치된다. 이븐 셀 스트링(STe)과 오드 셀 스트링(STo)은 복수의 메모리 셀들이 직렬로 연결되어 형성된다.
본 발명의 일실시예의 이븐 셀 스트링(STe)과 오드 셀 스트링(STo)에 포함된 메모리 셀들은 멀티 레벨 셀(Multi Level Cell; MCL)로써, 적어도 2비트의 데이터 비트를 저장한다. 이에 따라 적어도 네 개 이상의 문턱 전압을 가진다. 예를 들어, 2비트의 데이터 비트를 저장하는 경우 통상 네 개의 데이터 저장 상태를 가지며, 이러한 네 개의 데이터 상태는 문턱 전압 분포들 중 어느 하나에 해당하면 그와 대응되는 2비트의 데이터가 메모리 셀에 저장된다. 이러한 멀티 레벨 셀(MLC)의 프로그램 동작을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 일실시예에 따라 제1 및 제2 데이터 비트에 각각 대응하는 문턱 전압들로 프로그램하는 방법을 설명하기 위하여 도시한 도면이다.
도 3을 참조하면, 멀티 레벨 셀(MLC)은 F-N 터널링(Fowler-Nordheim tunneling) 현상에 의해 프로그램된다. 선택된 셀들의 게이트들에 소정의 프로그램 전압이 각각 인가되도록 하고 선택된 셀들의 채널들로는 접지 전압(Vss) 또는 소정의 전압이 인가되도록 한다. 따라서, 프로그램되는 셀의 플로팅 게이트와 채널 사이에는 높은 전계가 형성된다.
멀티 레벨 셀(MLC)은 적어도 2비트의 데이터 비트를 저장한다. 데이터 비트들은 제1 데이터로써 하위 데이터 비트와 제2 데이터로써 상위 데이터 비트로 구분된다. 이때, 하위 데이터 비트는 LSB, 상위 데이터 비트는 MSB로 정의될 수 있으며, LSB에 대응되는 문턱 전압은 MSB에 대응되는 문턱 전압에 비해 낮다.
전술한 설명에서 네 개의 데이터 저장 상태인 '11', '01', '10', '00' 중 '01'을 예로 들면, '0'은 하위 데이터 비트에 해당하는 LSB이고, '1'은 상위 데이터 비트에 해당하는 MSB이다.
따라서, '11'에서 하위 데이터 비트(LSB)가 프로그램되면 '01'이 된다. 상위 데이터 비트(MSB)의 프로그램 동작은 하위 데이터 비트(LSB) 프로그램 결과를 감지하고 그 결과에 따라 상위 데이터 비트(MSB)가 프로그램하게 된다. 만약, 하위 데이터 비트(LSB)로 '1'이 감지되었으면 데이터 저장 상태는 '11' 상태이고, 여기에서 상위 데이터 비트(MSB)가 프로그램 동작하면 '01'이 된다. 또한, 하위 데이터 비트(LSB)로 '0'이 감지되었으면 데이터 저장 상태는 '01'이기 때문에 상위 데이터 비트(MSB)가 프로그램 동작하면 '00'이 된다.
한편, 플래시 메모리 소자는 메모리 셀 어레이들의 집합으로써 소거 동작의 기본 단위인 다수의 블록(block)을 포함하는데, 통상적으로 플래시 메모리 소자에서 메모리 셀에 대해 프로그램을 할 때에는 각각의 블록에 포함된 이븐 스트링(STe)들과 오드 스트링(STo)들을 번갈아 프로그램할 수 있다. 예를 들면, 소정의 블록에 포함된 이븐 스트링(STe)들에 포함된 메모리 셀에 대해 하위 데이터 비트(LSB) 프로그램을 실시한 뒤, 동일한 블록에서 오드 스트링(STo)들에 포함된 메모리 셀에 대해 하위 데이터 비트(LSB) 프로그램을 실시한다. 이후에 다시 동일한 블록에서 이븐 스트링(STe)들에 대해 상위 데이터 비트(MSB) 프로그램을 실시한 뒤, 동일한 블록에서 오드 스트링(STo)들에 대해 상위 데이터 비트(MSB) 프로그램을 실시한다. 즉, 소정의 블록에 포함된 이븐 스트링과 오드 스트링에 대해 하위 데이터 프로그램(LSB) 및 상위 데이터 프로그램(MSB)를 모두 실시한 뒤, 다음 블록의 메모리 셀들에 대해 다시 프로그램 동작을 진행한다.
하지만, 이 경우 소정의 블록에서 처음으로 하위 데이터 비트(LSB) 프로그램된 이븐 스트링들은, 인접한 오드 스트링들에 대해 하위 데이터 비트(LSB) 프로그램 또는 상위 데이터 비트(MSB) 프로그램을 할 때 프로그램 간섭을 받기 쉽다. 따라서, 소정의 블록의 오드 스트링들에 포함된 메모리 셀들은 프로그램 뒤에도 지속적으로 문턱 전압이 변동되어 프로그램 특성이 저하될 수 있다.
따라서, 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 프로그램 방법은, 이븐 스트링 또는 오드 스트링 중 하나를 선택하고, 선택된 이븐 스트링 또는 오드 스트링에 대해 하위 데이터 비트(LSB) 프로그램을 먼저 실시하는데, 이를 하기에서 상세하게 설명한다.
도 4는 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위하여 도시한 물리적 및 알고리즘적 블록(block)의 개략도이고, 도 5는 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위하여 도시한 메모리 셀 프로그램 순서를 나타내는 개략도이다. 참고로, 본 도면에서 << >>안의 숫자는 일련의 구성요소를 구별하기 위하여 사용되는 표지이다.
도 4 및 도 5를 참조하면, 예를 들어 본 발명의 제1 실시예에서는 블록 <0> 내지 블록 <1023>으로 1024개의 블록을 포함한다. 이때 블록 <0> 내지 블록 <1023>은 실제 물리적인 블록을 의미한다. 또한, 각각의 실제 블록에는, 포함되어 있는 스트링들이 이븐 비트라인(BLe)에 연결된 이븐 스트링(STe)인지 또는 오드 비트라인(BLo)에 연결된 오드 스트링(STo)인지, 또는 당해 스트링에 대해 하위 데이터 비트(LSB) 프로그램을 하는지 또는 당해 스트링에 대해 상위 데이터 비트(MSB) 프로그램을 하는지에 따라, 각각 제1 서브 블록(410), 제2 서브 블록(420), 제3 서브 블록(430) 및 제4 서브 블록(440)으로 구분될 수 있다. 이러한 제1 서브 블록(410) 내지 제4 서브 블록(440)은 프로그램을 하기 위하여 실제 물리적인 블록<0>을 알고리즘적으로 구분한 블록들이다.
이때, 제1 블록(410)은 이븐 비트라인(BLe)과 연결되어 제1 데이터를 저장하는 제1 프로그램으로써 하위 데이터 비트(LSB) 프로그램되는 이븐 스트링(STe)들이 포함된 블록이다. 그리고, 제2 블록(420)은 오드 비트라인(BLo)과 연결되어 제2 데 이터를 저장하는 제2 프로그램으로써 상위 비트 데이터 비트(MSB) 프로그램되는 오드 스트링(STo)들이 포함된 블록이다. 그리고, 제3 블록(430)은 이븐 비트라인(BLe)과 연결되어 제1 데이터를 저장하는 제1 프로그램으로써 하위 데이터 비트(LSB) 프로그램되는 이븐 스트링(STe)들이 포함된 블록이다. 그리고, 제4 블록(440)은 오드 비트라인(BLo)과 연결되어 제2 데이터를 저장하는 제2 프로그램으로써 상위 데이터 비트(MSB) 프로그램되는 오드 스트링(STo)들이 포함된 블록이다.
예를 들면, 본 발명의 제1 실시예에 따른 블록 <0>은 제1 서브 블록(410)으로써 서브 블록 <<0>>, 제2 서브 블록(420)으로써 서브 블록 <1048>>, 제3 서브 블록(430)으로써 서브 블록 <<1024>> 및 제4 서브 블록(440)으로써 서브 블록 <<3072>>을 포함한다. 이때, 서브 블록 <<0>> 내지 서브 블록 <<4095>>은 알고리즘에 따라 가상으로 구분된 블록들을 지칭한다.
이에 따라, 본 발명의 제1 실시예에 따른 플래시 메모리 소자를 프로그램할 때는, 먼저 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택한다. 그리고, 예를 들어 이븐 비트라인(BLe)을 선택한다면, 이후에 서브 블록 <<0>> 내지 서브 블록 <<1023>>에 포함된 모든 이븐 스트링(STe)에 대해 하위 데이터 비트(LSB) 프로그램을 실시한다. 즉, 서브 블록 <<0>> 내지 서브 블록 <<1023>>에 포함된 이븐 스트링(STe)들에 대해 하위 데이터 비트(LSB) 프로그램을 실시한다.
이때, 각각의 스트링에 포함된 메모리 셀들은 소스 선택 라인(SSL)과 인접한 워드 라인(WL)부터 순차적으로 하위 데이터 비트(LSB) 프로그램할 수 있다. 도 5에 도시된 메모리 셀 내의 숫자는 메모리 셀들이 프로그램되는 순서를 나타낸 것이다. 즉, 서브 블록 <<0>>의 이븐 스트링(STe)에 포함된 워드 라인(WL)들 중 소스 선택 라인(SSL)과 인접한 제1 워드 라인(WL0)부터 드레인 선택 라인(DSL)과 인접한 제32 워드 라인(WL31)까지 드레인 선택 라인(DSL) 방향으로 순차적으로 메모리 셀들에 대해 하위 데이터 비트(LSB) 프로그램을 할 수 있다. 하지만, 메모리 셀들의 프로그램 순서는 이에 한정하지 않고 제1 워드 라인(WL0)부터 제32 워드 라인(WL31)까지 순차적으로 실시하지 않고 프로그램 간섭 현상을 감소시키기 위하여 비순차적으로 프로그램할 수도 있다.
그리고, 서브 블록<<0>> 내지 서브 블록<<1023>>에 대한 프로그램 동작이 완료된 후, 서브 블록<<1024>> 내지 서브 블록<<2047>>에 포함된 선택된 이븐 스트링(STe)들에 대해 상위 데이터 비트(MSB) 프로그램을 실시한다. 이어서, 서브 블록<<2048>> 내지 서브 블록<<3071>>에 포함된 선택된 오드 스트링(STo)에 대해 하위 데이터 비트(LSB) 프로그램을 실시한다. 이후에, 서브 블록<<3072>> 내지 서브 블록<<4095>>에 포함된 선택된 오드 스트링(STo)에 대해 상위 데이터 비트(MSB) 프로그램을 실시한다.
이와 같이, 본 발명의 제1 실시예에 따른 프로그램 방법은 오드 스트링 또는 이븐 스트링을 번갈아 프로그램하지 않고, 오드 스트링 또는 이븐 스트링 중 어느 하나를 선택한 뒤, 선택된 스트링들에 대해 하위 데이터 비트(LSB)프로그램을 완료하고, 선택된 스트링에 대해 상위 데이터 비스(MSB) 프로그램을 실시한다. 이후에, 비선택된 스트링들에 대해 하위 데이터 비트(LSB)프로그램을 완료하고, 비선택된 스트링에 대해 상위 데이터 비스(MSB) 프로그램을 실시한다. 따라서, 처음 프로그 램되는 선택된 스트링은 양측의 스트링이 프로그램될 때 간섭 현상이 발생하는 것을 감소시킬 수 있다.
한편, 본 발명의 제1 실시예와 같이 서로 다른 블록들에 포함된 모든 선택된 스트링들에 대해 하위 데이터 비트(LSB)프로그램을 완료한 뒤 모든 선택된 스트링들에 대해 상위 데이터 비트(MSB)프로그램을 실시할 수도 있다. 하지만 이와 달리, 하나의 선택 블록(예를 들면 블록<0>)에 포함된 모든 선택된 스트링들에 대해 하위 데이터 비트(LSB)프로그램을 완료하고 하나의 선택 블록(예를 들면 블록<0>)에 포함된 모든 선택된 스트링들에 대해 상위 데이터 비트(MSB)프로그램을 실시한 뒤, 또 다른 선택 블록(예를 들면 블록<1>)에 포함된 모든 선택된 스트링들에 대해 하위 데이터 비트(LSB)프로그램을 완료하고 하나의 선택 블록(예를 들면 블록<1>)에 포함된 모든 선택된 스트링들에 대해 상위 데이터 비트(MSB)프로그램을 실시할 수도 있다.
도 6은 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위하여 도시한 물리적 및 알고리즘적 블록(block)의 개략도이고, 도 7은 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위하여 도시한 메모리 셀 프로그램 순서를 나타내는 개략도이다. 참고로, 본 도면에서 << >>안의 숫자는 일련의 구성요소를 구별하기 위하여 사용되는 표지이다.
도 6 및 도 7을 참조하면, 예를 들어 본 발명의 제2 실시예에서는 블록 <0> 내지 블록 <1023>으로 1024개의 블록을 포함한다. 이때 블록 <0> 내지 블록 <1023>은 실제 물리적인 블록을 의미한다. 또한, 각각의 실제 블록에는, 포함되어 있는 스트링들에 대해 하위 데이터 비트(LSB) 프로그램을 하는지 또는 당해 스트링에 대해 상위 데이터 비트(MSB) 프로그램을 하는지에 따라, 각각 두 개의 서브 블록으로 구분될 수 있다. 이러한 서브 블록은 프로그램을 하기 위하여 실제 물리적인 블록을 알고리즘적으로 구분한 블록들이다.
이때, 서브 블록<<0>> 내지 서브 블록<<1023>>은 제1 데이터를 저장하는 제1 프로그램으로써 하위 데이터 비트(LSB) 프로그램되는 스트링들이 포함된 블록이다. 그리고, 서브 블록<<1024>> 내지 서브 블록<<2047>>은 제2 데이터를 저장하는 제2 프로그램으로써 상위 비트 데이터 비트(MSB) 프로그램되는 스트링들이 포함된 블록이다. 이때, 서브 블록 <<0>> 내지 서브 블록 <<2047>>은 알고리즘에 따라 가상으로 구분된 블록들을 지칭한다. 예를 들면, 본 발명의 제2 실시예에 따른 블록 <0>은 하위 데이터 비트(LSB) 프로그램되는 스트링들이 포함된 서브 블록 <<0>>과 상위 데이터 비트(MSL) 프로그램되는 스트링들이 포함된 서브 블록 <1024>>을 포함한다.
이에 따라, 본 발명의 제2 실시예에 따른 플래시 메모리 소자를 프로그램할 때는, 먼저 서브 블록 <<0>> 내지 서브 블록 <<1023>>에 포함된 스트링들에 대해 하위 데이터 비트(LSB) 프로그램을 실시한다. 즉, 서브 블록 <<0>> 내지 서브 블록 <<1023>>에 포함된 이븐 스트링(STe) 또는 오드 스트링(STo)들에 대해 하위 데이터 비트(LSB) 프로그램을 실시한다.
이때, 각각의 스트링에 포함된 메모리 셀들은 소스 선택 라인(SSL)과 인접한 워드 라인(WL)부터 순차적으로 하위 데이터 비트(LSB) 프로그램할 수 있다. 도 6에 도시된 메모리 셀 내의 숫자는 메모리 셀들이 프로그램되는 순서를 나타낸 것이다. 즉, 서브 블록 <<0>>의 이븐 스트링(STe)에 포함된 워드 라인(WL)들 중 소스 선택 라인(SSL)과 인접한 제1 워드 라인(WL0)부터 드레인 선택 라인(DSL)과 인접한 제32 워드 라인(WL31)까지 드레인 선택 라인(DSL) 방향으로 순차적으로 메모리 셀들에 대해 하위 데이터 비트(LSB) 프로그램을 할 수 있다. 이어서, 서브 블록 <<0>>의 오드 스트링(STo)에 포함된 워드 라인(WL)들 중 소스 선택 라인(SSL)과 인접한 제1 워드 라인(WL0)부터 드레인 선택 라인(DSL)과 인접한 제32 워드 라인(WL31)까지 드레인 선택 라인(DSL) 방향으로 순차적으로 메모리 셀들에 대해 하위 데이터 비트(LSB) 프로그램을 할 수 있다. 하지만, 메모리 셀들의 프로그램 순서는 이에 한정하지 않고 제1 워드 라인(WL0)부터 제32 워드 라인(WL31)까지 순차적으로 실시하지 않고 프로그램 간섭 현상을 감소시키기 위하여 비순차적으로 프로그램할 수도 있다.
그리고, 서브 블록<<0>> 내지 서브 블록<<1023>>에 대한 프로그램 동작이 완료된 후, 서브 블록<<1024>> 내지 서브 블록<<2047>>에 포함된 스트링들에 대해 상위 데이터 비트(MSB) 프로그램을 실시한다.
이와 같이, 본 발명에 따른 프로그램 방법은, 해당 블록에 대해 프로그램할 때 낮은 문턱 전압 레벨로 프로그램되는 스트링들에 대해 하위 데이터 비트(LSB) 프로그램을 먼저 실시한 뒤 더욱 높은 문턱 전압 레벨로 프로그램되는 스트링들에 대해 상위 데이터 비트(MSB) 프로그램을 실시하기 때문에, 낮은 문턱 전압 레벨로 프로그램된 스트링들의 분포를 최대화시킬 수 있다. 따라서, 프로그램 동작시 높은 문턱 전압으로 프로그램된 메모리 셀이 다수 존재하는 경우 발생할 수 있는 BPD(Back Pattern Depencdency) 효과를 감소시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위하여 도시한 플래시 메모리 장치의 도면이다.
도 2는 도 1의 메모리 셀 어레이(100) 및 페이지 버퍼(200)를 함께 나타낸 도면이다.
도 3은 본 발명의 일실시예에 따라 제1 및 제2 데이터 비트에 각각 대응하는 문턱 전압들로 프로그램하는 방법을 설명하기 위하여 도시한 도면이다.
도 4는 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위하여 도시한 물리적 및 알고리즘적 블록(block)의 개략도이다.
도 5는 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위하여 도시한 메모리 셀 프로그램 순서를 나타내는 개략도이다.
도 6는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위하여 도시한 물리적 및 알고리즘적 블록(block)의 개략도이다.
도 7는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위하여 도시한 메모리 셀 프로그램 순서를 나타내는 개략도이다.

Claims (8)

  1. 제1 비트라인과 접속된 제1 메모리 셀들에 하위비트 프로그램 동작을 수행하는 단계;
    상기 제1 메모리 셀들 중, 선택된 메모리 셀들에 상위비트 프로그램 동작을 수행하는 단계;
    제2 비트라인과 접속된 제2 메모리 셀들에 하위비트 프로그램 동작을 수행하는 단계; 및
    상기 제2 메모리 셀들 중, 선택된 메모리 셀들에 상위비트 프로그램 동작을 수행하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  2. 제1 블록의 제1 비트라인과 접속된 제1 메모리 셀들에 하위비트 프로그램 동작을 수행하는 단계;
    제2 블록의 상기 제1 비트라인과 접속된 제2 메모리 셀들에 하위비트 프로그램 동작을 수행하는 단계;
    상기 제1 블록의 제2 비트라인과 접속된 제3 메모리 셀들에 하위비트 프로그램 동작을 수행하는 단계; 및
    상기 제2 블록의 상기 제2 비트라인과 접속된 제4 메모리 셀들에 상위비트 프로그램 동작을 수행하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 하위비트 프로그램 동작은, 선택된 블록에서 제0 내지 제n 워드라인과 각각 연결된 메모리 셀들에 순차적으로 수행하는 플래시 메모리 소자의 프로그램 방법.
  4. 제3항에 있어서,
    상기 제0 워드라인은 소스 셀렉트 트랜지스터(source select transistor)와 인접하고, 상기 제n 워드라인은 드레인 셀렉트 트랜지스터(drain select transistor)와 인접한 플래시 메모리 소자의 프로그램 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 상위비트 프로그램 동작은, 선택된 블록에서 제0 내지 제n 워드라인과 각각 연결된 메모리 셀들에 순차적으로 수행하는 플래시 메모리 소자의 프로그램 방법.
  6. 제5항에 있어서,
    상기 제0 워드라인은 소스 셀렉트 트랜지스터(source select transistor)와 인접하고, 상기 제n 워드라인은 드레인 셀렉트 트랜지스터(drain select transistor)와 인접한 플래시 메모리 소자의 프로그램 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 제1 비트라인은 이븐 스트링(even string)과 연결되고, 상기 제2 비트라인은 이븐 스트링(odd string)과 연결된 플래시 메모리 소자의 프로그램 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 제1 비트라인은 오드 스트링(odd string)과 연결되고, 상기 제2 비트라인은 이븐 스트링(even string)과 연결된 플래시 메모리 소자의 프로그램 방법.
KR1020090059146A 2009-06-30 2009-06-30 플래시 메모리 소자의 프로그램 방법 KR20110001570A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090059146A KR20110001570A (ko) 2009-06-30 2009-06-30 플래시 메모리 소자의 프로그램 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090059146A KR20110001570A (ko) 2009-06-30 2009-06-30 플래시 메모리 소자의 프로그램 방법

Publications (1)

Publication Number Publication Date
KR20110001570A true KR20110001570A (ko) 2011-01-06

Family

ID=43610123

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090059146A KR20110001570A (ko) 2009-06-30 2009-06-30 플래시 메모리 소자의 프로그램 방법

Country Status (1)

Country Link
KR (1) KR20110001570A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170029269A (ko) * 2015-09-07 2017-03-15 에스케이하이닉스 주식회사 저장 장치 및 이의 동작 방법
KR20170126772A (ko) * 2016-05-10 2017-11-20 에스케이하이닉스 주식회사 비휘발성 메모리 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170029269A (ko) * 2015-09-07 2017-03-15 에스케이하이닉스 주식회사 저장 장치 및 이의 동작 방법
KR20170126772A (ko) * 2016-05-10 2017-11-20 에스케이하이닉스 주식회사 비휘발성 메모리 장치

Similar Documents

Publication Publication Date Title
JP4886434B2 (ja) 不揮発性半導体記憶装置
US7548457B2 (en) Multi-bit nonvolatile memory device and related programming method
KR100771883B1 (ko) 멀티-레벨 불휘발성 메모리 장치 및 프로그램 방법
US7388779B2 (en) Multiple level programming in a non-volatile device
KR100767137B1 (ko) 불휘발성 반도체 기억 장치
US11404125B2 (en) Memory cell programming applying a programming pulse having different voltage levels
KR100769776B1 (ko) 낸드 플래시 메모리 소자의 프로그램 방법
US8164950B2 (en) Reduction of punch-through disturb during programming of a memory device
US8964467B1 (en) Systems and methods for partial page programming of multi level cells
JP2019053805A (ja) メモリシステム
JP4534211B2 (ja) 信頼性が改善された多値セルメモリデバイス
US8902650B2 (en) Memory devices and operating methods for a memory device
US8456907B2 (en) Semiconductor memory device and method of operating the same
US8050103B2 (en) Method of programming nonvolatile memory device
US7864590B2 (en) Non-volatile memory device and method of operating the same
KR100953065B1 (ko) 불휘발성 메모리 소자
KR100905867B1 (ko) 멀티 레벨 셀을 갖는 플래쉬 메모리 소자의 프로그램 방법
US9343168B2 (en) Multiple step programming in a memory device
KR20090068620A (ko) 불휘발성 메모리 소자의 동작 방법
KR20110001570A (ko) 플래시 메모리 소자의 프로그램 방법
KR20100013947A (ko) 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법
KR20110032795A (ko) 불휘발성 메모리 소자의 동작방법
KR20100121128A (ko) 불휘발성 메모리 소자의 동작 방법
KR20100074651A (ko) 플래시 메모리 소자의 동작 방법
JP2014154191A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination