KR102310076B1 - 비대칭 소스/드레인 포함하는 반도체 소자 - Google Patents

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Abstract

기판, 상기 기판으로부터 돌출한 액티브 핀, 및 상기 액티브 핀의 상면에 비대칭한 다이아 몬드 형상의 소스/드레인을 포함하고, 상기 소스/드레인은 제 1 결정 성장부와 상기 제 1 결정 성장부와 일면을 공유하고 및 상기 제 1 결정 성장부의 하면 보다 낮은 레벨의 하면을 가지는 제 2 결정 성장부를 포함하는 반도체 소자를 제공한다.

Description

비대칭 소스/드레인 포함하는 반도체 소자{Semiconductor devices having a source/drain ofasymmetrical shape}
본 발명은 반도체 소자에 관한 것으로, 좌. 우가 비대칭 형태로 결정 성장된 소스/드레인을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
최근의 모바일 제품에 장착되는 반도체 칩들은 초 소형화 고 집적화를 지향하고 있고, 이를 만족하기 위해 반도체 소자의 크기가 초소형화 되고 있다.
반도체 칩에 집적되는 반도체 소자의 크기가 작아짐에 따라, 결정 성장된 소스/드레인의 접촉 면적이 작아져 소자의 온 전류(on current) 특성이 저하되는 문제가 있다. 이러한 문제를 해결하기 위한 다양한 기술들이 제안되고 있다.
본 발명이 해결 하고자 하는 과제는, 반도체 소자의 소스/드레인이 비대칭 형태로 결정 성장되도록 함으로써, 상기 반도체 소자의 소스/드레인의 접촉 면적을 더 확보하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판, 상기 기판으로부터 돌출된 액티브 핀, 및 상기 액티브 핀의 상면에 비대칭한 다이아 몬드 형상의 소스/드레인을 포함할 수 있다. 상기 소스/드레인은 제 1 결정 성장부와 상기 제 1 결정 성장부와 일면을 공유하고 및 상기 제 1 결정 성장부의 하면 보다 낮은 레벨의 하면을 가지는 제 2 결정 성장부를 포함할 수 있다.
상기 제 1 결정 성장부는 상기 액티브 핀의 상기 상면과 접촉할 수 있고 상기 제 2 결정 성장부는 상기 액티브 핀의 측면과 접촉할 수 있다. 상기 제 2 결정 성장부는 상기 제 1 결정 성장부와 상기 일면을 공유하고 및 직사각형 형상일 수 있다.
본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자는 기판, 상기 기판으로부터 돌출한 액티브 핀들, 상기 액티브 핀들 사이를 채우고 상기 액티브 핀들의 일 측면에 인접한 상면은 낮은 레벨을 가지며, 상기 일 측면에 평행한 타 측면에 인접한 상면은 높은 레벨을 가지는 소자 분리막, 및 상기 액티브 핀들에 비대칭한 소스/드레인들을 포함할 수 있다. 상기 소스/드레인은 상기 액티브 핀들의 상면들 및 상기 높은 레벨의 소자 분리막의 상기 상면들과 접촉하는 제 1 결정 성장부들, 상기 제 1 결정 성장부들과 일면을 공유하고 및 상기 소자 분리막의 액티브 핀들의 측면들 및 상기 낮은 레벨의 소자 분리막의 상기 상면과 접촉하는 제 2 결정 성장부들을 포함할 수 있다.
이웃한 상기 액티브 핀들의 마주보는 측면들에 인접한 상기 소자 분리막의 상기 상면들은 동일 레벨일 수 있다. 상기 반도체 소자는 상기 액티브 핀들과 교차하는 게이트 스택들을 더 포함할 수 있다. 상기 게이트 스택들은 각각 게이트 유전막 및 게이트 전극을 포함할 수 있다. 상기 게이트 유전막은 상기 소자 분리막의 상기 상면 및 상기 액티브 핀들의 상기 상면들과 접촉하는 하면 및 상기 하면과 수직한 측면들을 포함할 수 있다. 상기 게이트 전극은 상기 게이트 유전막의 하면 및 측면들과 접촉될 수 있다.
상기 반도체 소자는 상기 액티브 핀들이 공유하고 및 제 1 폭을 가지는 제 1 트렌치와 상기 제 1 폭보다 큰 제 2 폭을 가지는 제 2 트렌치를 더 포함할 수 있다. 상기 제 1 트렌치의 측면들 및 제 2 트렌치의 측면들은 상기 액티브 핀들의 측면들 일 수 있다. 상기 제 1 트렌치 및 제 2 트렌치를 채우고 및 상기 제 1 트렌치의 상기 측면들에 인접한 상기 소자 분리막의 상면이 상기 제 2 트렌치의 상기 측면들에 인접한 상기 소자 분리막의 상기 상면보다 높은 레벨일 수 있다.
본 발명의 다른 실시예에 의한 반도체 소자는 기판, 상기 기판으로부터 돌출하고, 제 1 핀 영역들과 리세싱된 제 2 핀 영역들을 포함하는 액티브 핀들, 상기 제 1 핀 영역들과 교차하는 게이트 스택들, 상기 게이트 스택들의 측면 상의 스페이서들, 상기 액티브 핀들의 하부들을 덮는 소자 분리막, 및 상기 제 2 핀 영역들에 비대칭 한 소스/드레인들을 포함할 수 있다. 상기 소스/드레인들은 각각 제 1 결정 성장부 및 상기 제 1 결정 성장부와 일면을 공유하고 및 상기 제 1 결정 성장부의 하면 보다 낮은 레벨의 하면을 가지는 제 2 성장부를 포함할 수 있다.
상기 제 1 결정 성장부와 상기 소자 분리막 사이의 제 1 잔류물 및 상기 제 2 결정 성장부와 상기 소자 분리막 사이의 제 2 잔류물을 더 포함할 수 있다. 상기 제 1 잔류물과 상기 제 2 잔류물은 상기 스페이서들과 동일 물질일 수 있다. 상기 제 1 잔류물의 상면은 액티브 핀의 상면과 같거나 높은 레벨일 수 있고 상기 제 2 잔류물의 상면들은 상기 제 1 잔류물의 상면보다 낮은 레벨일 수 있다.
상기 제 1 잔류물들 및 상기 제 2 잔류물들과 접촉하는 소자 분리막의 상면은 동일 레벨일 수 있다. 상기 제 1 잔류물들 및 제 2 잔류물들은 상기 스페이서들과 동일 물질일 수 있다. 상기 리세싱된 제 2 핀 영역들은 각각 리세싱된 상면 및 이와 수직한 리세싱된 측면을 포함할 수 있다. 상기 소스/드레인들 각각의 제 1 결정 성장부는 상기 제 2 핀 영역들 각각의 리세싱된 상면 및 리세싱된 측면과 접촉할 수 있다. 상기 소스/드레인들과 접촉하는 소스/드레인 콘택들을 더 포함할 수 있다. 상기 소스/드레인들과 상기 소스/드레인 콘택들 사이의 실리사이드층들을 더 포함할 수 있다.
본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자의 제조방법은 기판, 상기 기판으로부터 돌출된 액티브 핀들, 및 상기 액티브 핀들과 동시에 접촉하고 및 병합된 형태의 소스/드레인을 포함할 수 있다. 상기 소스/드레인은 상기 액티브 핀들의 상면들과 접촉하는 제 1 결정 성장부들, 및 상기 액티브 핀들의 제 1 결정 성장부들과 일면을 공유하고 상기 액티브 핀의 측면들과 접촉하는 제 2 결정 성장부들, 상기 제 1 결정 성장부들의 인접한 모서리들이 병합된 제 3 결정 성장부를 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자는 좌. 우가 비대칭 형태로 결정 성장된 소스/드레인을 포함할 수 있다.
상기 소스/드레인의 비대칭 형태로 인해 소스/드레인의 접촉 면적을 더 확보할 수 있고, 이로 인해 반도체 소자의 온 커런트(on current)특성이 개선될 수 있다.
도 1a 의 (a)는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 사시도이다. 도 1a의 (b)는 도 1a의(a)의 E1의 확대도이다. 도 1b는 도 1a의 I-I' 선을 따라 절단된 단면도이다. 도 1c는 도 1a의 Ⅱ-Ⅱ' 선을 따라 절단된 단면도이다. 도 1d의 (a)는 도 1a의 Ⅲ-Ⅲ' 선을 따라 절단된 단면도이다. 도 1d의 (b)는 도 1d의 (a)의 E1a의 확대도이다.
도 2 의 (a)는 본 발명의 기술적 사상의 다른 실시예를 설명하기 위한 단면도이다. 도 2의 (b)는 2의 (a)의 E2a의 확대도이다.
도 3a 및 도 3b는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자를 도시한 사시도이다. 도 3b는 도 3a의 IV-IV' 선을 따라 절단된 단면도이다.
도 4는 도 3b를 참조하여 설명된 구성의 다른 실시예를 도시한 단면도이다.
도 5a, 도 6a 도 7a의(a), 도 8a의 (a), 및 도 9a 내지 도 13a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조방법을 공정 순서에 따라 도시한 공정 사시도들이다. 도 5b 내지 도 13b는 상기 각 사시도의 V-V' 선을 따라 절단된 단면도이다.
도 14의 (a), 도 15의 (a), 및 도 16의 (a)는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자의 제조방법을 도시한 공정 사시도들이다. 도 14의 (b)는 도 14의 (a)의 E5의 확대도이다 도 15의 (b)는 도 15의 (a)의 E6의 확대도이다. 도 16의 (b)는 도 16의 (a)의 E2의 확대도이다.
도 17은 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자의 제조방법을 도시한 공정 사시도 이다.
도 18은 본 발명의 기술적 사상의 다른 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 모듈을 개념적으로 도시한 도면이다.
도 19 및 도 20은 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템들을 개념적으로 도시한 블록도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a의 (a)는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 사시도이다. 도 1a의 (b)는 도 1a의 (a)의 E1의 확대도이다. 도 1b는 도 1a의 I-I' 선을 따라 절단된 단면도이다. 도 1c는 도 1a의 Ⅱ-Ⅱ' 선을 따라 절단된 단면도이다. 도 1d의 (a)는 도 1a의 Ⅲ-Ⅲ' 선을 따라 절단된 단면도이다. 도 1d의 (b)는 도 1d의 (a)의 E1a의 확대도이다.
도 1a, 도 1b, 도 1c 및 도 1d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)는 기판(102a), 기판(102a)의 표면으로부터 돌출한 액티브 핀들(102b), 소자 분리막(104), 게이트 스택들(118), 스페이서들(108), 비대칭 형태로 결정 성장된 소스/드레인들(114a), 및 층간 절연막(116)을 포함할 수 있다.
상기 기판(102a)은 돌출한 액티브 핀들(102b), 제 1 트렌치들(TR1), 제 2 트렌치들(TR2), 및 제 3 트렌치들(TR3)을 포함할 수 있다. 상기 제 1 트렌치들(TR1) 및 제 2 트렌치들(TR2)은 상기 액티브 핀들(102b)을 형성하기 위해 기판(102a)을 리세싱한 것 일 수 있다. 상기 제 1 트렌치들(TR1) 및 제 2 트렌치들(TR2)의 측면들은 상기 액티브 핀들(102b)의 측면들 일 수 있다. 상기 제 1 트렌치들(TR1)의 폭들(TRW1) 및 상기 제 2 트렌치들(TR2)의 폭들(TRW2)은 이웃한 액티브 핀들(102b) 사이의 이격 거리들로 이해될 수 있다. 상기 제 1 트렌치들(TR1)의 폭들(TRW1)은 상기 제 2 트렌치들(TR2)의 폭들(TRW2)보다 좁다. 따라서, 상기 제 1 트렌치들(TR1)을 공유하는 상기 액티브 핀들(102b)의 이격거리들은 상기 제 2 트렌치(TR2)들을 공유하는 상기 액티브 핀들(102b)의 이격거리들보다 좁을 수 있다. 상기 제 3 트렌치들(TR3)은 상기 제 2 트렌치들(TR2)의 바닥 면들(TRB2)을 리세싱 하여 형성될 수 있다. 상기 제 1 트렌치들(TR1)의 바닥 면들(TRB1) 및 상기 제 2 트렌치들(TR2)의 상기 바닥 면들(TRB2)은 동일 레벨일 수 있다. 상기 제 3 트렌치들(TR3)의 바닥 면들(TRB3)은 상기 제 1 트렌치들(TR1)의 상기 바닥 면들(TRB1) 및 상기 제 2 트렌치들(TR2)의 상기 바닥 면들(TRB2) 보다 낮은 레벨일 수 있다.
상기 제 2 트렌치들(TR2)에 의해 액티브 블록들(ABL)이 나누어 질 수 있다. 상기 액티브 블록들(ABL)은 각각 제 1 트렌치들(TR1)를 공유하는 상기 액티브 핀들(102b)을 포함할 수 있다. 예를 들어, SRAM은 불순물 타입이 다른 액티브 블록들(ABL)을 포함할 수 있다. 상기 제 3 트렌치들(TR3)은 상기 액티브 블록들(ABL)을 전기적으로 절연하기 위해 형성될 수 있다.
상기 액티브 핀들(102b)은 일 방향으로 연장된 형태일 수 있고 및 서로 이격될 수 있다.
상기 액티브 핀들(102b)은 도 1c를 참조하면, 제 1 핀 영역들(A)과 제 2 핀 영역들(B)을 포함할 수 있다. 상기 제 2 핀 영역들(B)은 리세싱된 영역들이고 및 리세싱된 상면들(102ba)및 리세싱된 측면들(102bb)을 포함할 수 있다. 상기 액티브 핀들(102b)은 상기 제 2 핀 영역들(B)의 상기 리세싱된 상면들(102ba)이 상기 제 1 핀 영역들(A)의 상면들(102ba`)보다 낮은 레벨일 수 있다. 따라서, 상기 액티브 핀들(102b)은 오목부들과 볼록부들을 포함하는 요철 형태일 수 있다. 상기 기판(102a)은 실리콘(Si) 기판, 실리콘 게르마늄(SiGe) 기판을 포함할 수 있다.
상기 액티브 핀들(102b)은 서로 평행하고 서로 인접한 제1 액티브 핀(102b_1) 및 제2 액티브 핀(102b_2)을 포함할 수 있다. 상기 소자 분리막(104)들은 도 1a 및 도 1d를 참조하면, 상기 제 1 트렌치들(TR1), 상기 제 2 트렌치(TR2)들, 및 상기 제 3 트렌치들(TR3)들 채울 수 있으며, 상기 액티브 핀들(102b)의 측면들과 접촉할 수 있다. 예를 들어, 상기 소자 분리막(104)들은 도 1d를 기준으로 보았을 때, 상기 제1 액티브 핀(102b_1)과 상기 제2 액티브 핀(102b_2) 사이에 배치되는 제1 소자분리막(104_1), 상기 제1 액티브 핀(102b_1)의 왼쪽에 위치하는 제2 소자분리막(104_2), 상기 제2 액티브 핀(102b_2)의 오른쪽에 위치하는 제3 소자분리막(104_3)을 포함할 수 있다. 따라서, 상기 제1 소자분리막(104_1)과 상기 제2 소자분리막(104_2) 사이에 상기 제1 액티브 핀(102b_1)이 배치될 수 있고, 상기 제1 소자분리막(104_1)과 상기 제3 소자분리막(104_3) 사이에 상기 제2 액티브 핀(102b_2)이 배치될 수 있다. 상기 제1 액티브 핀(102b_1)에서, 상기 제1 소자분리막(104_1)과 접촉하는 측면은 제1 측면으로 지칭하고, 상기 제2 소자분리막(104_2)과 접촉하는 측면은 제2 측면으로 지칭할 수 있고, 상기 제2 액티브 핀(102b_2)에서, 상기 제1 소자분리막(104_1)과 접촉하는 측면은 제3 측면으로 지칭하고, 상기 제3 소자분리막(104_3)과 접촉하는 측면은 제4 측면으로 지칭할 수 있다. 여기서, 상기 제1 액티브 핀(102b_1)의 상기 제1 측면과 상기 제2 액티브 핀(102b_2)의 상기 제3 측면은 서로 마주볼 수 있다. 상기 소자 분리막(104)의 상면은 상기 액티브 핀들(102b)의 리세싱된 상면들(102ba) 보다 낮은 레벨일 수 있다. 상기 제 1 트렌치들(TR1)을 채우는 소자 분리막(104)의 상면은 상기 제 2 트렌치들(TR2)을 채우는 소자 분리막(104)의 상면보다 높은 레벨일 수 있다. 상기 소자 분리막(104)은 실리콘 산화물(SiO2)을 포함할 수 있다.
제 1 잔류물들(108a)이 상기 제 1 트렌치들(TR1)를 공유하는 액티브 핀들(102b)의 제 1 측면들(102bc)상에 존재할 수 있고, 제 2 잔류물들(108b)이 상기 제 2 트렌치들(TR2)을 공유하고 및 상기 제 1 측면들(102bc)과 평행한 제 2 측면들(102bd) 상에 존재 할 수 있다. 상기 제 1 잔류물들(108a) 및 제 2 잔류물들(108b)은 상기 제 1 트렌치들(108a) 및 제 2 트렌치들(108b)를 채우는 소자 분리막(104)의 상면과 접촉할 수 있다. 상기 제 1 잔류물들(108a)과 제 2 잔류물들(108b)과 접촉하는 소자 분리막(104)의 상면은 동일 레벨일 수 있다. 제 2 잔류물들(108b)은 제 1 잔류물들(108a)에 비해 부피가 작을 수 있다. 상기 제 1 잔류물(108a)의 상면은 상기 제 2 잔류물(108b)의 상면보다 높은 레벨일 수 있다. 상기 액티브 핀들(102b)의 제 2 측면들(102bd)은 노출부들(K1)를 포함할 수 있다. 상기 노출부들(K1)은 상기 액티브 핀들(102b)의 리세싱된 상면들(102ba)과 상기 제 2 잔류물들(108b)의 상면들과의 레벨 차이만큼 노출된 부분일 수 있다.
상기 게이트 스택들(118)은 일 방향으로 연장된 막대 형상일 수 있다. 상기 게이트 스택들(118)은 상기 액티브 핀들(102b)과 교차할 수 있고 및 서로 이격될 수 있다. 상기 게이트 스택들(118)은 상기 액티브 핀들(102b)의 제 2 영역들(B)과 수직 교차할 수 있다. 상기 게이트 스택들(118)은 각각 게이트 유전막들(118a)및 게이트 전극들(118b)을 포함할 수 있다. 상기 게이트 유전막들(118a)은 상기 소자 분리막(104)의 표면, 상기 제 2 핀 영역들(B)의 액티브 핀들(102b)의 측면들 및 상면들을 따라 컨포멀하게 형성된 하면들(118aa) 및, 상기 하면들과 수직한 측면들(118ab)을 포함할 수 있다. 상기 게이트 전극들(118b)은 상기 게이트 유전막들(118a)의 하면들(118aa) 및 측면들(118ab)과 접촉하면서 상기 게이트 유전막들(118a)의 내부를 채울 수 있다. 상기 게이트 유전막들(118a)은 고 유전율 물질을 포함할 수 있다. 상세히는, 상기 고 유전율 물질은 산화 하프늄(HfO2), 알루미늄(Al2O3), 산화 지르코늄(ZrO2), 산화, 및 산화 탄탈룸(Ta2O5)을 포함할 수 있다. 상기 게이트 전극들(120)은 텅스텐(W), 알루미늄(Al)을 포함할 수 있다. 다른 예로, 상기 게이트 전극들(120)은 배리어 레이어를 포함하는 적층 형태일 수 있다.
상기 스페이서들(108)은 상기 게이트 유전막(118a)의 측면들과 접촉할 수 있다. 상기 스페이서들(108)은 다층으로 형성될 수 있다. 상기 스페이서들(108)은 적층된 실리콘 질화물(SiNx)층 및 실리콘 탄화물(SiC)층을 포함할수 있다. 또는 상기 스페이서들(108)은 적층된 실리콘 질화물(SiNx)층 및 실리콘 탄 질화물(SiCN)층을 포함할 수 있다. 상기 제 1 잔류물들(108a) 및 제 2 잔류물들(108b)은 상기 스페이서들(108)과 동일 물질일 수 있다. 상세히는, 상기 제 1 잔류물들(108a)과 제 2 잔류물(108b)들은 제거되지 않고 남은 스페이서들(108)의 잔류물 일 수 있다.
상기 소스/드레인(114a)들은 좌/우가 비대칭한 다이아몬드 형상일 수 있다. 상기 소스/드레인(114a)들은 각각 제 1 결정 성장부(114aa)와 제 2 결정 성장부(114ab)를 포함할 수 있다. 설명의 편의를 위해 상기 제 1 결정 성장부(114aa)는 "주 성장부"라 칭하고, 상기 제 2 결정 성장부(114ab)를 "추가 성장부"로 칭한다. 상기 소스/드레인(114a)들은 서로 이격될 수 있다. 예를 들어, 상기 제1 액티브 핀(102b_1) 상의 소스/드레인은 상기 제1 액티브 핀(102b_1) 상에서 비대칭 구조를 가질 수 있다. 상기 제1 액티브 핀(102b_1) 상의 소스/드레인은 상기 제1 액티브 핀(102b_1)의 상기 제1 측면과 상기 제2 측면 사이의 중심 축을 기준으로 보았을 때, 비대칭 구조일 수 있다. 상기 제1 액티브 핀(102b_1) 상의 소스/드레인에서, 상기 기판(102a)의 상면을 기준으로 보았을 때, 상기 제2 소자분리막(104_2)과 수직 방향으로 중첩하는 상기 제1 액티브 핀(102b_1) 상의 소스/드레인의 최하단은 상기 제1 소자분리막(104_1)과 수직 방향으로 중첩하는 상기 제1 액티브 핀(102b_1) 상의 소스/드레인의 최하단 보다 낮은 레벨에 배치될 수 있다.
상기 주 성장부(114aa)는 액티브 핀(102b)의 리세싱된 상면(102ba) 및 리세싱된 측면(102bb)으로부터 결정 성장된 부분일 수 있다. 상기 추가 성장부(114ab)는 액티브 핀(102b)의 제 2 측면(102bd)의 노출부(K1)로부터 결정 성장된 부분일 수 있다. 상기 주 성장부(114aa)는 좌/우가 대칭인 다이아 몬드 형상일 수 있고 상기 추가 성장부(114ab)는 직사각형 형상일 수 있다. 예를 들어, 상기 추가 성장부(114ab)는 경사진 하면 및 경사진 상면을 포함하고, 상기 추가 성장부(114ab)에서 상기 경사진 상면은 상기 경사진 하면으로부터 절곡된 모양일 수 있다. 상기 추가 성장부(114ab)와 상기 주 성장부(114aa)는 일면을 공유할 수 있다.
상기 주 성장부(114aa)의 하면은 상기 액티브 핀(102b)의 리세싱된 상면(102ba) 및 상기 제 1 잔류물(108a)의 상면과 접촉할 수 있고 및 상기 추가 성장부(114ab)의 하면은 상기 액티핀(102b)의 제 2 측면(102bd)의 노출부(K1) 및 상기 제 2 잔류물(108b)의 상면과 접촉할 수 있다. 상기 추가 성장부(114ab)의 하면은 상기 주 성장부(114aa)의 하면 보다 낮은 레벨일 수 있다.
상기 소스/드레인들(114a)은 에피텍셜 공정을 통해 결정 성장될 수 있다. 상기 소스/드레인들(114a)은 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC)를 포함할 수 있다. 상기 소스/드레인들(114a)은 불순물을 포함할 수 있다. 상기 반도체 소자(100a)가 n형 트랜지스터일 경우, n형 불순물을 포함할 수 있다. 상기 반도체 소자(100a)가 p형 트랜지스터일 경우 p형 불순물을 포함할 수 있다. 상기 소스/드레인들(114a)과 그 하부의 상기 액티브 핀(102b)들에 걸쳐 불순물이 포함될 수 있다. 상기 불순물은 상기 소스/드레인들(114a)내에서 다르게 분포될 수 있다. 예를 들어, 소스/드레인들(114a)의 상부 끝 단으로 갈수록 도핑 농도가 점점 증가할 수 있다.
상기 층간 절연막(116)은 상기 소스/드레인들(114a)을 덮을 수 있다. 상기 층간 절연막(116)의 상면은 상기 게이트 스택들(118)의 상면들과 동일한 레벨일 수 있다.
도 2의 (a)는 본 발명의 기술적 사상의 다른 실시예를 설명하기 위한 단면도이다. 도 2의 (b)는 2의 (a)의 E2a의 확대도이다. 도 2를 참조하여 설명된 구성은 도 1d를 참조하여 설명된 구성의 다른 실시 예로 이해 될 수 있다.
도 2를 참조하면, 본 발명의 기술적 사상의 반도체 소자(100b)는 기판(102a), 액티브 핀들(102b), 좌/우가 비대칭한 다이아몬드 형상으로 결정 성장된 소스/드레인들(114a), 및 소자 분리막(104)을 포함할 수 있다.
상기 소자 분리막(104)은 앞서 도 1a 내지 도 1d를 참조하여 설명한 제 1 트렌치들(TR1), 제 2 트렌치들(TR2), 및 제 3 트렌치들(TR3)을 채울 수 있다.
상기 트렌치들(TR1, TR2)를 채우는 소자 분리막(104)의 상면은 높은 레벨과 낮은 레벨을 가질 수 있다. 상기 높은 레벨은 소자 분리막(104)의 상면이 가지는 레벨 중 가장 높은 수치일 수 있고, 상기 낮은 레벨은 소자 분리막(104)의 상면이 가지는 레벨 중 가장 낮은 수치일 수 있다. 상기 높은 레벨의 상면은 상기 액티브 핀들(102b)의 측면에 인접하여 존재하게 된다. 이러한 소자 분리막(104)의 상면의 레벨 차이는 상기 액티브 핀들(102b)이 공유하는 상기 트렌치들(TR1, TR2)의 폭들(TRW1, TRW2)즉, 액티브 핀들(102b) 사이의 이격 거리에 의해 결정될 수 있다. 트렌치들의 폭들이 작을수록 상기 소자 분리막(104) 상면의 레벨 차이는 현저히 클 수 있다. 이때, 높은 레벨을 가지는 부분은 낮은 레벨을 가지는 부분에 비해 돌출된 형상이므로 이하, "돌출부"라 칭한다.
따라서, 상기 제 1 트렌치들(TR1)를 채우는 소자 분리막(104)은 상기 제 1 트렌치들(TR1)의 측면들을 따라 돌출된 제 1 돌출부들(104a)을 포함할 수 있다. 상기 제 2 트렌치들(TR2)를 채우는 소자 분리막(104)은 상기 제 2 트렌치들(TR2)의 측면들을 따라 돌출된 제 2 돌출부들(104b)을 포함할 수 있다. 상기 제 1 돌출부들(104a)의 상면들은 상기 제 2 돌출부들(104b)의 상면들보다 높은 레벨일 수 있다. 상기 제 1 돌출부들(104a)의 상면들은 상기 액티브 핀들(102b)의 상면들과 동일하거나 더 높은 레벨일 수 있다. 상기 액티브 핀들(102b)의 제 2 측면들(102bd)은 노출부들(K2)을 포함할 수 있다.
상기 노출부들(K2)은 상기 액티브 핀들(102b)의 리세싱된 상면들(102ba)과 상기 제 2 돌출부들(104b)의 상기 상면들의 레벨 차이만큼 노출된 부분들 일 수 있다.
상기 결정 성장된 소스/드레인들(114a)은 앞서 언급한 바와 같이, 각각 주 성장부들(114aa)및 추가 성장부들(114ab)을 포함할 수 있다. 상기 주 성장부들(114aa)의 하면들은 상기 액티브 핀들(102b)의 상면들 및 상기 제 1 돌출부들(104a)의 상면들과 접촉할 수 있다. 상기 추가 성장부들(114ab)의 하면들은 상기 액티브 핀들(102b)의 제 2 측면들(102bd)의 노출부들(K2)및 상기 제 2 돌출부들(104b)의 상면들과 접촉할 수 있다. 상기 추가 성장부들(114ab)의 하면들은 상기 주 성장부들(114aa)의 하면들 보다 낮은 레벨일 수 있다.
도 3a 및 도 3b는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자를 도시한 사시도이다. 도 3b는 도 3a의 IV-IV' 선을 따라 절단된 단면도이다.
도 3a의 구성 중 도 1의 구성과 동일한 구성은 도 1과 동일한 도면 부호를 사용하며 자세한 설명을 생략하도록 한다. 예를 들어, 도 1d의 102b_1, 102b_2, 104_1, 104_2, 104_3d의 부호의 구성은 도 3b에서 동일한 부호로 사용될 수 있으며, 도 1d의 102b_1, 102b_2, 104_1, 104_2, 104_3d의 부호의 구성과, 도 3b의 102b_1, 102b_2, 104_1, 104_2, 104_3d의 부호의 구성은 서로 동일할 수 있다. 도 3a의 E1과 도 3b의 E1a는 각각 도 1a의 (b)와 도 1d의 (b)와 동일한 구성들 이므로 이들을 참조한다.
도 3a, 도 3b, 도 1a의 (b), 및 도 1d의 (b)를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자(100c)는 기판(102a), 기판(102a)의 표면으로부터 돌출된 액티브 핀들(102b), 소자 분리막(104), 게이트 스택들(118), 스페이서들(108), 결정 성장된 병합 소스/드레인들(114b), 및 층간 절연막(116)을 포함할 수 있다.
상기 기판(102a)은 돌출된 액티브 핀들(102b), 제 1 트렌치들(TR1), 제 2 트렌치들(TR2), 및 제 3 트렌치들(TR3)을 포함할 수 있다. 상기 제 1 트렌치들(TR1)의 측면들은 이웃한 상기 액티브 핀들(102b)의 마주보는 제 1 측면들(102bc) 일 수 있고, 및 상기 제 2 트렌치(TR2)들의 측면들은 상기 액티브 핀들(102b)의 제 1 측면(102bc)과 평행한 제 2 측면들(102bd) 일 수 있다.
상기 액티브 핀들(102b)의 제 1 측면들(102bc)에 제 1 잔류물들(108a)이 각각 존재할 수 있고 상기 제 2 측면들(102bd)들에 제 2 잔류물들(108b)이 존재할 수 있다. 상기 제 1 잔류물들(108a)의 상면들은 상기 액티브 핀들(102b)의 상면들과 동일 레벨이거나 이 보다 높은 레벨일 수 있다. 상기 제 2 잔류물들(108b)의 상면들은 상기 제 1 잔류물들(108a)보다 낮은 레벨일 수 있다. 상기 액티브 핀들(102b)의 제 2 측면들(102bd)은 노출부들(K1)을 포함할 수 있다. 상기 노출부들(K1)은 상기 액티브 핀들의 리세싱된 상면(102ba)들 및 상기 제 2 잔류물들(108b)의 상면들의 레벨 차이만큼 노출된 부분일 수 있다. 상기 제 1 잔류물들(108a)및 제 2 잔류물들(108b)은 상기 스페이서(108)와 동일 물질일 수 있다.
상기 병합 소스/드레인들(114b)은 다수의 액티브 핀들(102b)과 접촉될 수 있고, 및 제 1 결정 성장부들(114ba), 제 2 결정 성장부들(114bb), 및 제 3 결정 성장부(114bc)를 포함할 수 있다. 설명의 편의상 상기 제 1 결정 성장부들(114ba)은 " 주 성장부들"이라 칭하고 상기 제 2 결정 성장부들(114bb)은 "추가 성장부들"이라 칭하고, 및 상기 제 3 결정 성장부들(114bc)은 "병합 성장부"라 칭한다.
상기 주 성장부들(114ba)은 상기 액티브 핀들(102b)의 리세싱된 표면들(102bc)및 리세싱된 측면들(102bb)로부터 결정 성장된 부분 일 수 있다. 상기 추가 성장부들(114bb)은 상기 액티브 핀들(102b)의 제 2 측면들(102bd)의 노출부들(K1)로부터 결정 성장된 부분일 수 있다. 상기 추가 성장부들(114bb)은 상기 병합 소스/드레인들(114b)의 일 측 및 타 측에 각각 위치할 수 있다. 상기 주 성장부들(114aa)은 각각 상기 추가 성장부들(114bb)과 일면들을 공유할 수 있다. 상기 주 성장부들(114ba)은 다이아 몬드 형태이고, 상기 추가 성장부들(114bb)은 직 사각형 형상이고, 및 상기 병합 성장부(114bc)는 상기 주 성장부(114ba)의 모서리들이 병합된 형태로 이해 될 수 있다. 상세히는, 상기 병합 성장부(114bc)는 결정화 공정이 진행되는 동안 상기 주 성장부들(114ba)의 인접한 모서리들이 병합되고 및 병합된 부분이 상하로 확장된 부분일 수 있다.
상기 주 성장부들(114ba)의 하면들은 상기 액티브 핀들(102b)의 상면들 및 상기 제 1 잔류물들(108a)의 상면들과 접촉할 수 있고 상기 추가 성장부들(114bb)의 하면들은 상기 액티브 핀들(102b)의 측면들 및 상기 제 2 잔류물들(108b)의 상면들과 접촉할 수 있다. 상기 추가 성장부들(114bb)의 하면들은 상기 주 성장부들(114ab)의 상기 하면들 보다 낮은 레벨일 수 있다. 상기 병합 성장부들(114bc)의 하면들은 상기 주 성장부들(114ab)의 상기 하면들 보다 높은 레벨일 수 있다. 상기 병합 성장부(114bc) 보다 낮은 레벨에서 상기 제1 액티브 핀(102b_1)의 상기 제1 측면과 상기 제2 측면 사이의 중심 축을 기준으로 보았을 때, 상기 제1 액티브 핀(102b_1)과 접촉하는 상기 주 성장부(114ba)는 비대칭 구조이고, 상기 기판(102a)의 상면과 평행한 제1 수평 방향에서, 상기 병합 소스/드레인(114b)은 상기 제2 소자분리막(104_2)과 수직 방향으로 중첩하는 제1 측 끝단 및 상기 제3 소자분리막(104_3)과 상기 수직 방향으로 중첩하는 제2 측 끝단을 갖고, 상기 병합 소스/드레인(114b)의 상기 제1 측 끝단과 수직 방향으로 중첩하는 상기 제2 소자분리막(104_2) 부분의 상단은 상기 제1 소자분리막(104_1)의 상면 보다 낮은 레벨에 베치될 수 있다. 상기 병합 소스/드레인(114b)에서, 상기 제1 소자분리막(104_1)과 중첩하는 상기 병합 소스/드레인(114b)의 하부면은 상기 기판(102a)의 상면과 평행한 부분을 포함할 수 있다. 상기 병합 소스/드레인(114b)에서, 상기 기판(102a)의 상면을 기준으로 보았을 때 상기 제2 소자분리막(104_2)과 수직 방향으로 중첩하는 상기 병합 소스/드레인(114b)의 최하단은 상기 제1 소자분리막(104_1)과 수직 방향으로 중첩하는 상기 병합 소스/드레인(114b)의 최하단 보다 낮은 레벨에 배치될 수 있다.
도 4는 본 발명의 기술적 사상의 다른 실시예를 설명하기 위한 단면도이다. 도 4는 도 3b를 참조하여 설명된 구성의 다른 실시 예로 이해될 수 있다. 도 4의 E2a는 도 2의 (b)와 동일한 구성이므로 이를 참조한다.
도 4 및 도 2의(b)를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자(100d)는 기판(102a), 액티브 핀들(102b), 결정 성장된 병합 소스/드레인들(114b), 및 소자 분리막(104)을 포함할 수 있다.
상기 소자 분리막(104)은 앞서 언급한 제 1 트렌치들(TR1), 제 2 트렌치들(TR2), 및 제 3 트렌치들(TR3)을 채울 수 있다. 상기 제 1 트렌치들(TR1)들 채우는 소자 분리막(104)의 표면은 상기 제 2 트렌치들(TR2)들 채우는 소자 분리막(104)의 표면 보다 높은 레벨일 수 있다. 상기 제 1 트렌치들(TR1)를 채우는 소자 분리막(104)의 상면은 높은 레벨과 낮은 레벨을 가질 수 있다. 높은 레벨을 가지는 부분은 낮은 레벨을 가지는 부분에 비해 돌출된 형상이므로 이하, "돌출부"라 칭한다.
따라서, 상기 제 1 트렌치들(TR1)을 채우는 소자 분리막(104)은 상기 제 1 트렌치들(TR1)의 측면들을 따라 돌출된 제 1 돌출부들(104a)을 포함할 수 있다. 상기 제 2 트렌치들(TR2)을 채우는 소자 분리막(104)은 상기 제 2 트렌치들(TR2)의 측면들을 따라 돌출된 제 2 돌출부들(104b)를 포함할 수 있다. 상기 제 1 돌출부들(104a)의 상면들은 상기 제 2 돌출부들(104b)의 상면들보다 높은 레벨일 수 있다. 상기 액티브 핀들(102b)의 제 2 측면들(102bd)은 노출부들(K2)을 포함할 수 있다. 상기 노출부들(K2) 은 상기 액티브 핀들(102b)의 리세싱된 상면들과 상기 제 2 돌출부들(104b)의 상기 상면들의 레벨 차이만큼 노출된 부분일 수 있다.
상기 결정 성장된 병합 소스/드레인들(114b)은 앞서 언급한 바와 같이, 비대칭 형태로 결정 성장된 다이아 몬드 형상의 결정들의 모서리들이 병합된 형태일 수 있다. 상기 병합 소스/드레인들(114b)은 주 성장부들(114ba), 추가 성장부들(114bb)및 병합 성장부들(114bc)을 포함할 수 있다.
주 성장부들(114ba)의 하면들은 상기 액티브 핀들(102b)의 상면들 및 제 1 돌출부들(104a)의 상면들과 접촉하고 추가 성장부들(114bb)의 하면들은 상기 액티브 핀들(102b)의 제 2 측면들(102bd)의 노출부들(K2) 및 상기 제 2 돌출부들(104b)의 상면들과 접촉할 수 있다. 상기 추가 성장부들(114bb)의 하면들은 상기 주 성장부들(114ba)의 하면들 보다 낮은 레벨일 수 있다. 상기 병합 성장부들(114bc)의 하면들은 상기 주 성장부들(114ba)의 하면들 보다 높은 레벨일 수 있다.
도 5a, 도 6a 도 7a의(a), 도 8a의 (a), 및 도 9a 내지 도 13a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조방법을 공정 순서에 따라 도시한 공정 사시도들이다. 도 5b 내지 도 13b는 상기 각 사시도의 V-V' 선을 따라 절단된 단면도이다. (단, 도 6a 도 7a의(a), 도 8a의 (a), 및 도 9a 내지 도 13a에는 V-V' 선의 표시를 생략한다.)
도 5a 및 도 5b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100a)의 제조방법은 단일 기판(102a)에 돌출된 액티브 핀들(102b), 상기 액티브 핀들(102b)을 둘러싼 소자 분리막(104), 및 상기 액티브 핀들(102b)과 교차하는 희생 게이트 스택들(118)을 형성하는 것을 포함할 수 있다.
상기 액티브 핀들(102b)을 형성하는 것은 상기 기판(102a)을 리세싱하여 제 1 트렌치들(TR1) 및 제 2 트렌치들(TR2)을 형성하는 것을 포함할 수 있다. 상기 제 1 트렌치들(TR1)의 바닥 면들(TRB1)은 제 2 트렌치들(TR2)의 바닥 면들(TRB2)과 동일 레벨일 수 있다. 상기 제 1 트렌치들(TR1)의 폭들(TRW1) 및 상기 제 2 트렌치들(TR2)의 폭들(TRW2)은 이웃한 액티브 핀들(102b) 사이의 이격 거리들로 이해될 수 있다. 상기 제 1 트렌치들(TR1)의 폭들(TRW1)은 상기 제 2 트렌치들(TR2)의 폭들(TRW2)보다 좁다. 따라서, 상기 제 1 트렌치들(TR1)을 공유하는 액티브 핀들(102b)의 이격거리는 상기 제 2 트렌치들(TR2)을 공유하는 상기 액티브 핀들(102b)의 이격거리들보다 좁을 수 있다.
상기 액티브 핀들(102b)은 각각 제 1 핀 영역들(A)과 제 2 핀 영역들(B)을 포함할 수 있다. 상기 제 1 핀 영역들(A)은 상기 희생 게이트 스택들(106)과 교차하는 영역들일 수 있고 상기 제 2 핀 영역들(B)은 노출된 영역들일 수 있다.
상기 방법은 제 3 트렌치(TR3)들을 형성하는 것을 더 포함할 수 있다. 상기 제 3 트렌치들(TR3)은 상기 제 2 트렌치들(TR2)의 바닥 면들(TRB2)을 리세싱 하여 형성될 수 있다. 상기 제 3 트렌치들(TR3)의 바닥 면들(TRB3)은 상기 제 1 트렌치들(TR1)의 바닥 면들(TRB1) 및 상기 제 2 트렌치들(TR2)의 바닥 면들(TRB2) 보다 낮은 레벨일 수 있다.
상기 제 2 트렌치들(TR2)에 의해 액티브 블록들(ABL)이 나누어 질 수 있다. 상기 액티브 블록들(ABL)은 상기 제 1 트렌치들(TR1)을 공유하는 액티브 핀들(102b)을 포함할 수 있다. 예를 들어, SRAM은 불순물 타입이 다른 액티브 블록들(ABL)을 포함할 수 있다. 상기 제 3 트렌치들(TR3)은 전술한 액티브 블록들(ABL)을 전기적으로 절연하기 위해 형성될 수 있다.
상기 기판(102a)은 결정 성장된 기판 일 수 있다. 예를 들어, 상기 기판(102a)은 실리콘(Si) 기판, 실리콘 게르마늄 기판(SiGe)을 포함할 수 있다.
상기 소자 분리막(104)은 상기 제 1 트렌치들(TR1), 제 2 트렌치들(TR2), 및 제 3 트렌치들(TR3)을 채울 수 있다. 상기 소자 분리막(104)의 상면은 상기 각 액티브 핀들(102b)의 상면들 보다 낮은 레벨일 수 있다. 상기 소자 분리막(104)의 상면은 상기 희생 게이트 스택들(106)의 하면들과 접촉할 수 있다. 예를 들어, 상기 소자 분리막(104)은 실리콘 산화물(SiO2)을 포함할 수 있다.
상기 희생 게이트 스택들(106)은 상기 액티브 핀들(102b)의 제 2 핀 영역들(B)과 교차할 수 있고 및 서로 이격될 수 있다. 상기 희생 게이트 스택들(106)은 각각 희생 유전막(106a), 희생 게이트(106b), 및 상기 희생 게이트(106b)의 상면에 적층된 하드 마스크(106c)를 포함할 수 있다. 상기 희생 유전막(106a)은 상기 희생 게이트(106b)와 상기 액티브 핀(102b)의 제 1 핀 영역들(A) 사이에 형성될 수 있다. 상기 희생 유전막(106a)은 상기 액티브 핀들(102b)의 표면이 열 산화된 실리콘 산화막일 수 있다. 상기 희생 게이트(106b)는 상기 희생 유전막(106a)의 표면들과 소자 분리막(104)의 상면과 접촉할 수 있다. 상기 희생 게이트(106b)는 폴리 실리콘(poly silicon)을 포함할 수 있다. 상기 하드 마스크(106c)는 상기 희생 게이트(106b)를 형성하기 위한 식각 마스크로 사용될 수 있다. 상기 하드 마스크(106c)는 실리콘 질화물(SiNx)을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 방법은 스페이서 층(108A)을 형성하는 것을 포함할 수 있다.
상기 스페이서 층(108A)은 상기 희생 게이트 스택들(106), 상기 액티브 핀들(102b)의 제 2 핀 영역들(B) 및 소자 분리막(104)의 상면을 컨퍼멀하게 덮을 수 있다. 상기 스페이서 층(108A)은 적층된 실리콘 질화물(SiNx)층 및 실리콘 탄화물(SiC)층을 포함할수 있다. 또는 상기 스페이서 층(108A)은 적층된 실리콘 질화물(SiNx)층 및 실리콘 탄 질화물(SiCN)층을 포함할 수 있다.
이하, 7a의 (a)는 공정 사시도이고 도 7a의 (b)는 도 7a의 E3의 확대도이다.
도 7a 및 도 7b를 참조하면, 상기 방법은 상기 희생 게이트 스택(106)의 측면들 상에 스페이서들(108)을 형성하는 것을 포함할 수 있다.
상기 스페이서들(108)이 형성되는 동안, 제 1 잔류물들(108a)이 상기 제 1 트렌치들(TR1)을 공유하는 액티브 핀들(102b)의 제 1 측면들(102bc)에 존재할 수 있다. 제 2 잔류물들(108b)이 제 2 트렌치들(TR2)을 공유하고 및 상기 제 1 측면들(102bc)과 평행한 제 2 측면들(102bd)에 존재 할 수 있다. 상기 제 2 잔류물들(108b)은 상기 제 1 잔류물들(108a) 보다 부피가 작을 수 있다. 상기 제 1 잔류물들(108a)의 상면들은 상기 제 2 잔류물들(108b)의 상면들보다 높은 레벨일 수 있다. 상기 희생 게이트 스택들(106)의 측면들을 덮는 상기 스페이서들(108)의 상면들은 상기 희생 게이트 스택들(106)의 하드 마스크들(106c)의 상면들보다 낮은 레벨일 수 있다.
상기 액티브 핀들(102b)의 제 2 측면들(102bd)은 상기 제 1 잔류물들(108a)의 상기 상면들과 상기 제 2 잔류물들(108b)의 상기 상면들의 레벨 차이(LD1)만큼 노출될 수 있다.
예를 들어, 상기 스페이서들(108)은 에치백 공정을 통해 형성될 수 있다. 상기 제 1 잔류물들(108a)과 제 2 잔류물들(108b)은 상기 에치백 공정이 완료된 후, 제거되지 않고 남은 스페이서층의 잔류 물질들 일 수 있다. 상기 제 1 트렌치들의 폭들(TRW1)과 상기 제 2 트렌치들의 폭들(TRW2)의 차이로 인해, 상기 제 1 잔류물들(108a)과 제 2 잔류물들(108b)의 부피 차이가 존재할 수 있다. 이는 폭이 좁은 상기 제 1 트렌치들(TR1)에 형성된 상기 스페이서층(108A)이 제거되는 속도 보다, 폭이 넓은 상기 제 2 트렌치들(TR2)의 상기 스페이서 층(106A)이 제거되는 속도가 더 빠르기 때문이다.
상기 에치백 공정 동안, 상기 소자 분리막(104)의 표면이 리세싱 될 수 있다. 상기 소자 분리막(104)은 상기 제 1 잔류물(108a) 및 제 2 잔류물(108b)로 덮인 상면과 노출된 상면을 포함할 수 있다. 상기 소자 분리막(104)의 상면은 레벨차이가 존재할 수 있다. 예를 들어, 상기 소자 분리막(104)의 상면은 상기 제 1 잔류물(108a) 및 제 2 잔류물(108b)로 덮인 상면이 상기 노출된 상면보다 높은 레벨일 수 있다.
이하, 8a의 (a)는 공정 사시도이고, 도 8a의 (b)는 도 8a의 E4의 확대도이다.
도 8a 및 도 8b를 참조하면, 상기 방법은 상기 액티브 핀들(102b)의 제 2 핀 영역들(B)을 리세싱(recessing)하는 것을 포함할 수 있다.
상기 제 2 핀 영역들(B)을 리세싱 하는 것은 상기 액티브 핀들(102b) 중 상기 소자 분리막(104)에 덮이지 않고 노출된 부분을 제거하는 것을 포함할 수 있다. 상기 리세싱된 제 2 핀 영역들(B)은 리세싱된 상면들(102ba)및 리세싱된 측면들(102bb)을 포함할 수 있다. 상기 제 2 핀 영역들(B)의 리세싱된 상기 상면들(102ba)이 상기 제 1 핀 영역들(A)의 상면들(102ba`)보다 낮은 레벨일 수 있다. 예를 들어, 상기 액티브 핀들(102b)은 오목부들과 볼록부들을 포함하는 요철 형태일 수 있다.
상기 제 2 핀 영역들(B)의 리세싱된 상기 상면들(102ba)은 상기 제 1 잔류물들(108a)의 상면들과 동일 하거나 낮을 수 있고 상기 제 2 잔류물들(102bb)의 상기 상면들보다 높을 수 있다. 상기 제 2 핀 영역들(B)의 제 2 측면들(102bd)은 노출부들(K1)을 포함할 수 있다. 상기 노출부들(K1)은 상기 제 2 잔류물들(108b)의 상기 상면들과 상기 제 2 핀 영역들(B)의 리세싱된 상기 상면들(102ba)과의 레벨 차이만큼 노출된 부분일 수 있다
이하, 도 9a의 E1은 도 1a의 (b)의 구성과 동일하므로 이를 참조한다.
도 9a, 도 9b, 및 도 1a의 (b)를 참조하면, 상기 방법은 상기 액티브 핀들(102b)의 리세싱된 상면들(102ab) 및 리세싱된 측면들로부터 소스/드레인들(114a)을 결정 성장시키는 것을 포함할 수 있다.
상기 소스/드레인들(114a)은 좌. 우가 비대칭인 다이아 몬드 형상으로 결정 성장될 수 있다. 상기 비대칭 다이아 몬드 형상의 상기 소스/드레인들(114a)은 주 성장부들(114aa)및 추가 성장부들(114ab)를 포함할 수 있다.
상기 주 성장부들(114aa)은 상기 액티브 핀들(102b)의 상기 리세싱된 상면들(102ba) 및 측면들(102bb)으로부터 결정 성장된 부분일 수 있고, 상기 추가 성장부들(114ab)은 상기 액티브 핀들(102b)의 상기 제 2 측면들(102bd)의 노출부들(K1)로부터 결정 성장된 부분일 수 있다. 상기 주 성장부들(114aa)은 다이아 몬드 형상일 수 있고, 및 상기 추가 성장부들(114ab)은 직사각형 형상일 수 있다. 상기 주 성장부들(114aa)및 추가 성장부들(114ab)은 각각 일면을 공유할 수 있다.
주 성장부들(114aa)의 하면들은 상기 액티브 핀들(102b)의 상면들 및 상기 제 1 잔류물들(108a)의 상기 상면들과 접촉할 수 있고 상기 추가 성장부들(114ab)의 하면들은 상기 액티핀들(102b)의 상기 제 2 측면들(102bd)의 노출부들(K1) 및 제 2 잔류물들(108b)의 상기 상면들과 접촉할 수 있다. 상기 추가 성장부들(114bb)의 하면들은 상기 주 성장부들(114aa)의 하면들 보다 낮은 레벨일 수 있다.
예를 들어, 상기 소스/드레인들(114a)은 에피텍셜 공정(epitaxial process)을 통해 형성될 수 있다. 상기 소스/드레인들(114a)은 실리콘(Si), 실리콘 게르마늄(SiGe), 및 실리콘 카바이드(SiC)을 포함할 수 있다. 상기 소스/드레인들(114a)은 불순물을 포함할 수 있다. 상기 소스/드레인들(114a)은 n 형 불순물 또는 p형 불순물을 포함할 수 있다. 상기 불순물은 상기 소스/드레인들(114a)내에서 다르게 분포될 수 있다. 예를 들어, 상기 액티브 핀들(102b)을 중심으로 해서 도핑 농도를 높여가며 결정 성장을 진행시킬 수 있다.
도 10a 및 도 10b를 참조하면, 상기 방법은 상기 소스/드레인들(114a)을 덮는 층간 절연막(116)을 형성하고 상기 하드 마스크들(106c)을 제거하는 것을 포함할 수 있다.
상기 층간 절연막(116), 스페이서들(108), 및 희생 게이트들(106b)의 표면들은 동일 레벨일 수 있다. 상기 층간 절연막(116)은 실리콘 산화물(SIO2)을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 상기 방법은 게이트 트렌치들(GT)을 형성하는 것을 포함할 수 있다.
상기 게이트 트렌치들(GT)을 형성하는 것은 상기 희생 게이트들(106b)을 제거하는 것을 포함할 수 있다. 이때, 상기 희생 유전막들(106a)은 상기 희생 게이트들(106b)이 제거되면서 상기 액티브 핀들(102b)이 손상되는 것을 방지하는 역할을 할 수 있다. 상기 희생 유전막(106a)은 상기 희생 게이트들(106b)과 함께 제거될 수 있거나, 남겨질 수 있다.
상기 게이트 트렌치들(GT)의 측면들은 상기 스페이서들(108)의 측면들일 수 있다. 상기 게이트 트렌치들(GT)의 바닥 면들은 상기 소자 분리막(104)의 표면 및 상기 게이트 트렌치들(GT)에 의해 노출된 액티브 핀들(102b)의 표면들일 수 있다. 또는, 상기 희생 유전막들(106a)이 존재한다면 상기 게이트 트렌치들(GT)의 바닥 면들은 상기 소자 분리막(104)의 표면 및 상기 액티브 핀들(102b)을 감싸는 희생 유전막들(106a)의 표면 일 수 있다.
도 12a 및 도 12b를 참조하면, 상기 방법은 상기 게이트 트렌치들(GT) 내에 게이트 스택들(118)을 형성하는 것을 포함할수 있다.
상기 게이트 스택들(118)은 각각 게이트 유전막(118a), 및 게이트 전극(118b)을 형성하는 것을 포함할 수 있다. 상기 게이트 유전막(118a)은 하면(118aa) 및 상기 하면과 수직한 측면들(118ab)을 포함할 수 있다. 상기 게이트 유전막의 하면(118aa)은 상기 소자 분리막(104)의 표면, 게이트 트렌치들(GT)을 통해 노출된 액티브 핀(102b)의 측면, 및 상면을 따라 컨포멀하게 형성될 수 있다. 상기 게이트 유전막(118a)의 측면들(118ab)은 상기 게이트 트렌치(GT)의 측면들과 접촉할 수 있다. 상기 게이트 전극(118b)은 상기 게이트 유전막(118a)의 상기 하면(118aa) 및 측면들(118ab)과 접촉하면서 상기 게이트 트렌치(GT)의 내부를 채울 수 있다. 상기 게이트 유전막(118a), 게이트 전극(118b), 및 층간 절연막(116)의 상면은 동일 레벨일 수 있다.
상기 게이트 유전막(118a)은 고 유전율 물질을 포함할 수 있다. 게이트 유전막(118a)을 고 유전율 물질로 형성하게 되면, 상기 게이트 유전막(118a)이 얇아도 누설 전류를 충분히 줄일 수 있는 장점이 있다. 상기 고 유전율 물질은 산화 하프늄(HfO2), 알루미늄(Al2O3), 산화 지르코늄(ZrO2), 산화, 및 산화 탄탈룸(Ta2O5)을 포함할 수 있다. 상기 게이트 전극(118b)은 텅스텐(W), 알루미늄(Al)을 포함할 수 있다. 다른 예로, 상기 게이트 전극(118b)은 버퍼 레이어들을 포함한 적층 형태일 수 있다. 상기 버퍼 레이어들은 질화 티타늄(TiN) 및 질화 탄탈룸(TaN)등을 포함할 수 있다.
도 13a및 도 13b를 참조하면, 상기 방법은 보호막(120), 비아홀들(122), 및 콘택 전극들(126)을 형성하는 것을 포함할 수 있다.
상기 보호막(120)은 상기 게이트 전극(118b)의 상면들 및 상기 층간 절연막(116)의 상면을 덮을 수 있다. 상기 보호막(120)은 실리콘 산화물(SiOx)을 포함할 수 있다.
상기 비아홀들(122)은 상기 층간 절연막(116) 및 보호막(120)을 관통하여 형성될 수 있다. 상기 비아홀들(122)의 상면은 일 방향으로 연장된 막대 형상일 수 있다. 상기 비아홀들(122)을 통해 상기 소스/드레인들(114a)의 주 성장부들(114aa)의 표면들 및 추가 성장부들(114ab)의 표면이 노출될 수 있다.
상기 콘택 전극들(126)은 상기 비아홀들(122)을 채우면서 상기 소스/드레인들(114aa)과 접촉할 수 있다. 콘택 전극(126)은 플러그(plug)라 칭할 수 있다. 상기 콘택 전극들(126)은 텅스텐(W)을 포함할 수 있다.
상기 방법은 상기 비아홀(122)을 통해 노출된 소스/드레인들(114a)의 표면들에 실리 사이드층들(124)을 형성하는 것을 더 포함할 수 있다. 상기 실리 사이드층들(124)을 형성하는 것은 상기 비아홀(122)을 통해 노출된 소스/드레인들(114a)의 표면에 도전성 금속을 주입한 후, 열처리 공정을 진행하는 것을 포함할 수 있다. 상기 실리 사이드층(124)은 상기 소스/드레인들(114a)과 상기 콘택 전극들(126)사이에 형성될 수 있다.
전술한 공정들을 통해, 본 발명의 기술적 사상의 실시예에 의한 반도체 소자를 제조할 수 있다.
도 14 내지 도 16은 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자의 제조방법을 도시한 공정 사시도 들이다. 이하, 도 14는 앞서 설명한 공정들 중 도 5a 및 5b를 참조하여 설명된 공정 이후의 공정으로 이해 될 수 있다.
이하, 도 14의 (a)는 공정 사시도이고, 도 14의 (b)는 도 14의 (a)의 E5의 확대도이다.
도 14, 도 6a, 및 도 6b를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(100c)의 제조방법은 희생 게이트 스택들(106)의 측면들에 스페이서들(108)을 형성하는 것을 포함할 수 있다.
상기 스페이서들(108)을 형성하는 것은 식각 공정을 통해 상기 스페이서층(108A)의 일부를 제거하는 것을 포함할 수 있다. 상기 식각 공정 동안 상기 스페이서층(108A) 중, 상기 액티브 핀들(102b)의 제 2 핀 영역들(B)을 덮는 부분과 상기 하드 마스크들(116c)을 덮는 부분이 제거될 수 있다. 연속하여, 소자 분리막(108)의 상면이 과식각 될 수 있다.
상기 제 1 트렌치들(TR1)과 제 2 트렌치들(TR2)을 채우는 소자 분리막(104)의 상면은 각각 높은 레벨과 낮은 레벨을 가질 수 있다. 높은 레벨은 상기 소자 분리막(104)의 가장 높은 레벨의 상면으로 이해될 수 있고 및 낮은 레벨은 상기 소자 분리막(104)의 가장 낮은 레벨의 상면으로 이해될 수 있다. 높은 레벨을 가지는 부분은 낮은 레벨을 가지는 부분에 비해 돌출된 형상이므로 이하, "돌출부"라 칭한다.
따라서, 상기 제 1 트렌치들(TR1)을 채우는 소자 분리막(104)은 상기 제 1 트렌치들(TR1)의 측면들을 따라 돌출된 제 1 돌출부들(104a)을 포함할 수 있다. 상기 제 2 트렌치들(TR2)를 채우는 소자 분리막(104)은 상기 제 2 트렌치들(TR2)의 측면들을 따라 돌출된 제 2 돌출부들(104b)을 포함할 수 있다. 상기 제 1 돌출부들(104a)의 상면들은 상기 제 2 돌출부들(104b)의 상면들보다 높은 레벨일 수 있다. 따라서, 상기 제 1 트렌치들(TR1)의 측면들인 상기 액티브 핀들(102b)의 제 1 측면들(102bc)은 제 1 돌출부들(104a)이 존재하고, 상기 제 1 측면들(102bc)과 평행하고 및 상기 제 2 트렌치들(TR2)의 측면들인 상기 액티브 핀들(102b)의 제 2 측면들(102bd)은 제 2 돌출부들(104b)이 존재한다. 따라서, 상기 액티브 핀들(102b)의 상기 제 2 측면들(102bd)은 상기 제 1 돌출부들(104a)의 상면과 상기 제 2 돌출부들(104b)의 상면의 레벨 차이(LD2)만큼 더 노출될 수 있다.
상세히는, 상기 제 1 돌출부들(104a) 및 제 2 돌출부들(104b)이 존재하는 것은 상기 제 1 트렌치들(TR1) 및 제 2 트렌치들(TR2)의 측면에 근접한 소자 분리막(104)의 상면보다 각 트렌치들(TR1, TR2)의 중심에 대응하는 소자 분리막(104)의 상면이 리세스 되는 속도가 더 빠르기 때문이다. 또한, 상기 제 1 돌출부들(104a) 과 제 2 돌출부들(104a)의 레벨 차이가 존재하는 것은 폭이 좁은 제 1 트렌치들(TR1)에 형성된 소자 분리막(104)이 제거되는 속도 보다, 폭이 넓은 제 2 트렌치들(TR2)의 소자 분리막(104)이 제거되는 속도가 더 빠르기 때문이다.
이하, 도 15의 (a)는 공정 사시도이고, 도 15의 (b)는 도 15의 (a)의 E6의 확대도이다.
도 15 및 도 8b를 참조하면, 상기 방법은 상기 액티브 핀들(102b)의 제 2 핀 영역들(B)을 리세싱(recessing)하는 것을 포함할 수 있다.
상기 제 2 핀 영역들(B)을 리세싱 하는 것은 상기 액티브 핀들(102b) 중 상기 소자 분리막(104)에 덮이지 않고 노출된 부분을 제거하는 것을 포함할 수 있다. 상기 리세싱된 제 2 핀 영역들(B)은 리세싱된 상면들(102ba)및 리세싱된 측면들(102bb)을 포함할 수 있다. 상기 제 2 핀 영역들(B)의 리세싱된 상면들(102ba)이 상기 제 1 핀 영역들(A)의 상면들(102ba`)보다 낮은 레벨일 수 있다. 예를 들어, 상기 액티브 핀들(102b)은 오목부들과 볼록부들을 포함하는 요철 형태일 수 있다.
상기 제 2 핀 영역들(B)의 리세싱된 상면들(102ba)은 상기 제 1 돌출부들(104a)의 상면과 동일 하거나 낮을 수 있고 상기 제 2 돌출부들(104b)의 상면들보다 낮을 수 있다. 상기 제 2 핀 영역들(B)의 제 2 측면들(102bd)은 노출부들(K2)을 포함할 수 있다. 상기 노출부들(K2)은 상기 제 2 액티브 핀들(102b)의 리세싱된 상기 상면들(102ba)과 상기 제 2 돌출부들(104b)의 상기 상면들의 레벨 차이만큼 노출된 부분일 수 있다
이하, 도 16의 (a)는 공정 사시도이고, 도 16의 (b)는 도 16의 (a)의 E2의 확대도이다. 도 16을 참조하면, 상기 방법은 리세싱된 제 2 핀 영역들(B)에 소스/드레인들(114a)을 결정 성장 시키는 것을 포함할 수 있다.
상기 소스/드레인들(114a)은 비대칭 다이아몬드 형상일 수 있다. 상기 소스/드레인들(114a)은 주 성장부들(114aa)와 추가 성장부들(114ab)를 포함할 수 있다. 상기 주 성장부들(114aa)은 상기 액티브 핀들(102b)의 리세싱된 상면들(102ba) 및 측면들로부터 다이아 몬드 형태로 결정 성장된 부분일 수 있다. 상기 추가 성장부들(114ab)은 상기 액티브 핀들(102b)의 제 2 측면들(102bd)의 노출부(K2)들로부터 결정 성장된 부분들일 수 있다. 상기 추가 성장부들(114ab)은 직사각형 형상일 수 있다. 상기 추가 성장부들(114ab)과 상기 주 성장부들(114aa)은 각각 일면을 공유할 수 있다.
주 성장부(114aa)의 하면은 액티브 핀(102b)의 상면 및 제 1 돌출부(104a)의 상면과 접촉할 수 있다. 추가 성장부(114ab)의 하면은 액티브 핀(102b)의 제 2 측면(102bd)의 노출부(K2) 및 제 2 돌출부(104b)의 상면과 접촉할 수 있다. 상기 추가 성장부(114ab)의 하면은 상기 주 성장부(114aa)의 하면보다 낮은 레벨일 수 있다.
예를 들어, 상기 소스/드레인(114a)은 에피텍셜 공정(epitaxial process)을 통해 결정화 될 수 있다.
이후의 공정들은, 앞서 언급한 10a 내지 도 13a의 공정들과 동일한 공정들을 진행할 수 있다.
도 17은 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자를 도시한 사시도이다.
이후 설명될 도 17의 이전 공정들은 앞서 실시예에서 언급한 도 5a 내지 도 8a를 참조하여 설명한 공정들과 동일하다. 도 17의 E1은 도 1a의 (b)의 구성과 동일하므로 이를 참조한다.
도 17, 도 15, 및 도 1(a)의 (b)를 참조하면, 본 발명의 다른 실시예에 의한 반도체 소자의 제조방법은 병합 소스/드레인들(114b)을 형성하는 것을 포함할 수 있다.
상기 병합 소스/드레인들(114b)은 다수의 액티브 핀들(102b)과 접촉될 수 있고 및 주 성장부들(114ba), 추가 성장부들(114bb), 및 병합 성장부들(114bc)을 포함할 수 있다. 상기 주 성장부들(114ba)은 상기 액티브 핀들(102b)의 리세싱된 표면들(102bc)및 리세싱된 측면들(102bb)로부터 결정 성장된 부분 일 수 있다. 상기 추가 성장부들(114bb)은 상기 액티브 핀들(102b)의 제 2 측면들(102bd)의 노출부들(K1)로부터 결정 성장된 부분일 수 있다. 상기 추가 성장부들(114bb)은 병합 소스/드레인(114b)의 일 측 및 타 측에 각각 위치할 수 있다. 상기 주 성장부들(114ba)은 각각 상기 추가 성장부(114bb)와 일면을 공유할 수 있다. 상기 주 성장부들(114ba)은 다이아 몬드 형상이고, 상기 추가 성장부들(114bb)은 직사각형 형상이고, 및 상기 병합 성장부들(114bc)는 상기 주 성장부들(114ba)의 모서리들이 병합된 형태로 이해 될 수 있다. 상세히는, 상기 병합 성장부들(114bc)은 결정화 공정이 진행되는 동안 상기 주 성장부들(114ba)의 인접한 모서리들이 병합되고 및 병합된 부분이 상하로 확장된 부분일 수 있다.
전술한 구성에서, 제 1 잔류물들(108a)이 상기 제 1 트렌치들의 측면들인 상기 액티브 핀들의 제 1 측면들(102bc) 및 상기 소자 분리막(104)의 상면에 존재할 수 있다. 제 2 잔류물들(108b)이 상기 제 1 측면들(102bc)과 평행한 제 2 측면들(102bd) 및 상기 추가 성장부들(114)의 하면들에 존재할 수 있다. 상기 주 성장부들(114ba)의 하면들은 상기 액티브 핀들(102b)의 상면들 및 상기 제 1 잔류물들(108a)의 상면들과 접촉할 수 있고 상기 추가 성장부들(114bb)의 하면들은 상기 액티브 핀들(102b)의 측면들 및 상기 제 2 잔류물들(108b)의 상면들과 접촉할 수 있다. 상기 추가 성장부들(114bb)의 하면들은 상기 주 성장부들(114ab)의 하면들 보다 낮은 레벨일 수 있다. 상기 병합 성장부들(114bc)의 하면들은 상기 주 성장부들(114ab)의 하면들 보다 높은 레벨일 수 있다.
다른 예로, 도 4를 더 참조하면, 상기 제 1 및 제 2 잔류물들(108a, 108b)이 모두 제거되고, 상기 액티브 핀들(102b)의 제 1 측면들(102bc)에 소자 분리막(104)으로부터 연장된 제 1 돌출부들(104a)이 존재할 수 있고, 및 상기 제 1 측면들(102bc)과 평행한 제 2 측면들(102bd)에 상기 소자 분리막(104)으로부터 연장된 제 2 돌출부들(104b)이 존재할 수 있다.
이후의 공정들은 앞서 도 13a 내지 도 14a 및 도 13b및 도 14b를 참조하여 설명된 공정과 동일 한 공정이 진행될 수 있다.
도 18은 본 발명의 기술적 사상의 다양한 실시 예들에 의해 제조된 반도체 소자(100a, 100b, 100c, 100d)포함하는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 18을 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈(500)은, 반도체 모듈 기판(510) 상에 실장 된 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자(100a, 100b, 100c, 100d)를 포함할 수 있다. 반도체 모듈(500)은 모듈 기판(510) 상에 실장 된 마이크로프로세서(520)를 더 포함할 수 있다. 모듈 기판(510)의 적어도 한 변에는 입출력 터미널들(540)이 배치될 수 있다. 반도체 모듈(500)은 메모리 카드 또는 SSD(solid state drive)를 포함할 수 있다.
도 19는 본 발명의 기술적 사상의 실시 예들에 의해 제조된 반도체 소자(100a, 100b, 100c, 100d)를 포함하는 본 발명의 기술적 사상의 일 실시 예들에 의한 전자 시스템을 개념적으로 도시한 블록도이다.
도 19를 참조하면, 본 발명의 기술적 사상의 실시 예들에 의해 제조된 반도체 소자(100a, 100b, 100c, 100d)는 전자 시스템(600)에 적용될 수 있다. 전자 시스템(600)은 바디(Body; 610), 마이크로 프로세서 유닛(Micro Processor Unit; 620), 파워 공급부(Power Supply; 630), 기능 유닛(Function Unit; 640), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 650)을 포함할 수 있다. 바디(610)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(616), 상기 파워 공급 유닛(630), 상기 기능 유닛(640), 및 상기 디스플레이 컨트롤러 유닛(650)은 상기 바디(610)상에 실장 또는 장착될 수 있다. 상기 바디(610)의 상면 혹은 상기 바디(610)의 외부에 디스플레이 유닛(660)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(660)은 상기 바디(610)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(650)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급부(630)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(620), 기능 유닛(640), 디스플레이 컨트롤러 유닛(650) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(620)은 파워 공급 유닛(630)으로부터 전압을 공급받아 기능 유닛(640)과 디스플레이 유닛(660)을 제어할 수 있다. 기능 유닛(640)은 다양한 전자 시스템(600)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(600)이 휴대폰 같은 모바일 전자 기기인 경우 상기 기능 유닛(640)은 다이얼링, 또는 외부 장치(External Apparatus; 670)와의 교신으로 상기 디스플레이 유닛(660)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 응용 실시예에서, 전자 시스템(600)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(640)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(640)은 유선 혹은 무선의 통신 유닛(Communication Unit; 680)을 통해 외부 장치(670)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(600)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(640)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 실시예들에 의해 제조된 반도체 소자(100)은 기능 유닛(640)에 포함될 수 있다.
도 19는 본 발명의 기술적 사상의 실시예들에 의해 제조된 반도체 소자(100a, 100b, 100c, 100d)를 포함하는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개략적으로 도시한 블록도이다.
도 19를 참조하면, 전자 시스템(700)은 본 발명의 기술적 사상의 실시예들에 의해 제조된 반도체 소자(100a, 100b, 100c, 100d)를 포함할 수 있다.
전자 시스템(700)은 모바일 전자 기기 또는 컴퓨터에 적용될 수 있다. 예를 들어, 전자 시스템(700)은 메모리 시스템(712), 마이크로프로세서(714), 램(716) 및 버스(720)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(718)를 포함할 수 있다. 마이크로프로세서(714)는 전자 시스템(700)을 프로그램 및 컨트롤할 수 있다. 램(716)은 마이크로프로세서(714)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(714) 또는 램(716)은 본 발명의 기술적 사상의 실시예들에 의해 제조된 반도체 소자(100a, 100b, 100c, 100d)중 하나를 포함할 수 있다.
마이크로프로세서(714), 램(716) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(718)는 전자 시스템(700)으로 데이터를 입력하거나 또는 전자 시스템(700)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(712)은 마이크로프로세서(714) 동작용 코드들, 마이크로프로세서(714)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(712)은 컨트롤러 및 메모리를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
102a: 기판 102b: 액티브 핀들
102bc: 액티브 핀의 제 1 측면
102bd: 액티브 핀이 제 2 측면
104: 소자 분리막 104a: 제 1 돌출부
104b: 제 2 돌출부 108: 스페이서
108a: 제 1 잔류물 108b: 제 2 잔류물
114a: 소스/드레인 114b: 병합/소스 드레인
114aa, 114ba: 주 성장부
114ab, 114bb: 추가 성장부
114bc: 추가 성장부 118: 게이트 스택

Claims (20)

  1. 기판;
    상기 기판으로부터 상기 기판의 상면과 수직한 수직 방향으로 돌출되고, 서로 대향하는 제1 측면 및 제2 측면을 갖는 제1 액티브 핀을 포함하는 액티브 핀들;
    상기 기판 상에서 상기 제1 액티브 핀의 상기 제1 측면과 접촉하는 제1 소자분리막;
    상기 기판 상에서 상기 제1 액티브 핀의 상기 제2 측면과 접촉하는 제2 소자분리막; 및
    상기 제1 액티브 핀 상의 제1 소스/드레인을 포함하는 소스/드레인들을 포함하되,상기 제1 소스/드레인은 다른 소스/드레인들과 이격되고 상기 제1 액티브 핀 상에서 비대칭 구조를 갖고, 상기 제1 소스/드레인은 상기 제1 액티브 핀의 상기 제1 측면과 상기 제2 측면 사이의 중심 축을 기준으로 보았을 때, 비대칭 구조이고,
    상기 제1 소스/드레인에서, 상기 기판의 상면을 기준으로 보았을 때, 상기 제2 소자분리막과 상기 수직 방향으로 중첩하는 상기 제1 소스/드레인의 최하단은 상기 제1 소자분리막과 상기 수직 방향으로 중첩하는 상기 제1 소스/드레인의 최하단 보다 낮은 레벨에 배치되는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제2 소자분리막과 상기 수직 방향으로 중첩하는 상기 제1 소스/드레인의 상기 최하단은 상기 제1 액티브 핀의 상면 보다 낮은 레벨에 배치되는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제1 소스/드레인은 상기 제1 액티브 핀의 상면으로부터 성장된 주 성장부 및 상기 주 성장부로부터 성장되고 상기 제2 소자분리막과 중첩하는 추가 성장부를 포함하고,
    상기 추가 성장부는 경사진 하면 및 경사진 상면을 포함하고,
    상기 추가 성장부에서 상기 경사진 상면은 상기 경사진 하면으로부터 절곡된 반도체 소자.
  4. 기판;
    상기 기판으로부터 상기 기판의 상면과 수직한 수직 방향으로 돌출되고, 서로 대향하는 제1 측면 및 제2 측면을 갖는 제1 액티브 핀;
    상기 기판으로부터 상기 수직 방향으로 돌출되고, 상기 제1 측면과 마주보는 제3 측면 및 상기 제3 측면과 대향하는 제4 측면을 갖는 제2 액티브 핀;
    상기 제1 액티브 핀의 상기 제1 측면과 상기 제2 액티브 핀의 상기 제3 측면 사이에 배치되는 제1 소자분리막;
    상기 제1 액티브 핀의 상기 제2 측면과 접촉하는 제2 소자분리막;
    상기 제2 액티브 핀의 상기 제4 측면과 접촉하는 제3 소자분리막; 및
    상기 제1 액티브 핀 및 상기 제2 액티브 핀과 접촉하는 병합 소스/드레인을 포함하되,
    상기 병합 소스/드레인은 상기 제1 액티브 핀으로부터 성장된 제1 성장부, 상기 제2 액티브 핀으로부터 성장된 제2 성장부, 상기 제1 및 제2 성장부들을 연결하는 병합 성장부를 포함하고,
    상기 병합 성장부 보다 낮은 레벨에서 상기 제1 액티브 핀의 상기 제1 측면과 상기 제2 측면 사이의 중심 축을 기준으로 보았을 때, 상기 제1 성장부는 비대칭 구조이고,
    상기 기판의 상면과 평행한 제1 수평 방향에서, 상기 병합 소스/드레인은 상기 제2 소자분리막과 상기 수직 방향으로 중첩하는 제1 측 끝단 및 상기 제3 소자분리막과 상기 수직 방향으로 중첩하는 제2 측 끝단을 갖고,
    상기 병합 소스/드레인의 상기 제1 측 끝단과 상기 수직 방향으로 중첩하는 상기 제2 소자분리막 부분의 상단은 상기 제1 소자분리막의 상면 보다 낮은 레벨에 베치되는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 병합 소스/드레인에서, 상기 제1 소자분리막과 중첩하는 상기 병합 소스/드레인의 하부면은 상기 기판의 상기 상면과 평행한 부분을 포함하는 반도체 소자.
  6. 제 4 항에 있어서,
    상기 제1 및 제2 액티브 핀들과 교차하는 게이트 스택을 더 포함하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 게이트 스택은 게이트 유전막 및 게이트 전극을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 게이트 유전막은 상기 게이트 전극의 하면 및 측면을 덮는 반도체 소자.
  9. 제 4 항에 있어서,
    상기 병합 소스/드레인에서, 상기 기판의 상기 상면을 기준으로 보았을 때 상기 제2 소자분리막과 상기 수직 방향으로 중첩하는 상기 병합 소스/드레인의 최하단은 상기 제1 소자분리막과 상기 수직 방향으로 중첩하는 상기 병합 소스/드레인의 최하단 보다 낮은 레벨에 배치되는 반도체 소자.
  10. 제 4 항에 있어서,
    상기 제1 소자분리막과 상기 병합 소스/드레인은 서로 이격되는 반도체 소자.
  11. 제 4 항에 있어서,
    상기 제1 소자분리막의 상기 상면은 상기 기판을 향하는 방향으로 오목한 모양인 반도체 소자.

  12. 기판;
    상기 기판으로부터 상기 기판의 상면과 수직한 수직 방향으로 돌출되고, 각각 제1 핀 영역과 상기 제1 핀 영역의 양 측에서 리세싱된 제2 핀 영역들을 포함하는 액티브 핀들;
    상기 액티브 핀들의 상기 제1 핀 영역들과 교차하는 게이트 스택;
    상기 게이트 스택의 측면 상의 게이트 스페이서;
    상기 액티브 핀들의 하부들을 덮는 소자 분리막; 및
    상기 게이트 스택의 제1 측에서 상기 제2 핀 영역들 상에 배치되는 제1 소스/드레인;
    상기 게이트 스택의 제2 측에서 상기 제 2 핀 영역들 상에 배치되는 제2 소스/드레인을 포함하고,
    상기 액티브 핀들은 제1 액티브 핀 및 제2 액티브 핀을 포함하고,
    상기 제1 액티브 핀은 상기 기판으로부터 상기 기판의 상면과 수직한 수직 방향으로 돌출되고, 서로 대향하는 제1 측면 및 제2 측면을 갖고,
    상기 제2 액티브 핀은 상기 기판으로부터 상기 수직 방향으로 돌출되고 상기 제1 측면과 마주보는 제3 측면 및 상기 제3 측면과 대향하는 제4 측면을 갖고,
    상기 소자 분리막은 상기 제1 액티브 핀의 상기 제1 측면과 상기 제2 액티브 핀의 상기 제3 측면 사이에 배치되는 제1 소자분리막, 상기 제1 액티브 핀의 상기 제2 측면과 접촉하는 제2 소자분리막 및 상기 제2 액티브 핀의 상기 제4 측면과 접촉하는 제3 소자분리막을 포함하고,
    상기 제1 소스/드레인에서, 상기 기판의 상기 상면을 기준으로 보았을 때, 상기 제2 소자분리막과 중첩하는 상기 제1 소스/드레인의 최하단은 상기 제1 소자분리막과 중첩하는 상기 제1 소스/드레인의 최하단 보다 낮은 레벨에 배치되는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 제1 소자분리막 상에서 상기 제1 액티브 핀과 접촉하는 제1 스페이서; 및
    상기 제1 소자분리막 상에서 상기 제2 액티브 핀과 접촉하는 제2 스페이서를 더 포함하되,
    상기 제1 및 제2 스페이서들은 상기 제1 소스/드레인 아래에 배치되는 반도체 소자.
  14. 기판;
    상기 기판으로부터 상기 기판의 상면과 수직한 수직 방향으로 돌출되고, 서로 대향하는 제1 측면 및 제2 측면을 갖는 제1 액티브 핀;
    상기 기판으로부터 상기 수직 방향으로 돌출되고, 상기 제1 측면과 마주보는 제3 측면 및 상기 제3 측면과 대향하는 제4 측면을 갖는 제2 액티브 핀;
    상기 제1 액티브 핀의 상기 제1 측면과 상기 제2 액티브 핀의 상기 제3 측면 사이에 배치되는 제1 소자분리막;
    상기 제1 액티브 핀의 상기 제2 측면과 접촉하는 제2 소자분리막;
    상기 제2 액티브 핀의 상기 제4 측면과 접촉하는 제3 소자분리막;
    상기 제1 액티브 핀 및 상기 제2 액티브 핀과 접촉하는 병합 소스/드레인; 및
    상기 병합 소스/드레인과 상기 제1 소자분리막 사이에 배치되는 스페이서를 포함하되,
    상기 병합 소스/드레인은 상기 제1 액티브 핀으로부터 성장된 제1 성장부, 상기 제2 액티브 핀으로부터 성장된 제2 성장부, 상기 제1 및 제2 성장부들을 연결하는 병합 성장부를 포함하고,
    상기 병합 성장부 보다 낮은 레벨에서 상기 액티브 핀의 상기 제1 측면과 상기 제2 측면 사이의 중심 축을 기준으로 보았을 때, 상기 제1 성장부는 비대칭 구조인 반도체 소자.
  15. 제 14 항에 있어서,
    상기 스페이서는 절연성 물질로 형성되고,
    상기 스페이서는 상기 병합 소스/드레인 및 상기 제1 소자분리막과 접촉하는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 병합 성장부와 상기 제1 소자분리막은 서로 이격된 반도체 소자.
  17. 삭제
  18. 제 14 항에 있어서,
    상기 병합 소스/드레인과 접촉하는 소스/드레인 콘택을 더 포함하는 반도체 소자.
  19. 제 18 항에 있어서,
    상기 병합 소스/드레인과 상기 소스/드레인 콘택 사이의 실리사이드층을 더 포함하는 반도체 소자.
  20. 기판;
    상기 기판으로부터 상기 기판의 상면과 수직한 수직 방향으로 돌출되고, 서로 대향하는 제1 측면 및 제2 측면을 갖는 제1 액티브 핀;
    상기 기판으로부터 상기 수직 방향으로 돌출되고, 상기 제1 측면과 마주보는 제3 측면 및 상기 제3 측면과 대향하는 제4 측면을 갖는 제2 액티브 핀;
    상기 제1 액티브 핀의 상기 제1 측면과 상기 제2 액티브 핀의 상기 제3 측면 사이에 배치되는 제1 소자분리막;
    상기 제1 액티브 핀의 상기 제2 측면과 접촉하는 제2 소자분리막;
    상기 제2 액티브 핀의 상기 제4 측면과 접촉하는 제3 소자분리막; 및
    상기 제1 액티브 핀 및 상기 제2 액티브 핀과 동시에 접촉하는 병합 소스/드레인을 포함하되,
    상기 제2 소자분리막과 상기 수직 방향으로 중첩하는 상기 병합 소스/드레인의 최하단은 상기 제1 소자분리막과 중첩하는 상기 병합 소스/드레인의 최하단 보다 낮은 레벨에 배치되고,
    상기 병합 소스/드레인과 상기 제1 소자분리막은 서로 이격되는 반도체 소자.

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