KR20160125208A - 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

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KR20160125208A
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유종렬
이현정
탁용석
구본영
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Abstract

기판상에 서로 평행하게 연장하는 핀 액티브 영역들, 상기 핀 액티브 영역들을 정의하는 아이솔레이션 영역, 상기 핀 액티브 영역들과 수직으로 교차하고 서로 평행하게 연장하는 게이트 패턴들, 상기 게이트 패턴들 사이의 상기 핀 액티브 영역들 상의 소스/드레인 영역들 및 상기 핀 액티브 영역들의 측면들과 접하고, 상기 핀 액티브 영역들 사이의 상기 아이솔레이션 영역의 표면을 덮는 핀 액티브 스페이서들을 포함하고, 상기 핀 액티브 스페이서들의 최상부 레벨들은 상기 핀 액티브 영역들과 상기 소스/드레인 영역들 간의 경계면들보다 높고, 및 상기 아이솔레이션 영역의 표면은 상기 소스/드레인 영역들의 하면들보다 낮은 반도체 소자가 설명된다.

Description

핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법{Semiconductor device having fin active regions and method of fabricating the same}
본 발명은 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 핀 액티브 영역들의 폭 및 간격이 좁아짐에 따라 핀 액티브 영역들 상의 에피택셜 성장한 소스/드레인 영역들의 접촉 면적도 줄어들고 있다. 이에 따라, 컨택 저항을 감소시키기 위한 다양한 방법들이 연구되고 있다. 본 발명은 핀 액티브 영역들을 가진 반도체 소자에서, 상기 소스/드레인 영역들의 측 방향 성장(lateral growth)을 조절하여 접촉 면적을 최대화하는 구조를 제안한다.
본 발명이 해결하고자 하는 과제는 컨택 패턴의 접촉 면적을 최대화하여 컨택 저항을 낮출 수 있는 반도체 소자들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자들의 제조 방법들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자들을 포함하는 반도체 모듈을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자들을 포함하는 전자 장치들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자는 기판상에 서로 평행하게 연장하는 핀 액티브 영역들, 상기 핀 액티브 영역들을 정의하는 아이솔레이션 영역, 상기 핀 액티브 영역들과 수직으로 교차하고 서로 평행하게 연장하는 게이트 패턴들, 상기 게이트 패턴들 사이의 상기 핀 액티브 영역들 상의 소스/드레인 영역들 및 상기 핀 액티브 영역들의 측면들과 접하고, 상기 핀 액티브 영역들 사이의 상기 아이솔레이션 영역의 표면을 덮는 핀 액티브 스페이서들을 포함하고, 상기 핀 액티브 스페이서들의 최상부 레벨들은 상기 핀 액티브 영역들과 상기 소스/드레인 영역들 간의 경계면들보다 높고, 및 상기 아이솔레이션 영역의 표면은 상기 소스/드레인 영역들의 하면들보다 낮을 수 있다.
본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자는 기판상에 제1 방향으로 서로 평행하게 연장하는 핀 액티브 영역들, 상기 핀 액티브 영역들을 정의하는 아이솔레이션 영역, 상기 핀 액티브 영역들의 제1 부분들 상의 게이트 패턴들, 상기 핀 액티브 영역들의 제2 부분들 상의 소스/드레인 영역들 및 상기 핀 액티브 영역들 사이의 상기 핀 액티브 영역들의 측면들 상의 내측 핀 액티브 스페이서들을 포함하고, 상기 내측 핀 액티브 스페이서들의 내측 면들은 상기 핀 액티브 영역들의 측면들과 접하고, 상기 내측 핀 액티브 스페이서들의 하면들은 상기 아이솔레이션 영역의 표면의 일부와 접하고, 상기 내측 핀 액티브 스페이서들의 최상부 레벨들은 상기 핀 액티브 영역들의 상기 제2 부분들의 상면들보다 높을 수 있다.
본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자는 기판상의 스트레인 버퍼층, 상기 스트레인 버퍼층 상에 제1 방향으로 평행하게 연장하는 핀 액티브 영역들, 상기 핀 액티브 영역들 사이의 상기 스트레인 버퍼층 상의 아이솔레이션 영역, 상기 핀 액티브 영역들 상에 상기 제1 방향에 수직하게 교차하는 제2 방향으로 평행하게 연장하는 게이트 패턴들, 상기 게이트 패턴들 사이의 상기 핀 액티브 영역들 상의 에피택셜 영역들, 상기 핀 액티브 영역들 사이의 내측 핀 액티브 스페이서들 및 상기 핀 액티브 영역들 중 최외곽의 핀 액티브 영역들의 외측 면들 상의 외측 핀 액티브 스페이서들을 포함하고, 상기 아이솔레이션 영역의 표면은 상기 핀 액티브 영역들의 상면들보다 낮고, 상기 내측 핀 액티브 스페이서들의 수평 폭들은 상기 핀 액티브 영역들 사이의 간격들과 실질적으로 동일하고, 상기 내측 핀 액티브 스페이서들의 최상부 레벨들은 상기 핀 액티브 영역들과 상기 에피택셜 영역들 간의 경계면들 및 상기 외측 핀 액티브 스페이서들의 최상부 레벨들보다 높을 수 있다.
본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자는 기판상에 형성되고, 단결정 실리콘 게르마늄을 포함하는 스트레인 버퍼층, 상기 스트레인 버퍼층 상에 형성되고, 단결정 실리콘 게르마늄을 포함하는 핀 액티브 영역, 상기 핀 액티브 영역을 둘러싸는 아이솔레이션 영역, 상기 핀 액티브 영역을 가로질러 상기 아이솔레이션 영역 상으로 연장하는 게이트 패턴, 상기 게이트 패턴의 양 측의 상기 핀 액티브 영역 상의 에피택셜 영역 및 상기 핀 액티브 영역의 측면 상의 핀 액티브 스페이서를 포함하고, 상기 핀 액티브 스페이서의 하부 측면은 상기 핀 액티브 영역의 측면과 접하고, 상기 핀 액티브 스페이서의 하면은 상기 아이솔레이션 영역과 전체적으로 접하고, 상기 핀 액티브 스페이서의 상부는 상기 핀 액티브 영역의 상면으로부터 돌출하고, 및 상기 에피택셜 영역의 하면은 상기 핀 액티브 스페이서의 최상부 레벨보다 낮고 상기 아이솔레이션 영역의 표면보다 높을 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시 예에 의한 반도체 소자는 단결정 실리콘 게르마늄(SiGe)을 갖는 핀 액티브 영역을 형성함으로써, 채널 영역에 컴프레시브 스트레인(compressive strain)을 안정적으로 인가하여 홀 모빌리티(hole mobility)를 증가시키고, 이에 따라 반도체 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.
또한, 기판과 핀 액티브 영역 사이에 핀 액티브 영역들보다 게르마늄(Ge) 함량이 낮은 단결정 실리콘 게르마늄(SiGe)을 갖는 스트레인 버퍼층을 형성함으로써, 기판상에 직접적으로 게르마늄(Ge) 함량이 높은 핀 액티브 영역을 형성하는 것과 비교하여 핀 액티브 영역에 적층 결함(stacking fault)이 발생하는 것을 방지하여 채널 영역에 가해지는 컴프레시브 스트레인이 완화되는 문제를 개선할 수 있는 효과가 있다.
또한, 핀 액티브 영역의 측면 상의 핀 액티브 스페이서의 높이를 조절함으로써, 에피택셜 성장하는 소스/드레인 영역들의 측 방향 길이를 조절하여 컨택 패턴과의 접촉 면적을 최대화할 수 있는 효과가 있다.
기타 다양한 효과들은 상세한 설명 내에서 언급될 것이다.
도 1은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자의 레이아웃도이다.
도 2 내지 도 4b는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자를 설명하기 위하여 도 1의 I-I′방향 및 II-II′방향을 따라 절단한 종단면도들(cross-sectional views)이다.
도 5a 내지 도 21b는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자의 제조 방법을 설명하는 종단면도들이다.
도 22는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 23 및 도 24는 본 발명의 기술적 사상의 실시 예들에 의한 전자 시스템을 개념적으로 도시한 블록다이어그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’및/또는 ‘포함하는(comprising)’은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', 아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자의 레이아웃도이다.
도 1을 참조하면, 본 발명의 실시 예들에 의한 반도체 소자는 X 방향으로 평행하게 연장하는 핀 액티브 영역들(120), 상기 핀 액티브 영역들(120)과 수직하게 교차하도록 Y 방향으로 평행하게 연장하는 게이트 패턴들(140), 및 상기 게이트 패턴들(140) 사이에 위치하고 상기 핀 액티브 영역들(120)과 수직하게 교차하도록 Y 방향으로 평행하게 연장하는 컨택 패턴들(190)을 포함할 수 있다. 상기 핀 액티브 영역들(120)은 상기 게이트 패턴들(140)과 중첩하는 채널 영역(125)들 및 상기 컨택 패턴들(190)과 중첩하는 소스/드레인 영역들(127)을 포함할 수 있다.
도 2는 본 발명의 다양한 실시 예들에 의한 반도체 소자들(100A, 100B, 100C)의 종단면도이고, 도 3a는 본 발명의 일 실시 예에 의한 반도체 소자(100A)의 종단면도이다. 예를 들어, 도 2는 도 1의 I-I′방향의 종단면도이고 도 3a는 도 1의 II-II′방향의 종단면도이다.
도 1, 도 2, 및 도 3a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100A)는 기판(101), 스트레인 버퍼층(110), 핀 액티브 영역들(120), 아이솔레이션 영역(130), 게이트 패턴들(140), 및 컨택 패턴들(190)을 포함할 수 있다. 상기 게이트 패턴들(140)의 양 측면들 상의 게이트 스페이서들(150G) 및 상기 핀 액티브 영역들(120)의 양 측면들 상의 핀 액티브 스페이서들(150F)을 더 포함할 수 있다. 상기 핀 액티브 스페이서들(150F)은 상기 핀 액티브 영역들(120) 사이의 내측 핀 액티브 스페이서들(151F) 및 상기 핀 액티브 영역들(120) 중 최외곽의 핀 액티브 영역들(120)의 외측 상의 외측 핀 액티브 스페이서들(153F)을 포함할 수 있다. 상기 아이솔레이션 영역(130)은 깊은 트렌치(131), 얕은 트렌치(133), 및 상기 깊은 트렌치(131)를 완전히 채우고 상기 얕은 트렌치(133)를 부분적으로 채우는 트렌치 절연물(135)을 포함할 수 있다.
상기 기판(101)은 실리콘 웨이퍼 또는 SOI(silicon on insulator) 웨이퍼와 같은 단결정 반도체 기판을 포함할 수 있다.
상기 스트레인 버퍼층(110)은 상기 기판(101) 상에 형성될 수 있다. 상기 스트레인 버퍼층(110)은 에피택셜 성장한 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예를 들어, 상기 버퍼층(110)은 0% 내지 50% 범위의 게르마늄(Ge) 함량을 갖는 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다.
상기 핀 액티브 영역들(120)은 상기 스트레인 버퍼층(110) 상에 형성될 수 있다. 상기 핀 액티브 영역들(120)의 수직 두께(vertical thickness)는 상기 스트레인 버퍼층(110)의 수직 두께보다 작을 수 있다. 여기에서, 상기 핀 액티브 영역들(120)의 수직 두께는 상기 스트레인 버퍼층(110)과 접하는 상기 핀 액티브 영역들(120)의 하면들로부터 상기 게이트 패턴들(140)과 접하는 상기 핀 액티브 영역들(120)의 상면들까지의 거리(distance)를 의미할 수 있다. 또한, 상기 스트레인 버퍼층(110)의 수직 두께는 상기 기판(101)과 접하는 상기 스트레인 버퍼층(110)의 하면으로부터 상기 핀 액티브 영역들(120)의 상기 하면들과 접하는 상기 스트레인 버퍼층(110)의 상면까지의 거리(distance)를 의미할 수 있다. 예를 들어, 상기 스트레인 버퍼층(110)의 수직 두께는 약 1um 내지 2um일 수 있고, 상기 핀 액티브 영역들(120)의 수직 두께는 약 50nm 이하일 수 있다.
상기 핀 액티브 영역들(110)은 에피택셜 성장한 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 핀 액티브 영역들(110)은 상기 스트레인 버퍼층(110)보다 높은 게르마늄(Ge) 함량을 갖는 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예를 들어, 상기 핀 액티브 영역들(120)은 20% 내지 60% 범위의 게르마늄(Ge) 함량을 갖는 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다.
상기 핀 액티브 영역들(120)은 상기 게이트 패턴들(140)이 배치되는 제1 부분들(120a) 및 상기 게이트 패턴들(140)이 배치되지 않는 제2 부분들(120b)을 포함할 수 있다. 상기 핀 액티브 영역들(120)의 상기 제1 부분들(120a)은 상기 채널 영역들(125)을 포함할 수 있다. 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b)은 상기 소스/드레인 영역들(127)을 포함할 수 있다.
상기 채널 영역들(125)은 상기 게이트 패턴들(140)이 배치되는 상기 핀 액티브 영역들(120)의 상기 제1 부분들(120a) 내에 형성될 수 있다.
상기 소스/드레인 영역들(127)은 상기 게이트 패턴들(140)이 배치되지 않는 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b) 내에 형성될 수 있다. 즉, 상기 소스/드레인 영역들(127)은 상기 채널 영역들(125) 사이에 형성될 수 있다. 상기 소스/드레인 영역들(127)은 소스/드레인 트렌치들(127T), 제1 에피택셜 막들(127a), 제2 에피택셜 막들(127b), 및 제3 에피택셜 막들(127c)을 포함할 수 있다.
상기 소스/드레인 트렌치들(127T)은 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b) 내에 상기 핀 액티브 영역들(120)의 표면으로부터 상기 스트레인 버퍼층(110)을 향하여 형성될 수 있다. 도 2를 참조하면, 상기 소스/드레인 트렌치들(127T)의 바닥면들(B)은 라운드질 수 있다. 상기 소스/드레인 트렌치들(127T)의 내부 측벽들은 상기 게이트 스페이서들(150G)과 수직으로 중첩할 수 있다. 도 3a를 참조하면, 상기 소스/드레인 트렌치들(127T)의 상기 바닥면들(B) 즉, 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b)의 상면들은 상기 아이솔레이션 영역(130)의 상면보다 높을 수 있다. 또한, 상기 소스/드레인 트렌치들(127T)의 상기 바닥면들(B) 즉, 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b)의 상면들은 상기 내측 핀 액티브 스페이서들(151F)의 상면들의 최상단 레벨(UL) 및 외측 핀 액티브 스페이서들(153F)의 최상단 레벨(UL)보다 낮을 수 있다. 또한, 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b)의 상면들은 상기 내측 핀 액티브 스페이서들(151F)의 상면들의 최하단 레벨(UL)보다 높을 수 있다.
상기 제1 에피택셜 막들(127a)은 상기 소스/드레인 트렌치들(127T)의 내벽 상에 컨포멀하게 형성될 수 있다. 도 3a를 참조하면, 상기 제1 에피택셜 막들(127a)은 라인 또는 바(bar) 형상의 종단면을 가질 수 있다. 상기 제1 에피택셜 막들(127a)은 에피택셜 성장한 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 제1 에피택셜 막들(127a)은 상기 핀 액티브 영역들(120)보다 게르마늄(Ge) 함량이 높은 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예를 들어, 상기 제1 에피택셜 막들(127a)은 25% 내지 65%의 게르마늄(Ge) 함량을 갖는 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다.
상기 제2 에피택셜 막들(127b)은 상기 제1 에피택셜 막들(127a) 상에 상기 소스/드레인 트렌치들(127T)을 채우도록 형성될 수 있다. 도 3a를 참조하면, 상기 제2 에피택셜 막들(127b)은 상기 핀 액티브 스페이서들(150f) 상으로 성장하는 돌출부들(P)을 포함할 수 있다. 상기 제2 에피택셜 막들(127b)의 상기 돌출부들(P)은 다각형 모양의 종단면들을 가질 수 있다. 예를 들어, 상기 제2 에피택셜 막들(127b)의 상기 돌출부들(P)은 5개의 면들을 가질 수 있다. 구체적으로, 상기 제2 에피택셜 막들(127b)은 제1 상부 면들(S1), 제2 상부 면들(S2), 제3 상부 면들(S3), 제1 하부 면들(S3), 및 제2 하부 면들(S4)을 포함할 수 있다.
상기 제1 상부 면들(S1), 제2 상부 면들(S2), 제1 하부 면들(S3), 제2 하부 면들(S4)은 경사진 {111} 면들을 가질 수 있다. 상기 제1 상부 면들(S1)은 상기 제1 하부 측면들(S3)과 제1 대각선 방향으로 평행하고, 상기 제2 상부 면들(S2)은 상기 제2 하부 면들(S4)과 상기 제1 대각선 방향에 수직하는 제2 대각선 방향으로 평행할 수 있다. 상기 제3 상부 면들(S3)은 상기 제1 상부 면들(S1)의 상단부들과 상기 제2 상부 면들(S2)의 상단부들을 연결할 수 있다. 상기 제3 상부 면들(S5)은 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b)의 상면들과 평행할 수 있다. 이에 따라, 상기 제2 에피택셜 막들(127b)의 상단들은 실질적으로 평평할 수 있다.
또한, 상기 제2 에피택셜 막들(127b)의 상기 돌출부들(P)은 브릿지(bridge) 형태로 서로 연결될 수 있다. 예를 들어, 상기 제1 상부 면들(S1)의 하단부들과 상기 제2 상부 면들(S2)의 하단부들이 서로 연결되고, 상기 제1 하부 면들(S3)의 상단부들과 상기 제2 하부 면들(S4)의 상단부들이 서로 연결될 수 있다.
상기 제2 에피택셜 막들(127b)의 상기 돌출부들(P)의 상기 제1 상부 면들(S1), 제2 상부 면들(S2), 제1 하부 면들(S3), 제2 하부 면들(S4) 중 상기 핀 액티브 스페이서들(150F)의 상기 외측 핀 액티브 스페이서들(153F)과 접하는 제1 상부 면(S1), 제2 상부 면(S2), 제1 하부 면(S3), 및 제2 하부 면(S4)은 상대적으로 측 방향으로 길게 성장할 수 있다. 이는 상기 외측 핀 액티브 스페이서들(153F)의 최상단 레벨(UL)이 상기 내측 핀 액티브 스페이서들(151F)의 최상단 레벨(UL)보다 낮기 때문이다.
도 3a를 참조하면, 각각의 상기 제2 에피택셜 막들(127b)의 수평 폭(W1)들은 약 60nm 이하일 수 있다. 여기에서, 상기 제2 에피택셜 막들(127b)의 수평 폭(W1)은 각각의 제2 에피택셜 막들(127b)의 측 방향 정점(vertex)들 간의 거리를 의미할 수 있다. 또한, 각각의 상기 제2 에피택셜 막들(127b)이 합쳐진(merge) 부분들의 수평 폭(W2)들은 약 30nm 이하일 수 있다. 여기에서, 각각의 상기 제2 에피택셜 막들(127b)의 합쳐진 부분들은 가상의 점선으로 표시하였다. 각각의 상기 제2 에피택셜 막들(127b)이 합쳐진(merge) 부분들의 수평 폭(W2)들이 30nm를 초과하게 되면, 추후 상기 컨택 패턴들(190)과 접촉하는 상기 제2 에피택셜 막들(127b)의 상기 제1 상부 면들(S1) 및 제2 상부 면들(S2)의 측 방향 길이가 감소하면서 컨택 패턴들(190)과의 접촉 면적이 줄어들어 컨택 저항이 증가할 수 있다.
상기 제2 에피택셜 막들(127b)은 에피택셜 성장한 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 제2 에피택셜 막들(127b)은 상기 제1 에피택셜 막들(127a)보다 게르마늄(Ge) 함량이 높은 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예를 들어, 상기 제2 에피택셜 막들(127b)은 30% 내지 100%의 게르마늄(Ge) 함량을 갖는 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다.
상기 제3 에피택셜 막들(127c)은 상기 제2 에피택셜 막들(127b) 상에 부분적으로 컨포멀하게 형성될 수 있다. 예를 들어, 도 2를 참조하면 상기 제3 에피택셜 막들(127c)은 상기 제2 에피택셜 막(127b)의 상면 상에 상기 컨택 패턴들(190)의 측면들과 접하도록 형성될 수 있다. 또한, 도 3a를 참조하면 상기 제3 에피택셜 막들(127c)은 상기 제2 에피택셜 막들(127b)의 일부 하부 면들 상에 형성될 수 있다. 예를 들어, 상기 제3 에피택셜 막들(127c)은 상기 외측 핀 액티브 스페이서들(153F) 상으로 성장하는 제1 하부 면(S3) 및 제2 하부 면(S4) 상에만 형성되고, 상기 핀 액티브 영역들(120)의 사이의 상기 내측 핀 액티브 스페이서들(151F) 상으로 성장하는 제1 하부 면들(S3) 및 제2 하부 면들(S4) 상에는 형성되지 않을 수 있다. 상기 제3 에피택셜 막들(127c)은 에피택셜 성장한 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 제3 에피택셜 막들(127c)은 상기 제2 에피택셜 막들(127b)보다 게르마늄(Ge) 함량이 낮은 단결정 실리콘 게르마늄(SiGe) 또는 단결정 실리콘(Si)을 포함할 수 있다.
상기 아이솔레이션 영역(130)은 상기 핀 액티브 영역들(120)을 정의하도록 상기 핀 액티브 영역들(120)의 하부들을 둘러쌀 수 있다. 이에 따라, 상기 핀 액티브 영역들(120)의 상기 하부들은 상기 아이솔레이션 영역(130)과 접촉할 수 있고, 상기 핀 액티브 영역들(120)의 상부들은 상기 아이솔레이션 영역(130)의 표면으로부터 돌출할 수 있다.
상기 아이솔레이션 영역(130)의 표면들은 상기 소스/드레인 트렌치들(127T)의 상기 바닥면들(B) 즉, 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b)의 상면들보다 낮을 수 있다. 상기 아이솔레이션 영역(130)은 실리콘 산화물과 같은 절연물을 포함할 수 있다.
상기 게이트 패턴들(140)은 상기 핀 액티브 영역들(120)의 상기 제1 부분들(120a) 상에 형성될 수 있다. 상기 게이트 패턴들(140)은 표면 절연 패턴들(141), 게이트 절연 패턴들(142), 게이트 배리어 패턴들(143), 및 게이트 전극 패턴들(144)을 포함할 수 있다.
상기 표면 절연 패턴(141)은 상기 핀 액티브 영역들(120)의 상기 제1 부분들(120a) 상에 컨포멀하게 형성될 수 있다. 도 2를 참조하면, 상기 표면 절연 패턴(141)의 종단면은 수평 바(bar) 모양을 가질 수 있다. 상기 표면 절연 패턴(141)은 상기 핀 활성 영역들(120)의 표면이 산화되어 형성된 자연 산화막, 열 산화된 실리콘 또는 ALD 공정을 이용하여 증착된 실리콘 산화물을 포함할 수 있다. 다른 실시 예에서, 상기 표면 절연 패턴(141)은 생략될 수 있다.
상기 게이트 절연 패턴(142)은 상기 표면 절연 패턴(141) 상에 형성될 수 있다. 도 2를 참조하면, 상기 게이트 절연 패턴(142)의 종단면은 U자 모양을 가질 수 있다. 예를 들어, 상기 게이트 절연 패턴(142)의 외측 면은 상기 게이트 스페이서(150G)의 내측 면과 접촉할 수 있다. 상기 게이트 절연 패턴(142)은 하프늄 산화물(HfO), 알루미늄 산화물(AlO), 지르코늄 산화물(ZrO), 란타늄 산화물(LaO), 또는 기타 금속 산화물 같은 고유전율 절연물을 포함할 수 있다.
상기 게이트 배리어 패턴(143)은 상기 게이트 절연 패턴(142) 상에 형성될 수 있다. 도 2를 참조하면, 상기 게이트 배리어 패턴(143)의 종단면은 U자 모양을 가질 수 있다. 예를 들어, 상기 게이트 배리어 패턴(143)의 외측 면은 상기 게이트 절연 패턴(142)의 내측 면과 접촉할 수 있다. 상기 게이트 배리어 패턴(143)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 같은 배리어용 금속을 포함할 수 있다.
상기 게이트 전극 패턴(144)은 상기 게이트 배리어 패턴(143) 상에 형성될 수 있다. 상기 게이트 전극 패턴(144)의 측면 및 하면은 상기 게이트 배리어 패턴(143)으로 둘러싸일 수 있다. 상기 게이트 전극 패턴(144)은 텅스텐(W) 같은 전도성이 우수한 금속을 포함할 수 있다. 상기 게이트 절연 패턴(142)의 상면, 상기 게이트 배리어 패턴(143)의 상면, 및 상기 게이트 전극 패턴(144)의 상면은 공면을 이룰 수 있다
상기 게이트 스페이서들(150G)은 상기 표면 절연 패턴(141)의 측면들, 상기 게이트 절연 패턴(142)의 외측 면들, 상기 핀 액티브 영역들(120)의 상기 제1 부분들(120a)의 상면들의 일부, 상기 소스/드레인 영역들(127)의 상기 제1 에피택셜 막들(127a)의 상면들, 및 상기 제3 에피택셜 막들(127c)의 측면들과 접촉할 수 있다.
상기 핀 액티브 스페이서들(150F)은 상기 핀 액티브 영역들(120)의 측면들 및 상기 아이솔레이션 영역(130) 상면과 접촉할 수 있다. 예를 들어, 상기 핀 액티브 스페이서들(150F)의 측면들은 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b)의 측면들과 접촉할 수 있고, 및 상기 핀 액티브 스페이서들(150F)의 하면들은 상기 아이솔레이션 영역(130)의 상면과 접촉할 수 있다.
도 3a를 참조하면, 상기 핀 액티브 스페이서들(150F)은 상기 핀 액티브 영역들(120) 사이에 위치하는 내측 핀 액티브 스페이서들(151F), 및 상기 핀 액티브 영역들(120) 중 최외곽의 핀 액티브 영역들(120)의 외측 면들 상에 위치하는 외측 핀 액티브 스페이서들(153F)을 포함할 수 있다. 상기 내측 핀 액티브 스페이서들(151F)의 하부 폭들은 각각 상기 핀 액티브 영역들(120) 간의 간격과 실질적으로 동일할 수 있다. 이에 따라, 상기 핀 액티브 영역들(120) 사이의 상기 아이솔레이션 영역(130)의 표면은 노출되지 않을 수 있다.
상기 내측 핀 액티브 스페이서들(151F)의 상면들은 오목한 보울(bowl) 형상을 가질 수 있다. 상기 제2 에피택셜 막들(127b)과 상기 내측 핀 액티브 스페이서들(151F)의 상면들 사이에 에어 갭들(AG)이 형성될 수 있다. 예를 들어, 상기 제2 에피택셜 막들(127b)의 제1 및 제2 하부 면들(S3, S4)와 상기 내측 핀 액티브 스페이서들(151F)의 상면들 사이에 에어 갭들(AG)이 형성될 수 있다.
상기 내측 핀 액티브 스페이서들(151F)의 최상부 레벨(UL)은 상기 외측 핀 액티브 스페이서들(153F)의 최상부 레벨(UL)보다 높을 수 있다. 상기 내측 핀 액티브 스페이서들(151F) 및 상기 외측 핀 액티브 스페이서들(153F)의 최상부 레벨(UL)들은 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b)과 상기 제1 에피택셜 막들(127a)의 경계면보다 높을 수 있다. 이에 따라, 상기 내측 핀 액티브 스페이서들(151F) 및 상기 외측 핀 액티브 스페이서들(153F)의 하부 측면들은 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b)의 측면들과 접하고, 상기 내측 핀 액티브 스페이서들(151F) 및 상기 외측 핀 액티브 스페이서들(153F)의 상부들은 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b)의 표면으로부터 돌출할 수 있다. 또한, 상기 내측 핀 액티브 스페이서들(151F) 및 상기 외측 핀 액티브 스페이서들(153F)의 최상부 레벨(UL)들은 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b) 상의 상기 제1 에피택셜 막들(127a)의 표면들보다 높을 수 있다. 또한, 상기 내측 핀 액티브 스페이서들(151F)의 상면들의 최하부 레벨(LL)은 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b)과 상기 제1 에피택셜 막들(127a)의 경계면보다 낮을 수 있다.
상기 내측 핀 액티브 스페이서들(151F)의 수직 두께(h1)는 상기 외측 핀 액티브 스페이서들(153F)의 수직 두께(h2)보다 클 수 있다. 여기에서, 상기 수직 두께는 상기 아이솔레이션 영역(130)의 표면과 접하는 상기 내측 핀 액티브 스페이서들(151F) 및 상기 외측 핀 액티브 스페이서들(153F)의 하면들로부터 상기 내측 핀 액티브 스페이서들(151F) 및 상기 외측 핀 액티브 스페이서들(153F)의 최상부 레벨(UL)까지의 거리(distance)를 의미할 수 있다.
상술한 바와 같이, 상기 내측 핀 액티브 스페이서들(151F)의 최상부 레벨(UL)이 상기 외측 핀 액티브 스페이서들(153F)의 최상부 레벨(UL)보다 높음에 따라, 상기 외측 핀 액티브 스페이서들(153F) 상으로 성장하는 상기 제2 에피택셜 막들(127b)의 제1 하부 면(S3) 및 제2 하부 면(S4)이 상기 내측 핀 액티브 스페이서들(151F) 상으로 성장하는 상기 제2 에피택셜 막들(127b)의 제1 하부 면들(S3) 및 제2 하부 면들(S4)보다 측 방향으로 길게 성장할 수 있다. 또한, 외측 핀 액티브 스페이서들(153F) 상으로 성장하는 상기 제2 에피택셜 막들(127b)의 제1 하부 면(S3) 및 제2 하부 면(S4)과 수직으로 중첩하는 제2 상부 면(S2) 및 제1 상부 면(S1)이 상기 내측 핀 액티브 스페이서들(151F) 상으로 성장하는 상기 제2 에피택셜 막들(127b)의 제2 상부 면들(S2) 및 제1 상부 면들(S1)보다 측 방향으로 길게 성장할 수 있다. 즉, 상기 핀 액티브 스페이서들(150F)의 수직 두께에 따라 상기 제2 에피택셜 막들(127b)의 측 방향 성장(lateral growth)이 조절될 수 있다.
상기 내측 핀 액티브 스페이서들(151F)의 수직 두께(h1) 및/또는 상기 외측 핀 액티브 스페이서들(153F)의 상기 수직 두께(h2)는 약 30nm 이하일 수 있다. 상기 내측 핀 액티브 스페이서들(151F)의 수직 두께(h1) 및/또는 상기 외측 핀 액티브 스페이서들(153F)의 상기 수직 두께(h2)가 30nm를 초과하는 경우, 상기 제2 에피택셜 막들(127b)의 측 방향 성장(lateral growth)이 감소하여 상기 제2 에피택셜 막들(127b)이 서로 연결되지 않을 수 있다.
상기 게이트 스페이서들(150G) 및 상기 핀 액티브 스페이서들(150F)은 실리콘 질화물(SiN), 실리콘 산-질화물(SiON), 탄소를 포함하는 실리콘 산화물(SiOC), 탄소를 포함하는 실리콘 산-질화물(SiOCN), 또는 탄소와 붕소를 포함하는 실리콘 질화물(SiBCN)을 포함할 수 있다.
상기 컨택 패턴들(190)은 상기 소스/드레인 영역들(127) 상에 형성될 수 있다. 예를 들어, 각각의 컨택 패턴들(190)은 브릿지 형태로 서로 연결된 상기 소스/드레인 영역들(127)의 상면들을 전부 덮도록 형성될 수 있다. 이에 따라, 각각의 컨택 패턴들(190)은 다수 개의 소스/드레인 영역들(127)과 접촉할 수 있다.
상기 컨택 패턴들(190)은 실리사이드 층(191), 컨택 배리어 패턴들(193), 및 컨택 플러그들(195)을 포함할 수 있다.
상기 실리사이드 층(191)은 상기 소스/드레인 영역들(127) 상에 직접적으로 컨포멀하게 형성될 수 있다. 예를 들어, 상기 실리사이드 층(191)은 상기 소스/드레인 영역들(127)의 상기 제2 에피택셜 막들(127b)과 직접적으로 접촉할 수 있다. 상기 실리사이드 층(191)은 텅스텐 실리사이드 (WSi), 니켈 실리사이드 (NiSi), 티타늄 실리사이드 (TiSi), 코발트 실리사이드 (CoSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 도 2를 참조하면, 상기 실리사이드 층(191)의 상면은 상기 제2 에피택셜 막들(127b)의 상면들 및 상기 제1 에피택셜 막들(127a)의 상면들과 실질적으로 공면을 이룰 수 있다. 다른 실시 예로, 상기 실리사이드 층(191)의 상면은 상기 제2 에피택셜 막들(127b)의 상면들 및 상기 제1 에피택셜 막들(127a)의 상면들보다 높을 수 있다.
상기 컨택 배리어 패턴들(193)은 상기 실리사이드 층(191) 상에 U자 형태의 단면을 갖도록 형성될 수 있다. 상기 컨택 배리어 패턴들(193)은 티타늄(Ti), 티타늄 질화물 (TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 기타 배리어 금속을 포함할 수 있다.
상기 컨택 플러그들(195)은 상기 컨택 배리어 패턴들(193)로 감싸이도록 상기 컨택 배리어 패턴들(193)의 바닥 면들 및 내벽들 상에 형성될 수 있다. 상기 컨택 플러그들(195)은 텅스텐(W), 구리(Cu), 티타늄(Ti) 또는 금속 화합물을 포함할 수 있다. 상기 컨택 플러그들(195)의 상면들과 상기 컨택 배리어 패턴들(193)의 상면들은 실질적으로 공면을 이룰 수 있다.
상기 반도체 소자(100A)는 하부 층간 절연층(160), 하부 스토퍼 층(165), 중간 층간 절연층(170), 상부 스토퍼 층(175), 및 상부 층간 절연층(180)을 더 포함할 수 있다.
상기 하부 층간 절연층(160)은 상기 게이트 패턴들(140)의 양 측면들 상의 상기 게이트 스페이서들(150G)의 외측 면들, 및 상기 컨택 패턴들(190)의 양 측면들 사이에 상기 소스/드레인 영역들(127)을 덮도록 형성될 수 있다. 상기 하부 층간 절연층(160)의 상면은 상기 게이트 패턴들(140)의 상면들 및 상기 게이트 스페이서들(150G)의 상면들과 실질적으로 공면을 이룰 수 있다. 상기 하부 층간 절연층(160)은 실리콘 산화물을 포함할 수 있다.
상기 하부 스토퍼 층(165)은 상기 하부 층간 절연층(160) 상에 형성될 수 있다. 상기 하부 스토퍼 층(165)은 상기 컨택 패턴들(190)에 의해 관통될 수 있다. 상기 하부 스토퍼 층(165)은 실리콘 질화물을 포함할 수 있다.
상기 중간 층간 절연층(170)은 상기 하부 스토퍼 층(165) 상에 형성될 수 있다. 상기 중간 층간 절연층(170)은 상기 컨택 패턴들(190)에 의해 관통될 수 있다. 상기 중간 층간 절연층(170)의 상면은 상기 컨택 패턴들(190)의 상면들과 실질적으로 공면을 이룰 수 있다. 상기 중간 층간 절연층(170)은 실리콘 산화물을 포함할 수 있다.
상기 상부 스토퍼 층(175)은 상기 중간 층간 절연층(170) 상에 형성될 수 있다. 상기 상부 스토퍼 층(175)은 실리콘 질화물을 포함할 수 있다.
상기 상부 층간 절연층(180)은 상기 상부 스토퍼 층(175) 상에 형성될 수 있다. 상기 상부 층간 절연층(180)은 실리콘 산화물을 포함할 수 있다.
이상, 본 실시 예에 의한 반도체 소자(100A)에 관하여 설명하였다. 본 실시 예에 의한 반도체 소자(100A)는 단결정 실리콘 게르마늄(SiGe)을 갖는 핀 액티브 영역들(120)을 형성함으로써, 채널 영역(125)에 컴프레시브 스트레인(compressive strain)을 안정적으로 인가할 수 있다. 이에 따라, 채널 영역(125) 내의 홀 모빌리티(hole mobility)가 증가하여 반도체 소자의 전기적 특성이 향상될 수 있다.
또한, 기판(101)과 핀 액티브 영역들(120) 사이에 핀 액티브 영역들(120)보다 게르마늄(Ge) 함량이 낮은 단결정 실리콘 게르마늄(SiGe)을 갖는 스트레인 버퍼층(110)을 형성함으로써, 기판(101) 상에 직접적으로 게르마늄(Ge) 함량이 높은 핀 액티브 영역들(120)을 형성하는 것과 비교하여 핀 액티브 영역들(120)에 적층 결함(stacking fault)이 발생하는 것을 방지할 수 있다. 이에 따라, 채널 영역(125)에 인가되는 컴프레시브 스트레인이 완화되는 문제를 개선할 수 있다.
또한, 핀 액티브 영역들(120)의 측면들 상의 핀 액티브 스페이서들(150F)의 수직 두께를 조절함으로써, 에피택셜 성장하는 소스/드레인 영역들(127)의 측 방향 성장을 조절하여 컨택 패턴들(190)과의 접촉 면적을 최대화할 수 있다.
도 3b는 본 발명의 일 실시 예에 의한 반도체 소자(100B)의 종단면도이다. 예를 들어, 도 3b는 도 1의 II-II′방향의 종단면도이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 3b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100B)는 도 3a의 반도체 소자(100A)와 비교하여, 핀 액티브 영역들(120) 사이의 상기 핀 액티브 영역들(120)의 측면들 상의 내측 핀 액티브 스페이서들(251F) 및 상기 핀 액티브 영역들(120) 중 최외곽의 핀 액티브 영역들(120)의 외측 면들 상의 외측 핀 액티브 스페이서들(253F)을 포함할 수 있다. 이때, 상기 내측 핀 액티브 스페이서들(251F)의 내측 면들은 상기 핀 액티브 영역들(120)의 측면들과 접하고, 하면들은 아이솔레이션 영역(130)의 표면 일부와 접할 수 있다. 이에 따라, 상기 내측 핀 액티브 스페이서들(251F) 사이의 상기 아이솔레이션 영역(130)의 표면은 노출될 수 있다. 그 결과, 상기 내측 핀 액티브 스페이서들(251F)의 외측 면들, 상기 아이솔레이션 영역(130)의 표면, 및 제2 에피택셜 막들(127b)의 제1 및 제2 하면들(S3, S4) 사이에 에어 갭들(AG)이 형성될 수 있다.
상기 내측 핀 액티브 스페이서들(251F)의 최상부 레벨(UL)들은 상기 핀 액티브 영역들(120)의 제2 부분들(120b)의 표면과 상기 제1 에피택셜 영역들(127a)의 경계면보다 높을 수 있다. 또한, 상기 외측 핀 액티브 스페이서들(253F)의 최상부 레벨(UL)들은 상기 핀 액티브 영역들(120)의 제2 부분들(120b)의 표면과 상기 제1 에피택셜 영역들(127a)의 경계면보다 실질적으로 동일하거나 또는 낮을 수 있다.
도 3c는 본 발명의 일 실시 예에 의한 반도체 소자(100C)의 종단면도이다. 예를 들어, 도 3c는 도 1의 II-II′방향의 종단면도이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 3c를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100C)는 도 3a의 반도체 소자(100A)와 비교하여, 핀 액티브 영역들(120)의 사이를 거의 채우는 내측 핀 액티브 스페이서들(351F)을 포함할 수 있다. 이는 핀 액티브 영역들(120) 간의 간격이 도 3a의 반도체 소자(100A)의 핀 액티브 영역들(120) 간의 간격들보다 좁기 때문이다. 상기 내측 핀 액티브 스페이서들(351F)의 상면들은 오목한 보울(bowl) 형상을 가질 수 있다. 도 3a의 반도체 소자(100A)의 내측 핀 액티브 스페이서들(151F)의 상면들보다 얕은 깊이의 보울(bowl) 형상을 가질 수 있다. 이에 따라, 상기 내측 핀 액티브 스페이서들(351F)의 상면들과 제3 에피택셜 막들(127c) 사이에 상대적으로 작은 크기의 에어 갭들(AG)이 형성될 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 의한 반도체 소자(100D)의 종단면도들이다. 예를 들어, 도 4a는 도 1의 I-I′방향의 종단면도이고 도 4b는 도 1의 II-II′방향의 종단면도이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 1, 도 4a 및 도 4b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100D)는 도 2 및 도 3a의 반도체 소자(100A)와 비교하여, 제2 에피택셜 막들(127b) 상의 제3 에피택셜 막들(127c)이 생략될 수 있다.
도 5a 내지 도 20b는 본 발명의 일 실시 예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다. 예를 들어, 도 5a 내지 도 20a는 도 1의 I-I′방향을 따라 절단한 종단면도들이고, 및 도 5b 내지 도 20b는 도 1의 II-II′방향을 따라 절단한 종단면도들이다.
도 5a 및 도 5b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100A)를 제조하는 방법은 기판(101)을 준비하고, 상기 기판(101) 상에 스트레인 버퍼층(110)을 형성하고, 상기 스트레인 버퍼층(110) 상에 핀 액티브 영역들(120), 아이솔레이션 영역(130), 및 희생 게이트 패턴들(140s)을 형성하는 것을 포함할 수 있다.
상기 기판(101)은 실리콘 웨이퍼 또는 SOI(silicon on insulator) 웨이퍼와 같은 단결정 반도체 기판을 포함할 수 있다.
상기 스트레인 버퍼층(110)은 에피택셜 성장(epitaxial growth) 공정을 수행하여 상기 기판(101) 상에 형성될 수 있다. 상기 스트레인 버퍼층(110)은 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 스트레인 버퍼층(110)의 수직 두께(vertical thickness)는 약 1um 내지 2um일 수 있다. 여기에서, 상기 수직 두께는 상기 기판(101)과 접하는 상기 스트레인 버퍼층(110)의 하면으로부터 상기 스트레인 버퍼층(110)의 상면까지의 거리(distance)를 의미할 수 있다. 상기 스트레인 버퍼층(110)은 0% 내지 50% 범위의 게르마늄(Ge) 함량을 갖는 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다.
상기 핀 액티브 영역들(120)은 상기 스트레인 버퍼층(110) 상에 서로 평행하게 형성될 수 있다. 상기 핀 액티브 영역들(120)을 형성하는 것은 에피택셜 성장(epitaxial growth) 공정을 수행하여 상기 스트레인 버퍼층(110) 상에 에피택셜 층을 형성하고, 상기 에피택셜 층 상에 리세스 마스크를 형성하고, 및 상기 리세스 마스크를 식각 마스크로 이용하여 상기 에피택셜 층을 선택적으로 식각하여 핀 액티브 영역들(120) 및 트렌치들을 형성하는 것을 포함할 수 있다. 이때, 상기 트렌치들은 깊은 트렌치들(deep trench)(131) 및 얕은 트렌치들(shallow trench)(133)을 포함할 수 있다. 상기 얕은 트렌치들(133)의 깊이는 핀 액티브 영역들(120)의 수직 두께와 실질적으로 동일할 수 있다. 이에 따라, 상기 얕은 트렌치들(T)의 바닥면으로 상기 스트레인 버퍼층(110)의 상면이 노출될 수 있다. 다른 실시 예로, 상기 얕은 트렌치들(133)의 깊이는 상기 핀 액티브 영역들(120)의 수직 두께보다 작을 수도 있다.
상기 핀 액티브 영역들(120)은 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 핀 액티브 영역들(120)은 상기 버퍼층(110)보다 게르마늄(Ge) 함량이 높은 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예를 들어, 상기 핀 액티브 영역들(120)은 20% 내지 60% 범위의 게르마늄(Ge) 함량을 갖는 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다.
상기 핀 액티브 영역들(120)은 상기 희생 게이트 패턴들(140s)이 배치되는 제1 부분들(120a) 및 상기 희생 게이트 패턴들(140s)이 배치되지 않고 표면이 노출되는 제2 부분들(120b)을 포함할 수 있다.
상기 아이솔레이션 영역(130)을 형성하는 것은 상기 깊은 트렌치들(131) 및 얕은 트렌치들(133) 내에 트렌치 절연물(135)을 채우고, CMP(chemical mechanical polishing)와 같은 평탄화 공정을 수행하여 상기 리세스 마스크의 표면이 노출되도록 상기 트렌치 절연물(135)의 표면을 평탄화하고, 및 에치-백 공정을 수행하여 상기 핀 액티브 영역들(120)의 상면보다 낮은 상면을 갖는 상기 아이솔레이션 영역(130)을 형성하는 것을 포함할 수 있다. 상기 트렌치 절연물(135)은 실리콘 산화물을 포함할 수 있다. 상기 트렌치 절연물(135)은 상기 깊은 트렌치들(131)을 완전히 채우고, 상기 얕은 트렌치들(133)을 부분적으로 채울 수 있다. 이에 따라, 상기 핀 액티브 영역들(120)의 일부는 상기 아이솔레이션 영역(130)의 표면으로부터 돌출할 수 있다. 예를 들어, 상기 핀 액티브 영역들(120)의 하부들의 측면들은 상기 아이솔레이션 영역(130)으로 감싸질 수 있고, 상기 핀 액티브 영역들(120)의 상부들의 측면들 및 상면들은 상기 아이솔레이션 영역(130)으로 덮이지 않고 노출될 수 있다.
상기 희생 게이트 패턴들(140s)은 상기 핀 액티브 영역들(120)의 표면 상의 희생 게이트 절연 패턴들(142s), 상기 희생 게이트 절연 패턴들(142s) 상의 희생 게이트 전극 패턴들(144s), 및 상기 희생 게이트 전극 패턴들(144s) 상의 희생 게이트 마스크 패턴들(146s)을 포함할 수 있다. 상기 희생 게이트 절연 패턴들(142s)은 상기 핀 활성 영역들(120)의 표면이 산화되어 형성된 자연 산화막, 열 산화된 실리콘 또는 ALD 공정을 이용하여 증착된 실리콘 산화물을 포함할 수 있다. 상기 희생 게이트 패턴 전극 패턴들(144s)은 다결정 실리콘을 포함할 수 있다. 상기 희생 게이트 마스크 패턴들(146s)은 실리콘 질화물을 포함할 수 있다.
도 6a 및 6b를 참조하면, 상기 방법은 상기 희생 게이트 패턴들(140s)의 상면들 및 측면들, 상기 노출된 핀 액티브 영역들(120)의 상기 제2 부분들(120b)의 상면들 및 측면들, 및 상기 아이솔레이션 영역(130)의 표면 상에 스페이서 물질층(150a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 스페이서 물질층(150a)은 실리콘 질화물(SiN), 실리콘 산-질화물(SiON), 탄소를 포함하는 실리콘 산화물(SiOC), 탄소를 포함하는 실리콘 산-질화물(SiOCN), 또는 탄소와 붕소를 포함하는 실리콘 질화물(SiBCN)을 포함할 수 있다. 상기 스페이서 물질층(150a)은 ALD(atomic layer deposition) 공정을 수행하여 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 스페이서 물질층(150a)의 일부를 제거하여 상기 희생 게이트 패턴들(140s)의 측면들 상의 게이트 스페이서들(150G) 및 상기 핀 액티브 영역들(120)의 측면들 상의 핀 액티브 스페이서들(150F)을 형성하는 것을 포함할 수 있다. 상기 핀 액티브 스페이서들(150F)은 상기 핀 액티브 영역들(120) 사이에 위치하는 내측 핀 액티브 스페이서들(151F) 및 상기 핀 액티브 영역들(120) 중 최외곽 핀 액티브 영역들(120)의 외측 면들 상의 외측 핀 액티브 스페이서들(153F)을 포함할 수 있다. 상기 내측 핀 액티브 스페이서들(151F)의 상면들은 상기 아이솔레이션 영역(130)을 향하여 길게 늘어진 보울(bowl) 형상을 가질 수 있다. 상기 내측 핀 액티브 스페이서들(151F) 및 상기 외측 핀 액티브 스페이서들(153F)은 상기 아이솔레이션 영역(130)의 표면을 덮을 수 있다.
상기 희생 게이트 패턴들(140s)의 상면들 및 상기 핀 액티브 영역들(120)의 상면들 상의 스페이서 물질층(150a)이 제거되어 상기 희생 게이트 패턴들(140s)의 상기 희생 게이트 마스크 패턴들(146s)의 표면들 및 상기 핀 액티브 영역들(120)의 표면들이 노출될 수 있다. 상기 희생 게이트 마스크 패턴들(146s)의 두께가 얇아질 수 있다.
도 8a 및 도 8b를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b)의 일부를 제거하여 소스/드레인 트렌치들(127T)을 형성하는 것을 포함할 수 있다. 상기 소스/드레인 트렌치들(127T)은 상기 핀 액티브 영역들(120)의 상기 제1 부분들(120a) 사이에 형성될 수 있다. 즉, 상기 소스/드레인 트렌치들(127T)은 상기 희생 게이트 패턴들(140s) 사이의 상기 핀 액티브 영역들(120)에 형성될 수 있다.
이때, 희생 게이트 패턴들(140s)의 상기 희생 게이트 마스크 패턴들(146s)의 두께가 얇아질 수 있다. 또한, 상기 게이트 스페이서들(150G)의 두께가 얇아지고 높이가 낮아질 수 있다. 또한, 상기 핀 액티브 스페이서들(150F)의 상기 내측 핀 액티브 스페이서들(151F)의 상면들은 깊이는 얕아지고 폭은 넓어진 오목한 보울(bowl) 형상을 가질 수 있다. 또한, 상기 핀 액티브 스페이서들(150F)의 상기 외측 핀 액티브 스페이서들(153F)의 두께가 얇아지고 높이가 낮아질 수 있다. 또한, 상기 외측 핀 액티브 스페이서들(153F)의 일부는 제거될 수 있다. 예를 들어, 상기 아이솔레이션 영역(130)의 상기 깊은 트렌치들(131)과 수직으로 중첩하는 상기 외측 핀 액티브 스페이서들(153F)은 제거될 수 있다.
상기 내측 핀 액티브 스페이서들(151F)의 상면들의 최상부 레벨(UL) 및 상기 외측 핀 액티브 스페이서들(153F)의 최상부 레벨(UL)은 서로 다를 수 있다. 예를 들어, 상기 내측 핀 액티브 스페이서들(151F)의 상면들의 최상부 레벨(UL)은 상기 외측 핀 액티브 스페이서들(153F)의 최상부 레벨(UL)보다 높을 수 있다. 이는, 상기 내측 핀 액티브 스페이서들(151F)은 얕은 트렌치(133) 내에 형성되고 상기 외측 핀 액티브 스페이서들(153F)은 깊은 트렌치(131)와 연결된 얕은 트렌치(133) 내에 형성되므로, 상대적으로 넓은 폭을 갖는 트렌치 내에 위치한 상기 외측 핀 액티브 스페이서들(153F)이 상대적으로 빨리 식각되기 때문이다. 또한, 상기 내측 핀 액티브 스페이서들(151F)의 상면들의 최하부 레벨(LL)은 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b)의 상면보다 낮을 수 있다.
전술한 바와 같이, 상기 내측 핀 액티브 스페이서들(151F)의 최상부 레벨(UL)들이 상기 외측 핀 액티브 스페이서들(153F)의 최상부 레벨(UL)보다 높은 레벨에 위치하는 경우, 상기 내측 핀 액티브 스페이서들(151F)의 수직 두께는 30nm 이하일 수 있다. 여기에서, 상기 내측 핀 액티브 스페이서들(151F)의 수직 두께는 상기 아이솔레이션 영역(130)과 접하는 상기 내측 핀 액티브 스페이서들(151F)의 하면으로부터 상기 내측 핀 액티브 스페이서들(151F)의 상면들의 최상부 레벨(UL)까지의 거리를 의미할 수 있다. 상기 내측 핀 액티브 스페이서들(151F)의 하부의 수평 폭은 상기 핀 액티브 영역들(120) 간의 간격과 실질적으로 동일할 수 있다. 이에 따라, 상기 핀 액티브 영역들(120) 사이의 상기 아이솔레이션 영역(130)의 표면은 노출되지 않을 수 있다.
도 8a를 참조하면, 상기 소스/드레인 트렌치들(127T)의 바닥면들(B)은 라운드질 수 있다. 또한, 상기 소스/드레인 트렌치들(127T)의 측벽들(SW)은 상기 게이트 스페이서들(150G)과 수직으로 중첩될 수 있다. 도 8b를 참조하면, 상기 소스/드레인 트렌치들(127T)의 바닥면들(B) 즉, 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b)의 상면들은 상기 핀 액티브 스페이서들(150F) 즉, 상기 내측 핀 액티브 스페이서들(151F) 및 상기 외측 핀 액티브 스페이서들(153F)의 최상부 레벨(UL)들보다 낮을 수 있다. 이는 단결정 실리콘 게르마늄(SiGe)을 포함하는 핀 액티브 영역들(120)이 상기 스페이서 물질층(150a)보다 빠른 속도로 식각되기 때문이다. 또한, 상기 아이솔레이션 영역(130)의 표면은 상기 소스/드레인 트렌치들(127T)의 바닥면(B) 즉, 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b)의 상면보다 낮을 수 있다.
이 공정에서 에칭 조건을 달리하여 핀 액티브 스페이서들(150F)의 에칭량을 조절할 수 있다. 즉, 핀 액티브 스페이서들(150F)의 수직 두께를 조절할 수 있다. 도 8a 및 도 8b에 도시한 상태보다 에칭량을 좀 더 늘리고 후속 공정들을 수행하면 도 3b에 도시한 반도체 소자(100b)를 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 방법은 1차 선택적 에피택셜 성장(selective epitaxial growth; SEG) 공정을 수행하여 상기 소스/드레인 트렌치들(127T)의 내벽 상에 제1 에피택셜 막들(127a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 제1 에피택셜 막들(127a)은 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 제1 에피택셜 막들(127a)은 상기 핀 액티브 영역들(120)보다 게르마늄(Ge) 함량이 높은 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예를 들어, 상기 제1 에피택셜 막들(127a)은 25% 내지 65% 범위의 게르마늄(Ge) 함량을 갖는 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 도 9b를 참조하면, 상기 소스/드레인 트렌치들(127T)의 바닥면들(B) 즉, 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b)의 상면들 상의 상기 제1 에피택셜 막들(127a)의 표면은 상기 핀 액티브 스페이서들(150F)의 최상부 레벨(UL)보다 낮을 수 있다.
도 10a 및 도 10b를 참조하면, 상기 방법은 2차 선택적 에피택셜 성장(selective epitaxial growth; SEG) 공정을 수행하여 상기 제1 에피택셜 막들(127a) 상에 상기 소스/드레인 트렌치들(127T)을 채우는 제2 에피택셜 막들(127b)을 형성하는 것을 포함할 수 있다. 상기 제2 에피택셜 막들(127b)은 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 제2 에피택셜 막들(127b)은 상기 제1 에피택셜 막들(127a)보다 게르마늄(Ge) 함량이 높은 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예를 들어, 상기 제2 에피택셜 막들(127b)은 30% 내지 100% 범위의 게르마늄(Ge) 함량을 갖는 단결정 실리콘 게르마늄(SiGe)을 포함할 수 있다.
도 10a를 참조하면, 상기 제2 에피택셜 막(127b)의 상면은 상기 핀 액티브 영역들(120)의 상기 제1 부분들(120a)의 상면들과 실질적으로 공면을 이룰 수 있다. 도 10b를 참조하면, 상기 제2 에피택셜 막들(127b)은 마름모 또는 다이아몬드 형상의 측단면들을 갖는 돌출부(P)들을 포함할 수 있다. 상기 제2 에피택셜 막들(127b)은 제1 상부 면들(S1), 제2 상부 면들(S2), 제1 하부 면들(S3), 및 제2 하부 면들(S4)을 포함할 수 있다. 상기 제1 상부 면들(S1), 제2 상부 면들(S2), 제1 하부 면들(S3), 및 제2 하부 면들(S4)은 경사진 {111}면일 수 있다. 상기 제1 상부 면들(S1)은 상기 제1 하부 면들(S3)과 제1 대각선 방향으로 서로 평행하고, 상기 제2 상부 면들(S2)은 상기 제2 하부 면들(S4)과 상기 제1 대각선 방향에 수직하는 제2 대각선 방향으로 서로 평행할 수 있다.
또한, 상기 제2 에피택셜 막들(127b)의 상기 돌출부(P)들은 브릿지(bridge) 형태로 서로 연결될 수 있다. 예를 들어, 상기 제2 에피택셜 막들(127b)의 제1 상부 면들(S1)의 하단들과 제2 상부 면들(S2)의 하단들이 서로 연결되고, 상기 제2 에피택셜 막들(127b)의 제1 하부 면들(S3)의 상단들과 제2 하부 면들(S4)의 상단들이 서로 연결될 수 있다. 이때, 전술한 바와 같이, 상기 내측 핀 액티브 스페이서들(151F)의 최상부 레벨(UL)과 상기 외측 핀 액티브 스페이서들(153F)의 최상부 레벨(UL)이 서로 상이하므로, 상기 내측 핀 액티브 스페이서들(151F) 상으로 성장하는 상기 제1 및 제2 하부 면들(S3, S4) 및 상기 제1 및 제2 하부 면들(S3, S4)과 수직으로 중첩하는 제2 및 제1 상부 면들(S2, S1)의 측 방향 길이와 상기 외측 핀 액티브 스페이서들(153F) 상으로 성장하는 상기 제1 및 제2 하부 면들(S3, S4) 및 상기 제1 및 제2 하부 면들(S3, S4)과 수직으로 중첩하는 제2 및 제1 상부 면들(S2, S1)의 측 방향 길이가 서로 다를 수 있다.
예를 들어, 상기 외측 핀 액티브 스페이서들(153F) 상으로 성장하는 상기 제1 하부 면(S3)의 측 방향 길이는 상기 내측 핀 스페이서들(151F) 상으로 성장하는 제1 하부 면들(S3)의 측 방향 길이보다 길 수 있고, 상기 외측 핀 액티브 스페이서들(153F) 상으로 성장하는 상기 제2 하부 면(S4)의 측 방향 길이는 상기 내측 핀 스페이서들(151F) 상으로 성장하는 제2 하부 면들(S4)의 측 방향 길이보다 길 수 있다. 또한, 상기 외측 핀 액티브 스페이서들(153F) 상으로 성장하는 상기 제1 하부 면(S3)과 수직으로 중첩하는 제2 상부 면(S2)의 측 방향 길이는 상기 내측 핀 스페이서들(151F) 상으로 성장하는 제1 하부 면들(S3)과 수직으로 중첩하는 제2 상부 면들(S2)의 측 방향 길이보다 길 수 있고, 상기 외측 핀 액티브 스페이서들(153F) 상으로 성장하는 상기 제2 하부 면(S4)과 수직으로 중첩하는 제1 상부 면(S1)의 측 방향 길이는 상기 내측 핀 스페이서들(151F) 상으로 성장하는 제2 하부 면들(S4)과 수직으로 중첩하는 제1 상부 면들(S1)의 측 방향 길이보다 길 수 있다.
즉, 핀 액티브 스페이서들(150F)의 수직 두께가 작을수록 상기 제2 에피택셜 막(127b)의 측 방향으로 많이 성장하고, 핀 액티브 스페이서들(150F)의 수직 두께가 클수록 상기 제2 에피택셜 막(127b)의 측 방향으로 적게 성장할 수 있다. 도 3a를 참조하면, 각각의 상기 제2 에피택셜 막들(127b)의 수평 폭(W1)들은 60nm 이하일 수 있다. 이때, 상기 제2 에피택셜 막들(127b)의 수평 폭(W1)들은 상기 제2 에피택셜 막들(127b)의 측 방향 정점(vertex)들 간의 거리를 의미할 수 있다. 또한, 각각의 상기 제2 에피택셜 막들(127b)이 합쳐진(merge) 부분들의 수평 폭(W2)들은 30nm 이하일 수 있다.
도 11a 및 도 11b를 참조하면, 상기 방법은 3차 선택적 에피택셜 성장(selective epitaxial growth; SEG) 공정을 수행하여 상기 제2 에피택셜 막들(127b) 상에 제3 에피택셜 막들(127c)을 형성하는 것을 포함할 수 있다. 이때, 상기 제3 에피택셜 막들(127c)은 상기 핀 액티브 영역들(120) 사이의 상기 제2 에피택셜 막들(127b)의 제1 및 제2 하부 면들(S3, S4) 상에는 형성되지 않을 수 있다. 상기 제3 에피택셜 막들(127c)은 상기 제2 에피택셜 막들(127b)보다 게르마늄(Ge) 함량이 낮은 단결정 실리콘 게르마늄(SiGe) 또는 단결정 실리콘(Si)을 포함할 수 있다. 상기 제3 에피택셜 막들(127c)은 후속 공정에서 컨택 홀들을 형성할 때, 스토퍼(stopper)로서 사용될 수 있다. 이 공정에서 소스/드레인 트렌치들(127T) 내에 형성된 제1 에피택셜 막들(127a), 제2 에피택셜 막들(127b) 및 제3 에피택셜 막들(127c)을 포함하는 소스/드레인 영역들(127)이 형성될 수 있다.
한편, 상술한 3차 선택적 에피택셜 성장 공정을 수행하지 않고 후속 공정들을 수행함으로써, 도 4a 및 도 4b에 도시한 반도체 소자(100D)를 형성할 수 있다.
도 12a 및 도 12b를 참조하면, 상기 방법은 상기 희생 게이트 패턴들(140s) 및 상기 소스/드레인 영역들(127)을 덮는 하부 층간 절연층(160)을 형성하는 것을 포함할 수 있다. 상기 하부 층간 절연층(160)은 실리콘 산화물을 포함할 수 있다. 이때, 상기 제2 에피택셜 막들(127b)의 상기 제1 및 제2 하부 면들(S3, S4)과 오목한 형상을 갖는 상기 내측 핀 액티브 스페이서들(151F)의 상면들 사이에 에어 갭들(AG)이 형성될 수 있다.
도 13a 및 도 13b를 참조하면, 상기 방법은 CMP 같은 평탄화 공정을 수행하여 상기 희생 게이트 마스크 패턴들(146s)을 노출시키도록 상기 하부 층간 절연 층(160)을 평탄화하는 것을 포함할 수 있다.
도 14a 및 도 14b를 참조하면, 상기 방법은 상기 희생 게이트 마스크 패턴들(146s), 상기 희생 게이트 전극 패턴들(144s), 및 상기 희생 게이트 절연 패턴들(142s)을 제거하여 게이트 트렌치들(GT)을 형성하는 것을 포함할 수 있다.
도 15a 및 도 15b를 참조하면, 상기 방법은 상기 게이트 트렌치들(GT) 내에 표면 절연 패턴(141), 게이트 절연층(142a), 게이트 배리어 층(143a), 및 게이트 전극 층(144a)을 형성하는 것을 포함할 수 있다.
상기 표면 절연 패턴(141)은 상기 핀 활성 영역들(120)의 표면이 산화되어 형성된 자연 산화막, 열 산화된 실리콘 또는 ALD 공정을 이용하여 증착된 실리콘 산화물을 포함할 수 있다.
상기 게이트 절연층(142a)은 증착 공정을 수행하여 상기 게이트 스페이서(150G)의 내부 측면, 상기 표면 절연 패턴(141)의 표면, 상기 게이트 스페이서(150G)의 상면, 및 상기 하부 층간 절연 층(160)의 상면 상에 컨포멀하게 형성될 수 있다. 상기 게이트 절연층(142a)은 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 기타 금속 산화물(metal oxide) 같은 고유전 절연물을 포함할 수 있다.
상기 게이트 배리어 층(143a)은 증착 공정을 수행하여 상기 게이트 절연층(142a) 상에 컨포멀하게 형성될 수 있다. 상기 게이트 배리어 층(143a)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 같은 배리어용 금속을 포함할 수 있다.
상기 게이트 전극 층(144a)은 증착 공정을 수행하여 상기 게이트 배리어 층(143a) 상에 상기 게이트 트렌치들(GT)을 채우도록 형성될 수 있다. 상기 게이트 전극 층(144a)은 텅스텐(W) 같은 금속을 포함할 수 있다.
도 16a 및 도 16b를 참조하면, 상기 방법은 CMP 같은 평탄화 공정을 수행하여 상기 하부 층간 절연층(160) 상의 게이트 전극 층(144a), 게이트 배리어 층(143a), 및 게이트 절연층(142a)을 제거하여 표면 절연 패턴들(141), 게이트 절연 패턴들(142), 게이트 배리어 패턴들(143), 및 게이트 전극 패턴들(144)을 포함하는 게이트 패턴들(140)을 형성하는 것을 포함할 수 있다.
도 17a 및 도 17b를 참조하면, 상기 방법은 증착 공정을 수행하여 상기 하부 층간 절연층(160) 및 상기 게이트 패턴들(140) 상에 하부 스토퍼 층(165)을 형성하고, 증착 공정을 수행하여 상기 하부 스토퍼 층(165) 상에 중간 층간 절연층(170)을 형성하는 것을 포함할 수 있다. 상기 하부 스토퍼 층(165)은 실리콘 질화물을 포함할 수 있다. 상기 중간 층간 절연층(170)은 실리콘 산화물을 포함할 수 있다.
도 18a 및 도 18b를 참조하면, 상기 방법은 상기 소스/드레인 영역들(127)과 접촉하는 컨택 패턴들(190)을 형성하는 것을 포함할 수 있다. 상기 컨택 패턴들(190)을 형성하는 것은 다음과 같은 공정들을 포함할 수 있다.
우선, 상기 공정들은 에칭 공정을 수행하여 상기 중간 층간 절연층(170), 상기 하부 스토퍼 층(165), 상기 하부 층간 절연층(160), 및 상기 제3 에피택셜 막들(127c)을 관통하여 상기 제2 에피택셜 막들(127b)의 표면들을 노출시키는 컨택 홀들을 형성하는 것을 포함할 수 있다. 이때, 상기 제2 에피택셜 막들(127b)의 상단부는 리세스될 수 있다. 이에 따라, 도 18b에 도시한 바와 같이, 상기 제2 에피택셜 막들(127b)의 상단부는 평평할 수 있다.
다음, 상기 공정은 실리시데이션 공정을 수행하여 상기 컨택 홀을 통해 노출된 상기 제2 에피택셜 막들(127b)의 표면 상에 실리사이드 층(191)을 형성하는 것을 포함할 수 있다. 상기 실리사이드 층(191)은 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 코발트 실리사이드(CoSi), 또는 니켈 실리사이드(NiSi) 같은 금속 실리사이드를 포함할 수 있다.
다음, 상기 공정은 증착 공정을 수행하여 상기 컨택 홀 내의 상기 실리사이드 층(191) 상에 컨택 배리어 층 및 컨택 플러그 층을 형성하는 것을 포함할 수 있다.
상기 컨택 배리어 층은 상기 실리사이드 층(191)의 표면, 상기 컨택 홀의 내벽들, 및 상기 중간 층간 절연층(165) 상에 컨포멀하게 형성될 수 있다. 상기 컨택 배리어 층은 티타늄(Ti), 티타늄 질화물 (TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 기타 배리어 금속을 포함할 수 있다. 상기 컨택 플러그 층은 상기 컨택 배리어 층 상에 상기 컨택 홀을 채우도록 형성될 수 있다. 상기 컨택 플러그 층은 텅스텐(W), 구리(Cu), 티타늄(Ti) 또는 금속 화합물을 포함할 수 있다.
다음, 상기 공정은 CMP와 같은 평탄화 공정을 수행하여 상기 중간 층간 절연층(170) 상의 상기 컨택 플러그 층 및 상기 컨택 배리어 층을 제거하여 실리사이드 층(191)과 컨택 배리어 패턴(193) 및 컨택 플러그(195)를 포함하는 컨택 패턴들(190)을 형성하는 것을 포함할 수 있다.
이후, 도 2 및 도 3a를 참조하면, 상기 방법은 전면적으로 상부 스토퍼 층(175)을 형성하고, 및 상기 상부 스토퍼 층(175) 상에 상부 층간 절연 층(180)을 형성하는 것을 포함할 수 있다. 상기 상부 스토퍼 층(175)은 증착 공정을 수행하여 형성된 실리콘 질화물(SiN)을 포함할 수 있다. 상기 상부 층간 절연 층(180)은 실리콘 산화물을 포함할 수 있다.
도 19a 내지 도 21b는 본 발명의 일 실시 예에 의한 반도체 소자(100c)를 제조하는 방법을 설명하는 종단면도들이다. 예를 들어, 도 19a 내지 도 21a는 도 1의 I-I′방향을 따라 절단한 종단면도들이고, 및 도 19b 내지 도 21b는 도 1의 II-II′방향을 따라 절단한 종단면도들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
우선, 도 5a 및 도 5b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100c)를 제조하는 방법은 기판(101)을 준비하고, 상기 기판(101) 상에 스트레인 버퍼층(110)을 형성하고, 상기 스트레인 버퍼층(110) 상에 핀 액티브 영역들(120), 아이솔레이션 영역(130), 및 희생 게이트 패턴들(140s)을 형성하는 것을 포함할 수 있다. 상기 핀 액티브 영역들(120)은 상기 희생 게이트 패턴들(140a)이 배치되는 제1 부분(120a) 및 상기 희생 게이트 패턴들(140a) 사이의 제2 부분(120b)을 포함할 수 있다.
다음, 도 19a 및 도 19b를 참조하면, 상기 방법은 상기 희생 게이트 패턴들(140s), 상기 핀 액티브 영역들(120) 및 상기 아이솔레이션 영역(130) 상에 스페이서 물질층(350a)을 형성하는 것을 포함할 수 있다. 이때, 도 3a의 반도체 소자(100A)와 비교하여 상기 스페이서 물질층(350a)은 상기 희생 게이트 패턴들(140s)의 상면들 및 측면들, 상기 아이솔레이션 영역(130)의 표면, 상기 핀 액티브 영역들(120)의 상면들, 및 상기 핀 액티브 영역들(120) 중 최외곽의 핀 액티브 영역들(120)의 외측 면들 상에는 컨포멀하게 형성되고, 상기 핀 액티브 영역들(120)의 사이를 채울 수 있다. 이는 도 3a의 반도체 소자(100A)와 비교하여 핀 액티브 영역들(120) 간의 간격이 좁기 때문이다. 이때, 상기 핀 액티브 영역들(120)의 상면들 상의 상기 스페이서 물질층(350a)의 표면은 부분적으로 오목한 얕은 보울(bowl) 형상을 가질 수 있다. 예를 들어, 상기 스페이서 물질층(350a)의 표면 중 상기 핀 액티브 영역들(120) 사이의 상기 아이솔레이션 영역(120)과 대응되는 부분이 얕은 보울(bowl) 형상을 가질 수 있다.
도 20a 및 도 20b를 참조하면, 에칭 공정을 수행하여 상기 스페이서 물질층(350a)의 일부를 제거하여 상기 희생 게이트 패턴들(140s)의 측면들 상의 게이트 스페이서들(350G) 및 상기 핀 액티브 영역들(120)의 측면들 상의 핀 액티브 스페이서들(350F)을 형성하는 것을 포함할 수 있다. 상기 핀 액티브 스페이서들(350F)은 핀 액티브 영역들(120) 사이의 내측 핀 액티브 스페이서들(351F) 및 상기 핀 액티브 영역들(120) 중 최외곽 핀 액티브 영역들(120)의 외측 면들 상의 외측 핀 액티브 스페이서들(353F)을 포함할 수 있다. 상기 내측 핀 액티브 스페이서들(351F)은 상기 핀 액티브 영역들(120)의 사이를 거의 채울 수 있다.
도 21a 및 도 21b를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 핀 액티브 영역들(120)의 상기 제2 부분들(120b)의 일부를 제거하여 소스/드레인 트렌치들(127T)을 형성하는 것을 포함할 수 있다. 상기 내측 핀 액티브 스페이서들(351) 및 상기 외측 핀 액티브 스페이서들(353F)의 높이가 낮아질 수 있다.
이후, 상기 방법은 도 9a 내지 도 18b를 참조하여 설명된 공정들을 수행하여 도 3c에 도시된 반도체 소자(100c)를 형성하는 것을 포함할 수 있다.
도 22는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 22를 참조하면, 본 발명의 일 실시 예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 상기 프로세서(220) 또는 상기 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 상기 반도체 소자들(100A-100D) 중 적어도 하나를 포함할 수 있다. 상기 모듈 기판(2210)의 적어도 한 변에는 전도성 입출력 터미널들(2240)이 배치될 수 있다.
도 23은 본 발명의 기술적 사상의 일 실시 예에 의한 전자 시스템(2300)을 개념적으로 도시한 블록다이어그램이다. 도 23을 참조하면, 본 발명의 일 실시 예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP(application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320) 또는 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들(100A-100D) 중 적어도 하나를 포함할 수 있다.
도 24를 참조하면, 본 발명의 일 실시 예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 정보를 입력하거나 또는 상기 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리 시스템(2412)은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들(100A-100D) 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100A-100D: 반도체 소자
101: 기판 110: 스트레인 버퍼층
120: 핀 액티브 영역
125: 채널 영역 127: 소스/드레인 영역
127T: 소스/드레인 트렌치 127a: 제1 에피택셜 막
127b: 제2 에피택셜 막 120c: 제3 에피택셜 막
130: 소자 분리막 140: 게이트 패턴
141: 표면 절연 패턴 142: 게이트 절연 패턴
143: 게이트 배리어 패턴 144: 게이트 전극 패턴
150G, 250G, 350G: 게이트 스페이서
150F, 250F, 350F: 핀 액티브 스페이서
151F, 251F, 351F: 내측 핀 액티브 스페이서
153F, 253F, 353F: 외측 핀 액티브 스페이서
160: 하부 층간 절연층 165: 하부 스토퍼 층
170: 중간 층간 절연층 175: 상부 스토퍼 층
180: 상부 층간 절연층 S1: 제1 상부 면
S2: 제2 상부 면 S3: 제1 하부 면
S4: 제2 하부 면 S5: 제3 상부 면
AG: 에어 갭 P: 돌출부

Claims (20)

  1. 기판상에 서로 평행하게 연장하는 핀 액티브 영역들;
    상기 핀 액티브 영역들을 정의하는 아이솔레이션 영역;
    상기 핀 액티브 영역들과 수직으로 교차하고 서로 평행하게 연장하는 게이트 패턴들;
    상기 게이트 패턴들 사이의 상기 핀 액티브 영역들 상의 소스/드레인 영역들; 및
    상기 핀 액티브 영역들의 측면들과 접하고, 상기 핀 액티브 영역들 사이의 상기 아이솔레이션 영역의 표면을 덮는 핀 액티브 스페이서들을 포함하고,
    상기 핀 액티브 스페이서들의 최상부 레벨들은 상기 핀 액티브 영역들과 상기 소스/드레인 영역들 간의 경계면들보다 높고, 및 상기 아이솔레이션 영역의 표면은 상기 소스/드레인 영역들의 하면들보다 낮은 반도체 소자.
  2. 제1항에 있어서,
    상기 핀 액티브 스페이서들의 상면들은 보울(bowl) 형상을 갖는 반도체 소자.
  3. 제2항에 있어서,
    상기 핀 액티브 스페이서들의 상면들의 최하부 레벨들은 상기 핀 액티브 영역들의 상면들보다 낮은 반도체 소자.
  4. 제2항에 있어서,
    상기 핀 액티브 스페이서들의 상면들의 최하부 레벨들은 상기 핀 액티브 영역들의 상면들보다 높은 반도체 소자.
  5. 제2항에 있어서,
    상기 소스/드레인 영역들의 하면들과 상기 핀 액티브 스페이서들의 상면들 사이의 에어 갭들을 더 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 소스/드레인 영역들은,
    소스/드레인 트렌치들;
    상기 소스/드레인 트렌치들의 내벽 상에 컨포멀하게 형성된 제1 에피택셜 막들; 및
    상기 소스/드레인 트렌치들을 채우도록 상기 제1 에피택셜 막들 상에 형성된 제2 에피택셜 막들을 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 소스/드레인 영역들은 상기 제2 에피택셜 막들의 상면들 및 하면들 상에 부분적으로 형성된 제3 에피택셜 막들을 더 포함하는 반도체 소자.
  8. 제6항에 있어서,
    상기 소스/드레인 영역들 상의 컨택 패턴들을 더 포함하고,
    상기 컨택 패턴들은 상기 제2 에피택셜 막들과 직접적으로 접촉하는 반도체 소자.
  9. 제1항에 있어서,
    상기 소스/드레인 영역들은 상기 핀 액티브 스페이서들 상으로 돌출하는 돌출부들을 포함하고, 상기 돌출부들은 브리지 모양으로 서로 연결된 반도체 소자.
  10. 제1항에 있어서,
    상기 핀 액티브 영역들은 에피택셜 성장한 단결정 실리콘 게르마늄을 포함하는 반도체 소자.
  11. 제10항에 있어서,
    상기 기판 상의 스트레인 버퍼층을 더 포함하고,
    상기 스트레인 버퍼층은 상기 핀 액티브 영역들보다 게르마늄 함량이 낮은 에피택셜 성장한 단결정 실리콘 게르마늄을 포함하는 반도체 소자.
  12. 기판상에 제1 방향으로 서로 평행하게 연장하는 핀 액티브 영역들;
    상기 핀 액티브 영역들을 정의하는 아이솔레이션 영역;
    상기 핀 액티브 영역들의 제1 부분들 상의 게이트 패턴들;
    상기 핀 액티브 영역들의 제2 부분들 상의 소스/드레인 영역들; 및
    상기 핀 액티브 영역들 사이의 상기 핀 액티브 영역들의 측면들 상의 내측 핀 액티브 스페이서들을 포함하고,
    상기 내측 핀 액티브 스페이서들의 내측 면들은 상기 핀 액티브 영역들의 측면들과 접하고, 상기 내측 핀 액티브 스페이서들의 하면들은 상기 아이솔레이션 영역의 표면의 일부와 접하고, 상기 내측 핀 액티브 스페이서들의 최상부 레벨들은 상기 핀 액티브 영역들의 상기 제2 부분들의 상면들보다 높은 상기 반도체 소자.
  13. 제12항에 있어서,
    상기 핀 액티브 영역들 중 최외곽의 핀 액티브 영역들의 외측 면들 상의 외측 핀 액티브 스페이서들을 더 포함하고,
    상기 외측 핀 액티브 스페이서들의 최상부 레벨들은 상기 내측 핀 액티브 스페이서들의 최상부 레벨들보다 낮은 반도체 소자.
  14. 제13항에 있어서,
    상기 외측 핀 액티브 스페이서들의 최상부 레벨은 상기 핀 액티브 영역들의 상기 제2 부분들의 상면과 실질적으로 동일 레벨인 반도체 소자.
  15. 제12항에 있어서,
    상기 내측 핀 액티브 스페이서들의 외측 면들, 상기 소스/드레인 영역들의 하면들, 및 상기 내측 핀 액티브 스페이서들 사이의 상기 아이솔레이션 영역의 표면 사이의 에어 갭들을 더 포함하는 반도체 소자.
  16. 기판상의 스트레인 버퍼층;
    상기 스트레인 버퍼층 상에 제1 방향으로 평행하게 연장하는 핀 액티브 영역들;
    상기 핀 액티브 영역들 사이의 상기 스트레인 버퍼층 상의 아이솔레이션 영역, 상기 아이솔레이션 영역의 표면은 상기 핀 액티브 영역들의 상면들보다 낮고;
    상기 핀 액티브 영역들 상에 상기 제1 방향에 수직하게 교차하는 제2 방향으로 평행하게 연장하는 게이트 패턴들;
    상기 게이트 패턴들 사이의 상기 핀 액티브 영역들 상의 에피택셜 영역들;
    상기 핀 액티브 영역들 사이의 내측 핀 액티브 스페이서들; 및
    상기 핀 액티브 영역들 중 최외곽의 핀 액티브 영역들의 외측 면들 상의 외측 핀 액티브 스페이서들을 포함하고,
    상기 내측 핀 액티브 스페이서들의 수평 폭들은 상기 핀 액티브 영역들 사이의 간격들과 실질적으로 동일하고, 상기 내측 핀 액티브 스페이서들의 최상부 레벨들은 상기 핀 액티브 영역들과 상기 에피택셜 영역들 간의 경계면들 및 상기 외측 핀 액티브 스페이서들의 최상부 레벨들보다 높은 반도체 소자.
  17. 제16항에 있어서,
    상기 에피택셜 영역들은 상기 내측 핀 액티브 스페이서들 및 상기 외측 핀 액티브 스페이서들 상으로 돌출하는 돌출부들을 포함하고,
    상기 돌출부들은 제1 대각선 방향으로 평행한 제1 상부 면들과 제1 하부 면들 및 상기 제1 대각선 방향에 수직하는 제2 대각선 방향으로 평행한 제2 상부 면들 및 제2 하부 면들을 포함하는 반도체 소자.
  18. 제17항에 있어서,
    상기 외측 핀 액티브 스페이서들 상으로 성장하는 상기 에피택셜 영역의 상기 제1 하부 면의 측 방향 길이는 상기 내측 핀 액티브 스페이서들 상으로 성장하는 상기 에피택셜 영역의 상기 제1 하부 면들의 측 방향 길이보다 길고,
    상기 외측 핀 액티브 스페이서들 상으로 성장하는 상기 에피택셜 영역의 상기 제2 하부 면의 측 방향 길이는 상기 내측 핀 액티브 스페이서들 상으로 성장하는 상기 에피택셜 영역의 상기 제2 하부 면들의 측 방향 길이보다 긴 반도체 소자.
  19. 제18항에 있어서,
    상기 외측 핀 액티브 스페이서들 상으로 성장하는 상기 에피택셜 영역의 상기 제1 하부 면과 수직으로 중첩하는 상기 제2 상부 면의 측 방향 길이는 상기 내측 핀 액티브 스페이서들 상으로 성장하는 상기 에피택셜 영역의 상기 제1 하부 면들과 수직으로 중첩하는 상기 제2 상부 면들의 측 방향 길이보다 길고,
    상기 외측 핀 액티브 스페이서들 상으로 성장하는 상기 에피택셜 영역의 상기 제2 하부 면과 수직으로 중첩하는 상기 제1 상부 면의 측 방향 길이는 상기 내측 핀 액티브 스페이서들 상으로 성장하는 상기 에피택셜 영역의 상기 제2 하부 면들과 수직으로 중첩하는 상기 제1 상부 면들의 측 방향 길이보다 긴 반도체 소자.
  20. 제16항에 있어서,
    상기 게이트 패턴들의 측면들 상의 게이트 스페이서들을 더 포함하고,
    상기 게이트 스페이서들과 상기 내측 핀 액티브 스페이서들 및 상기 외측 핀 액티브 스페이서들은 물질적으로 연속하도록 일체형인 반도체 소자.
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