JP7042726B2 - 半導体装置の製造方法 - Google Patents
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-
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Description
本実施の形態における不揮発性メモリセルを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリセルを含むシステムが形成された半導体装置のレイアウト構成について説明する。図1は、本実施の形態の半導体装置である半導体チップCHPのレイアウト構成を示す概略図である。図1において、半導体チップCHPには、互いに異なる用途で使用される複数の回路ブロックが設けられている。具体的には、半導体チップCHPは、フラッシュメモリ回路ブロックC1、EEPROM回路ブロックC2、CPU(Central Processing Unit)回路ブロックC3、RAM(Random Access Memory)回路ブロックC4、アナログ回路ブロックC5およびI/O(Input/Output)回路ブロックC6を有する。
以下に、図2~図5を用いて、本実施の形態の半導体装置の構造について説明する。図2は、フラッシュメモリ回路ブロックC1およびEEPROM回路ブロックC2で使用される不揮発性メモリセルであるメモリセルMCの斜視図を示している。図3は、メモリセルMCの平面図を示している。図3には、メモリセルMCが形成されるメモリセル形成領域MR、メモリセルMCに含まれるゲート電極に電位を給電するためのシャント領域SR、および、メモリセル形成領域MRとシャント領域SRとの間に位置するダミーセル領域DRが示されている。図4は、図3のA1-A1線に対応する断面図を示している。図5は、図3のA2-A2線およびB-B線に対応する断面図を示している。
次に、不揮発性メモリの動作例について、図6および図7を参照して説明する。
以下に、本実施の形態の半導体装置の主な特徴について説明する。
以下に、図8~図27を用いて、本実施の形態の半導体装置の製造方法について説明する。まず、図8~図17では、A2-A2断面のみを示し、フィンFAの製造工程を説明する。その後、図18~図27では、A2-A2断面およびB-B断面の製造工程を説明する。
以下に、図28~図31を用いて、変形例1の半導体装置の製造方法を説明する。なお、以下の説明では、実施の形態1との相違点を主に説明する。
以下に、図32~図34を用いて、変形例2の半導体装置およびその製造方法を説明する。なお、以下の説明では、実施の形態1との相違点を主に説明する。
以下に、図35~図42を用いて、実施の形態2の半導体装置およびその製造方法を説明する。なお、以下の説明では、実施の形態1との相違点を主に説明する。
以下に、図43を用いて、変形例3の半導体装置の製造方法を説明する。なお、以下の説明では、実施の形態2との相違点を主に説明する。
[付記1]
メモリセル形成領域、シャント領域、および、前記メモリセル形成領域と前記シャント領域との間に位置するダミーセル領域を有する半導体装置であって、
半導体基板の上面上に形成された素子分離部と、
前記半導体基板の一部であり、前記素子分離部の上面から突出し、平面視における第1方向に延在し、且つ、前記第1方向と交差する第2方向において互いに隣接するように形成された複数のフィンと、
を有し、
前記複数のフィンは、前記メモリセル形成領域に形成された複数の第1フィン、および、前記ダミーセル領域に形成された第2フィンを有し、
前記第2方向において、前記複数のフィンは、互いに等間隔になるように形成され、
互いに隣接する前記複数の第1フィンの間に形成されている前記素子分離部の前記上面の位置をH1とし、前記第2フィンに最も近い前記第1フィンと前記第2フィンとの間に形成されている前記素子分離部の前記上面の位置をH2とし、前記シャント領域に形成されている前記素子分離部の前記上面の位置をH3とした場合、(H2-H1)の絶対値は、(H3-H2)の絶対値よりも小さい、半導体装置。
[付記2]
付記1記載の半導体装置において、
電荷蓄積層を含む第1ゲート絶縁膜を介して前記複数のフィンに跨り、且つ、前記シャント領域において前記素子分離部上に位置するように、前記第2方向に延在する第1ゲート電極を更に有する、半導体装置。
[付記3]
付記2記載の半導体装置において、
前記記複数の第1フィンには、それぞれ不揮発性メモリセルが形成され、
前記第2フィンには、前記不揮発性メモリセルとして機能しないダミー素子が形成されている、半導体装置。
[付記4]
付記3記載の半導体装置において、
前記シャント領域には、前記素子分離部から突出した前記複数のフィンが形成されていない、半導体装置。
[付記5]
付記4記載の半導体装置において、
前記シャント領域の前記第1ゲート電極上に形成されたプラグを更に有し、
前記メモリセル形成領域および前記ダミーセル領域の前記第1ゲート電極上には、前記プラグが形成されていない、半導体装置。
[付記6]
付記1記載の半導体装置において、
前記シャント領域には、前記メモリセル形成領域に形成されている前記複数のフィンよりも高さの低い複数の第3フィンが形成され、
前記複数の第3フィンの各々の上面は、前記素子分離部によって覆われている、半導体装置。
[付記7]
付記1記載の半導体装置において、
前記シャント領域における前記素子分離部の下の前記半導体基板の上面の位置は、前記メモリセル形成領域における前記素子分離部の下の前記半導体基板の上面の位置よりも低い、半導体装置。
[付記8]
付記1記載の半導体装置において、
前記素子分離部は、酸化シリコン膜を含む、半導体装置。
CF 導電性膜
CG 制御ゲート電極
CHP 半導体チップ
DFA、DFA1、DFA2 ダミーフィン
DR ダミーセル領域
ES エッチングストッパ膜
FA フィン
FG 導電性膜
GF1、GF2 ゲート絶縁膜
HM ハードマスク
IF1~IF5 絶縁膜
IL1、IL2 層間絶縁膜
L1~L5 距離
MC メモリセル
MCR メモリセル形成領域
MD 拡散領域(不純物領域)
MG メモリゲート電極
MP マスクパターン
MS 拡散領域(不純物領域)
PG プラグ
RP1~RP5 レジストパターン
PW ウェル領域
SB 半導体基板
SI1、SI2 シリサイド層
SR シャント領域
STI 素子分離部
SW サイドウォールスペーサ
Claims (11)
- (a)半導体基板の上面の一部を後退させることで、前記半導体基板の一部であり、後退させた前記半導体基板の前記上面から突出し、且つ、平面視における第1方向に延在する複数のフィンを、前記第1方向と交差する第2方向において互いに隣接するように形成する工程、
(b)前記複数のフィンの間を埋め込むように、前記複数のフィンの各々の上面上に、第1絶縁膜を形成する工程、
(c)前記第1絶縁膜の上面の位置が、前記複数のフィンの各々の前記上面の位置よりも低くなるように、前記第1絶縁膜を後退させることで、前記複数のフィンの上部を前記第1絶縁膜から突出させる工程、
を有し、
前記複数のフィンは、第1フィン、前記第1フィンに隣接する第2フィン、前記第2フィンに隣接する第3フィンおよび前記第3フィンに隣接する第4フィンを含み、
前記第1フィンと前記第2フィンとの間の距離は、前記第3フィンと前記第4フィンとの間の距離よりも短く、且つ、前記第2フィンと前記第3フィンとの間の距離よりも長く、
前記(c)工程後、前記第1フィンと前記第2フィンとの間に形成されている前記第1絶縁膜の上面の位置、および、前記第2フィンと前記第3フィンとの間に形成されている前記第1絶縁膜の上面の位置は、前記第3フィンと前記第4フィンとの間に形成されている前記第1絶縁膜の上面の位置よりも低く、
前記(a)工程は、
(a1)前記半導体基板上に、複数のマスクパターンを形成する工程、
(a2)前記複数のマスクパターンを覆うように、前記半導体基板上に、前記複数のマスクパターンと異なる材料からなるハードマスク材を形成する工程、
(a3)前記ハードマスク材に対して異方性エッチング処理を行うことで、前記複数のマスクパターンの各々の側面に、前記ハードマスク材からなる複数のハードマスクを形成する工程、
(a4)前記(a3)工程後、前記複数のマスクパターンを除去する工程、
(a5)前記(a4)工程後、前記複数のハードマスクをマスクとして、前記半導体基板の前記上面の一部を後退させることで、前記複数のフィンを形成する工程、
を有し、
前記複数のマスクパターンは、互いに隣接する第3マスクパターンおよび第4マスクパターンを有し、
前記第2方向において、第3マスクパターンと第4マスクパターンとの間の距離は、他の前記複数のマスクパターンが互いに隣接する距離よりも短く、
前記第2フィンを形成するための前記ハードマスクは、前記第2方向における前記第3マスクパターンの2つの側面のうち、前記第4マスクパターンに近い側面に形成され、
前記第3フィンを形成するための前記ハードマスクは、前記第2方向における前記第4マスクパターンの2つの側面のうち、前記第3マスクパターンに近い側面に形成される、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1フィンと前記第2フィンとの間に形成されている前記第1絶縁膜の上面の位置をH1とし、前記第2フィンと前記第3フィンとの間に形成されている前記第1絶縁膜の上面の位置をH2とし、前記第3フィンと前記第4フィンとの間に形成されている前記第1絶縁膜の上面の位置をH3とした場合、(H2-H1)の絶対値は、(H3-H2)の絶対値よりも小さい、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(c)工程は、
(c1)前記第1絶縁膜を研磨する工程、
(c2)前記(c1)工程後、前記第1絶縁膜に対して異方性エッチング処理を行うことで、前記複数のフィンの前記上部を前記第1絶縁膜から突出させる工程、
を有する、半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
(d)前記(b)工程と前記(c)工程との間に、前記第1絶縁膜に対して熱処理を行う工程、
を更に有し、
前記(c2)工程時に、前記第1フィンと前記第2フィンとの間に形成されている前記第1絶縁膜の膜質は、前記第2フィンと前記第3フィンとの間に形成されている前記第1絶縁膜の膜質よりも柔らかく、前記第2フィンと前記第3フィンとの間に形成されている前記第1絶縁膜の膜質は、前記第3フィンと前記第4フィンとの間に形成されている前記第1絶縁膜の膜質よりも柔らかい、半導体装置の製造方法。 - (a)半導体基板上に、複数のマスクパターンを形成する工程、
(b)前記複数のマスクパターンを覆うように、前記半導体基板上に、前記複数のマスクパターンと異なる材料からなるハードマスク材を形成する工程、
(c)前記ハードマスク材に対して異方性エッチング処理を行うことで、前記複数のマスクパターンの各々の側面に、前記ハードマスク材からなる複数のハードマスクを形成する工程、
(d)前記(c)工程後、前記複数のマスクパターンを除去する工程、
(e)前記(d)工程後、前記複数のハードマスクをマスクとして、前記半導体基板の上面の一部を後退させることで、前記半導体基板の一部であり、後退させた前記半導体基板の前記上面から突出し、且つ、平面視における第1方向に延在する複数のフィンを、前記第1方向と交差する第2方向において互いに隣接するように形成する工程、
(f)前記複数のフィンの間に第1絶縁膜を埋め込む工程、
(g)前記(f)工程後、前記複数のフィンの一部、および、前記複数のフィンの間に埋め込まれた前記第1絶縁膜の一部を選択的に覆うレジストパターンを形成する工程、
(h)前記(g)工程後、前記レジストパターンから露出している前記第1絶縁膜および前記複数のフィンをエッチングする工程、
(i)前記(h)工程後、前記レジストパターンを除去する工程、
(j)前記(i)工程後、前記第1絶縁膜および前記複数のフィンがエッチングされた領域に、第2絶縁膜を形成する工程、
(k)前記(j)工程後、前記第1絶縁膜および前記第2絶縁膜の各々の上面の位置が、前記複数のフィンの各々の上面の位置よりも低くなるように、前記第1絶縁膜および前記第2絶縁膜を後退させることで、前記複数のフィンの上部を前記第1絶縁膜および前記第2絶縁膜から突出させる工程、
を有し、
前記複数のフィンは、第1フィン、前記第1フィンに隣接する第2フィン、前記第2フィンに隣接する第3フィンおよび前記第3フィンに隣接する第4フィンを含み、
前記第1フィンと前記第2フィンとの間の距離は、前記第2フィンと前記第3フィンとの間の距離と同じであり、前記第3フィンと前記第4フィンとの間の距離よりも短く、
前記第1フィンと前記第2フィンとの間、および、前記第2フィンと前記第3フィンとの間には、前記第1絶縁膜が形成され、
前記第3フィンと前記第4フィンとの間には、前記第2絶縁膜が形成され、
前記(k)工程後、前記第1フィンと前記第2フィンとの間に形成されている前記第1絶縁膜の上面の位置、および、前記第2フィンと前記第3フィンとの間に形成されている前記第1絶縁膜の上面の位置は、前記第3フィンと前記第4フィンとの間に形成されている前記第2絶縁膜の上面の位置よりも低い、半導体装置の製造方法。 - 請求項5記載の半導体装置の製造方法において、
前記第1フィンと前記第2フィンとの間に形成されている前記第1絶縁膜の上面の位置をH1とし、前記第2フィンと前記第3フィンとの間に形成されている前記第1絶縁膜の上面の位置をH2とし、前記第3フィンと前記第4フィンとの間に形成されている前記第1絶縁膜の上面の位置をH3とした場合、(H2-H1)の絶対値は、(H3-H2)の絶対値よりも小さい、半導体装置の製造方法。 - 請求項5記載の半導体装置の製造方法において、
前記(h)工程において、エッチングの対象となった前記複数のフィンは残されており、
前記(k)工程後、残された前記複数のフィンの各々の上面は、前記第2絶縁膜によって覆われている、半導体装置の製造方法。 - 請求項5記載の半導体装置の製造方法において、
前記(h)工程において、エッチングの対象となった前記複数のフィンが残されないように、前記半導体基板の一部もエッチングされる、半導体装置の製造方法。 - 請求項5記載の半導体装置の製造方法において、
前記(f)工程は、
(f1)前記複数のフィンの間を埋め込み、且つ、前記複数のハードマスクを覆う前記第1絶縁膜を形成する工程、
(f2)前記(f1)工程後、前記第1絶縁膜に対して熱処理を行う工程、
(f3)前記(f2)工程後、CMP法による研磨処理によって、前記複数のフィンの各々の上面上の前記第1絶縁膜および前記複数のハードマスクを除去する工程、
を有する、半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記(j)工程において、前記第2絶縁膜は、前記複数のフィンの各々の上面上にも形成され、
前記(k)工程は、
(k1)前記第2絶縁膜を研磨する工程、
(k2)前記(k1)工程後、前記第1絶縁膜および前記第2絶縁膜に対して異方性エッチング処理を行うことで、前記複数のフィンの前記上部を前記第1絶縁膜および前記第2絶縁膜から突出させる工程、
を有する、半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
(l)前記(j)工程と前記(k)工程との間に、前記第1絶縁膜および前記第2絶縁膜に対して熱処理を行う工程、
を更に有し、
前記(k2)工程時に、前記第1フィンと前記第2フィンとの間に形成されている前記第1絶縁膜の膜質、および、前記第2フィンと前記第3フィンとの間に形成されている前記第1絶縁膜の膜質は、前記第3フィンと前記第4フィンとの間に形成されている前記第2絶縁膜の膜質よりも柔らかい、半導体装置の製造方法。
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