KR100884341B1 - 프리차지 전압 공급 회로 - Google Patents

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Abstract

본 발명은 제1 비트라인 프리차지 전압이 공급되는 제1 노드와 제2 비트라인 프리차지 전압이 생성되는 제2 노드 사이에 연결되고, 제어신호에 응답하여 동작하는 트랜지스터; 및 상기 제1 노드와 상기 제2 노드 사이에서 상기 트랜지스터와 병렬 연결된 저항소자를 포함하는 프리차지 전압 공급 회로를 제공한다.
브릿지, 브리더 저항

Description

프리차지 전압 공급 회로{Circuit for providing precharge voltage}
도 1은 종래기술에 따른 프리차지 전압 공급 회로의 구성을 도시한 것이다.
도 2a 내지 도2d는 종래기술에 따른 프리차지 전압 공급 회로에서 프리차지 전압과 브릿지 전류 특성을 보여주는 그래프이다.
도 3은 본 발명에 의한 일 실시예에 따른 프리차지 전압 공급 회로의 구성을 도시한 것이다.
도4a 및 도4b는 도3의 회로에서 프리차지 전압과 브릿지 전류 특성을 보여주는 그래프이다.
도 5는 본 발명에 의한 다른 실시예에 따른 프리차지 전압 공급 회로의 구성을 도시한 것이다.
본 발명은 프리차지 전압 공급 회로에 관한 것으로, 특히 PVT 특성 변화에 따른 프리차지 전압과 브릿지 전류의 변화를 적절하게 조절할 수 있도록 한 프리차 지 전압 공급 회로에 관한 것이다.
최근 반도체 메모리 소자는 급속도로 대용량화되어가고 있으며, 동작속도를 증가시키고 소모전력을 감소시키기 위한 연구가 꾸준히 진행되고 있다. 특히, 휴대형 시스템, 예컨대 이동통신용 휴대폰이나 노트북 컴퓨터 등 휴대형 시스템에 장착되는 반도체 메모리 소자에서는 소모전력을 감소시키기 위한 기술 개발 노력이 활기차게 이루어지고 있다.
이러한 노력중의 하나가 메모리의 코어 영역에서의 전류 소비를 최소한으로 하는 기술이다. 메모리 셀과 비트 라인 그리고 워드 라인들로 구성되는 코어 영역에서는 극 미세화된 디자인 룰(design-rule)에 따라 설계된다. 그래서 메모리 셀들은 크기가 매우 작은 사이즈이면서 아울러 저전력을 사용하게 된다.
특히, 비트라인 프리차지(precharge)는 셀 데이터(cell data) 액세스(access) 동작에서의 속도 증가와 관련된 중요한 기술중의 하나이다. 즉, 비트라인 프리차지는 비트라인 프리차지 전압(VBLP)을 통해 데이터의 액세스(access) 이전에 미리 비트라인(BL)을 코어전압(VCORE)의 1/2 레벨로 프리차지하여 데이터의 레벨을 빠르게 액세스하는 기술이다.
한편, 스탠바이 상태에서는 0(V)의 워드라인과 프리차지된 비트라인(BL) 사이에 전위차가 발생하고, 비트라인(BL)과 워드라인(WL) 간에 브릿지(bridge)가 생기면 상기 전위차에 의해 야기되는 브릿지 전류에 의해 소모 전력이 증가된다. 따라서, 브리더(breeder) 저항으로 구성된 프리차지 전압 공급 회로를 사용하여 전압강하된 비트라인 프리차지 전압(VBLPD)을 생성함으로써, 브릿지 전류에 의한 소모 전력을 감소시키고 있다.
도 1은 종래기술에 따른 프리차지 전압 공급 회로의 구성을 도시한 것이다.
도시된 바와 같이, 종래기술에 따른 프리차지 전압 공급 회로는 단순히 트랜지스터(N11-N14)로 구성된 브리더(bleeder) 저항을 통해 전압강하된 비트라인 프리차지 전압(VBLPD)을 생성하여 비트라인(BL)을 프리차지시킨다. 이와 같이, 전압강하된 비트라인 프리차지 전압(VBLPD)을 생성하는 것은 스탠바이 상태에서 브릿지가 생겼을 때 발생되는 브릿지 전류(Ibr)량을 줄여 브릿지 저항(Rbr)을 통해 소모되는 전력을 감소시키기 위함이다. 여기서, 브릿지 저항(Rbr)은 비트라인(BL)과 워드라인(WL) 사이에 브릿지가 생긴 경우 브릿지 전류(Ibr)가 발생하는 영역의 저항성분을 샘플링하여 표시한 소자이다.
그런데, 단순히 트랜지스터(N11-N14)로만 구성된 브리더 저항을 사용하는 경우 트랜지스터(N11-N14)를 통한 전압강하 정도가 PVT 특성 변화에 따라 다양하게 변화되는 장점은 있으나, 그 변동값이 지나치게 커지는 문제가 있었다. 즉, 도2a 및 도2b를 참고하면 PVT 특성변화에 따라 비트라인 프리차지 전압(VBLPD) 및 브릿지 전류(Ibr)의 변동값이 지나치게 크게 발생하고 있음을 확인할 수 있다.
한편, 비트라인 프리차지 전압(VBLPD) 및 브릿지 전류(Ibr)의 변동값을 줄이기 위해 브리더 저항을 단순히 저항소자로 구성할 수 있다. 그러나, 단순저항으로 상기 브리더 저항을 구성하는 경우 저항을 통한 전압강하 정도가 PVT 특성 변화에 따라 다양하게 변화되지 않는 문제, 즉 다양한 레벨의 비트라인 프리차지 전압(VBLPD)을 생성할 수 없는 문제가 있었다. 즉, 도2c 및 도2d를 참고하면 비트라 인 프리차지 전압(VBLPD) 및 브릿지 전류(Ibr)의 변동값은 크게 줄어드나, 다양한 레벨의 프리차지 전압(VBLPD)이 생성되지 않음을 확인할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 비트라인과 워드라인 사이에 생긴 브릿지에 의해 소모되는 전력을 감소시키기 위해 비트라인 프리차지 전압 레벨을 낮추는데 사용되는 브리더 저항을 MOS 트랜지스터와 저항소자로 구성함으로써, PVT 특성 변화에 따라 다양한 레벨로 조절가능하면서 변동폭이 크지않은 프리차지 전압을 생성할 수 있도록 한 프리차지 전압 공급 회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제1 비트라인 프리차지 전압이 공급되는 제1 노드와 제2 비트라인 프리차지 전압이 생성되는 제2 노드 사이에 연결되고, 제어신호에 응답하여 동작하는 트랜지스터; 및 상기 제1 노드와 상기 제2 노드 사이에서 상기 트랜지스터와 병렬 연결된 저항소자를 포함하는 프리차지 전압 공급 회로를 제공한다.
본 발명에서, 상기 제2 비트라인 프리차지 전압은 프리차지를 위해 센스앰프의 비트라인에 공급되는 것이 바람직하다.
본 발명에서, 상기 제2 비트라인 프리차지 전압은 상기 제1 비트라인 프리차지 전압이 상기 저항소자를 통해 전압강하되거나, 상기 제어신호에 응답하여 턴온 된 트랜지스터를 통해 전압강하되어 생성되는 것이 바람직하다.
본 발명은 테스트모드 신호를 입력받아 인에이블 신호를 생성하는 논리부; 및 상기 논리부의 출력신호에 응답하여 상기 제1 노드와 상기 제2 노드를 단락하는 스위치소자를 더 포함한다.
본 발명에서, 상기 논리부는 접지전압과 상기 테스트모드 신호를 입력받아 부정논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 스위치소자는 상기 제1 노드와 상기 제2 노드 사이에 연결된 NMOS 트랜지스터인 것이 바람직하다.
또한, 본 발명은 제1 비트라인 프리차지 전압이 공급되는 제1 노드와 제2 비트라인 프리차지 전압이 생성되는 제2 노드 사이에 연결되고, 제어신호에 응답하여 동작하는 트랜지스터; 및 상기 제1 노드와 상기 제2 노드 사이에서 상기 트랜지스터와 직렬 연결된 저항소자를 포함하는 프리차지 전압 공급 회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명에 의한 일 실시예에 따른 프리차지 전압 공급 회로의 구성을 도시한 것이다.
도시된 바와 같이, 본 실시예의 프리차지 전압 공급 회로는 제1 스위치 부(30), 브리더 저항부(32), 및 노드(A)와 노드(B) 사이를 단락시키는 제2 스위치부(34)를 포함한다.
제1 스위치부(30)는 테스트모드 신호(TM_BLEEDER_PWDD) 및 접지전압(VSS)을 입력받아 부정논리합 연산을 수행하는 노어게이트(NR30)와 인버터(IV30, IV31)로 구성된 논리부(300), 및 노드(A)와 노드(B) 사이에 연결되고 논리부(300)의 출력신호에 응답하여 턴온되는 NMOS 트랜지스터(N30)를 포함한다. 여기서, NMOS 트랜지스터(N30)는 큰 사이즈로 설계되는 것이 바람직하다.
브리더 저항부(32)는 제1 비트라인 프리차지 전압(VBLP)이 공급되는 노드(A)와 제2 비트라인 프리차지 전압(VBLPD)이 생성되는 노드(B) 사이에 연결되고 제어신호(BLEEDER_S)에 응답하여 동작하는 NMOS 트랜지스터(N31)와, 노드(A)와 노드(B) 사이에서 NMOS 트랜지스터(N31)와 병렬연결된 저항소자(R30)를 포함한다.
이와 같이 구성된 프리차지 전압 공급 회로의 동작을 도3을 참고하여 구체적으로 설명하면 다음과 같다.
도시된 바와 같이, 브리더 저항부(32)는 테스트모드 신호(TM_BLEEDER_PWDD)에 응답하여 동작한다. 우선, 테스트모드 신호(TM_BLEEDER_PWDD)가 로우레벨인 경우 논리부(300)의 출력신호는 하이레벨이 되고, NMOS 트랜지스터(N30)는 턴온된다. NMOS 트랜지스터(N30)는 큰사이즈를 가지므로 NMOS 트랜지스터(N30)의 턴온저항을 통한 노드(A)와 노드(B) 사이의 전압 강하는 그리 크지 않다. 따라서, 제1 비트라인 프리차지 전압(VBLP)과 거의 동일한 레벨을 갖는 제2 비트라인 프리차지 전압(VBLPD)이 노드(B)로 출력된다. 이때, NMOS 트랜지스터(N31)와 저항소자(R30)로 구성된 브리더 저항부(32)를 통한 전압강하는 거의 없다. 마찬가지로 스위치(34)를 턴온시켜 노드(A)와 노드(B)를 단락시킴으로써, NMOS 트랜지스터(N31)와 브리더 저항부(32)의 동작을 비활성화시키고, 노드(B)로 제1 비트라인 프리차지 전압(VBLP)과 동일한 레벨의 제2 비트라인 프리차지 전압(VBLPD)이 출력되도록 할 수도 있다.
한편, 테스트모드 신호(TM_BLEEDER_PWDD)가 하이레벨인 경우 논리부(300)의 출력신호는 로우레벨이 되어 NMOS 트랜지스터(N30)가 턴오프된다. 따라서, 제1 비트라인 프리차지 전압(VBLP)은 브리더 저항부(32)를 통해 전압강하되어, 노드(B)에서 제2 비트라인 프리차지 전압(VBLPD)으로 출력된다. 이때, 브리더 저항부(32)는 NMOS 트랜지스터(N31)와 저항소자(R30) 모두 구비하고 있으으로, 제2 비트라인 프리차지 전압(VBLPD)은 PVT 특성 변화에 따라 다양한 레벨로 조절가능하면서 변동폭이 그리 크지않다. 이는 PVT 특성변화에 따라 다양한 턴온 저항값을 갖는 NMOS 트랜지스터(N31)의 특성과 PVT 특성변화에 관계없이 일정한 저항값을 갖는 저항소자(R30)의 특성에 기인한다.
도4a를 참고하면 브릿지 저항(Rbr)에 대응하는 제2 비트라인 프리차지 전압(VBLPD)이 PVT 특성변화에 따라 다양한 레벨을 가지나, 그 변동폭은 크지않음을 확인할 수 있다. 도시된 바와 같이, 제2 비트라인 프리차지 전압(VBLPD)은 PVT 특성이 'FFFH'일때 가장 크고, 'SSSH'일 때 가장 작은 레벨로 생성된다. 여기서, 'FFFH' 및 'SSSH'는 PVT 특성을 나타내는 것으로 예를 들어, 'SSSH'는 NMOS 트랜지스터 및 PMOS 트랜지스터의 공정속도가 Slow, 전압(voltage)이 Slow, 온도가 Hot임을 의미한다. 또한, 도4b를 참고하면 브릿지 전류(Ibr)이 PVT 특성변화에 따라 다 양한 레벨을 가지나, 그 변동폭은 크지않음을 확인할 수 있다.
도 5는 본 발명에 의한 다른 실시예에 따른 프리차지 전압 공급 회로의 구성을 도시한 것이다.
도시된 바와 같이, 본 실시예의 프리차지 전압 공급 회로는 제1 스위치부(50), 브리더 저항부(52), 및 노드(C)와 노드(D) 사이를 단락시키는 제2 스위치부(54)를 포함한다.
제1 스위치부(50)는 노드 (C)와 노드 (D) 사이에 연결되어, 인에이블 신호(BLEEDER OFF, BLEEDER OFFB)에 응답하여 턴온되는 NMOS 트랜지스터(N50)와 PMOS 트랜지스터(P50)를 포함한다. 여기서, NMOS 트랜지스터(N50) 및 PMOS 트랜지스터(P50)는 큰 사이즈로 설계되는 것이 바람직하다.
브리더 저항부(52)는 제1 비트라인 프리차지 전압(VBLP)이 공급되는 노드(C)와 제2 비트라인 프리차지 전압(VBLPD)이 생성되는 노드(D) 사이에 연결되고, 각각 제어신호(BLEEDER_XL, BLEEDER_L, BLEEDER_M, BLEEDER_S)에 응답하여 동작하는 NMOS 트랜지스터(N51-N54)와, NMOS 트랜지스터(N51-N54)와 각각 직렬연결된 저항(10K, 20K, 40K, 80K)를 포함한다.
이와 같이 구성된 프리차지 전압 공급 회로의 동작을 도5를 참고하여 구체적으로 설명하면 다음과 같다.
도시된 바와 같이, 브리더 저항부(52)는 인에이블 신호(BLEEDER OFF, BLEEDER OFFB)에 응답하여 동작한다. 우선, 인에이블 신호(BLEEDER OFF)가 하이레 벨인 경우 NMOS 트랜지스터(N50) 및 PMOS 트랜지스터(P50)는 턴온된다. NMOS 트랜지스터(N50) 및 PMOS 트랜지스터(P50)는 큰사이즈를 가지므로 NMOS 트랜지스터(N50) 및 PMOS 트랜지스터(P50)의 턴온저항을 통한 노드(C)와 노드(D) 사이의 전압 강하는 그리 크지 않다. 따라서, 제1 비트라인 프리차지 전압(VBLP)과 거의 동일한 레벨을 갖는 제2 비트라인 프리차지 전압(VBLPD)이 노드(D)로 출력된다. 이때, NMOS 트랜지스터(N51-N54)와 저항소자(10K, 20K, 40K, 80K)로 구성된 브리더 저항부(52)를 통한 전압강하는 없다. 마찬가지로 제2 스위치부(54)를 턴온시켜 노드(C)와 노드(D)를 단락시킴으로써, 브리더 저항부(52)의 동작을 비활성화시키고, 노드(D)로 제1 비트라인 프리차지 전압(VBLP)과 동일한 레벨의 제2 비트라인 프리차지 전압(VBLPD)이 출력되도록 할 수도 있다.
한편, 인에이블 신호(BLEEDER OFF)가 로우레벨인 경우 NMOS 트랜지스터(N50) 및 PMOS 트랜지스터(P50)가 턴오프된다. 따라서, 제1 비트라인 프리차지 전압(VBLP)은 브리더 저항부(52)를 통해 전압강하되어, 노드(D)에서 제2 비트라인 프리차지 전압(VBLPD)으로 출력된다. 이때, 브리더저항은 NMOS 트랜지스터(N51-N54)와 저항소자(10K, 20K, 40K, 80K)를 모두 구비하고 있으으로, 제2 비트라인 프리차지 전압(VBLPD)은 PVT 특성 변화에 따라 다양한 레벨로 조절가능하면서 변동폭이 그리 크지않다. 이때, 제어신호(BLEEDER_XL, BLEEDER_L, BLEEDER_M, BLEEDER_S)에 따라 제2 비트라인 프리차지 전압(VBLPD) 레벨의 조절이 가능한데, 예를 들어 제어신호(BLEEDER_L, BLEEDER_M, BLEEDER_S)는 로우레벨이고, 제어신호(BLEEDER_XL)만 하이레벨인 경우 제1 비트라인 프리차지 전압(VBLP)을 전압강하하여 노드(D)로 제2 비트라인 프리차지 전압(VBLPD)을 출력하는 부분은 턴온된 NMOS 트랜지스터(N54) 및 저항소자(80K)가 된다. 제어신호(BLEEDER_XL, BLEEDER_L, BLEEDER_M, BLEEDER_S)의 인에이블에 따라 다양한 레벨의 제2 비트라인 프리차지 전압(VBLPD) 생성이 가능하다.
상기에서 본 발명에 따른 프리차지 전압 공급 회로는 비록 비트라인 프리차지 동작을 수행하기 위한 비트라인 프리차지 전압을 발생시키는데 사용되는 비트라인 프리차지 전압 공급회로를 예로 들어 설명했지만, PVT 특성 변화에 따라 다양한 레벨로 조절가능하면서 변동폭이 크지않은 전압 생성이 필요한 다양한 장치에 널리 사용될 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 프리차지 전압 공급 회로는 비트라인과 워드라인 사이에 생긴 브릿지에 의해 소모되는 전력을 감소시키기 위해 비트라인 프리차지 전압 레벨을 낮추는데 사용되는 브리더 저항을 MOS 트랜지스터와 저항소자로 구성함으로써, PVT 특성 변화에 따라 다양한 레벨로 조절가능하면서 변동폭이 크지않은 프리차지 전압을 생성할 수 있는 효과가 있다.

Claims (11)

  1. 제1 비트라인 프리차지 전압이 공급되는 제1 노드와 제2 비트라인 프리차지 전압이 생성되는 제2 노드 사이에 연결되고, 제어신호에 응답하여 동작하는 트랜지스터; 및
    상기 제1 노드와 상기 제2 노드 사이에서 상기 트랜지스터와 병렬 연결된 저항소자를 포함하는 프리차지 전압 공급 회로.
  2. 제1항에 있어서, 상기 제2 비트라인 프리차지 전압은 프리차지를 위해 센스앰프의 비트라인에 공급되는 것을 특징으로 하는 프리차지 전압 공급 회로.
  3. 제 1항에 있어서, 상기 제2 비트라인 프리차지 전압은 상기 제1 비트라인 프리차지 전압이 상기 저항소자를 통해 전압강하되거나, 상기 제어신호에 응답하여 턴온된 트랜지스터를 통해 전압강하되어 생성되는 프리차지 전압 공급 회로.
  4. 제 1항에 있어서,
    테스트모드 신호를 입력받아 인에이블 신호를 생성하는 논리부; 및
    상기 논리부의 출력신호에 응답하여 상기 제1 노드와 상기 제2 노드를 단락하는 스위치소자를 더 포함하는 프리차지 전압 공급 회로.
  5. 제 4 항에 있어서, 상기 논리부는 접지전압과 상기 테스트모드 신호를 입력받아 부정논리합 연산을 수행하는 프리차지 전압 공급 회로.
  6. 제 4 항에 있어서, 상기 스위치소자는 상기 제1 노드와 상기 제2 노드 사이에 연결된 NMOS 트랜지스터인 프리차지 전압 공급 회로.
  7. 제1 비트라인 프리차지 전압이 공급되는 제1 노드와 제2 비트라인 프리차지 전압이 생성되는 제2 노드 사이에 연결되고, 제어신호에 응답하여 동작하는 트랜지스터; 및
    상기 제1 노드와 상기 제2 노드 사이에서 상기 트랜지스터와 직렬 연결된 저항소자를 포함하는 프리차지 전압 공급 회로.
  8. 제7항에 있어서, 상기 제2 비트라인 프리차지 전압은 프리차지를 위해 센스 앰프의 비트라인에 공급되는 것을 특징으로 하는 프리차지 전압 공급 회로.
  9. 제7항에 있어서,
    테스트모드 신호를 입력받아 인에이블 신호를 생성하는 논리부; 및
    상기 논리부의 출력신호에 응답하여 상기 제1 노드와 상기 제2 노드를 단락하는 스위치소자를 더 포함하는 프리차지 전압 공급 회로.
  10. 제9항에 있어서, 상기 논리부는 접지전압과 상기 테스트모드 신호를 입력받아 부정논리합 연산을 수행하는 프리차지 전압 공급 회로.
  11. 제9항에 있어서, 상기 스위치소자는 상기 제1 노드와 상기 제2 노드 사이에 연결된 NMOS 트랜지스터인 프리차지 전압 공급 회로.
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