KR102652215B1 - 판독 시간을 단축할 수 있는 메모리 시스템 - Google Patents

판독 시간을 단축할 수 있는 메모리 시스템 Download PDF

Info

Publication number
KR102652215B1
KR102652215B1 KR1020217030739A KR20217030739A KR102652215B1 KR 102652215 B1 KR102652215 B1 KR 102652215B1 KR 1020217030739 A KR1020217030739 A KR 1020217030739A KR 20217030739 A KR20217030739 A KR 20217030739A KR 102652215 B1 KR102652215 B1 KR 102652215B1
Authority
KR
South Korea
Prior art keywords
current
bit line
transistor
circuit
replica
Prior art date
Application number
KR1020217030739A
Other languages
English (en)
Other versions
KR20210131403A (ko
Inventor
웨이롱 첸
퀴앙 탕
Original Assignee
양쯔 메모리 테크놀로지스 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양쯔 메모리 테크놀로지스 씨오., 엘티디. filed Critical 양쯔 메모리 테크놀로지스 씨오., 엘티디.
Publication of KR20210131403A publication Critical patent/KR20210131403A/ko
Application granted granted Critical
Publication of KR102652215B1 publication Critical patent/KR102652215B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)

Abstract

바이어스 회로는 충전 전류 재생 유닛, 셀 전류 재생 유닛, 전류 비교기 및 비트 라인 바이어스 생성기를 포함한다. 충전 전류 재생 유닛은 전압 바이어스 트랜지스터를 통해 흐르는 충전 전류에 따라 충전 기준 전압을 생성한다. 셀 전류 재생 유닛은 공통 소스 트랜지스터를 통해 흐르는 셀 전류에 따라 셀 기준 전압을 생성한다. 전류 비교기는 충전 기준 전압에 따라 복제 충전 전류를 생성하는 제1 전류 생성기와, 셀 기준 전압에 따라 복제 셀 전류를 생성하는 제2 전류 생성기를 포함한다. 비트라인 바이어스 생성기는 복제 충전 전류와 복제 셀 전류 간의 차이에 따라 비트 라인을 충전하도록 페이지 버퍼를 제어하기 위한 비트 라인 바이어스 전압을 생성한다.

Description

판독 시간을 단축할 수 있는 메모리 시스템
본 발명은 메모리 시스템에 관한 것으로, 보다 상세하게는 판독 시간을 단축할 수 있는 메모리 시스템에 관한 것이다.
메모리 시스템에서, 메모리 셀에 저장된 데이터는 일반적으로 메모리 셀에 의해 발생하는 비트 라인 상의 데이터 전압을 감지함으로써 판독된다. 예를 들어, 낸드 메모리 판독 시퀀스에서, 메모리 셀에 저장된 데이터를 판독하기 위해서는, 먼저 메모리 셀에 결합된 비트 라인이 미리 정해진 레벨로 프리차지(pre-charge)될 수 있다. 비트 라인의 전압이 안정화된 후, 메모리 셀에 연결된 워드 라인은 상승하여 메모리 셀로 하여금 메모리 셀에 저장된 데이터에 따라 전류를 생성하게 할 수 있다. 메모리 셀이 프로그래밍되지 않은 경우, 메모리 셀은 비트 라인의 전압을 풀다운하는 많은 전류를 생성할 수 있다. 그렇지 않고 메모리 셀이 프로그래밍된 경우, 메모리 셀은 전류를 생성하지 않거나 미미한 전류만 생성하여 비트 라인의 전압은 유사한 레벨로 유지될 것이다. 따라서, 비트 라인의 전압을 감지함으로써, 메모리 셀에 저장된 데이터가 판독될 수 있다.
그러나, 비트 라인은 불가피한 기생 저항 및 커패시터로 인해 저항성 및 용량성 특성을 가지므로, 비트 라인의 안정화 시간은 전체 판독 시간의 큰 부분에 기여할 것이다. 또한, 저항성 및 용량성 특성은 예측할 수 없고 프로세스에 따라 달라지기 때문에, 서로 다른 메모리 셀에 필요한 안정화 시간도 다르다. 따라서, 감지 정확도를 보장하기 위해 항상 최악의 안정화 시간이 적용된다. 또한, 종래 기술에서, 비트 라인은 미리 정해진 전압에 의해 제어되는 마스터-슬레이브 트랜지스터로 프리차지된다. 이 경우, 비트 라인의 전압이 원하는 레벨에 가까워질수록 충전 능력이 저하될 수 있으며, 이로 인해 판독 시간도 늘어난다.
본 발명의 일 실시예는 메모리 시스템을 개시한다. 메모리 시스템은 복수의 메모리 셀, 전압 바이어스 트랜지스터, 페이지 버퍼, 공통 소스 트랜지스터 및 바이어스 회로를 포함한다.
제1 메모리 셀은 비트 라인에 결합된다. 전압 바이어스 트랜지스터는 제1 시스템 전압을 수신하기 위한 제1 단자, 제2 단자, 및 제1 바이어스 전압을 수신하기 위한 제어 단자를 갖는다.
페이지 버퍼는 비트 라인 및 전압 바이어스 트랜지스터의 제2 단자에 결합된다. 페이지 버퍼는 프리차지 동작 동안 비트 라인 바이어스 전압에 따라 제1 비트 라인을 제1 시스템 전압으로 충전하고, 감지 동작 동안 제1 비트 라인으로부터 감지 증폭기로의 감지 경로를 형성한다.
공통 소스 트랜지스터는 제1 비트 라인에 연결된 제1 단자, 제1 시스템 전압보다 작은 제2 시스템 전압을 수신하기 위한 제2 단자, 및 제어 신호를 수신하기 위한 제어 단자를 갖는다.
바이어스 회로는 충전 전류 재생 유닛, 셀 전류 재생 유닛, 전류 비교기 및 비트 라인 바이어스 생성기를 포함한다. 충전 전류 재생 유닛은 전압 바이어스 트랜지스터에 결합된다. 충전 전류 재생 유닛은 전압 바이어스 트랜지스터를 통해 흐르는 충전 전류에 따라 충전 기준 전압을 생성한다. 셀 전류 재생 유닛은 공통 소스 트랜지스터에 결합된다. 셀 전류 재생 유닛은 공통 소스 트랜지스터를 통해 흐르는 셀 전류에 따라 셀 기준 전압을 생성한다.
전류 비교기는 충전 전류 재생 유닛 및 셀 전류 재생 유닛에 결합된다. 전류 비교기는 제1 전류 생성기 및 제2 전류 생성기를 포함한다. 제1 전류 생성기는 충전 기준 전압에 따라 복제(replica) 충전 전류를 생성하고, 제2 전류 생성기는 셀 기준 전압에 따라 복제 셀 전류를 생성한다.
비트 라인 바이어스 생성기는 전류 비교기 및 제1 페이지 버퍼에 결합된다. 비트 라인 바이어스 생성기는 제1 복제 충전 전류와 제1 복제 셀 전류 간의 차이에 따라 비트 라인 바이어스 전압을 생성한다.
본 발명의 다른 실시예는 바이어스 회로를 개시한다. 바이어스 회로는 충전 전류 재생 유닛, 셀 전류 재생 유닛, 전류 비교기 및 비트 라인 바이어스 생성기를 포함한다.
충전 전류 재생 유닛은 전압 바이어스 트랜지스터에 결합되고, 전압 바이어스 트랜지스터를 통해 흐르는 충전 전류에 따라 충전 기준 전압을 생성한다. 셀 전류 재생 유닛은 공통 소스 트랜지스터에 연결되고, 공통 소스 트랜지스터를 통해 흐르는 셀 전류에 따라 셀 기준 전압을 생성한다.
전류 비교기는 충전 전류 재생 유닛 및 셀 전류 재생 유닛에 결합된다. 전류 비교기는 제1 전류 생성기 및 제2 전류 생성기를 포함한다. 제1 전류 생성기는 충전 기준 전압에 따라 복제 충전 전류를 생성하고, 제2 전류 생성기는 셀 기준 전압에 따라 복제 셀 전류를 생성한다.
비트 라인 바이어스 생성기는 전류 비교기 및 페이지 버퍼에 결합되며, 복제 충전 전류와 복제 셀 전류 간의 차이에 따라 비트 라인을 충전하도록 페이지 버퍼를 제어하기 위한 비트 라인 바이어스 전압을 생성한다.
복수의 제1 메모리 셀은 비트 라인에 결합되고, 전압 바이어스 트랜지스터는 제1 시스템 전압을 수신하기 위한 제1 단자, 제2 단자, 및 제1 바이어스 전압을 수신하기 위한 제어 단자를 갖는다. 페이지 버퍼는 비트 라인 및 전압 바이어스 트랜지스터의 제2 단자에 연결되고, 프리차지 동작 동안 비트 라인 바이어스 전압에 따라 비트 라인을 제1 시스템 전압으로 충전한다. 공통 소스 트랜지스터는 비트 라인에 연결된 제1 단자, 제1 시스템 전압보다 작은 제2 시스템 전압을 수신하기 위한 제2 단자, 및 제어 신호를 수신하기 위한 제어 단자를 갖는다.
본 발명의 이들 및 다른 목적은 다양한 도면에 예시된 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후 당업자에게 의심할 여지 없이 명백해질 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 도시한다.
도 2는 본 발명의 일 실시예에 따른 바이어스 회로를 도시한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템(100)을 도시한다. 메모리 시스템(100)은 복수의 메모리 셀(MC(1,1) 내지 MC(M,N)), 전압 바이어스 트랜지스터(110), 페이지 버퍼(1201 내지 120N), 공통 소스 트랜지스터(130), 및 바이어스 회로(140)를 포함하며, 여기서 M N은 양의 정수이다.
도 1에서, 메모리 셀(MC(1,1) 내지 MC(M,N))은 어레이로 배치된다. 예를 들어, 메모리 셀(MC(1,1) 내지 MC(M,1))은 비트 라인(BL1)에 연결될 수 있고, 메모리 셀(MC(1,N) 내지 MC(M,N))은 비트 라인(BLN)에 결합될 수 있다. 또한, 메모리 셀(MC(1,1) 내지 MC(1,N))은 워드 라인(WL1)에 연결될 수 있고, 메모리 셀(MC(M,1) 내지 MC(M,N))은 워드 라인(WLM)에 결합될 수 있다.
전압 바이어스 트랜지스터(110)는 제1 시스템 전압(VS1)을 수신하기 위한 제1 단자, 제2 단자, 및 제1 바이어스 전압(VB1)을 수신하기 위한 제어 단자를 갖는다. 제1 바이어스 전압(VB1)은 전압 바이어스 트랜지스터(110)를 턴온시켜 페이지 버퍼(1201 내지 120N)를 통해 비트 라인(BL1 내지 BLN)을 충전할 수 있다.
페이지 버퍼(1201 내지 120N)는 동일한 구조를 가질 수 있다. 예를 들어, 페이지 버퍼(1201)는 비트 라인(BL1) 및 전압 바이어스 트랜지스터(110)의 제2 단자에 연결될 수 있다. 페이지 버퍼(1201)는 프리차지 동작 동안 비트 라인 바이어스 전압(VBLB)에 따라 비트 라인(BL1)을 제1 시스템 전압(VS1)으로 충전할 수 있고, 감지 동작 동안 비트 라인(BL1)에서 감지 증폭기로의 감지 경로를 형성할 수 있다.
도 1에서, 페이지 버퍼(1201)는 트랜지스터(M1 내지 M5)를 포함한다. 트랜지스터(M1)는 전압 바이어스 트랜지스터(110)의 제2 단자에 연결된 제1 단자, 제2 단자, 및 프리차지 제어 신호(SIGC1)를 수신하기 위한 제어 단자를 갖는다. 트랜지스터(M2)는 트랜지스터(M1)의 제2 단자에 결합된 제1 단자, 제2 단자, 및 클램핑 제어 신호(SIGC2)를 수신하기 위한 제어 단자를 갖는다. 트랜지스터(M3)는 제2 트랜지스터(M2)의 제2 단자에 연결된 제1 단자, 비트 라인(BL1)에 연결된 제2 단자, 및 비트 라인 바이어스 전압(VBLB)을 수신하기 위한 제어 단자를 갖는다. 트랜지스터(M4)는 트랜지스터(M2)의 제2 단자에 결합된 제1 단자, 감지를 위한 감지 증폭기에 결합된 제2 단자, 및 감지 제어 신호(SIGC3)를 수신하기 위한 제어 단자를 갖는다. 트랜지스터(M5)는 트랜지스터(M1)의 제2 단자에 결합된 제1 단자, 트랜지스터(M4)의 제2 단자에 결합된 제2 단자, 및 프리차지 선택 신호(SIGC4)를 수신하기 위한 제어 단자를 갖는다.
프리차지 동작 동안, 트랜지스터(M1, M2)가 턴온되고 트랜지스터(M3)도 턴온되어 비트라인(BL1)을 충전할 것이다. 일부 실시예에서, 메모리 시스템(100)은 고전압 통과 트랜지스터(1501 내지 150N)를 더 포함할 수 있고, 페이지 버퍼(1201 내지 120N)는 고전압 통과 트랜지스터(1501 내지 150N)를 통해 비트 라인(BL1 내지 BLN)에 각각 연결될 수 있다. 이 경우, 비트 라인(BL1)의 프리차지 동작 동안 패스 신호(SIGHV)에 의해 고전압 통과 트랜지스터(1501)도 턴온될 것이다.
또한, 감지 동작 동안, 트랜지스터(M1, M2, M3)는 턴오프되고, 트랜지스터(M4)는 턴온되어 비트 라인(BL)의 전압이 감지 증폭기에 의해 감지될 수 있다. 트랜지스터(M5)는 요구사항에 따라 프리차지될 비트 라인을 선택하는 데 사용될 수 있다.
공통 소스 트랜지스터(130)는 비트 라인(BL1 내지 BLN)에 연결되는 제1 단자, 제1 시스템 전압(VS1)보다 작은 제2 시스템 전압(VS2)을 수신하는 제2 단자, 및 제어 신호(SIGACS)를 수신하는 제어 단자를 갖는다.
비트 라인(BL1)의 프리차지 동작 동안, 전압 바이어스 트랜지스터(110) 및 공통 소스 트랜지스터(130)가 턴온될 수 있고, 페이지 버퍼(1201)의 트랜지스터(M1, M2, M3)도 턴온될 수 있다. 따라서, 비트 라인(BL1)은 프리차지될 수 있다. 그러나, 종래 기술에서는, 비트 라인(BL1)의 전압이 증가함에 따라, 트랜지스터(M3)에 인가되는 게이트-소스 전압이 감소하여 충전 능력을 약화시키고 프리차지에 소요되는 시간을 증가시킬 것이다. 메모리 시스템(100)에서, 이 문제를 해결하기 위해, 바이어스 회로(140)는 프리차지 동작의 조건에 따라 트랜지스터(M3)를 제어하기 위한 비트 라인 바이어스 전압(VBLB)을 생성하고 조정하는데 사용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 바이어스 회로(140)를 더 도시한다. 바이어스 회로(140)는 충전 전류 재생 유닛(142), 셀 전류 재생 유닛(144), 전류 비교기(146) 및 비트 라인 바이어스 생성기(148)를 포함한다.
충전 전류 재생 유닛(142)은 전압 바이어스 트랜지스터(110)에 연결되며, 전압 바이어스 트랜지스터(110)를 통해 흐르는 충전 전류(Ichg)에 따라 충전 기준 전압(Vref1)을 생성할 수 있다.
셀 전류 재생 유닛(144)은 공통 소스 트랜지스터(130)에 연결되며, 공통 소스 트랜지스터(130)를 통해 흐르는 셀 전류(Icell)에 따라 셀 기준 전압(Vref2)을 생성할 수 있다.
전류 비교기(146)는 충전 전류 재생 유닛(142) 및 셀 전류 재생 유닛(144)에 결합된다. 전류 비교기(146)는 제1 전류 생성기(146A) 및 제2 전류 생성기(146B)를 포함한다. 제1 전류 생성기(146A)는 충전 기준 전압(Vref1)에 따라 복제 충전 전류(Irchg1)를 생성하고, 제2 전류 생성기(146B)는 셀 기준 전압(Vref2)에 따라 복제 셀 전류(Ircell1)를 생성할 수 있다.
비트 라인 바이어스 생성기(148)는 전류 비교기(146) 및 페이지 버퍼(1201 내지 120N)에 연결된다. 비트 라인 바이어스 생성기(148)는 복제 충전 전류(Irchg1)와 복제 셀 전류(Ircell1) 간의 차이에 따라 비트 라인 바이어스 전압(VBLB)을 생성할 수 있다.
일부 실시예에서, 전압 바이어스 트랜지스터(110)를 통해 흐르는 충전 전류(Ichg)의 일부는 프리차지 동작의 초기에 비트 라인(BL1 내지 BLN) 상의 기생 커패시터로 흐를 수 있는 한편 충전 전류(Ichg)의 나머지는 공통 소스 트랜지스터(130)를 통해 흐를 것이다. 나중에, 기생 커패시터가 충전되면, 충전 전류(Ichg)는 모두 공통 소스 트랜지스터(130)를 통해 흐를 것이다.
즉, 프리차지 동작 초기에는, 충전 전류(Ichg)가 셀 전류(Icell)보다 클 수 있고, 따라서 복제 충전 전류(Irchg1)는 복제 셀 전류(Ircell1)보다 커야 한다. 이 경우, 복제 충전 전류(Irchg1)와 복제 셀 전류(Ircell1) 간의 차이는 비트 라인 바이어스 생성기(148)가 비트 라인 바이어스 전압(VBLB)을 상승시키게 하여 트랜지스터(M3)가 완전히 턴온될 수 있도록 하고, 그에 따라 충전 능력을 증가시킬 것이다.
이후 기생 커패시터가 완전히 충전되면, 복제 충전 전류(Irchg1)는 복제 셀 전류(Ircell1)와 실질적으로 동일하게 될 것이다. 이 경우, 그것은 비트 라인(BL1)이 충전되었고 그에 따라 비트 라인 바이어스 생성기(148)는 비트 라인 바이어스 전압(VBLB)을 유지하고 감지 동작이 그에 대응하여 수행될 수 있음을 의미할 수 있다.
일부 실시예에서, 전류 비교기(146)는 제3 전류 생성기(146C), 제4 전류 생성기(146D), 및 감지 표시 신호(SIGIDCT)를 생성하기 위한 인버터(146E)를 더 포함할 수 있다. 제3 전류 생성 유닛(146C)은 충전 기준 전압(Vref1)에 따라 복제 충전 전류(Irchg2)를 생성하고, 제4 전류 생성 유닛(146D)은 셀 기준 전압(Vref2)에 따라 복제 셀 전류(Ircell2)를 생성할 수 있다. 인버터(146E)는 제3 전류 생성기(146C) 및 제4 전류 생성기(146D)에 결합된 입력 단자와, 복제 충전 전류(Irchg2)와 복제 셀 전류(Ircell2) 간의 차이에 따라 감지 표시 신호(SIGIDCT)를 출력하는 출력 단자를 갖는다. 이 경우, 복제 충전 전류(Irchg2)와 복제 셀 전류(Ircell2) 간의 차이가 0이 되면 감지 표시 신호(SIGIDCT)가 플립되고, 이에 따라 플립된 감지 표시 신호(SIGIDCT)에 의해 감지 동작이 트리거될 수 있다.
비트 라인 바이어스 생성기(148)는 비트 라인(BL1 내지 BLN)의 충전 상태에 따라 비트 라인 바이어스 전압(VBLB)을 순간적으로 조절할 수 있으므로, 프리차지 동작 시에도 강한 충전 능력이 유지될 수 있다. 또한, 복제 충전 전류(Irchg1)와 복제 셀 전류(Ircell1) 간의 차이에 의해 비트 라인(BL1 내지 BLN)의 충전 상태가 검출될 수 있으므로, 비트 라인(BL1 내지 BLN)이 사전 충전되면 프리 차지 동작은 종료될 수 있고 감지 동작이 트리거될 수 있다. 즉, 프리차지 시간이 최적화될 수 있고, 프로세스 변동에 영향을 받지 않고 프리차지 동작이 제어될 수 있다.
도 2에서, 충전 전류 재생 유닛(142)은 트랜지스터(M6, M7)와 연산 증폭기(OP1)를 포함한다. 트랜지스터(M6)는 제1 시스템 전압(VS1)을 수신하기 위한 제1 단자, 제2 단자, 및 전압 바이어스 트랜지스터(110)의 제어 단자에 결합된 제어 단자를 갖는다. 연산 증폭기(OP1)는 트랜지스터(M6)의 제2 단자에 결합된 양의 입력 단자, 전압 바이어스 트랜지스터(110)의 제2 단자에 연결된 음의 입력 단자, 및 충전 기준 전압(Vref1)을 출력하기 위한 출력 단자를 갖는다. 트랜지스터(M7)는 트랜지스터(M6)의 제2 단자에 연결된 제1 단자, 제2 시스템 전압(VS2)을 수신하기 위한 제2 단자, 및 연산 증폭기(OP1)의 출력 단자에 연결된 제어 단자를 갖는다.
이 경우, 연산 증폭기(OP1)는 트랜지스터(M6)가 전압 바이어스 트랜지스터(110)와 동일한 조건에서 바이어싱되도록 할 수 있다. 따라서, 충전 전류 재생 유닛(142)은 전압 바이어스 트랜지스터(110)를 통해 흐르는 충전 전류(Ichg)에 따라 재생 전류를 생성할 수 있다.
유사하게, 셀 전류 재생 유닛(144)은 트랜지스터(M8, M9) 및 연산 증폭기(OP2)를 포함한다. 트랜지스터(M8)는 제1 시스템 전압(VS1)을 수신하기 위한 제1 단자, 제2 단자, 및 제어 단자를 갖는다. 연산 증폭기(OP2)는 트랜지스터(M8)의 제2 단자에 연결된 양의 입력 단자, 비트 라인(BL1 내지 BLN)에 연결된 음의 입력 단자, 및 셀 기준 전압(Vref2)을 출력하기 위해 트랜지스터(M8)의 제어 단자에 연결된 출력 단자를 갖는다. 트랜지스터(M9)는 트랜지스터(M8)의 제2 단자에 연결된 제1 단자, 제2 시스템 전압(VS2)을 수신하기 위한 제2 단자, 및 공통 소스 트랜지스터(130)의 제어 단자에 연결된 제어 단자를 갖는다.
이 경우, 연산 증폭기(OP2)는 트랜지스터(M9)가 공통 소스 트랜지스터(130)와 동일한 조건에서 바이어싱되도록 할 수 있다. 따라서, 셀 전류 재생 유닛(144)은 공통 소스 트랜지스터(130)를 통해 흐르는 셀 전류(Icell)에 따라 재생 전류를 생성할 수 있다.
도 2에서, 제1 전류 생성 유닛(146A)은 제1 단자, 제2 시스템 전압(VS2)을 수신하는 제2 단자, 및 충전 기준 전압(Vref1)을 수신하는 제어 단자를 갖는 트랜지스터(M10)를 포함한다. 또한, 제2 전류 생성기(146B)는 제1 시스템 전압(VS1)을 수신하기 위한 제1 단자, 트랜지스터(M10)의 제1 단자에 연결된 제2 단자, 및 셀 기준 전압(Vref2)을 수신하기 위한 제어 단자를 갖는 트랜지스터(M11)를 포함한다.
또한, 도 2에서, 트랜지스터(M7, M10)는 N형 트랜지스터인 한편, 트랜지스터(M8, M11)는 P형 트랜지스터이다. 이 경우, 트랜지스터(M10)는 충전 기준 전압(Vref1)으로 트랜지스터(M7)와 동일한 조건 하에서 바이어스될 것이고, 따라서 트랜지스터(M10)는 트랜지스터(M7)를 통해 흐르는 전류를 미러링함으로써 복제 충전 전류(Irchg1)를 생성할 수 있다. 유사하게, 트랜지스터(M11)는 셀 기준 전압(Vref2)으로 트랜지스터(M8)와 동일한 조건 하에서 바이어스될 것이고, 따라서 트랜지스터(M11)는 트랜지스터(M8)를 통해 흐르는 전류를 미러링함으로써 복제 셀 전류(Ircell1)를 생성할 수 있다.
도 2에서, 비트 라인 바이어스 생성기(148)는 연산 증폭기(OP3), 트랜지스터(M12) 및 저항(R1)을 포함한다. 연산 증폭기(OP3)는 제2 바이어스 전압(VB2)을 수신하기 위한 양의 입력 단자, 트랜지스터(M10)의 제1 단자에 연결된 음의 입력 단자, 및 비트 라인 바이어스 전압(VBLB)을 출력하기 위한 출력 단자를 갖는다. 트랜지스터(M12)는 연산 증폭기(OP3)의 출력 단자에 연결된 제1 단자, 연산 증폭기(OP3)의 음의 입력 단자에 연결된 제2 단자, 및 트랜지스터(M12)의 제1 단자에 연결된 제어 단자를 갖는다. 저항(R1)은 트랜지스터(M12)의 제2 단자에 결합된 제1 단자, 및 제2 시스템 전압(VS2)을 수신하기 위한 제2 단자를 갖는다.
이 경우, 복제 충전 전류(Irchg1)가 복제 셀 전류(Ircell1)보다 크면, 차동 전류(Idiff)가 비트 라인 바이어스 생성기(148)에 공급되어, 연산 증폭기(OP3)의 음의 입력 단자의 전압을 풀다운하고 비트 라인 바이어스 전압(VBLB)을 상승시킨다.
일부 실시예에서, 트랜지스터(M7 및 M10)의 크기의 비율은 복제 충전 전류(Irchg1)를 조정하기 위한 시스템 요구사항에 따라 선택될 수 있다. 그러나, 트랜지스터(M8, M11)의 크기의 비율은 트랜지스터(M7, M10)의 크기의 비율과 동일해야 한다.
유사하게, 트랜지스터(M6)와 전압 바이어스 트랜지스터(110)의 크기의 비율은 시스템 요구사항에 따라 선택될 수 있고, 트랜지스터(M6)와 전압 바이어스 트랜지스터(110)의 크기의 비율은 트랜지스터(M9)와 공통 소스 트랜지스터(130)의 크기의 비율과 동일해야 한다.
또한, 도 2에서, 충전 전류 재생 유닛(142) 및 셀 전류 재생 유닛(144)은 바이어스 조건을 견고하게 고정하기 위해 연산 증폭기(OP1, OP2)를 사용할 수 있지만, 일부 다른 실시예에서, 충전 전류 재생 유닛(142) 및 셀 전류 재생 유닛(144)은 일반적으로 사용되는 전류 미러와 같은 다른 구조로 구현될 수 있다.
또한, 도 1에서, 비트 라인(BL1 내지 BLN)은 동시에 프리차지될 수 있지만, 일부 다른 실시예에서 비트 라인(BL1 내지 BLN)은 또한 시스템 요구사항에 따라 페이지 버퍼(1201 내지 120N)로부터 독립적으로 프리차지될 수 있다.
요약하면, 본 발명의 실시예에서 제공하는 메모리 시스템 및 바이어스 회로는 비트 라인의 충전 상태에 따라 비트 라인 바이어스 전압을 즉각적으로 조절할 수 있고, 그에 따라 프리차지 동작 동안 강한 충전 능력이 유지될 수 있다. 또한, 복제 충전 전류와 복제 셀 전류 간의 차이에 의해 비트 라인의 충전 상태가 검출될 수 있기 때문에, 프리차지 시간은 최적화될 수 있고, 프리차지 동작은 프로세스 변동에 의해 영향을 받지 않고 제어될 수 있다.
당업자라면, 본 발명의 교시를 유지하면서 장치 및 방법에 대한 수 많은 수정 및 변경이 이루어질 수 있음을 쉽게 관찰할 것이다. 따라서, 상기 개시내용은 첨부된 청구범위의 범위에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (20)

  1. 메모리 시스템으로서,
    제1 시스템 전압을 수신하도록 구성된 제1 단자, 제2 단자, 및 제어 단자를 갖는 제1 트랜지스터- 제1 페이지 버퍼가 상기 제1 트랜지스터의 제2 단자에 그리고 복수의 제1 메모리 셀의 제1 비트 라인에 연결됨 -와,
    상기 제1 비트 라인에 연결된 제1 단자, 제2 시스템 전압을 수신하도록 구성된 제2 단자, 및 제어 단자를 갖는 제2 트랜지스터를 포함하되,
    상기 제1 트랜지스터의 제어 단자 및 상기 제2 트랜지스터의 제어 단자는, 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통해 각각 흐르는 전류의 복제물(replicas of currents)을 비교하고, 상기 비교에 기초하여 비트 라인 바이어스 전압을 생성하며, 상기 비트 라인 바이어스 전압을 상기 제1 페이지 버퍼에 제공하도록 구성된 회로에 연결된
    메모리 시스템.
  2. 제1항에 있어서,
    상기 회로는, 상기 제1 트랜지스터에 연결되고 상기 제1 트랜지스터를 통해 흐르는 충전 전류에 따라 충전 기준 전압을 생성하도록 구성된 제1 서브 회로를 포함하는
    메모리 시스템.
  3. 제2항에 있어서,
    상기 회로는, 상기 제2 트랜지스터에 연결되고 상기 제2 트랜지스터를 통해 흐르는 셀 전류에 따라 셀 기준 전압을 생성하도록 구성된 제2 서브 회로를 포함하는
    메모리 시스템.
  4. 제3항에 있어서,
    상기 회로는 상기 제1 서브 회로 및 상기 제2 서브 회로에 연결된 제3 서브 회로를 포함하는,
    메모리 시스템.
  5. 제4항에 있어서,
    상기 제3 서브 회로는
    상기 충전 기준 전압에 따라 제1 복제 충전 전류를 생성하는 제1 전류 생성기와,
    상기 셀 기준 전압에 따라 제1 복제 셀 전류를 생성하는 제2 전류 생성기를 더 포함하되,
    상기 제3 서브 회로는 상기 제1 복제 충전 전류와 상기 제1 복제 셀 전류를 비교하도록 구성된,
    메모리 시스템.
  6. 제5항에 있어서,
    상기 회로는 상기 비트 라인 바이어스 전압을 생성하도록 구성된 비트 라인 바이어스 생성기를 더 포함하되,
    상기 비트 라인 바이어스 생성기는 상기 제3 서브 회로 및 상기 제1 페이지 버퍼에 연결되고, 상기 제1 복제 충전 전류와 상기 제1 복제 셀 전류 간의 차이에 따라 상기 비트 라인 바이어스 전압을 생성하도록 구성된,
    메모리 시스템.
  7. 제6항에 있어서,
    상기 비트 라인 바이어스 생성기는, 상기 제1 복제 충전 전류가 상기 제1 복제 셀 전류보다 클 때 상기 비트 라인 바이어스 전압을 상승시키도록 구성되고, 상기 제1 복제 충전 전류가 상기 제1 복제 셀 전류와 실질적으로 동일할 때 상기 비트 라인 바이어스 전압을 유지하도록 구성된,
    메모리 시스템.
  8. 비트 라인 바이어싱 방법으로서,
    제1 회로로, 제1 시스템 전압을 수신하도록 구성된 제1 단자, 제2 단자, 및 제어 단자를 갖는 제1 트랜지스터의 제1 전류를 재생하는 단계- 제1 페이지 버퍼가 상기 제1 트랜지스터의 제2 단자에 그리고 복수의 제1 메모리 셀의 제1 비트 라인에 연결됨 -와,
    제2 회로로, 상기 제1 비트 라인에 연결된 제1 단자, 제2 시스템 전압을 수신하도록 구성된 제2 단자, 및 제어 단자를 갖는 제2 트랜지스터의 제2 전류를 재생하는 단계와,
    제3 회로로, 상기 제1 전류와 상기 제2 전류를 비교하는 단계와,
    제4 회로로, 상기 비교에 기초하여 비트 라인 바이어스 전압을 생성하는 단계와,
    상기 제4 회로에 의해, 상기 비트 라인 바이어스 전압을 상기 제1 페이지 버퍼에 제공하는 단계를 포함하는
    비트 라인 바이어싱 방법.
  9. 제8항에 있어서,
    상기 제1 전류를 재생하는 단계는, 상기 제1 트랜지스터를 통해 흐르는 충전 전류에 따라 충전 기준 전압을 생성하는 단계를 포함하는
    비트 라인 바이어싱 방법.
  10. 제9항에 있어서,
    상기 제2 전류를 재생하는 단계는, 상기 제2 트랜지스터를 통해 흐르는 셀 전류에 따라 셀 기준 전압을 생성하는 단계를 포함하는
    비트 라인 바이어싱 방법.
  11. 제10항에 있어서,
    상기 충전 기준 전압에 따라 제1 복제 충전 전류를 생성하는 단계를 더 포함하는
    비트 라인 바이어싱 방법.
  12. 제11항에 있어서,
    상기 셀 기준 전압에 따라 제1 복제 셀 전류를 생성하는 단계를 더 포함하는
    비트 라인 바이어싱 방법.
  13. 제12항에 있어서,
    상기 제1 전류와 상기 제2 전류를 비교하는 단계는 상기 제1 복제 충전 전류를 상기 제1 복제 셀 전류와 비교하는 단계를 포함하는
    비트 라인 바이어싱 방법.
  14. 제13항에 있어서,
    상기 비트 라인 바이어스 전압을 생성하는 단계는 상기 제1 복제 충전 전류가 상기 제1 복제 셀 전류보다 클 때 상기 비트 라인 바이어스 전압을 상승시키는 단계를 포함하고, 상기 비트 라인 바이어스 전압을 생성하는 단계는 상기 제1 복제 충전 전류가 상기 제1 복제 셀 전류와 실질적으로 동일할 때 상기 비트 라인 바이어스 전압을 유지하는 단계를 포함하는
    비트 라인 바이어싱 방법.
  15. 비트 라인 바이어싱 시스템으로서,
    제1 시스템 전압을 수신하도록 구성된 제1 단자, 제2 단자, 및 제어 단자를 갖는 제1 트랜지스터의 제1 전류를 재생하도록 구성된 제1 회로- 제1 페이지 버퍼가 상기 제1 트랜지스터의 제2 단자에 그리고 복수의 제1 메모리 셀의 제1 비트 라인에 연결됨 -와,
    상기 제1 비트 라인에 연결된 제1 단자, 제2 시스템 전압을 수신하도록 구성된 제2 단자, 및 제어 단자를 갖는 제2 트랜지스터의 제2 전류를 재생하도록 구성된 제2 회로와,
    상기 제1 회로 및 상기 제2 회로에 연결되고 상기 제1 전류와 상기 제2 전류를 비교하도록 구성된 제3 회로와,
    상기 제3 회로에 연결되고, 상기 비교에 기초하여 비트 라인 바이어스 전압을 생성하며 상기 비트 라인 바이어스 전압을 상기 제1 페이지 버퍼에 제공하도록 구성된 제4 회로를 포함하는
    비트 라인 바이어싱 시스템.
  16. 제15항에 있어서,
    상기 제1 회로는 상기 제1 트랜지스터를 통해 흐르는 충전 전류에 따라 충전 기준 전압을 생성함으로써 상기 제1 전류를 재생하도록 구성된
    비트 라인 바이어싱 시스템.
  17. 제16항에 있어서,
    상기 제2 회로는 상기 제2 트랜지스터를 통해 흐르는 셀 전류에 따라 셀 기준 전압을 생성함으로써 상기 제2 전류를 재생하도록 구성된
    비트 라인 바이어싱 시스템.
  18. 제17항에 있어서,
    상기 제3 회로는 상기 충전 기준 전압에 따라 제1 복제 충전 전류를 생성하도록 더 구성된
    비트 라인 바이어싱 시스템.
  19. 제18항에 있어서,
    상기 제3 회로는 상기 셀 기준 전압에 따라 제1 복제 셀 전류를 생성하도록 더 구성된
    비트 라인 바이어싱 시스템.
  20. 제19항에 있어서,
    상기 제4 회로는 상기 제1 복제 충전 전류가 상기 제1 복제 셀 전류보다 클 때 상기 비트 라인 바이어스 전압을 상승시키고 상기 제1 복제 충전 전류가 상기 제1 복제 셀 전류와 실질적으로 동일할 때 상기 비트 라인 바이어스 전압을 유지하도록 구성된
    비트 라인 바이어싱 시스템.
KR1020217030739A 2019-04-30 2019-04-30 판독 시간을 단축할 수 있는 메모리 시스템 KR102652215B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/085219 WO2020220274A1 (en) 2019-04-30 2019-04-30 Memory system capable of reducing the reading time

Publications (2)

Publication Number Publication Date
KR20210131403A KR20210131403A (ko) 2021-11-02
KR102652215B1 true KR102652215B1 (ko) 2024-03-27

Family

ID=67855269

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217030739A KR102652215B1 (ko) 2019-04-30 2019-04-30 판독 시간을 단축할 수 있는 메모리 시스템

Country Status (7)

Country Link
US (3) US10998059B2 (ko)
EP (1) EP3918599B1 (ko)
JP (1) JP7146114B2 (ko)
KR (1) KR102652215B1 (ko)
CN (2) CN111816226B (ko)
TW (1) TWI694461B (ko)
WO (1) WO2020220274A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113793629B (zh) * 2021-09-02 2022-09-06 中天弘宇集成电路有限责任公司 灵敏放大器及存储装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006079803A (ja) 2004-08-13 2006-03-23 Toshiba Corp 半導体記憶装置
US20070097754A1 (en) 2005-10-31 2007-05-03 Infineon Technologies Ag Voltage regulator for a bit line of a semiconductor memory cell
US20100110768A1 (en) 2008-11-04 2010-05-06 Samsung Electronics Co., Ltd. Resistance variable memory device and system
JP2015536520A (ja) 2012-10-29 2015-12-21 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 検知増幅器用低電圧電流参照発生器
JP2016170845A (ja) 2015-03-16 2016-09-23 株式会社東芝 半導体メモリ装置
CN108615541A (zh) 2016-12-09 2018-10-02 中芯国际集成电路制造(上海)有限公司 一种位线预充电和放电电路以及存储器
US20190122710A1 (en) 2017-10-23 2019-04-25 Samsung Electronics Co., Ltd. Semiconductor memory device

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8391061B2 (en) * 2006-12-29 2013-03-05 Intel Corporation Flash memory and associated methods
US8274842B1 (en) * 2008-09-25 2012-09-25 Adesto Technologies Corporation Variable impedance memory device having simultaneous program and erase, and corresponding methods and circuits
CN102013268B (zh) * 2009-09-07 2013-07-10 上海宏力半导体制造有限公司 位线调整方法和单元、灵敏放大器
KR101393221B1 (ko) 2010-03-23 2014-05-08 도요타지도샤가부시키가이샤 내연 기관의 배기 정화 방법
KR101139133B1 (ko) * 2010-07-09 2012-04-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR101204923B1 (ko) * 2010-12-02 2012-11-26 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US9030884B2 (en) * 2011-04-06 2015-05-12 Micron Technology, Inc. Method and apparatus for pre-charging data lines in a memory cell array
CN102385900B (zh) * 2011-08-31 2016-05-18 上海华虹宏力半导体制造有限公司 存储器和灵敏放大器
US8582381B2 (en) * 2012-02-23 2013-11-12 SanDisk Technologies, Inc. Temperature based compensation during verify operations for non-volatile storage
KR102242022B1 (ko) * 2013-09-16 2021-04-21 삼성전자주식회사 불휘발성 메모리 및 그것의 프로그램 방법
US9368224B2 (en) 2014-02-07 2016-06-14 SanDisk Technologies, Inc. Self-adjusting regulation current for memory array source line
CN103824597B (zh) * 2014-03-07 2017-06-30 上海华虹宏力半导体制造有限公司 存储器、存储单元的读取电路及读取方法
CN105336369B (zh) 2014-07-22 2019-09-10 硅存储技术公司 用于高速闪存存储器***的位线调节器
US9589604B1 (en) 2015-09-17 2017-03-07 International Business Machines Corporation Single ended bitline current sense amplifier for SRAM applications
KR102396117B1 (ko) * 2015-10-27 2022-05-10 에스케이하이닉스 주식회사 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치
US9754640B1 (en) * 2016-10-19 2017-09-05 Macronix International Co., Ltd. Sensing circuit and method utilizing voltage replication for non-volatile memory device
CN108074617A (zh) * 2016-11-18 2018-05-25 中芯国际集成电路制造(上海)有限公司 一种非易失性存储器
CN106782653B (zh) * 2016-12-07 2019-02-15 武汉新芯集成电路制造有限公司 一种读操作的优化方法
IT201700114539A1 (it) * 2017-10-11 2019-04-11 St Microelectronics Srl Circuito e metodo di lettura con migliorate caratteristiche elettriche per un dispositivo di memoria non volatile
CN108038057A (zh) 2017-12-20 2018-05-15 宣城新维保网络技术有限公司 一种嵌入式软件测试方法
CN108492840B (zh) 2018-03-12 2020-11-13 武汉新芯集成电路制造有限公司 灵敏放大器
CN109378028B (zh) * 2018-08-22 2020-11-17 长江存储科技有限责任公司 一种降低编程干扰的控制方法及装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006079803A (ja) 2004-08-13 2006-03-23 Toshiba Corp 半導体記憶装置
US20070097754A1 (en) 2005-10-31 2007-05-03 Infineon Technologies Ag Voltage regulator for a bit line of a semiconductor memory cell
US20100110768A1 (en) 2008-11-04 2010-05-06 Samsung Electronics Co., Ltd. Resistance variable memory device and system
JP2015536520A (ja) 2012-10-29 2015-12-21 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 検知増幅器用低電圧電流参照発生器
JP2016170845A (ja) 2015-03-16 2016-09-23 株式会社東芝 半導体メモリ装置
CN108615541A (zh) 2016-12-09 2018-10-02 中芯国际集成电路制造(上海)有限公司 一种位线预充电和放电电路以及存储器
US20190122710A1 (en) 2017-10-23 2019-04-25 Samsung Electronics Co., Ltd. Semiconductor memory device

Also Published As

Publication number Publication date
US20210183453A1 (en) 2021-06-17
US10998059B2 (en) 2021-05-04
WO2020220274A1 (en) 2020-11-05
EP3918599A4 (en) 2022-07-13
KR20210131403A (ko) 2021-11-02
CN110235200A (zh) 2019-09-13
EP3918599B1 (en) 2023-07-05
CN110235200B (zh) 2020-08-25
US11670384B2 (en) 2023-06-06
EP3918599A1 (en) 2021-12-08
US20220157390A1 (en) 2022-05-19
CN111816226A (zh) 2020-10-23
TW202042222A (zh) 2020-11-16
US11270777B2 (en) 2022-03-08
JP7146114B2 (ja) 2022-10-03
TWI694461B (zh) 2020-05-21
US20200350027A1 (en) 2020-11-05
JP2022528633A (ja) 2022-06-15
CN111816226B (zh) 2021-03-30

Similar Documents

Publication Publication Date Title
US6064611A (en) Semiconductor memory device
US8238154B2 (en) Nonvolatile semiconductor memory with charge storage layers and control gates
US9997252B2 (en) High speed and low power sense amplifier
US20080239834A1 (en) Sense amplifier for low voltage high speed sensing
US6754101B2 (en) Refresh techniques for memory data retention
US10665272B2 (en) Methods and apparatuses for compensating for source voltage
KR102652215B1 (ko) 판독 시간을 단축할 수 있는 메모리 시스템
US9558792B2 (en) Voltage generating circuit
US11217316B2 (en) Sensing circuit of memory device and associated sensing method
US20110317498A1 (en) Non-volatile storage device
JP7114097B2 (ja) 抵抗変化型メモリ装置の読み出し回路及びその読み出し方法
CN110619903B (zh) 存储装置及其测试读写方法
US10134452B2 (en) Memory arrangement and method for reading a memory cell of a memory
JP2008090885A (ja) 半導体集積装置
CN110444239B (zh) 一种相变存储器读出电路及方法
CN115083502A (zh) 存储单元的检测方法及设备
KR20130037061A (ko) 반도체 메모리 장치 및 이의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant