JP2002251890A - 信号増幅回路およびそれを備える半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 入力された電流間の差を増幅検知する信号増
幅回路において、動作速度の高速化および外乱を排除し
たデータ読出精度の確保を図る。 【解決手段】 本発明に従う信号増幅回路は、基準電流
とメモリセル電流との差に応じた電圧をノードＮｓに生
成する電流比較部１２０と、ノードＮｏに出力信号ＤＯ
ＵＴを生成する出力レベル設定部１６０とを含む。出力
レベル設定部１６０は、制御電圧Ｖｍに応じた一定電流
Ｉｐを電源ノード１０１からノードＮｏに供給するため
のトランジスタＱＰ１２と、ノードＮｓの電圧に応じた
電流ＩｎをノードＮｏから接地ノード１０２に流すため
のトランジスタＱＮ１２とを有する。トランジスタＱＮ
１２を流れる電流Ｉｎは、基準電流とメモリセル電流と
が均衡する状態において、一定電流Ｉｐと均衡するよう
に設計される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、信号増幅回路に
関し、より特定的には、不揮発性半導体記憶装置のデー
タ読出に用いられるセンスアンプ回路に関する。

【０００２】

【従来の技術】従来、不揮発性半導体記憶装置等におい
て、２つの入力ノードにそれぞれ流れる電流の差を増幅
検知して、この電流差に応じたデータ出力を実行する信
号増幅回路が用いられている。このような信号増幅回路
においては、検出感度、検出精度、動作速度および消費
電力といった点が性能面で重視される。

【０００３】図１４は、不揮発性半導体記憶装置におい
てセンスアンプとして用いられる、従来の技術の信号増
幅回路の構成を示す回路図である。

【０００４】図１４を参照して、従来の技術の信号増幅
回路１は、センス入力ノードＮｉ１およびＮｉ２をそれ
ぞれ流れる電流の差を増幅して、出力信号ＤＯＵＴの信
号レベルに反映する。

【０００５】センス入力ノードＮｉ１は、データ読出時
において、選択ゲートＹＧおよびビット線ＢＬを介し
て、メモリセルトランジスタＭＣＴと電気的に結合され
る。メモリセルトランジスタＭＣＴは、ワード線ＷＬと
接続されたコントロールゲートを有し、そのソースおよ
びドレインは、接地電圧Ｖｓｓおよびビット線ＢＬとそ
れぞれ接続される。

【０００６】メモリセルトランジスタＭＣＴのしきい値
電圧は、記憶しているデータのレベル（以下、「記憶デ
ータレベル」とも称する）に応じて変化する。したがっ
て、ワード線ＷＬを所定電圧に活性化することにより、
メモリセルトランジスタＭＣＴのしきい値電圧、すなわ
ち記憶データレベルに応じた電流を、メモリセルトラン
ジスタＭＣＴに流すことができる。一般に、１本のワー
ド線ＷＬの活性化に応答して、複数のメモリセルトラン
ジスタＭＣＴが選択されて、対応する複数のビット線の
それぞれに、記憶データレベルに応じた電流が流され
る。

【０００７】選択ゲートＹＧは、コラム選択線ＹＬの活
性化に応答してオンする。列選択結果に応じた、コラム
選択線ＹＬの選択的な活性化によって、ワード線ＷＬの
活性化に応答して選択された複数のメモリセルトランジ
スタＭＣＴのうちの１個がさらに選択されて、センス入
力ノードＮｉ１と接続される。

【０００８】このように、ワード線ＷＬおよびコラム選
択線ＹＬの選択的な活性化に応答して、選択されたメモ
リセルトランジスタＭＣＴがセンス入力ノードＮｉ１と
電気的に結合される。

【０００９】一方、センス入力ノードＮｉ２は、データ
読出時において、データ読出時の基準値を与えるための
基準メモリセルトランジスタＭＣＲＴと電気的に結合さ
れる。基準メモリセルトランジスタＭＣＲＴは、基準と
なる固定されたしきい値電圧を有する。

【００１０】メモリセルトランジスタＭＣＴに対する構
成と同様に、基準メモリセルトランジスタＭＣＲＴに対
しても、ワード線ＷＲＬ、選択ゲートＹＧＲ、ビット線
ＲＢＬおよびコラム選択線ＹＲＬが配置される。ワード
線ＷＲＬおよびコラム選択線ＹＲＬは、データ読出時に
おいて活性化される。

【００１１】信号増幅回路１は、センス入力ノードＮｉ
１およびＮｉ２にそれぞれ流されるの電流の差を増幅し
て、出力信号ＤＯＵＴの信号レベルを設定する。

【００１２】信号増幅回路１は、Ｎチャネル型の電界効
果型トランジスタＴａと、カレントミラーを構成するＰ
チャネル型の電界効果型トランジスタＴｂおよびＴｃ
と、電流−電圧変換を行なうためのダイオードＤＣと、
バイアス回路２とを有する。なお、以下本明細書中にお
いては、Ｎチャネル型の電界効果型トランジスタおよび
Ｐチャネル型の電界効果型トランジスタを、単にＮ型ト
ランジスタおよびＰ型トランジスタとも称する。

【００１３】バイアス回路２に入力されるイネーブル信
号／ＥＮ１に応答して、Ｎ型トランジスタＴａがオンし
て、センス入力ノードＮｉ１と、カレントミラーを構成
するＰ型トランジスタＴｂおよびＴｃのゲートとが電気
的に結合される。

【００１４】Ｎ型トランジスタＴａのオンに応答して、
電源電圧Ｖｃｃ〜Ｐ型トランジスタＴｂ〜Ｎ型トランジ
スタＴａ〜センス入力ノードＮｉ１〜選択されたメモリ
セルトランジスタＭＣＴ〜接地電圧Ｖｓｓの経路に、選
択されたメモリセルトランジスタＭＣＴの記憶データレ
ベルに対応したメモリセル電流Ｉｃｅｌｌが流される。

【００１５】バイアス回路２の作用によって、センス入
力ノードＮｉ１の電圧レベルは、少なくともバイアス回
路２内のＮ型トランジスタＴｄのしきい値電圧以上に維
持される。

【００１６】Ｐ型トランジスタＴｂとカレントミラーを
構成するＰ型トランジスタＴｃは、メモリセル電流Ｉｃ
ｅｌｌに応じた内部電流ＩｃをノードＮｃに流す。メモ
リセル電流Ｉｃｅｌｌと内部電流Ｉｃとの比は、Ｐ型ト
ランジスタＴｂおよびＴｃの電流駆動能力の比、すなわ
ちトランジスタサイズの比によって決定される。

【００１７】ダイオードＤＣは、ダイオード接続された
Ｎ型トランジスタで構成され、ノードＮｃに流れる内部
電流Ｉｃに応じた電圧を、ノードＮｃに生じさせる。

【００１８】信号増幅回路１は、さらに、バイアス回路
３と、Ｎ型トランジスタＴｅと、カレントミラーを構成
するＰ型トランジスタＴｆおよびＴｇと、ダイオードＤ
Ｒとをさらに備える。

【００１９】バイアス回路３に入力されるイネーブル信
号／ＥＮ２に応答して、センス入力ノードＮｉ２と、カ
レントミラーを構成するトランジスタＴｆおよびＴｇの
ゲートとが電気的に結合される。

【００２０】Ｎ型トランジスタＴｅのオンに応答して、
センス入力ノードＮｉ２には、基準メモリセルトランジ
スタＭＣＲＴに対応した基準電流Ｉｒｅｆが流される。

【００２１】バイアス回路３は、バイアス回路２と同様
に動作して、センス入力ノードＮｉ２の電圧レベルを少
なくともトランジスタＴｈのしきい値電圧以上に維持す
る。

【００２２】メモリセル電流Ｉｃｅｌｌに対するのと同
様の構成が、基準メモリセルトランジスタＭＣＲＴを流
れる基準電流Ｉｒｅｆに対しても設けられており、Ｐ型
トランジスタＴｆとカレントミラーを構成するＰ型トラ
ンジスタＴｇは、基準電流Ｉｒｅｆに応じた内部電流Ｉ
ｒをノードＮｒに流す。基準電流Ｉｒｅｆと内部電流Ｉ
ｒとの比は、Ｐ型トランジスタＴｆおよびＴｇの電流駆
動能力の比、すなわちトランジスタサイズの比によって
決定される。

【００２３】ダイオードＤＲは、ダイオードＤＣと同様
に、ダイオード接続されたＮ型トランジスタで構成さ
れ、基準電流Ｉｒｅｆに応じた電圧をノードＮｒに生じ
させる。

【００２４】信号増幅回路１は、さらに、差動アンプ４
を備える。差動アンプ４は、ノードＮｃおよびＮｒの電
圧差を増幅して、出力信号ＤＯＵＴの信号レベルを、電
源電圧Ｖｃｃ〜接地電圧Ｖｓｓの範囲内で設定する。差
動アンプ４の構成は、一般的なものであるので、詳細な
説明は省略する。

【００２５】このような構成とすることにより、選択さ
れたメモリセルトランジスタＭＣＴを流れるメモリセル
電流Ｉｃｅｌｌを、基準メモリセルトランジスタＭＣＲ
Ｔを流れる基準電流Ｉｒｅｆと比較して、メモリセルト
ランジスタＭＣＴの記憶データレベルに応じた出力信号
ＤＯＵＴを出力することができる。したがって、このよ
うな信号増幅回路１を用いて、不揮発性半導体記憶装置
のデータ読出が可能である。

【００２６】

【発明が解決しようとする課題】しかしながら、従来の
技術の信号増幅回路１においては、センス入力ノードＮ
ｉ１およびＮｉ２に入力される電流のそれぞれを一旦電
圧に変換し、変換されたこれらの電圧間の比較によっ
て、データ読出を実行している。

【００２７】一般的に、不揮発性半導体装置のデータ読
出に用いられた場合における上記の電圧差、すなわち図
１４中におけるノードＮｃおよびＮｒの間の電圧差は、
比較的微小な値となる。このため、差動アンプ４を設け
て電圧増幅を行なうことが必要となる。

【００２８】さらに、近年では、不揮発性半導体記憶装
置において、１つのメモリセルに、“１”，“０”のい
ずれかを示す１ビット情報のみでなく、複数ビットの情
報を記憶するマルチレベルセルなどが開発されており、
この場合には、検知すべき電流差がさらに小さく設定さ
れる。

【００２９】この場合には、差動アンプの段数を増加さ
せるなどして、データ読出におけるゲインを確保する必
要が生じるが、差動アンプの段数の増加は、動作速度の
遅延および消費電流の増大といった問題を招いてしま
う。

【００３０】このような問題を解決するために、たとえ
ば、特開平６−１８０９８８号公報の図１において、セ
ンス入力ノードに入力される電流同士の比較結果に応じ
た電圧を直接発生させ、これに基づいてデータ出力を実
行する検知増幅器の構成が開示されている。

【００３１】しかしながら、当該公報に開示された検知
増幅器においては、入力電流の比較によって発生された
電圧を、最終段において単なるインバータで受けて、デ
ータ出力を実行している。このため、入力電流同士の比
較結果と出力されるデータレベルとの間の対応関係を、
外乱の影響を排除して一定に維持することが困難となる
可能性がある。

【００３２】たとえば、このような外乱の代表例とし
て、動作電源電圧の変動が挙げられる。すなわち、最終
段のインバータのしきい値、すなわち当該インバータの
出力レベルの切換わり点に対応した、当該インバータへ
の入力電圧レベルは、入力電流同士が等しい状態に対応
して設定する必要がある一方で、インバータのしきい値
は、動作電源電圧の影響を受けて変動してしまう。この
結果、当該インバータからの出力は、検出対象となる電
流間の比較結果を正確に反映することができず、データ
読出精度を損なう可能性がある。

【００３３】特に、近年においては、半導体装置の低消
費電力化の観点から低電圧動作化が進められており、動
作電源電圧の変動はデータ読出精度により大きな影響を
与えることが懸念される。

【００３４】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、入力
された電流間の差を増幅検知する信号増幅回路におい
て、動作速度の高速化および外乱を排除したデータ読出
精度の確保を図るものである。

【００３５】

【課題を解決するための手段】請求項１記載の信号増幅
回路は、第１および第２の入力ノードをそれぞれ流れる
入力電流および基準電流の差を増幅して検知するための
信号増幅回路であって、基準電流に応じた基準電圧を、
第１のノードに生成するための基準電圧生成部と、第１
の電圧を供給する第１電源ノードと第１の入力ノードと
の間に電気的に結合されて、入力電流を通過させる第１
導電型の第１トランジスタと、基準電圧に基づいて、入
力電流の基準電流に対する差に応じた電圧を第２のノー
ドに生成するための電流比較部と、第２のノードの電圧
に応じて、検知結果に応じた電圧を出力ノードに出力す
るための出力レベル設定部を備える。電流比較部は、第
１電源ノードと第２のノードとの間に電気的に結合され
て、第１トランジスタとカレントミラーを構成する第１
導電型の第２トランジスタと、基準電圧の入力を受ける
制御電極を有し、第２の電圧を供給する第２電源ノード
と第２のノードとの間に電気的に結合される、第１導電
型とは反対の導電型である第２導電型の第３トランジス
タとを含む。出力レベル設定部は、第１電源ノードと出
力ノードとの間に電気的に結合されて、基準電圧に応じ
た電圧の入力を受ける制御電極を有する第１導電型の第
４トランジスタと、出力ノードと第２電源ノードとの間
に電気的に結合されて、センスノードと結合されたゲー
トを有する第２導電型の第５トランジスタとを含む。入
力電流と基準電流とが等しい状態において、第４および
第５トランジスタをそれぞれ流れる電流は均衡する。

【００３６】請求項２記載の信号増幅回路は、請求項１
記載の信号増幅回路であって、第２および第３トランジ
スタのトランジスタサイズは、第１および第２トランジ
スタが飽和領域で動作するように設計される。

【００３７】請求項３記載の信号増幅回路は、請求項１
記載の信号増幅回路であって、出力レベル設定部は、さ
らに、基準電圧に応じた電圧を第４トランジスタの制御
電極に供給するための制御電圧発生部を含み、制御電圧
発生部は、第４トランジスタの制御電極と結合される第
３のノードと第２電源ノードとの間に電気的に結合され
て、第１のノードと結合された制御電極を有する第２導
電型の第６トランジスタと、第３のノードと第１電源ノ
ードとの間に電気的に結合されて、第３のノードと結合
された制御電極を有する第１導電型の第７トランジスタ
とを有する。第３トラジスタの第５トランジスタに対す
る電流駆動能力の比と、第７トランジスタの第４トラン
ジスタに対する電流駆動能力の比とは同一である。

【００３８】請求項４記載の信号増幅回路は、請求項１
記載の信号増幅回路であって、出力レベル設定部は、さ
らに、第１電源ノードと出力ノードとの間に、第４トラ
ンジスタと直列に電気的に結合されて、第２のノードと
結合された制御電極を有する第１導電型の第６トランジ
スタを含む。

【００３９】請求項５記載の信号増幅回路は、請求項１
記載の信号増幅回路であって、第２のノードとプリセッ
ト電源ノードとの間に配置され、検知結果の出力前の所
定期間において、第２のノードの電圧を基準電圧に近づ
けるためのプリセット部をさらに備える。プリセット部
は、所定期間において、第２のノードとプリセット電源
ノードとを電気的に結合する。

【００４０】請求項６記載の信号増幅回路は、請求項５
記載の信号増幅回路であって、プリセット電源ノード
は、第２の電圧を供給し、電流比較部は、第２のノード
と第２電源ノードとの間に、第３トランジスタと直列に
電気的に結合されて、少なくとも所定期間においてオフ
する電流スイッチ部をさらに含み、電流スイッチ部は、
所定期間後においてオンする。

【００４１】請求項７記載の信号増幅回路は、請求項１
記載の信号増幅回路であって、入力電流および基準電流
は第１および第２の電流伝達経路を経由して、第１およ
び第２の入力ノードにそれぞれ伝達され、第１および第
２の電流伝達経路は、第１および第２の寄生容量をそれ
ぞれ有し、電流比較部は、第２のノードと第２電源ノー
ドとの間に、第３トランジスタと直列に電気的に結合さ
れて、入力電流が定常状態となるタイミングに応じて設
定される第１の時刻までの間オフされる第１の電流スイ
ッチ部をさらに含み、基準電圧生成部は、第１のノード
に基準電流に応じた内部電流を生成するための電流供給
部と、内部電流に応じた電圧を基準電圧として第１のノ
ードに生成する電圧生成部と、電流供給部および電圧生
成部と直列に結合され、基準電流が定常状態となるタイ
ミング応じて設定される第２の時刻までの間、内部電流
を遮断するためにオフされる第２の電流スイッチ部とを
含み、第１の電流スイッチ部は、第１の時刻の後におい
てオンし、第２の電流スイッチ部は、第２の時刻の後に
おいてオンする。

【００４２】請求項８記載の信号増幅回路は、請求項７
記載の信号増幅回路であって、基準電圧生成部は、第１
電源ノードと第２の入力ノードとの間に電気的に結合さ
れて、基準電流を通過させるための第１導電型の第６ト
ランジスタと、第１電源ノードと第１のノードとの間に
電気的に結合されて、第６トランジスタとカレントミラ
ーを構成する第１導電型の第７トランジスタと、第１の
ノードと結合される制御電極を有し、第２電源ノードと
第１のノードとの間に電気的に結合される、第２導電型
の第８トランジスタとを含む。第１の電流スイッチ部
は、第２のノードと第２電源ノードとの間に、第３トラ
ンジスタと直列に電気的に結合されて、所定期間におい
てオフされる第２導電型の第９トランジスタを有し、第
２の電流スイッチ部は、電流供給部および電圧生成部と
直列に結合されて、第２の時刻までの間オフされる第２
導電型の第１０トランジスタを有し、第１０トラジスタ
の第３トランジスタに対する電流駆動能力の比と、第９
トランジスタの第７トランジスタに対する電流駆動能力
の比とは同一である。

【００４３】請求項９記載の信号増幅回路は、請求項７
記載の信号増幅回路であって、第２のノードとプリセッ
ト電源ノードとの間に配置され、所定期間において記第
２のノードの電圧を基準電圧に近づけるためのプリセッ
ト部をさらに備える。所定期間は、検知結果の出力前に
おいて、第２の時刻より前に設定され、プリセット部
は、所定期間において、第２のノードとプリセット電源
ノードとを電気的に結合し、所定期間後においては、第
２のノードとプリセット電源ノードとを電気的に切離
す。

【００４４】請求項１０記載の信号増幅回路は、請求項
７記載の信号増幅回路であって、第１および第２の電流
スイッチ部がオンする場合において、第１および第２の
電流スイッチ部のそれぞれに生じる電圧降下は同様であ
る。

【００４５】請求項１１記載の信号増幅回路は、請求項
１記載の信号増幅回路であって、信号増幅回路は、第１
の入力ノードを複数個備え、第２の入力ノードは、複数
個の第１の入力ノードによって共有され、電流比較部、
出力レベルおよび第１のノードは、複数個の第１の入力
ノードにそれぞれ対応して、複数個ずつ独立に設けら
れ、基準電圧生成部は、複数個の第１のノードの各々に
基準電圧を生成する。

【００４６】請求項１２記載の半導体記憶装置は、デー
タ読出において、記憶データのレベルに応じた電流量が
流される複数のメモリセルと、データ読出の基準となる
電流量が流される基準メモリセルと、データ読出におい
て、複数のメモリセルのうちのデータ読出の対象として
選択された１つおよび基準メモリセルを、第１および第
２のセンス入力ノードのそれぞれと電気的に結合するた
めの選択部と、第１および第２のセンス入力ノードをそ
れぞれ流れる入力電流および基準電流の差を増幅して検
知するためのセンスアンプ回路とを備える。センスアン
プ回路は、基準電流に応じた基準電圧を、第１のノード
に生成するための基準電圧生成部と、第１の電圧を供給
する第１電源ノードと第１の入力ノードとの間に電気的
に結合されて、入力電流を通過させる第１導電型の第１
トランジスタと、基準電圧に基づいて、入力電流の基準
電流に対する差に応じた電圧を第２のノードに生成する
ための電流比較部と、第２のノードの電圧に応じて、検
知結果に応じた電圧を有する読出データを出力ノードに
出力するための出力レベル設定部を含む。電流比較部
は、第１電源ノードと第２のノードとの間に電気的に結
合されて、第１トランジスタとカレントミラーを構成す
る第１導電型の第２トランジスタと、基準電圧の入力を
受ける制御電極を有し、第２の電圧を供給する第２電源
ノードと第２のノードとの間に電気的に結合される、第
１導電型とは反対の導電型である第２導電型の第３トラ
ンジスタとを有し、出力レベル設定部は、第１電源ノー
ドと出力ノードとの間に電気的に結合されて、基準電圧
に応じた電圧の入力を受ける制御電極を有する第１導電
型の第４トランジスタと、出力ノードと第２電源ノード
との間に電気的に結合されて、センスノードと結合され
たゲートを有する第２導電型の第５トランジスタとを有
し、入力電流と基準電流とが等しい状態において、第４
および第５トランジスタをそれぞれ流れる電流は均衡す
る。

【００４７】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳細に説明する。なお、図中
における同一符号は、同一または相当部分を示すものと
する。

【００４８】［実施の形態１］図１は、本発明の実施の
形態１に従う信号増幅回路を備える不揮発性半導体記憶
装置１０の構成を示すブロック図である。

【００４９】図１を参照して、不揮発性半導体記憶装置
１０は、メモリアレイ２０と、コントロール回路３０
と、デコード部４０と、選択回路５０とを備える。

【００５０】メモリアレイ２０は、行列状に配置される
複数のメモリセルトランジスタＭＣＴと、少なくとも１
個の基準メモリセルトランジスタＭＣＲＴとを含む。各
メモリセルトランジスタＭＣＴは、不揮発的にデータを
記憶し、記憶データレベルに応じたしきい値電圧を有す
る。

【００５１】メモリセルトランジスタＭＣＴの行および
列に対応して、ワード線およびビット線がそれぞれ配置
される。図１においては、代表的に示された１個のメモ
リセルトランジスタＭＣＴに対するワード線ＷＬおよび
ビット線ＢＬの配置が示される。メモリセルトランジス
タＭＣＴは、対応するワード線ＷＬと結合されたコント
ロールゲートを有する。

【００５２】データ読出時においては、ワード線ＷＬを
所定電圧に活性化することに応じて、選択されたメモリ
セルトランジスタに記憶されるデータレベルに応じた電
流を、メモリセルトランジスタＭＣＴのソース・ドレイ
ン間に流すことができる。

【００５３】基準メモリセルトランジスタＭＣＲＴは、
データ読出時における基準電流を生成するために設けら
れ、固定されたしきい値電圧を有する。図１において
は、基準メモリセルトランジスタＭＣＲＴに対応して配
置されるワード線およびビット線を、それぞれ符号ＷＲ
ＬおよびＢＲＬで表記する。

【００５４】本願発明において、基準メモリセルトラン
ジスタＭＣＲＴの配置は特に限定的なものでなく、たと
えば、メモリセルトランジスタＭＣＴと行または列を共
有するように配置して、ワード線ＷＲＬおよびビット線
ＢＲＬのいずれか一方を、メモリセルトランジスタＭＣ
Ｔに対して配置されるワード線ＷＬもしくはビット線Ｂ
Ｌと共有することも可能である。

【００５５】ワード線ＷＲＬを所定電圧に活性化するこ
とによって、基準メモリセルトランジスタＭＣＲＴに、
データ読出時における基準電流を流すことができる。

【００５６】コントロール回路３０は、外部から入力さ
れるコマンド制御信号に応じて、不揮発性半導体記憶装
置１０の全体動作を制御する。デコード部４０は、メモ
リアレイ２０内に行列状に配されたメモリセルトランジ
スタＭＣＴを選択するためのアドレス信号に応じて、ワ
ード線ＷＬおよびコラム選択線ＹＬを選択的に活性化す
る。基準メモリセルトランジスタに対応して設けられる
ワード線ＷＲＬおよびコラム選択線ＹＲＬの選択的な活
性化についても、デコード部４０において合わせて実行
することができる。

【００５７】選択回路５０は、列選択結果に応じて選択
されたメモリセル列に対応するビット線ＢＬおよびＢＲ
Ｌを、センス入力ノードＮｉ１およびＮｉ２とそれぞれ
電気的に結合する。この結果、不揮発性半導体記憶装置
１０においては、データ読出時において、アドレス信号
に応じて選択されたメモリセルトランジスタＭＣＴと、
基準メモリセルトランジスタＭＣＲＴとのそれぞれが、
センス入力ノードＮｉ１およびＮｉ２と電気的に結合さ
れる。

【００５８】不揮発性半導体記憶装置１０は、さらに、
センス入力ノードＮｉ１およびＮｉ２をそれぞれ流れる
電流の差を増幅して、出力信号ＤＯＵＴを生成するセン
スアンプ回路１００を備える。センスアンプ回路１００
は、本願発明に従う信号増幅回路の代表例として示され
る。

【００５９】センスアンプ回路１００は、Ｎ型トランジ
スタＱＮ１と、バイアス回路１１０と、Ｐ型トランジス
タＱＰ１と、電流比較部１２０を構成するＰ型トランジ
スタＱＰ２およびＮ型トランジスタＱＮ２とを含む。

【００６０】Ｎ型トランジスタＱＮ１は、バイアス回路
１１０を介して入力されるイネーブル信号／ＥＮ１の活
性化（Ｌレベル）に応答してオンし、センス入力ノード
Ｎｉ１とノードＮ１との間を電気的に結合する。

【００６１】バイアス回路１１０は、電源電圧Ｖｃｃを
供給する電源ノード１０１と、接地電圧Ｖｓｓを供給す
る接地ノード１０２の間に、直列に電気的に結合される
Ｐ型トランジスタＱＰ３およびＮ型トランジスタＱＮ３
を有する。Ｐ型トランジスタＱＰ３は、電源ノード１０
１とＮ型トランジスタＱＮ１のゲートとの間に電気的に
結合され、ゲートにイネーブル信号／ＥＮ１を受ける。
Ｎ型トランジスタＱＮ３は、Ｎ型トランジスタＱＮ１の
ゲートと接地ノード１０２の間に電気的に結合され、そ
のゲートはセンス入力ノードＮｉ１と結合される。

【００６２】Ｐ型トランジスタＱＰ１は、電源ノード１
０１とノードＮ１との間に電気的に結合され、ノードＮ
１と結合されるゲートを有する。

【００６３】電流比較部１２０は、電源ノード１０１と
ノードＮｓとの間に電気的に結合されて、ノードＮ１と
結合されるゲートを有するＰ型トランジスタＱＰ２と、
接地ノード１０２とノードＮｓとの間に電気的に結合さ
れて、ノードＮｒと結合されるゲートを有するＮ型トラ
ンジスタＱＮ２とを有する。

【００６４】Ｐ型トランジスタＱＰ１およびＱＰ２はカ
レントミラーを構成するので、センス入力ノードＮｉ１
を流れるメモリセル電流Ｉｃｅｌｌに応じた内部電流Ｉ
ｃが、Ｐ型トランジスタＱＰ２を流れようとする。メモ
リセル電流Ｉｃｅｌｌと内部電流Ｉｃとの比は、Ｐ型ト
ランジスタＱＰ１およびＱＰ２の電流駆動能力の比、す
なわちトランジスタサイズの比によって決定される。

【００６５】信号増幅回路１００は、さらに、Ｎ型トラ
ンジスタＱＮ５と、バイアス回路１３０と、基準電圧生
成部１４０とを含む。

【００６６】Ｎ型トランジスタＱＮ５は、バイアス回路
１３０を介して入力されるイネーブル信号／ＥＮ２の活
性化（Ｌレベル）に応答してオンし、センス入力ノード
Ｎｉ２とノードＮ２との間を電気的に結合する。

【００６７】バイアス回路１３０は、電源ノード１０１
と接地ノード１０２との間に直列に電気的に結合され
る、Ｐ型トランジスタＱＰ８およびＮ型トランジスタＱ
Ｎ８を有する。Ｐ型トランジスタＱＰ８は、電源ノード
１０１とＮ型トランジスタＱＮ５のゲートとの間に電気
的に結合され、ゲートにイネーブル信号／ＥＮ２を受け
る。Ｎ型トランジスタＱＮ８は、Ｎ型トランジスタＱＮ
５のゲートと接地ノード１０２との間に電気的に結合さ
れ、そのゲートはセンス入力ノードＮｉ２と結合され
る。

【００６８】基準電圧生成部１４０は、Ｐ型トランジス
タＱＰ５と、Ｐ型トランジスタＱＰ６と、Ｎ型トランジ
スタＱＮ６とを有する。

【００６９】Ｐ型トランジスタＱＰ５は、電源ノード１
０１とノードＮ２との間に電気的に結合され、ノードＮ
２と結合されるゲートを有する。Ｐ型トランジスタＱＰ
６は、電源ノード１０１とノードＮｒとの間に電気的に
結合され、ノードＮ２と結合されるゲートを有する。Ｐ
型トランジスタＱＰ６は、Ｐ型トランジスタＱＰ５とと
もにカレントミラーを構成している。

【００７０】Ｎ型トランジスタＱＮ６は、ノードＮｒと
接地ノード１０２との間に電気的に結合され、そのゲー
トはノードＮｒと接続される。

【００７１】したがって、基準電圧生成部１４０におい
て、センス入力ノードＮｉ２を流れる基準電流Ｉｒｅｆ
に応じた内部電流ＩｒがノードＮｒに供給される。基準
電流Ｉｒｅｆと内部電流Ｉｒとの比は、Ｐ型トランジス
タＱＰ５およびＱＰ６の電流駆動能力の比、すなわちト
ランジスタサイズの比によって決定される。

【００７２】さらに、ダイオード接続されたＮ型トラン
ジスタＱＮ６によって、内部電流Ｉｒに応じた基準電圧
ＶｒがノードＮｒに生成される。

【００７３】内部電流Ｉｃとメモリセル電流Ｉｃｅｌｌ
との比、および内部電流Ｉｒと基準電流Ｉｒｅｆとの比
は同様の値となるように、センスアンプ回路１００内の
各トランジスタの特性は設計される。すなわち、Ｐ型ト
ランジスタＱＰ１とＱＰ２の電流駆動能力（トランジス
タサイズ）の比と、Ｐ型トランジスタＱＰ５とＱＰ６の
電流駆動能力の比とは、同一となるように設計される。
さらに、Ｎ型トランジスタＱＮ２およびＱＮ６の電流駆
動能力（トランジスタサイズ）は、同一となるように設
計される。

【００７４】これにより、内部電流ＩｒおよびＩｃの比
較によって、基準電流Ｉｒｅｆに対するメモリセル電流
Ｉｃｅｌｌの大／小を検知することができる。

【００７５】センスアンプ回路１００は、さらに、ノー
ドＮｓの電圧レベルに応じて、出力信号ＤＯＵＴの信号
レベルを設定する出力レベル設定回路１６０を含む。

【００７６】出力レベル設定回路１６０は、出力信号Ｄ
ＯＵＴにおけるＨレベルおよびＬレベルの境界点に対応
するノードＮｓの電圧（以下、「出力しきい値」とも称
する）を、センスアンプ回路１００に入力される、メモ
リセル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆとが等しい状
態と対応させて設定する。

【００７７】次に、センスアンプ回路１００の動作につ
いて説明する。イネーブル信号／ＥＮ１の活性化に応答
して、電源ノード１０１〜Ｐ型トランジスタＱＰ１〜Ｎ
型トランジスタＱＮ１〜センス入力ノードＮｉ１〜メモ
リセルトタンジスタＭＣＴの電流経路が形成されて、選
択されたメモリセルトランジスタＭＣＴの記憶データレ
ベルに応じたメモリセル電流Ｉｃｅｌｌが、センス入力
ノードＮｉ１に流される。

【００７８】バイアス回路１１０によって、センス入力
ノードＮｉ１の電圧レベルは、少なくともＮ型トランジ
スタＱＮ３のしきい値電圧以上に設定される。これによ
り、センスアンプ回路１００における増幅動作を、利得
が安定した領域で実行することができる。

【００７９】Ｐ型トランジスタＱＰ１およびＱＰ２によ
って構成されるカレントミラーによって、メモリセル電
流Ｉｃｅｌｌに応じた内部電流ＩｒがＰ型トランジスタ
ＱＰ２を流れようとする。

【００８０】一方、基準メモリセル側においても、同様
の動作が実行されて、基準電圧生成部１４０は、基準電
流Ｉｒｅｆに応じた内部電流ＩｒをノードＮｒに流すこ
とによって、基準電流Ｉｒｅｆに応じた基準電圧Ｖｒを
ノードＮｒに生成する。

【００８１】電流比較部１２０内のＮ型トランジスタＱ
Ｎ２は、ノードＮｒと結合されたゲートを有する。した
がって、Ｎ型トランジスタＱＮ２とＱＮ６との特性を同
様に設計することにより、内部電流Ｉｒと同等の電流を
Ｎ型トランジスタＱＮ２に流すことができる。

【００８２】すなわち、データ読出時において、ノード
Ｎｓには、内部電流ＩｒおよびＩｃのうちの電流量の小
さい一方が流れる。また、ノードＮｓの電圧は、Ｐ型ト
ランジスタＱＰ２およびＮ型トランジスタＱＮ２のプッ
シュプル動作によって、Ｐ型トランジスタＱＰ２を流れ
ようとする内部電流Ｉｃと、Ｎ型トランジスタＱＮ２を
流れようとする内部電流Ｉｒとの差に応じて設定され
る。

【００８３】図２は、Ｎ型トランジスタの一般的な動作
特性を示す図である。図２を参照して、Ｎ型トランジス
タの動作領域は、ソース・ドレイン間電圧Ｖｄｓに応じ
てドレイン電流Ｉｄｓが変化する非飽和領域と、ドレイ
ン電流Ｉｄｓが、ソース・ドレイン間電圧Ｖｄｓの影響
を受けなくなり、ゲート・ソース間電圧Ｖｇｓに応じて
変化する飽和領域とに分けられる。

【００８４】図１に示したように、電流比較部１２０に
おいては、Ｎ型トランジスタＱＮ２およびＰ型トランジ
スタＱＰ２によるプッシュプル動作を実行し、記憶デー
タレベルに応じたドレイン電流の変化をノードＮｓの電
圧に反映させることによって、メモリセル電流Ｉｃｅｌ
ｌと基準電流Ｉｒｅｆとの電流差を検出する。ノードＮ
ｓの電圧レベルは、Ｎ型トランジスタＱＮ２のソース・
ドレイン間電圧に相当する。

【００８５】したがって、Ｎ型トランジスタＱＮ２およ
びＰ型トランジスタＱＰ２を、飽和領域で動作させるこ
とによって、ドレイン電流の変化に対応するノードＮｓ
の電圧を大きく変化させることができる。すなわち増幅
ゲインを高くすることができる。

【００８６】このため、Ｐ型トランジスタＱＰ２および
Ｎ型トランジスタＱＮ２が飽和領域で動作することがで
きるように、これらのトランジスタの電流駆動能力、す
なわちトランジスタサイズを適切に設計することが望ま
しい。

【００８７】図３は、電流比較部１２０の動作を説明す
る概念図である。図３を参照して、横軸は、トランジス
タＱＮ２およびＱＰ２のソース・ドレイン間電圧Ｖｄｓ
を示す。縦軸は、トランジスタＱＮ２およびＱＰ２のド
レイン電流Ｉｄｓを示す。

【００８８】図３において、Ｎ型トランジスタＱＮ２の
電圧−電流特性は、実線で示される。基準電流Ｉｒｅｆ
は、予め設定された固定的な基準値であるので、データ
読出時において、Ｎ型トランジスタＱＮ２の特性曲線
は、読み出される記憶データに依存せず一定である。

【００８９】一方、Ｐ型トランジスタＱＰ２の電流−電
圧特性は、選択されたメモリセルトランジスタＭＣＴの
記憶データレベルに応じて変化する。すなわち、図３に
おいては、選択されたメモリセルトランジスタＭＣＴの
記憶データレベルの違いに応答して、メモリセル電流Ｉ
ｃｅｌｌが小さい場合（ケースａ）と、大きい場合（ケ
ースｂ）の２つが示される。

【００９０】それぞれのケースにおいて、ノードＮｓの
電圧は、Ｎ型トランジスタＱＮ２およびＰ型トランジス
タＱＰ２の電圧−電流特性線の交点に対応する、電圧Ｖ
ｓａおよびＶｓｂで示される。したがって、ケースａお
よびケースｂの間における内部電流の差ΔＩｃが微小で
ある場合でも、ノードＮｓにおける電圧差ΔＶｓを比較
的大きくとることができる。

【００９１】このように、電流比較部１２０を構成する
Ｐ型トランジスタＱＰ２およびＱＮ２を、メモリセル電
流Ｉｃｅｌｌおよび基準電流Ｉｒｅｆにそれぞれ対応す
る内部電流ＩｃおよびＩｒに応じてプッシュプル動作さ
せることによって、メモリセル電流Ｉｃｅｌｌの微小変
化を、大きな電圧変化としてノードＮｓの電圧レベルに
反映することができる。

【００９２】このような回路構成とすることによって、
図１３に示した差動アンプ４を設けることなく増幅動作
を実行できるので、差動アンプにおける消費電力と動作
時間とが不要となり、低消費電力化および高速電流動作
化が図られる。また、電流比較部１２０には、内部電流
ＩｃおよびＩｒのうちの少ないほうのみが流れるので、
さらに消費電力を抑制できる。

【００９３】次に、出力レベル設定回路１６０の構成に
ついて説明する。図４は、出力レベル設定回路１６０の
構成例を示す回路図である。

【００９４】図４を参照して、出力レベル設定回路１６
０は、制御電圧発生部１６５と、Ｐ型トランジスタＱＰ
１２と、Ｎ型トランジスタＱＮ１２とを有する。

【００９５】制御電圧発生部１６５は、ノードＮｒの電
圧に応じた制御電圧ＶｍをノードＮ３に生成する。制御
電圧発生部１６５は、ノードＮ３と接地ノード１０２と
の間に電気的に結合されるＮ型トランジスタＱＮ１０
と、電源ノード１０１とノードＮ３との間に電気的に結
合されるＰ型トランジスタＱＰ１０とを有する。

【００９６】Ｎ型トランジスタＱＮ１０およびＱＰ１０
のゲートは、ノードＮｒおよびＮ３とそれぞれ結合され
る。これにより、Ｎ型トランジスタＱＮ１０は、基準電
圧生成部１４０内のＮ型トランジスタＱＮ６とカレント
ミラーを形成するので、Ｎ型トランジスタＱＮ１０を流
れる電流Ｉｒ´は、基準電流Ｉｒｅｆに応じて設定され
る。

【００９７】この結果、ノードＮｍに生成される制御電
圧Ｖｍは、ノードＮｒの電圧、すなわち基準電流Ｉｒｅ
ｆに応じて決められる。

【００９８】図４の構成においては、Ｎ型トランジスタ
ＱＮ６およびＱＮ１０のトランジスタサイズを同様に設
計して、制御電圧Ｖｍは、ノードＮｒに生成される基準
電圧Ｖｒと同一レベルであるものとする。

【００９９】Ｐ型トランジスタＱＰ１２は、制御電圧Ｖ
ｍに応じた一定電流Ｉｐを、出力信号ＤＯＵＴが出力さ
れる出力ノードＮｏに供給する。一方、Ｎ型トランジス
タＱＮ１２のゲートは、ノードＮｓと結合される。

【０１００】ここで、メモリセル電流Ｉｃｅｌｌと基準
電流Ｉｒｅｆとが等しい状態における、の出力レベル設
定回路１６０の動作について考えてみる。この場合に
は、メモリセル側の内部電流Ｉｃと、基準メモリセル側
の内部電流Ｉｒは等しくなり、Ｎ型トランジスタＱＮ２
およびＱＮ６をそれぞれ流れる電流も等しくなる。

【０１０１】また、Ｎ型トランジスタＱＮ２およびＱＮ
６のゲートは、いずれもノードＮｒと結合されているの
で、両者のゲート電圧も等しい。したがって、Ｎ型トラ
ンジスタＱＮ２およびＱＮ６のドレイン電圧は等しくな
る。この状態（Ｉｃｅｌｌ＝Ｉｒｅｆ）における、Ｎ型
トランジスタＱＮ１２を流れる電流Ｉｎが、Ｐ型トラン
ジスタＱＰ１２を流れる電流Ｉｐと均衡するように設計
することによって、データ読出の出力しきい値を、“メ
モリセル電流Ｉｃｅｌｌ＝基準電流Ｉｒｅｆ”の状態と
安定的に対応させて、電源電圧Ｖｃｃの変動に起因する
検出誤差、すなわちデータ読出の発生を防止することが
できる。

【０１０２】図４の構成においては、制御電圧発生部１
６５を構成するＮ型トランジスタＱＮ１０およびＰ型ト
ランジスタＱＰ１０の電流駆動能力（トランジスタサイ
ズ）を、Ｎ型トランジスタＱＮ１２およびＱＮ２のトラ
ンジスタサイズを考慮して、ＱＰ１０：ＱＰ１２＝ＱＮ
２：ＱＮ１２の関係となるように設計すればよい。この
ように、電流駆動能力比（トランジスタサイズ比）によ
って出力しきい値を維持する構成とすれば、製造時に生
じる個々のトランジスタ特性のばらつきが検出精度に与
える悪影響を抑制することができる。

【０１０３】さらに、メモリセル電流Ｉｃｅｌｌと基準
電流Ｉｒｅｆとが等しい状態においては、メモリセル電
流Ｉｃｅｌｌおよび基準電流Ｉｒｅｆのそれぞれに対応
してカレントミラーを構成する、Ｐ型トランジスタＱＰ
２およびＱＰ６のドレイン電圧同士も同一レベルに設定
される。したがって、電源電圧Ｖｃｃの変動が生じて
も、Ｐ型トランジスタＱＰ２およびＱＰ６のドレイン電
圧変動に起因する検出誤差も生じない。

【０１０４】図５は、センスアンプ回路１００の動作を
説明するタイミングチャートである。

【０１０５】図５（ａ）には、データ読出時におけるメ
モリセル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆの推移が示
される。

【０１０６】時刻ｔ０において、イネーブル信号／ＥＮ
１，／ＥＮ２の活性化に応答してデータ読出が開始され
ると、選択されたメモリセルトランジスタＭＣＴおよび
基準メモリセルトランジスタＭＣＲＴが、センスアンプ
回路１００のセンス入力ノードＮｉ１およびＮｉ２とそ
れぞれ接続されて、メモリセル電流Ｉｃｅｌｌおよび基
準電流Ｉｒｅｆが流れ始める。

【０１０７】ビット線ＢＬ，ＢＲＬ等を含む、メモリセ
ル電流Ｉｃｅｌｌおよび基準電流Ｉｒｅｆの電流伝達経
路には寄生容量や配線抵抗が存在するので、データ読出
開始後には、まず、メモリセル電流Ｉｃｅｌｌおよび基
準電流Ｉｒｅｆによってこれらの電流伝達経路が充電さ
れる過渡状態期間が存在する。このような期間を、以下
において、「充電期間」とも称する。

【０１０８】一般的に、基準電流Ｉｒｅｆの電流伝達経
路における寄生容量および配線抵抗は、メモリセル電流
の電流伝達経路よりも大きい。したがって、充電期間に
おける電流のピーク値および充電が完了するまで所要時
間は、メモリセル電流Ｉｃｅｌｌの方が、基準電流Ｉｒ
ｅｆよりも大きくかつ長くなっている。

【０１０９】したがって、図５（ａ）に示される、基準
電流Ｉｒｅｆにおける充電終了時刻ｔ１は、メモリセル
電流Ｉｃｅｌｌの充電終了時刻ｔ２よりも早い。

【０１１０】充電期間が終了すると、基準電流Ｉｒｅｆ
は、所定の設計値レベルに収束する。一方、メモリセル
電流Ｉｃｅｌｌは、データ読出対象に選択されたメモリ
セルトランジスタＭＣＴの記憶データレベルに応じた電
流値に落ち着く。

【０１１１】したがって、それぞれの電流伝達経路の充
電が完了した、充電期間終了後には、メモリセル電流Ｉ
ｃｅｌｌおよび基準電流Ｉｒｅｆとの間に、データ読出
対象の記憶データレベルに対応した微小な電流差が生じ
ている。

【０１１２】図５（ａ）に示されるように、以下におい
ては、このような電流差が生じて、センスアンプ回路１
００によるデータ読出が実際に可能となる期間を「セン
ス期間」とも称する。

【０１１３】図５（ｂ）には、センスアンプ回路１００
の出力信号ＤＯＵＴの電圧推移が示される。

【０１１４】図５（ｂ）を参照して、過渡的な充電期間
においては、既に説明したようにメモリセル電流Ｉｃｅ
ｌｌは基準電流Ｉｒｅｆよりも大きいので、ノードＮｓ
の電圧Ｖｎは、電源電圧Ｖｃｃ側に貼り付いた状態とな
る。ノードＮｒの基準電圧Ｖｒは、基準電流Ｉｒｅｆの
電流伝達経路の充電によって一旦上昇するが、基準電流
Ｉｒｅｆの収束に伴って、所定電圧Ｖｒｅｆに収束する
（時刻ｔ１）。

【０１１５】一方、ノードＮｓの電圧レベルＶｓは、電
流伝達経路の充電が終了して、メモリセル電流Ｉｃｅｌ
ｌが収束していくにつれて、基準電流Ｉｒｅｆとの間の
大小関係に応じて、ケースａ（Ｖｓ＜Ｖｒｅｆ）および
ケースｂ（Ｖｓ＞Ｖｒｅｆ）いずれかの状態に移行す
る。

【０１１６】既に説明したように、出力レベル設定回路
１６０は、図５（ｂ）中に示される基準電圧Ｖｒの定常
値に相当する所定電圧Ｖｒｅｆを、データ読出の出力し
きい値として設定する。

【０１１７】したがって、Ｉｃｅｌｌ＜Ｉｒｅｆの場合
には、ノードＮｓの電圧Ｖｓが所定電圧Ｖｒｅｆを下回
るタイミング（時刻ｔ３）において、出力信号ＤＯＵＴ
はＬレベルからＨレベルに切換わる。一方、Ｉｃｅｌｌ
＞Ｉｒｅｆの場合には、出力信号ＤＯＵＴはＬレベルの
まま変化しない。

【０１１８】このように、実施の形態１に従うセンスア
ンプ回路１００においては、差動アンプによる電圧増幅
動作を伴うことなく、高速かつ低消費電力で、入力され
るメモリセル電流Ｉｃｅｌｌおよび基準電流Ｉｒｅｆの
間の電流差を検知増幅して、出力信号ＤＯＵＴを生成す
ることができる。

【０１１９】さらに、電源電圧Ｖｃｃの変動の影響を排
除して、メモリセル電流Ｉｃｅｌｌ＝基準電流Ｉｒｅｆ
の状態に対応して、データ読出の出力しきい値を維持す
ることができるので、検出精度を維持してデータ読出を
正確に実行することができる。

【０１２０】図６は、出力レベル設定回路の他の構成例
を示す回路図である。図６を参照して、出力レベル設定
回路１６１は、図４に示される出力レベル設定回路１６
０と比較して、Ｐ型トランジスタＱＰ１５をさらに有す
る点で異なる。

【０１２１】Ｐ型トランジスタＱＰ１５は、出力信号Ｄ
ＯＵＴが生成される出力ノードＮｏと、電源ノード１０
１との間に、Ｐ型トランジスタＱＰ１２と直列に電気的
に結合される。Ｐ型トランジスタＱＰ１５のゲートは、
ノードＮｓと結合される。

【０１２２】このような構成とすることにより、出力信
号ＤＯＵＴがＬレベルに設定される場合、すなわちメモ
リセル電流Ｉｃｅｌｌが基準電流Ｉｒｅｆよりも大きい
場合において、Ｐ型トランジスタＱＰ１２に流れる貫通
電流をカットオフすることが可能となる。これにより、
出力レベル設定回路における消費電力を低減することが
できる。

【０１２３】［実施の形態２］図７は、実施の形態７に
従うセンスアンプ回路の構成を説明するための回路図で
ある。

【０１２４】図７には、実施の形態２に従うセンスアン
プ回路のうち、実施の形態１に従うセンスアンプ回路１
００と異なる構成の部分が示される。

【０１２５】図７を参照して、実施の形態２に従うセン
スアンプ回路は、実施の形態１に従うセンスアンプ回路
１００の構成に加えて、ノードＮｓとプリセット電源ノ
ード１０３との間に結合されるプリセット回路１７０を
さらに含む。

【０１２６】プリセット回路１７０は、ノードＮｓとプ
リセット電源ノード１０３との間に直列に結合される、
Ｎ型トランジスタＱＮ２０およびＱＮ２２を有する。プ
リセット電源ノード１０３が供給する電圧の設定につい
ては後ほど説明するが、図５の構成においては、プリセ
ット電源ノード１０３は、接地電圧Ｖｓｓを供給する。

【０１２７】Ｎ型トランジスタＱＮ２０は、ノードＮｓ
およびノードＮ４の間に電気的に結合されて、プリセッ
ト制御信号ＰＲＴ１をゲートに入力される。Ｎ型トラン
ジスタＱＮ２０は、プリセット制御信号ＰＲＴ１の活性
化（Ｈレベル）に応答してオンする電流スイッチとして
の機能を有する。

【０１２８】Ｎ型トランジスタＱＮ２２は、ノードＮ４
とプリセット電源ノード１０３との間に電気的に結合さ
れて、ノードＮ４と接続されたゲートを有する。Ｎ型ト
ランジスタＱＮ２２は、Ｎ型トランジスタＱＮ２０がオ
ンした場合において、ノードＮｓとプリセット電源ノー
ド１０３との間に電流経路を形成する。

【０１２９】図７に図示されない部分を含めて、実施の
形態２に従うセンスアンプ回路のその他の部分の構成
は、図１に示したセンスアンプ回路１００と同様である
ので詳細な説明は繰返さない。

【０１３０】再び図５（ｂ）を参照して、本発明の実施
の形態に従うセンスアンプ回路においては、データ読出
開始後の充電期間においては、メモリセル電流Ｉｃｅｌ
ｌが基準電流Ｉｒｅｆよりも大きいことに起因して、ノ
ードＮｓの電圧Ｖｓは電源電圧Ｖｃｃ側に貼り付いた状
態となる。

【０１３１】したがって、メモリセル電流Ｉｃｅｌｌが
基準電流Ｉｒｅｆよりも小さく、センス期間におけるノ
ードＮｓの電圧が接地電圧Ｖｓｓ側に設定される場合
（出力信号ＤＯＵＴがＨレベルに設定される場合）にお
いては、データ読出の所要時間が大きくなってしまうと
いう問題がある。

【０１３２】図８は、実施の形態２に従うセンスアンプ
回路におけるデータ読出を説明するための図である。

【０１３３】図８を参照して、データ読出が開始される
時刻ｔ０から、図５（ａ）に示した充電期間中におい
て、プリセット制御信号ＰＲＴ１は、所定期間Ｈレベル
に活性化される。これに応じて、プリセット回路１７０
は、ノードＮｓの電圧を、基準電圧Ｖｒの定常値である
所定電圧Ｖｒｅｆに近づく方向に強制的に変化させる。
以においては、このようなプリセット回路１７０の動作
を「プリセット動作」とも称する。

【０１３４】これにより、メモリセル電流Ｉｃｅｌｌが
基準電流Ｉｒｅｆよりも大きい充電期間においても、プ
リセット回路１７０によってノードＮｓをプリセット電
源ノード１０３と接続して電圧Ｖｓを低下させて、メモ
リセル電流Ｉｃｅｌｌが定常値に近づくのと並行して、
ノードＮｓの電圧を基準電圧Ｖｒｅｆに近づけることが
できる。

【０１３５】この結果、出力レベル設定回路１６０にお
ける出力信号ＤＯＵＴのレベル設定を、特にＬレベルに
設定される場合において、高速に実行することができ
る。

【０１３６】本実施の形態において代表例として示され
るセンスアンプ回路においては、センス期間前、すなわ
ち充電期間におけるノードＮｓの電圧が基準電圧Ｖｒｅ
ｆよりも高いことに対応して、プリセット回路１７０に
対応するプリセット電源ノード１０３の供給電圧を接地
電圧Ｖｓｓとしている。このように、プリセット電源ノ
ード１０３の供給電圧は、センス期間前におけるノード
Ｎｓの電圧と基準電圧Ｖｒｅｆとの関係に応じて設定す
ればよい。

【０１３７】また、プリセット回路１７０によるプリセ
ット動作を終了させる時刻ｔａは、メモリセル電流Ｉｃ
ｅｌｌが定常値に収束する時刻ｔ２に対応して定めれば
よく、プリセット制御信号ＰＲＴ１は、時刻ｔａ以降に
おいて、Ｌレベルに非活性化される。

【０１３８】プリセット制御信号ＰＲＴ１を活性化する
期間は、ノードＮｓの電圧推移のシミュレーション解析
結果等に応じて定めることができる。たとえば、タイマ
等を用いて、イネーブル信号／ＥＮ１，／ＥＮ２の活性
化によってデータ読出が活性化される時刻ｔ０からの経
過時間に対応させて、プリセット制御信号ＰＲＴ１の活
性化期間を設定することができる。

【０１３９】なお、回路構成は複雑になるものの、ノー
ドＮｓの電圧と基準電圧Ｖｒｅｆとの電圧を比較するこ
とによって、プリセット制御信号ＰＲＴ１の非活性化タ
イミングを設定することも可能である。

【０１４０】［実施の形態３］図９は、本発明の実施の
形態３に従うセンスアンプ回路の構成を説明するための
回路図である。

【０１４１】図９を参照して、実施の形態３に従うセン
スアンプ回路は、図７に示した実施の形態２に従うセン
スアンプ回路の構成と比較して、ノードＮｓと接地ノー
ド１０２との間に、Ｎ型トランジスタＱＮ２と直列に電
気的に結合されるＮ型トランジスタＱＮ２５をさらに有
する点で異なる。

【０１４２】Ｎ型トランジスタＱＮ２５のゲートには、
プリセット制御信号ＰＲＴ２が入力される。Ｎ型トラン
ジスタＱＮ２５は、プリセット制御信号ＰＲＴ２の活性
化（Ｈレベル）／非活性化（Ｌレベル）に応答してオン
／オフする電流スイッチとして動作する。

【０１４３】図７に示した実施の形態２に従うセンスア
ンプ回路においては、プリセット制御信号ＰＲＴ１の活
性期間中においては、ノードＮｓと接地ノード１０２と
の間に、プリセット回路１７０と並列にＮ型トランジス
タＱＮ２が並列に接続される。したがって、ノードＮｓ
を十分プリセットするために、プリセット制御信号ＰＲ
Ｔ１の活性化期間を長くとると、ノードＮｓを本来プリ
セットしたいレベル、すなわち基準電圧Ｖｒｅｆよりも
低下させてしまう可能性が生じる。

【０１４４】しかし、一旦プリセット制御信号ＰＲＴ１
を非活性化すると、再びノードＮｓの電圧は上昇を始め
るので、この場合には、データ読出の高速化が困難にな
ってしまう。

【０１４５】したがって、実施の形態３に従う構成にお
いては、Ｎ型トランジスタＱＮ２と直列に、電流スイッ
チとして機能するＮ型トランジスタＱＮ２０を設け、Ｎ
型トランジスタＱＮ２０およびＱＮ２５の両方がオンし
ないように制御する。

【０１４６】これにより、ノードＮｓに対して、Ｎ型ト
ランジスタＱＮ２およびＱＮ２２が並列に接続されて、
ノードＮｓの電圧がプリセット動作中に低下しすぎる現
象を防止できる。この結果、メモリセル電流Ｉｃｅｌｌ
が定常値に達するセンス期間よりも前において、プリセ
ット動作を有効に実行することによってデータ読出の高
速化を図ることができる。

【０１４７】図９に図示されない部分を含めて、実施の
形態３に従うセンスアンプ回路のその他の部分の構成
は、図１および図７に示される実施の形態２に従うセン
スアンプ回路と同様であるので詳細な説明は繰返さな
い。

【０１４８】図１０は、プリセット制御信号ＰＲＴ１お
よびＰＲＴ２の設定を説明するタイミングチャートであ
る。

【０１４９】図１０を参照して、プリセット制御信号Ｐ
ＲＴ１およびＰＲＴ２は、プリセット動作中において、
同時に活性化（Ｈレベル）しないように制御される。具
体的には、充電期間中において、プリセット制御信号Ｐ
ＲＴ２は、トランジスタスイッチＱＮ２５をオフするた
めに非活性状態（Ｌレベル）が維持される。一方、プリ
セット制御信号ＰＲＴ１は、ノードＮｓの電圧を基準電
圧Ｖｒｅｆに近づけるために、図８で説明した所定期間
Ｈレベルに活性化される。

【０１５０】プリセット動作の終了後、すなわち充電期
間後においては、プリセット制御信号ＰＲＴ１およびＰ
ＲＴ２は、それぞれ非活性化（Ｌレベル）および活性化
（Ｈレベル）される。したがって図５（ｂ）に示したセ
ンス期間においては、ノードＮｓとプリセット電源ノー
ド１０３とは電気的に切離され、実施の形態１に示した
センスアンプ回路１００と同様の構成によって、データ
読出動作が実行される。

【０１５１】［実施の形態４］図１１は、本発明の実施
の形態４に従うセンスアンプ回路の構成を説明するため
の回路図である。

【０１５２】図１１を参照して、実施の形態４に従うセ
ンスアンプ回路は、図９に示した実施の形態３に従うセ
ンスアンプ回路の構成と比較して、ノードＮｒを流れる
内部電流Ｉｒを遮断するための電流スイッチとして機能
するＮ型トランジスタＱＮ３０をさらに有する点で異な
る。

【０１５３】Ｎ型トランジスタＱＮ３０は、ノードＮｒ
とＰ型トランジスタＱＰ６との間に結合されて、そのゲ
ートにプリセット制御信号ＰＲＴ３が入力される。Ｎ型
トランジスタＱＮ３０は、プリセット制御信号ＰＲＴ３
の活性化／非活性化に応答してオン／オフする電流スイ
ッチとして動作する。

【０１５４】したがって、Ｎ型トランジスタＱＮ３０
は、プリセット制御信号ＰＲＴ３の非活性化（Ｌレベ
ル）に応じて、ノードＮｒと電源ノード１０１との間の
電流経路は遮断される。

【０１５５】既に説明したように、データ読出開始直後
の充電期間においては、基準電流Ｉｒｅｆもメモリセル
電流Ｉｃｅｌｌと同様に過渡状態にある。したがって、
この状態においては、基準電圧生成部１４０によって生
成される基準電圧Ｖｒを所定電圧Ｖｒｅｆに設定するこ
とはできない。したがって、この期間において、ノード
Ｎｒに流れる電流を遮断しても、データ読出に支障は生
じることはなく、かえって無用の消費電力を削減する効
果が生じる。

【０１５６】図１２は、実施の形態４に従うセンスアン
プ回路における制御信号の活性化タイミングを説明する
タイミングチャートである。

【０１５７】図１２を参照して、プリセット終了後のデ
ータセンス期間に対応する時刻ｔａ以降においては、プ
リセット制御信号ＰＲＴ２およびＰＲＴ３はＨレベルに
活性状態（Ｈレベル）に設定され、プリセット制御信号
ＰＲＴ１は非活性化されることが必要である。これによ
り、実施の形態４に従うセンスアンプ回路は、図１に示
したセンスアンプ回路１００と同様の構成および動作に
従って、データ読出を実行することができる。

【０１５８】センス期間前の充電期間中において、プリ
セット制御信号ＰＲＴ３は、基準電流Ｉｒｅｆの過渡状
態に対応する一定期間非活性化（Ｌレベル）された後、
プリセット制御信号ＰＲＴ１よりも早いタイミングで、
時刻ｔｂにおいてＨレベルに活性化される。時刻ｔｂ
は、基準電流Ｉｃｅｌｌが定常値に収束する時刻ｔ１に
対応して定めればよい。

【０１５９】これに応答して、メモリセル電流Ｉｃｅｌ
ｌおよび基準電流Ｉｒｅｆの両方が過渡状態である期間
においては、プリセット制御信号ＰＲＴ２およびＰＲＴ
３の非活性化（Ｌレベル）によって、Ｎ型トランジスタ
ＱＮ２５およびＱＮ３０がオフされる。

【０１６０】このような構成とすることにより、充電期
間中において、Ｎ型トランジスタＱＮ２およびＱＮ６に
対して流れる電流をカットすることができ、消費電力の
低減を図ることができる。

【０１６１】また、Ｎ型トランジスタＱＮ２５およびＱ
Ｎ３０のトランジスタ特性を同様に設計して、これらの
トランジスタにおける電圧降下を同様に設定することに
よって、データ読出における出力しきい値をずらすこと
なく、データ読出精度を維持することができる。あるい
は、トランジスタサイズ比の設計を、ＱＮ２５：ＱＮ２
＝ＱＮ３０：ＱＮ６とすることによっても、同様の効果
を得ることができる。

【０１６２】さらに、プリセット制御信号ＰＲＴ１に応
じて動作するプリセット回路１７０をノードＮｓに対し
て配置すれば、センス期間に先立ってノードＮｓの電圧
を基準電圧Ｖｒｅｆに近づけて、データ読出を高速化す
ることができる。

【０１６３】図１１に図示されない部分を含めて、実施
の形態４に従うセンスアンプ回路のその他の部分の構成
は、図１および図９に示される実施の形態３に従うセン
スアンプ回路と同様であるので詳細な説明は繰返さな
い。

【０１６４】［実施の形態５］実施の形態５おいては、
１つのセンスアンプ回路が、本実施の形態においてはメ
モリセル電流Ｉｃｅｌｌに相当する被比較対象データを
入力するためのセンス入力ノードを複数有し、それぞれ
のセンス入力ノードに流れるメモリセル電流（被比較対
象）に対応する複数の出力信号を生成する場合を考え
る。この場合において、比較の基準値となる基準電流Ｉ
ｒｅｆを生成する基準メモリセルは、上記複数のセンス
入力ノード間で共有されるものとする。

【０１６５】図１３は、本発明の実施の形態５に従うセ
ンスアンプ回路の構成を説明するための回路図である。

【０１６６】図１３においては、代表的に第１番目およ
び第２番目のセンス入力ノードにそれぞれ対応する構成
が示されるが、実施の形態５に従う構成は、任意の複数
個のメモリセル電流（被比較対象）に対して、単一の基
準メモリセルが共用される場合に適用することができ
る。

【０１６７】図１３においては、電流比較部１２０より
前段階における構成の図示は省略されている。また、図
１および図４と同様の、電流比較部１２０（Ｐ型トラン
ジスタＱＰ２，Ｎ型トランジスタＱＮ２）および出力レ
ベル設定回路１６０は、センス入力ノードのそれぞれの
対応して設けられる。

【０１６８】以下、図１３中において、実施の形態１〜
４において説明した回路等と同様の要素であって、第１
番目および第２番目のセンス入力ノードのそれぞれに対
応して配置されるものについては、添字ａ，ｂをそれぞ
れ付して表記することとする。たとえば、第１番目およ
び第２番目のセンス入力ノードにそれぞれ対応する出力
レベル設定回路は、符号１６０ａおよび１６０ｂでそれ
ぞれ示されるが、各々の構成および動作は、図４に示さ
れた出力レベル設定回路１６０と同様である。

【０１６９】したがって、電流比較部１２０ａは、第１
番目のセンス入力ノードに流れるメモリセル電流と基準
電流Ｉｒｅｆとの差を増幅してノードＮｓａの電圧に反
映し、出力レベル設定回路１６０ａは、ノードＮｓａの
電圧に応じて、出力信号ＤＯＵＴａのレベルを設定す
る。

【０１７０】同様に、電流比較部１２０ｂは、第２番目
のセンス入力ノードに流れるメモリセル電流と基準電流
Ｉｒｅｆとの差を増幅してノードＮｓｂの電圧に反映
し、出力レベル設定回路１６０ｂは、ノードＮｓｂの電
圧に応じて、出力信号ＤＯＵＴｂのレベルを設定する。

【０１７１】基準電流Ｉｒｅｆは、所定の設計値に固定
される電流であるため、単一の基準メモリセルを、複数
のセンス入力ノードに流れる電流との比較に用いること
ができる。

【０１７２】実施の形態５に従うセンスアンプ回路にお
いては、基準電圧Ｖｒを発生させるノードＮｒを、複数
のセンス入力ノードにそれぞれ対応して独立に設け、基
準電圧生成部１４０によって、これらのノードＮｒａ，
Ｎｒｂ，…のそれぞれに対して、独立に基準電圧Ｖｒを
生成することによって、データ読出の安定化を図る。

【０１７３】図１３には、基準電圧生成部１４０のう
ち、第１番目および第２番目のセンス入力ノードに対応
する構成が代表的に示される。

【０１７４】基準電圧生成部１４０において、カレント
ミラーの一方を構成するＰ型トランジスタＱＰ５は、複
数のセンス入力ノード間で共有される。一方、カレント
ミラーの一方を構成するＰ型トランジスタＱＰ６、ノー
ドＮｒおよび基準電圧Ｖｒを生成するためのＮ型トラン
ジスタＱＮ６は、複数のセンス入力ノードに対応して設
けられる。すなわち、第１番目のセンス入力ノードに対
応して、Ｐ型トランジスタＱＰ６ａ、ノードＮｒａおよ
びＮ型トランジスタＱＮ６ａが配置され、第２番目のセ
ンス入力ノードに対応して、Ｐ型トランジスタＱＰ６
ｂ、ノードＮｒｂおよびＮ型トランジスタＱＮ６ｂが配
置される。

【０１７５】Ｐ型トランジスタＱＰ６ａ，ＱＰ６ｂの各
々およびＮ型トランジスタＱＮ６ａ，ＱＮ６ｂの各々の
電流駆動能力（トランジスタサイズ）は、図１に示した
Ｐ型トランジスタＱＰ６およびＮ型トランジスタＱＮ６
のそれぞれと同様に設計される。

【０１７６】このような構成とすることにより、ノード
ＮｒａおよびＮｒｂをそれぞれ流れる内部電流を、基準
メモリセルトランジスタＭＣＲＴを流れる基準電流Ｉｒ
ｅｆに応じた共通の値（Ｉｒ）に設定することができ
る。

【０１７７】このように、複数のセンス入力ノードのそ
れぞれに対応して独立に基準電圧Ｖｒを生成することに
より、ノードＮｒａ，Ｎｒｂ，…の各々の電圧レベル
が、増幅動作を実行するＮ型トランジスタＱＮ２ａ，Ｑ
Ｎ２ｂ，…のソース・ドレイン間に存在するカップリン
グ容量の影響によって変動することを防止できる。

【０１７８】逆に言うと、単一のノードＮｒを複数のセ
ンス入力ノードによって共有した場合には、それぞれの
センス入力ノードに対応するＮ型トランジスタＱＮ２
ａ，ＱＮ２ｂ，…における増幅動作が互いに影響し合っ
て、基準電圧Ｖｒｅｆが変動してしまう。この結果、デ
ータ読出を安定的に実行できなくなるおそれがある。

【０１７９】したがって、複数のセンス入力ノードのそ
れぞれに対応して配置される独立したノードに、基準電
圧Ｖｒをそれぞれ生成することによって、単一の基準メ
モリセルトランジスタを、複数のメモリセルトランジス
タからのデータ読出に共用する場合であっても、データ
読出を安定的に実行することが可能となる。

【０１８０】なお、本実施の形態においては、本願発明
に従う信号増幅回路として、不揮発的半導体記憶装置に
適用されるセンスアンプ回路を代表的に示したが、本願
発明の適用はこのような場合に限定されるものではな
い。すなわち、本願発明に従う信号増幅回路は、電流比
較によってデータ読出を実行する構成を有する半導体記
憶装置について、データ記憶の揮発性／不揮発性を問わ
ず適用することができる。さらに、電流間の差を検知す
るための回路として、種々の電子回路に適用することも
可能である。

【０１８１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１８２】

【発明の効果】請求項１記載の信号増幅回路は、第１も
しくは第２電源ノードの電圧依存性を排除して、データ
読出のしきい値を基準電流と入力電流とが均衡する状態
に対応させて安定的に設定できる。したがって、電源電
圧の変動に起因する検出誤差の発生を防止できる。

【０１８３】請求項２記載の信号増幅回路は、請求項１
記載の信号増幅回路が奏する効果に加えて、入力電流の
微小変化を大きな電圧変化として第２のノードに生じさ
せることができる。この結果、検出感度の向上を図るこ
とができる。

【０１８４】請求項３記載の信号増幅回路は、請求項１
記載の信号増幅回路が奏する効果に加えて、トランジス
タの電流駆動能力比に基づいて出力しきい値を安定的に
設定できるので、製造時に生じる個々のトランジスタ特
性のばらつきが検出精度に与える悪影響を抑制すること
ができる。

【０１８５】請求項４記載の信号増幅回路は、請求項１
記載の信号増幅回路が奏する効果に加えて、検出結果が
第２の電圧に相当する場合における貫通電流をカットオ
フして、低消費電力化を図ることができる。

【０１８６】請求項５記載の信号増幅回路は、請求項１
記載の信号増幅回路が奏する効果に加えて、検知結果の
出力前において第２のノードをプリセット電源ノードと
結合するプリセット動作を実行できる。この結果、第２
のノードの電圧を所望のレベルに近づけることができる
ので、データ読出の高速化を図ることができる。

【０１８７】請求項６記載の信号増幅回路は、請求項５
記載の信号増幅回路が奏する効果に加えて、プリセット
動作時において第２のノードの電圧が変化し過ぎること
を防止できるので、有効にデータ読出の高速化を図るこ
とができる。

【０１８８】請求項７記載の信号増幅回路は、請求項１
記載の信号増幅回路が奏する効果に加えて、第１および
第２の電流伝達経路が充電されて入力電流および基準電
流が定常状態に達するまでの間において、電流経路を内
部で遮断する機能を有するので低消費電力化を図ること
ができる。

【０１８９】請求項８および１０記載の信号増幅回路
は、請求項７記載の信号増幅回路が奏する効果に加え
て、検知結果の出力時において、第１および第２の電流
スイッチ部における電圧降下が等しいので、データ読出
における出力しきい値をずらすことなく、検出精度を維
持することができる。

【０１９０】請求項９記載の信号増幅回路は、請求項７
記載の信号増幅回路が奏する効果に加えて、検知結果の
出力前に第２のノードの電圧を所望のレベルに近づける
ことができるので、データ読出の高速化を図ることがで
きる。

【０１９１】請求項１１記載の信号増幅回路は、請求項
１記載の信号増幅回路が奏する効果に加えて、基準電流
を流すための第２の入力ノードを、複数の第１の入力ノ
ード間で共有する場合であっても、それぞれの入力電流
に対応する増幅動作が互いに悪影響を及ぼし合うことを
防止できるので、検出精度を維持することができる。

【０１９２】請求項１２記載の半導体記憶装置は、第１
もしくは第２電源ノードの電圧依存性を排除して、デー
タ読出のしきい値を基準電流と入力電流とが均衡する状
態に対応させて安定的に設定可能な信号増幅回路をセン
スアンプ回路として備える。したがって、電源電圧の変
動に起因するデータ読出精度の悪化を防止できる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に従う信号増幅回路の
代表例であるセンスアンプ回路を備える不揮発性半導体
記憶装置の構成を示すブロック図である。

【図２】 Ｎ型トランジスタの一般的な動作特性を示す
図である。

【図３】 電流比較部の動作を説明する概念図である。

【図４】 出力レベル設定回路の構成例を示す回路図で
ある。

【図５】 本発明の実施の形態１に従う信号増幅回路の
代表例であるセンスアンプ回路の動作を説明するタイミ
ングチャートである。

【図６】 出力レベル設定回路の他の構成例を示す回路
図である。

【図７】 本発明の実施の形態２に従うセンスアンプ回
路の構成を説明するための回路図である。

【図８】 実施の形態２に従うセンスアンプ回路におけ
るデータ読出を説明するための図である。

【図９】 本発明の実施の形態３に従うセンスアンプ回
路の構成を説明するための回路図である。

【図１０】 実施の形態３に従うプリセット制御信号の
設定を説明するタイミングチャートである。

【図１１】 本発明の実施の形態４に従うセンスアンプ
回路の構成を説明するための回路図である。

【図１２】 実施の形態４に従うプリセット制御信号の
設定を説明するタイミングチャートである。

【図１３】 本発明の実施の形態５に従うセンスアンプ
回路の構成を説明するための回路図である。

【図１４】 従来の技術の信号増幅回路の構成を示す回
路図である。

【符号の説明】

１００ センスアンプ回路、１０１ 電源ノード、１０
２ 接地ノード、１０３ プリセット電源ノード、１１
０，１３０ バイアス回路、１２０，１２０ａ，１２０
ｂ 電流比較部、１４０ 基準電圧生成部、１６０，１
６０ａ，１６０ｂ，１６１ 出力レベル設定回路、１６
５ 制御電圧発生部、１７０ プリセット回路、Ｉｃｅ
ｌｌ メモリセル電流、Ｉｒｅｆ 基準電流、ＭＣＴ
メモリセルトランジスタ、ＭＣＲＴ 基準メモリセルト
ランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 甲斐 芳英 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD06 AE05 AE08

Claims (12)

【特許請求の範囲】
1. 【請求項１】 第１および第２の入力ノードをそれぞれ
   流れる入力電流および基準電流の差を増幅して検知する
   ための信号増幅回路であって、 前記基準電流に応じた基準電圧を、第１のノードに生成
   するための基準電圧生成部と、 第１の電圧を供給する第１電源ノードと前記第１の入力
   ノードとの間に電気的に結合されて、前記入力電流を通
   過させる第１導電型の第１トランジスタと、 前記基準電圧に基づいて、前記入力電流の前記基準電流
   に対する差に応じた電圧を第２のノードに生成するため
   の電流比較部とを備え、 前記電流比較部は、 前記第１電源ノードと前記第２のノードとの間に電気的
   に結合されて、前記第１トランジスタとカレントミラー
   を構成する前記第１導電型の第２トランジスタと、 前記基準電圧の入力を受ける制御電極を有し、第２の電
   圧を供給する第２電源ノードと前記第２のノードとの間
   に電気的に結合される、前記第１導電型とは反対の導電
   型である第２導電型の第３トランジスタとを含み、 前記第２のノードの電圧に応じて、検知結果に応じた電
   圧を出力ノードに出力するための出力レベル設定部をさ
   らに備え、 前記出力レベル設定部は、 前記第１電源ノードと前記出力ノードとの間に電気的に
   結合されて、前記基準電圧に応じた電圧の入力を受ける
   制御電極を有する前記第１導電型の第４トランジスタ
   と、 前記出力ノードと前記第２電源ノードとの間に電気的に
   結合されて、前記センスノードと結合されたゲートを有
   する前記第２導電型の第５トランジスタとを含み、 前記入力電流と前記基準電流とが等しい状態において、
   前記第４および第５トランジスタをそれぞれ流れる電流
   は均衡する、信号増幅回路。
2. 【請求項２】 前記第２および第３トランジスタのトラ
   ンジスタサイズは、前記第１および第２トランジスタが
   飽和領域で動作するように設計される、請求項１記載の
   信号増幅回路。
3. 【請求項３】 前記出力レベル設定部は、さらに、 前記基準電圧に応じた電圧を前記第４トランジスタの制
   御電極に供給するための制御電圧発生部を含み、 前記制御電圧発生部は、 前記第４トランジスタの制御電極と結合される第３のノ
   ードと前記第２電源ノードとの間に電気的に結合され
   て、前記第１のノードと結合された制御電極を有する前
   記第２導電型の第６トランジスタと、 前記第３のノードと前記第１電源ノードとの間に電気的
   に結合されて、前記第３のノードと結合された制御電極
   を有する前記第１導電型の第７トランジスタとを含み、 前記第３トラジスタの第５トランジスタに対する電流駆
   動能力の比と、前記第７トランジスタの前記第４トラン
   ジスタに対する電流駆動能力の比とは同一である、請求
   項１記載の信号増幅回路。
4. 【請求項４】 前記出力レベル設定部は、さらに、 前記第１電源ノードと前記出力ノードとの間に、前記第
   ４トランジスタと直列に電気的に結合されて、前記第２
   のノードと結合された制御電極を有する前記第１導電型
   の第６トランジスタを含む、請求項１記載の信号増幅回
   路。
5. 【請求項５】 前記第２のノードとプリセット電源ノー
   ドとの間に配置され、前記検知結果の出力前の所定期間
   において、前記第２のノードの電圧を前記基準電圧に近
   づけるためのプリセット部をさらに備え、 前記プリセット部は、前記所定期間において、前記第２
   のノードと前記プリセット電源ノードとを電気的に結合
   する、請求項１記載の信号増幅回路。
6. 【請求項６】 前記プリセット電源ノードは、前記第２
   の電圧を供給し、 前記電流比較部は、前記第２のノードと前記第２電源ノ
   ードとの間に、前記第３トランジスタと直列に電気的に
   結合されて、少なくとも前記所定期間においてオフする
   電流スイッチ部をさらに含み、 前記電流スイッチ部は、前記所定期間後においてオンす
   る、請求項５記載の信号増幅回路。
7. 【請求項７】 前記入力電流および前記基準電流は第１
   および第２の電流伝達経路を経由して、前記第１および
   第２の入力ノードにそれぞれ伝達され、 前記第１および第２の電流伝達経路は、第１および第２
   の寄生容量をそれぞれ有し、 前記電流比較部は、前記第２のノードと前記第２電源ノ
   ードとの間に、前記第３トランジスタと直列に電気的に
   結合されて、前記入力電流が定常状態となるタイミング
   に応じて設定される第１の時刻までの間オフされる第１
   の電流スイッチ部をさらに含み、 前記基準電圧生成部は、 前記第１のノードに前記基準電流に応じた内部電流を生
   成するための電流供給部と、 前記内部電流に応じた電圧を前記基準電圧として前記第
   １のノードに生成する電圧生成部と、 前記電流供給部および前記電圧生成部と直列に結合さ
   れ、前記基準電流が定常状態となるタイミング応じて設
   定される第２の時刻までの間、前記内部電流を遮断する
   ためにオフされる第２の電流スイッチ部とを含み、 前記第１の電流スイッチ部は、前記第１の時刻の後にお
   いてオンし、 前記第２の電流スイッチ部は、前記第２の時刻の後にお
   いてオンする、請求項１記載の信号増幅回路。
8. 【請求項８】 前記基準電圧生成部は、 前記第１電源ノードと前記第２の入力ノードとの間に電
   気的に結合されて、前記基準電流を通過させるための前
   記第１導電型の第６トランジスタと、 前記第１電源ノードと前記第１のノードとの間に電気的
   に結合されて、前記第６トランジスタとカレントミラー
   を構成する前記第１導電型の第７トランジスタと、 前記第１のノードと結合される制御電極を有し、前記第
   ２電源ノードと前記第１のノードとの間に電気的に結合
   される、前記第２導電型の第８トランジスタとを含み、 前記第１の電流スイッチ部は、 前記第２のノードと前記第２電源ノードとの間に、前記
   第３トランジスタと直列に電気的に結合されて、前記所
   定期間においてオフされる前記第２導電型の第９トラン
   ジスタを有し、 前記第２の電流スイッチ部は、 前記電流供給部および前記電圧生成部と直列に結合され
   て、前記第２の時刻までの間オフされる前記第２導電型
   の第１０トランジスタを有し、 前記第１０トラジスタの前記第３トランジスタに対する
   電流駆動能力の比と、前記第９トランジスタの前記第７
   トランジスタに対する電流駆動能力の比とは同一であ
   る、請求項７記載の信号増幅回路。
9. 【請求項９】 前記第２のノードとプリセット電源ノー
   ドとの間に配置され、所定期間において記第２のノード
   の電圧を前記基準電圧に近づけるためのプリセット部を
   さらに備え、 前記所定期間は、前記検知結果の出力前において、前記
   第２の時刻より前に設定され、 前記プリセット部は、前記所定期間において、前記第２
   のノードと前記プリセット電源ノードとを電気的に結合
   し、前記所定期間後においては、前記第２のノードと前
   記プリセット電源ノードとを電気的に切離す、請求項７
   記載の信号増幅回路。
10. 【請求項１０】 前記第１および第２の電流スイッチ部
    がオンする場合において、前記第１および第２の電流ス
    イッチ部のそれぞれに生じる電圧降下は同様である、請
    求項７記載の信号増幅回路。
11. 【請求項１１】 前記信号増幅回路は、前記第１の入力
    ノードを複数個備え、 前記第２の入力ノードは、前記複数個の前記第１の入力
    ノードによって共有され、 前記電流比較部、前記出力レベルおよび前記第１のノー
    ドは、前記複数個の第１の入力ノードにそれぞれ対応し
    て、前記複数個ずつ独立に設けられ、 前記基準電圧生成部は、前記複数個の第１のノードの各
    々に前記基準電圧を生成する、請求項１記載の信号増幅
    回路。
12. 【請求項１２】 データ読出において、記憶データのレ
    ベルに応じた電流量が流される複数のメモリセルと、 前記データ読出の基準となる電流量が流される基準メモ
    リセルと、 前記データ読出において、前記複数のメモリセルのうち
    のデータ読出の対象として選択された１つおよび前記基
    準メモリセルを、第１および第２のセンス入力ノードの
    それぞれと電気的に結合するための選択部と、 前記第１および第２のセンス入力ノードをそれぞれ流れ
    る入力電流および基準電流の差を増幅して検知するため
    のセンスアンプ回路とを備え、 前記センスアンプ回路は、 前記基準電流に応じた基準電圧を、第１のノードに生成
    するための基準電圧生成部と、 第１の電圧を供給する第１電源ノードと前記第１の入力
    ノードとの間に電気的に結合されて、前記入力電流を通
    過させる第１導電型の第１トランジスタと、 前記基準電圧に基づいて、前記入力電流の前記基準電流
    に対する差に応じた電圧を第２のノードに生成するため
    の電流比較部とを含み、 前記電流比較部は、 前記第１電源ノードと前記第２のノードとの間に電気的
    に結合されて、前記第１トランジスタとカレントミラー
    を構成する前記第１導電型の第２トランジスタと、 前記基準電圧の入力を受ける制御電極を有し、第２の電
    圧を供給する第２電源ノードと前記第２のノードとの間
    に電気的に結合される、前記第１導電型とは反対の導電
    型である第２導電型の第３トランジスタとを有し、 前記センスアンプ回路は、 前記第２のノードの電圧に応じて、検知結果に応じた電
    圧を有する読出データを出力ノードに出力するための出
    力レベル設定部をさらに含み、 前記出力レベル設定部は、 前記第１電源ノードと前記出力ノードとの間に電気的に
    結合されて、前記基準電圧に応じた電圧の入力を受ける
    制御電極を有する前記第１導電型の第４トランジスタ
    と、 前記出力ノードと前記第２電源ノードとの間に電気的に
    結合されて、前記センスノードと結合されたゲートを有
    する前記第２導電型の第５トランジスタとを有し、 前記入力電流と前記基準電流とが等しい状態において、
    前記第４および第５トランジスタをそれぞれ流れる電流
    は均衡する、半導体記憶装置。