KR102278562B1 - 플로팅 전류 소스를 위한 방법 및 장치 - Google Patents

플로팅 전류 소스를 위한 방법 및 장치 Download PDF

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Abstract

여기에 교시된 바와 같이, 플로팅 전류 소스는 소스 단자로부터 가변 저항을 갖는 외부 부하로 부하 바이어스 전류를 출력하며, 상기 부하로부터 싱크 단자로 상기 부하 바이어스 전류를 싱크(sink)한다. 유리하게도, 플로팅 전류 소스는, 요구되는 부하 바이어스 전류의 크기를 설정하는 바이어스 제어를 갖는 단일-트랜지스터 전류 싱크를 포함하며, 외부 부하에 인가된 플로팅 전압에서부터 단일-트랜지스터 전류 소스가 부하 바이어스 전류의 요구되는 크기를 소싱하는 동작점으로 자기-바이어스 되는 단일-트랜지스터 전류 소스를 더 포함한다. 자기-바이어스 네트워크 내의 하나 이상의 AC 분류기는, 플로팅 전류 소스의 소스 단자에 제공되거나 인가되는 임의의 AC 변동이 단일-트랜지스터 전류 소스의 동작점을 변경하는 것을 방지하며, 이로써 단일-트랜지스터 전류 소스에 높은 유효 임피던스를 전달한다.

Description

플로팅 전류 소스를 위한 방법 및 장치{METHOD AND APPARATUS FOR A FLOATING CURRENT SOURCE}
본 발명은 일반적으로 전류 소스로 구성된 전기 회로에 관한 것으로서, 구체적으로 두 개의 트랜지스터 플로팅 전류 소스, 예를 들어, 저항 또는 다른 부하에 원하는 플로팅 전압으로 바이어스 전류를 공급하는 것에 관한 것이다.
전류 소스는 다양한 애플리케이션에서 이용된다. 이상적인 전류 소스는 무한대의 소스 임피던스를 가지며, 소스 단자에서의 전압 제공에 영향을 받지 않는다. 이상적인 전류 싱크는 유사하게 동작하며, 즉 싱크 단자에 의하여 드로우(draw) 되는 전류의 크기는 싱크 단자상의 전압에 영향을 받지 않는다.
실제적인 전류 소스는 이상적인 동작과는 벗어나 있지만, 전류 소스는 회로 애플리케이션의 범위에서 넓은 용도를 발견하였고, 양호한 실제 동작을 가지는 실제적인 전류 소스가 제조될 수 있다. 전류 소스는 비교적 단순한 회로를 이용하여 구현될 수 있지만, 더 복잡한 회로는 통상적으로 플로팅 전류 소스(floating current sources)라 불리는 구현과 같은 더 정교한 애플리케이션에 이용된다.
예를 들어, 특정 유형의 센서들은 가변적인 저항으로서 동작하고, 적절하게 동작하기 위하여 저항 단자에 걸친 바이어스 전압을 필요로 한다. 유사하게, 일부 제어 가능한 저항들 또한 제어 가능한 저항 핀에 걸친 바이어스 전압을 필요로 한다. 실제 플로팅 전류 소스는 바이어스된 저항의 핀 양쪽에 높은 임피던스를 제공하기 때문에, 상기 저항의 양쪽 핀이 바이어스 네트워크에 관하여 플로팅된 것으로 나타나야 하는 애플리케이션에서의 가변적이거나 제어 가능한 저항을 바이어스 하는데 이용될 수 있다.
또한, 일부 애플리케이션에서, 제어 가능한 저항의 저항값을 변화시키는데 이용되는 회로 또는 가변 저항의 저항값을 검출하는데 이용되는 회로에 대한 일부 알려진 DC 전압에서 저항을 플로팅하는데 유용하며, 바이어스된 저항의 양쪽 핀에 여전히 높은 AC 임피던스를 제공한다. 일부 알려진 회로들은, 한 단자가 일부 전압 소스, 예를 들어 접지 또는 전원에 대하여 낮은 임피던스를 나타내기 때문에, 실제로 "플로팅"은 아님에도 불구하고, 플로팅 전류 소스로 불리운다. 다른 예에서, 실제로 플로팅 전류 소스라 불리는 회로들은 플로팅 전류 싱크로서 동작하고, 전류 싱크 단자에 걸친 일정한 최소 외부 전압을 요구한다.
나아가, 일반적으로 복수의 연산 증폭기 및/또는 복수의 트랜지스터와 보조 회로를 이용하는 회로 같은 것이 실제적인 플로팅 전류 소스로서 알려져 있지만, 이러한 회로는 여기에서 제공되는 기술에 비하여 상대적으로 복잡하다. 이러한 복잡성은 바람직하지 않은 비용으로 이어지고, 일부 경우에는 컴포넌트 개수 과잉 및/또는 제한된 회로 보드 영역의 소모로 이어진다.
여기에 교시된 바와 같이, 플로팅 전류 전원은 소스 단자로부터 가변 저항을 가지는 외부 부하로 부하 바이어스 전류(load biasing current)를 출력하고, 부하로부터 싱크 단자로 부하 바이어스 전류를 흡수한다. 유용하게도, 상기 플로팅 전류 소스는 요구되는 부하 바이어스 전류의 크기를 설정하는 바이어스 제어를 갖는 단일-트랜지스터 전류 싱크를 포함하고, 나아가 알려진 높인 임피던스 DC 플로팅 전압에 바이어스된 소스 핀을 갖는 단일 트랜지스터 전류 싱크와 동일한 전류 크기를 생성하기 위하여 자기-바이어스(self-biases)하는 단일-트랜지스터 전류 전원을 포함한다. 짧은 안정화(stabilization) 기간 이후, 플로팅 전류 소스의 싱크 단자와 소스는 모두 가변 저항 부하를 통과하는 일정한 전류를 공급할 것이다. 자기-바이어스 네트워크 내의 하나 이상의 AC 분류기(shunt)는, 플로팅 전류 소스의 소스 단자상에 제공되거나 인가된 임의의 AC 변동이 단일-트랜지스터 전류 소스의 동작 지점을 변화시키는 것을 방지함으로써, 높은 유효 임피던스를 단일-트랜지스터 전류 소스에 전달한다.
상기 배열은 단순하고 높은-임피던스, 두 개의 트랜지스터 회로로 하여금, 알려진 DC 전압에서 부하를 플로팅하는 동안, 가변적인 저항 부하에 고정된 바이어스 전류를 제공할 수 있도록 한다.
물론, 본 발명은 상기 특징 및 이점에 한정되지 않는다. 당업자는 아래의 상세한 설명을 읽고 첨부된 도면들을 보고 나서, 추가적인 특징 및 이점을 인식할 수 있을 것이다.
도 1은 일 실시예에 따른 플로팅 전류 소스의 블록도를 도시한다.
도 2는 일 실시예에 따른 단일-트랜지스터 전류 소스의 회로 구성을 도시한다.
도 3a 내지 3c는 실시예들에 따른 플로팅 전류 소스의 단일-트랜지스터 전류 싱크 컴포넌트의 회로 구성들을 도시한다.
도 4a 내지 4b는 실시예들에 따른 플로팅 전류 소스의 단일-트랜지스터 전류 싱크 컴포넌트의 추가적인 회로 구성들을 도시한다.
도 5a 내지 5b는 실시예들에 따른 플로팅 전류 소스의 단일-트랜지스터 전류 소스 컴포넌트의 회로 구성들을 도시한다.
도 6은 일 실시예에 따른 플로팅 전류 소스의 단일-트랜지스터 전류 소스 컴포넌트의 추가적인 회로 구성을 도시한다.
도 7은 일 실시예에 따라, 저항성 부하에 연결되고, 저항성 부하에 걸쳐 부하 바이어스 전류를 공급하도록 구성된 플로팅 전류 소스를 도시한다.
도 8은 통신 신호 테스트 회로의 일부인 플로팅 전류 소스의 블록도를 도시한다.
도 1은 부하 바이어스 전류 ILBC를 공급하는 플로팅 전류 소스(10)의 일 실시예를 도시한다. 부하 바이어스 전류 ILBC는 제1 및 제2 단자(14,16)를 갖는 외부 부하(12)에 걸쳐 공급된다. 플로팅 전류 소스(10)는 외부 부하(12)에 걸쳐 부하 바이어스 전류 ILBC를 공급하는 단일-트랜지스터 전류 소스(18)를 포함한다. 플로팅 전류 소스(10)는 부하 바이어스 전류 ILBC를 흡수하는 단일-트랜지스터 전류 싱크를 더 포함한다. 단일-트랜지스터 전류 싱크(20)에 의하여 흡수되는 부하 바이어스 전류 ILBC의 크기는, 단일-트랜지스터 전류 싱크(20)의 바이어스 네트워크에 의해 설정되고, 바이어스 네트워크로 입력되는 바이어스 신호 입력에 의존한다.
더 상세하게는, 단일-트랜지스터 전류 싱크(20)가 제1 트랜지스터(22)를 포함한다. 제1 트랜지스터(22)는 제1 단자(24), 제2 단자(26) 및 제3 단자(30)를 갖는다. 제2 단자(26)는 기준 접지(28)에 연결된다. 제3 단자(30)는 부하(12)의 제2 단자(16)에 연결되고, 플로팅 전류 소스(10)의 싱크 단자로 동작한다. 제1 단자(25)는, 그 입력 바이어스 신호와의 조합으로 부하 바이어스 전류 ILBC의 크기를 제어하는, 제1 바이어스 네트워크(32)에 연결된다.
단일-트랜지스터 전류 소스(18)는 제2 트랜지스터(36)를 포함한다. 제2 트랜지스터(36)은 제1 단자(38), 제2 단자(40) 및 제3 단자(44)를 갖는다. 제2 단자(40)는 전압 서플라이(42)에 연결된다. 제3 단자(44)는 외부 부하(12)의 제1 단자(14)에 연결되고, 플로팅 전류 소스(10)의 소스 단자로서 동작한다. 제1 단자(38)는 제2 바이어스 네트워크(46)에 연결된다. 이하에서 더 상세하게 설명하듯이, 제2 바이어스 네트워크(46)는 여기에 교시되는 바와 같이 단일-트랜지스터 전류 소스(18) 자기-바이어스로 구성된다.
구체적으로, 제2 바이어스 네트워크(46)는 제2 트랜지스터(36)를 단일-트랜지스터 전류 싱크(20)의 제1 트랜지스터(22)의 바이어스에 따라 설정된, 소스 전류 ILBC로 자동으로 바이어스하며, 전압 서플라이(42)에서 소스 단자(44)까지의 DC 전압 강하를 ILBC에 비례하는 일정한 값으로 고정시킨다. 이처럼 설계된 어레인지먼트에 따라, 플로팅 전류 소스(10)의 전압 서플라이(42)와 소스 단자(44) 간의 DC 전압은,
V = I/K + C
와 같이 표현될 수 있으며, 여기에서 I는 소스 단자(44)로부터의 양의 전류 소스이며, V는 단일-트랜지스터 전류 소스(18)에 걸친 전압, 즉 전압 서플라이(42) 및 소스 단자(44) 간의 전압 강하이며, K는 단일-트랜지스터 전류 소스(18)의 트랜스컨덕턴스이며, C는 단일-전류 소스(18)의 구현에 의하여 결정되는 상수 오프셋이다.
DC 관점으로부터, 단일-트랜지스터 전류 소스(18)는 K에 역으로 비례하는 저항값을 가진 저항처럼 보일 것이다. 그러나, 단일-트랜지스터 전류 소스(18)는 바이어스 네트워크(46)에 포함된 AC 분류기로 인하여, 소스 단자(44)상에 인가된 임의의 AC 전압에 높은-임피던스를 제공한다. 단일-트랜지스터 전류 소스(18)의 일 실시예를 도시한 도 2를 주목해보면, 커패시터가 AC 분류기(48)로서 이용되고, 제2 트랜지스터(36)가 PNP 양극성 접합 트랜지스터(BJT)로서 구현되었다.
DC 콜렉터-이미터 전류,
Figure 112016042747229-pct00001
는 트랜지스터(36)를 통과한다. 이 전류는,
Figure 112016042747229-pct00002
와 같이 계산될 수 있고, 여기서
Figure 112016042747229-pct00003
는 트랜스미터(36)에 걸친 컬렉터-이미터 전압이고,
Figure 112016042747229-pct00004
는 트랜스미터(36)에 걸친 베이스-이미터 전압이며, R은 저항(50)의 저항값이고,
Figure 112016042747229-pct00005
는 트랜지스터(36)의 DC 전류 게인(Current Gain)이다.
AC 분류기(48)의 구현에 이용되는 커패시터 C는, 임의의 AC 전류를 도면에서
Figure 112016042747229-pct00006
로 표시된 양(+)의 서플라이로 바꾸도록 동작한다. 결과적으로, 트랜지스터(36)를 통과하는 베이스-이미터 전류
Figure 112016042747229-pct00007
는 소스 단자(44) 상의 AC 전압 제공에 있어서 일정하게 된다.
여기에서
Figure 112016042747229-pct00008
이기 때문에, 전류
Figure 112016042747229-pct00009
가 소스 단자(44)상의 AC 변동에 민감하지 않도록 AC 분류기를 이용하는 것은, 또한 이와 같은 변동에 있어서 전류
Figure 112016042747229-pct00010
가 일정하다는 것을 의미한다(전반적인 실제 동작 제한에서). 나아가, 단일-트랜지스터 전류 소스(18)의 트랜지스터(36)는
Figure 112016042747229-pct00011
의 함수로서 바이어스 될 것이다. 단자(44)로부터 소싱되는 전류 I 는, 제1 트랜지스터(22)에 의하여 설정되는
Figure 112016042747229-pct00012
가 되어야 하기 때문에,
Figure 112016042747229-pct00013
은
Figure 112016042747229-pct00014
의 함수가 되어야 한다.
다른 시각으로 볼 때, 도시된 바이어스 어레인지먼트에 있어서, 트랜지스터(36)는
Figure 112016042747229-pct00015
이고
Figure 112016042747229-pct00016
인 동작점(operating point)으로 자기-설정(self-set)될 것이고, 따라서
Figure 112016042747229-pct00017
와 같이 표현될 수 있다.
다시 말해, 단일-트랜지스터 전류 소스(18)의 바이어스 네트워크(46)는 제2 트랜지스터(36)를 바이어스하고, 소스 단자(44)로부터 소싱된 전류는 단일-트랜지스터 전류 싱크(20)에 의하여 설정된
Figure 112016042747229-pct00018
와 같게 된다. 단일-트랜지스터 전류 소스(18)의 자기-바이어스 동작은, 제1 단자(38)를 제2 트랜지스터(36)의 제3 단자(44)에 결합하는 결과로서 발생한다.
도 1 및 도 2의 예시에 나타난 것처럼, 제2 바이어스 네트워크(46)의 저항(50)은 제1 단자(38) 및 제3 단자(44) 사이에 연결된다. 이러한 결합은 소스 단자(44)상에서 베이스-이미터 전류
Figure 112016042747229-pct00019
를 플로팅 전압
Figure 112016042747229-pct00020
과 페어링한다.
Figure 112016042747229-pct00021
는 단일-트랜지스터 전류 싱크(20)에 의해 설정되고, 제2 트랜지스터(36)의 컬렉터-이미터 전류
Figure 112016042747229-pct00022
는
Figure 112016042747229-pct00023
와 같기 때문에, 베이스-이미터 전류
Figure 112016042747229-pct00024
는 다음과 같다
Figure 112016042747229-pct00025
.
이로부터, 소스 단자(44)상의 플로팅 전압은 저항(50)을 통과하는 전류(
Figure 112016042747229-pct00026
와 같아야 하는) 및 저항(50)에 걸친 전압(상기 저항 값에 비례하는)에 의하여 자동으로 설정될 것임을 알 수 있다.
그러나 유리하게도 자기-바이어스 동작은 제2 트랜지스터(36)의 제3 단자(44)(즉, 소스 단자(44)) 상에서 나타나거나 다른 단자에서 나타나는 AC 변동으로부터 "분리"되어 있다는 것이다. 이러한 분리를 위해서, 단일-트랜지스터 전류 소스(18)의 트랜지스터(36)를 자기-바이어스 하는 제2 바이어스 네트워크(46)는, 소스 단자(44)에서 나타나는 AC 컴포넌트가 단일-트랜지스터 전류 소스(18)를 자기-바이어스하기 위해 이용되는 (DC) 바이어스 신호에 영향을 미치는 것을 방지하는 하나 이상의 AC 분류기(들)을 포함한다. 여기서, "방지"라는 용어는 실제적인 회로 특징의 문맥 내에서 이해되어야 하고, 즉 "방지"는 적어도 주어진 주파수 범위 내에서 실질적으로 억제하는 것을 의미한다.
하나 이상의 AC 분류기(들) 및 전기적 레이아웃(예를 들어, 와이어/PCB 트레이스 어레인지먼트 등)에 이용되는 컴포넌트 퀄리티는 분류 퍼포먼스의 요구되는 레벨 및 요구되는 주파수 범위에 최적화될 수 있다. 일 예에서, AC 변동은 외부 통신 트랜스미터에 의하여 부하에 걸쳐 인가되는 통신 신호로부터 발생하고, AC 분류기(들)(48)는 AC 신호를 부하 바이어스 전류 ILBC가 소싱되는 전압 서플라이(42)로 분류한다.
설계된 플로팅 전류 소스(10)에서 다양한 유형의 트랜지스터가 이용될 수 있고, 다양한 바이어스 네트워크 어레인지먼트가 이용될 수 있다. 도 3a 내지 3c는 트랜지스터(22)가 양극성 접합 트랜지스터(BJT)로서 구현되는 단일-트랜지스터 전류 싱크(20)를 도시하며, 각 도면은 바이어스 네트워크(32)에 대한 비 제한적인 구성 예를 도시한다.
도 3a에서, 바이어스 네트워크(32)는 트랜지스터(22)의 베이스 단자(24) 및 바이어스 입력 사이에 저항(60)을 직렬로 포함한다. 베이스 단자(24)에서 분류기 커패시터(62)는 필터링 컴포넌트를 추가하고, (저항성) 요소(34)는 요구되는 동작점에서 트랜지스터(22)의 안정성 및 선형성을 향상시키는 이미터 생성 피드백을 제공한다.
도 3b는 분류기 커패시터(62)를 생략하였고, 도 3c는 트랜지스터(22)의 바이어스를 고정하기 위하여 베이스 단자(24)상에서 제너 다이오드(64)를 이용한다. 이에 관하여, 동일한 참조 번호로 참조된 회로 구성요소들은 동일한 값을 가질 필요는 없다는 것을 이해해야 한다. 예를 들어, 저항(60)은 도 3a, 3b 및 3c의 직렬 입력 저항이고, 이용되는 전체적인 바이어스 어레인지먼트를 맞추기 위하여, 다양한 구성에서 상이한 값을 가질 수 있다.
도 4a 내지 4b는 유사하지만, 트랜지스터(22)에 대하여 n-타입 메탈 옥사이드 반도체 전계효과 트랜지스터(MOSFET) 구성을 이용한 것을 도시한다. 도 4a는 저항(70 및 72)를 이용하여, 바이어스 네트워크(32)의 바이어스 입력에 형성되는 분압기(voltage divider)를 도시한다. 도 4b는 트랜지스터(22)의 바이어스를 설정하기 위하여 제너 다이오드(Zener diode)(74)를 이용하는 것을 도시한다.
도 5a 및 5b는 단일-트랜지스터 전류 소스(18)의 구현에 기초한 PNP BJT를 도시하며, 이러한 구현은 단일-트랜지스터 전류 싱크(20)의 BJT-기반 구현을 보완한다. 예시적인 바이어스 네트워크(46)는 도 2에서 상세하게 설명된 것과 동일하다. 그러나, 도 5b는 요구되는 동작점에서 트랜지스터(36)의 향상된 안정성 및 선형성을 위한 이미터 디제네레이션으로서 (저항성) 구성요소(52)를 사용하는 것을 도시한다.
도 6은 트랜지스터(36)의 p-타입 MOSFET-기반 구현을 도시한다. 여기서, 바이어스 네트워크(46)는 서플라이 전압 입력(트랜지스터(36)의 소스 단자)과 트랜지스터(36)의 게이트 사이의 저항(80) 및 트랜지스터(36)의 게이트와 드레인 단자 사이의 저항(50)으로 구성되는 분압기 어레인지먼트를 포함한다.
도 7은 BJT-기반 트랜지스터들(22 및 36)과 이에 대응하여 구성된 바이어스 네트워크(32 및 46)에 기초하여 설계된 플로팅 전류 소스(10)의 전체적인 실시예를 나타낸다. 도 7의 어레인지먼트, 또는 이의 변형은 다양한 애플리케이션에서 이용될 수 있다.
도 8은 설계된 플로팅 전류 소스(10)가 가변적인 차동 감쇠기(differential attenuator)(100)를 구현하는데 이용되는 예시적인 애플리케이션을 도시한다. 차동 감쇠기로의 입력은, 커패시터(117)에 부착되는 일 트랜스미터 포트를 가진 통신 신호 트랜스미터(102)이고, 저항(112)을 통과하여 부하 단자(14)에 차례로 연결된다. 다른 트랜스미터 포트는 커패시터(119)에 부착되며, 저항(114)을 통과하여 부하 단자(16)에 차례로 연결된다. 나아가, 신호 리시버(104)의 일 입력은 커패시터(113)를 통과하여 부하 단자(14)에 부착되고, 신호 리시버(104)의 다른 입력은 커패시터(115)를 통과하여 부하 단자(16)에 부착된다.
본 예시에서 부하(12)는, 차동 가변 감쇠기를 만들기 위해 저항들(112 및 114)과 결합하는데 이용되는 가변 저항이다. 플로팅 전류 소스(10)는 고정된 DC 전류를 갖는 가변 저항을 적절하게 바이어스하는데 이용된다. 일부 경우에, 상기 고정된 DC 전류는 가변 저항을 직접적으로 제어하는데 이용될 수 있다. 그러나, 일반적으로 저항을 변화시키기 위해 부하(12)에 인가될 제어 전압, VCTRL가 존재할 것이다. 일반적으로 상기 제어 전압은 고정된 DC 전압에 관련되어 있기 때문에, 제어 전압 레퍼런스와 관련이 있는 알려진 DC 전압에서 가변 저항(12)이 플로팅하는 것이 중요하다. 플로팅 전류 소스(10)는 고정된 알려진 바이어스 전류를 공급하는 기능 및 알려진 DC 전압에서 부하(12)를 동시에 플로팅하는 기능을 제공한다. 나아가, 알려진 바와 같이, 플로팅 전류 소스(10)는 소스 단자(44), 또는 싱크 단자(30)상에서의 AC 변동에 의해 동요되지 않는다.
상기 예시에 있어서, 적어도 하나의 실시예에서, 부하(12)는 가변 저항을 통과하는 전류에 비례하는 저항값을 가진 가변 저항을 포함하고, 상기 전류는 플로팅 전류 소스(10)에 의하여 이상적으로 제공된다. 동일하거나 다른 실시예에서, 부하(12)는 적절하게 동작하기 위하여 특정 전류에서 바이어스 되어야 하는 가변 저항을 포함하고, 상기 가변 저항은 제어 전압에 관하여 알려진 전압에서 플로팅되어야 한다. 일 예시에서, 상기 가변 저항은 가변 차동 감쇠기로서 동작한다. 나아가, 적어도 하나의 실시에에서 상기 가변 저항은 JFET이다.
본 명세서에서 채용된 바와 같이, 용어 "결합된"은 구성요소들이 직접적으로 결합되어야 하는 것은 아니다. 중간에 개입되는 구성요소들이 "결합된" 구성요소들 간에 제공될 수 있다.
본 명세서 및 도면에서 채용된 바와 같이, 참조 번호는 다양한 회로 구성요소의 연결성을 참조하는 편의를 위해 이용되었다. 참조 번호는 여기에서 설명된 회로 구성요소의 저항값이나 커패시턴스와 같은, 특정 파라미터 값을 부여하지 않는다. 나아가, 설명된 둘 이상의 실시예들에서 동일하게 번호 붙여진 회로 구성요소들이 반드시 동일한 파라미터 값을 가져야 하는 것은 아니다. 예를 들어, 도 3a에 도시된 저항(60)은 반드시 도 3c의 저항(60)과 동일한 저항값을 가져야 하는 것은 아니다. 개별적인 회로 구성요소들의 파라미터 값은, 예를 들어 MOSFET, BJT, 커패시터 등 회로 구성요소의 유형, 및 예를 들어, 저항값 및 커패시턴스 값 등의 파라미터 값과 같이, 특히 플로팅 전류 소스 구현뿐만 아니라 플로팅 전류 소스 구현에 관한 외부 요건 등 설계 고려사항에 따라 조정될 수 있다.
특히, 개시된 발명의 수정 및 다른 실시예들이, 상기 설명 및 관련 도면들에 제시된 교시를 이용하는 당업자에게 생각날 수 있다. 그러므로 본 발명은 개시된 특정 실시예들로 제한되지 않으며, 수정 및 다른 실시예들이 본 개시의 범위 내에서 포함될 수 있다는 것을 이해해야 한다. 특정 용어가 여기에서 사용되었지만, 이것들은 포괄적이고 기술적인 의미에서 이용되었을 뿐이고 한정하려는 목적이 아니다.

Claims (14)

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  3. 플로팅 전류 소스로서, 상기 플로팅 전류 소스의 소스 단자 및 싱크 단자에 각각 결합된 제1 및 제2 단자를 갖는 부하를 통하여 부하 바이어스 전류를 소싱하도록 구성되고,
    제1 트랜지스터 바이어스 입력으로서 동작하는 제1 단자, 기준 접지에 연결되는 제2 단자, 및 상기 부하의 제2 단자에 연결되고 상기 싱크 단자로서 동작하는 제3 단자를 갖는, 제1 트랜지스터;
    상기 제1 트랜지스터 바이어스 입력에 연결되고, 상기 부하 바이어스 전류의 크기를 설정하는 제1 트랜지스터 바이어스 신호를 생성하도록 구성되는, 제1 바이어스 네트워크;
    제2 트랜지스터 바이어스 입력으로서 동작하는 제1 단자, 상기 부하 바이어스 전류를 드로우(draw)하기 위한 전압 서플라이에 연결되는 제2 단자, 및 상기 부하의 제1 단자에 연결되고 상기 소스 단자로서 동작하는 제3 단자를 갖는, 제2 트랜지스터; 및
    플로팅 전압을 자동으로 조정하여 상기 전압 서플라이로부터 소싱된 상기 부하 바이어스 전류의 크기를 상기 제1 바이어스 네트워크에 의하여 설정된 크기와 매칭시키기 위하여, 상기 제2 트랜지스터 바이어스 입력을 상기 소스 단자에 연결하는, 제2 바이어스 네트워크를 포함하되,
    상기 제2 바이어스 네트워크는 상기 부하의 제1 단자에서 AC 변동이 상기 부하 바이어스 전류에 영향을 미치는 것을 방지하기 위한 AC 분류기를 포함하되,
    상기 제2 트랜지스터는 PNP 양극성 접합 트랜지스터이고, 상기 제1 단자는 베이스 단자, 상기 제2 단자는 이미터 단자, 상기 제3 단자는 컬렉터 단자이고,
    상기 제2 바이어스 네트워크는 상기 베이스 단자를 상기 컬렉터 단자에 연결하는 직렬 저항 및 상기 베이스 단자를 상기 전압 서플라이에 연결하는 AC 분류기를 포함하는, 플로팅 전류 소스.
  4. 제3항에 있어서,
    상기 제1 트랜지스터는 NPN 양극성 접합 트랜지스터이고, 상기 제1 단자는 베이스 단자, 상기 제2 단자는 이미터 단자. 상기 제3 단자는 컬렉터 단자이고,
    상기 제1 바이어스 네트워크가 상기 제1 트랜지스터의 바이어스를 설정하기 위하여 베이스 바이어스 회로를 포함함으로써 상기 부하 바이어스 전류의 크기를 설정하는, 플로팅 전류 소스.
  5. 제4항에 있어서,
    상기 제1 바이어스 네트워크는, 상기 제1 트랜지스터의 이미터 단자 및 상기 기준 접지 사이에 직렬로 연결된 이미터 디제네레이션 저항을 더 포함하는, 플로팅 전류 소스.
  6. 제4항에 있어서,
    상기 베이스 바이어스 회로는, 직렬 바이어스 저항을 통과하여 상기 베이스에 연결된 전압 입력을 포함하는, 플로팅 전류 소스.
  7. 제6항에 있어서,
    상기 베이스 바이어스 회로는, 상기 베이스 단자에서부터 상기 기준 접지까지의 분류기 구성에 제너 다이오드(Zener diode)를 포함하는, 플로팅 전류 소스.
  8. 제3항에 있어서,
    상기 제2 트랜지스터는 p-채널 MOSFET이고, 상기 제1 단자는 게이트 단자, 상기 제2 단자는 소스 단자, 상기 제3 단자는 드레인 단자이고,
    상기 제2 바이어스 네트워크는 상기 플로팅 전압과 상기 전압 서플라이 사이에 연결된 저항성 분압기(voltage divider)를 포함하며, 상기 AC 분류기는 상기 게이트 단자를 상기 전압 서플라이에 연결하는, 플로팅 전류 소스.
  9. 삭제
  10. 제3항에 있어서,
    상기 제1 트랜지스터는 n-채널 MOSFET이고, 상기 제1 단자는 게이트 단자, 상기 제2 단자는 소스 단자, 상기 제3 단자는 드레인 단자이고,
    상기 제1 바이어스 네트워크는 상기 게이트 단자, 및 상기 게이트 단자와 상기 소스 단자 사이의 제너 다이오드를 바라보는 직렬 저항을 포함하는, 플로팅 전류 소스.
  11. 제3항에 있어서,
    상기 부하는, 가변 저항을 통과하는 전류에 비례하는 저항값을 갖는 가변 저항을 포함하는, 플로팅 전류 소스.
  12. 제3항에 있어서,
    상기 부하는, 특정 전류에서 바이어스 되어야 하는 가변 저항을 포함하되, 상기 가변 저항은 제어 전압에 관하여 알려진 전압에서 플로팅 해야 하는, 플로팅 전류 소스.
  13. 제12항에 있어서,
    상기 가변 저항은 가변적인 차동 감쇠기로서 동작하는, 플로팅 전류 소스.
  14. 제13항에 있어서,
    상기 가변 저항은 JFET인, 플로팅 전류 소스.
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