WO2020067355A1 - バイアス回路および電子回路 - Google Patents

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WO2020067355A1
WO2020067355A1 PCT/JP2019/037992 JP2019037992W WO2020067355A1 WO 2020067355 A1 WO2020067355 A1 WO 2020067355A1 JP 2019037992 W JP2019037992 W JP 2019037992W WO 2020067355 A1 WO2020067355 A1 WO 2020067355A1
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circuit
collector
transistor
voltage
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PCT/JP2019/037992
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英世 山城
孝透 河野
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株式会社村田製作所
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/105—A non-specified detector of the power of a signal being used in an amplifying circuit

Definitions

  • the present invention relates to a bias circuit and an electronic circuit including the bias circuit.
  • Patent Document 1 discloses a regulator including a depletion-type FET (Field Effect Transistor) in which a drain terminal is connected to a power supply terminal, a source terminal is connected to an output voltage terminal, and a gate voltage is connected to ground via a diode.
  • a circuit configuration is disclosed. According to this configuration, it is possible to output an output voltage that is not affected by fluctuations in the power supply voltage, while turning on and off the FET by a control signal to the gate terminal.
  • FET Field Effect Transistor
  • the regulator circuit disclosed in Patent Document 1 is connected to an external circuit, the regulator circuit is used as a low-power-consumption bias circuit that can supply an output voltage (bias voltage) that is not affected by fluctuations in power supply voltage to the external circuit. be able to.
  • the present invention has been made to solve the above problems, and has as its object to provide a bias circuit capable of supplying a stable bias voltage, and an electronic circuit including the bias circuit. .
  • a bias circuit is a bias circuit that supplies a bias voltage to an external circuit, and includes a first bipolar transistor having a collector terminal, an emitter terminal, and a base terminal; A first resistance element having one end connected to the collector terminal, the other end connected to the power supply line and the base terminal, a second resistance element having one end connected to the emitter terminal, and a second resistance element.
  • a first switch transistor disposed between an end and a ground, for switching connection and disconnection between the second resistance element and the ground, and at least a path connecting the collector terminal and the external circuit;
  • a collector voltage lead line for transmitting a voltage corresponding to a collector voltage as the bias voltage, and a path of the collector voltage lead line Disposed, and a second switching transistor for switching the connection and disconnection of the output terminal and the collector terminal of the external circuit.
  • a bias circuit is a bias circuit which supplies a bias voltage to an external circuit, and includes a first bipolar transistor having a collector terminal, an emitter terminal, and a base terminal, and one end connected to the collector terminal.
  • a first resistor connected to the power supply line at the other end, a second resistor connected at one end to the emitter terminal and the other end connected to ground, the base terminal, and the first resistor.
  • a first switch transistor that switches between connection and disconnection between the base terminal and the power supply line, and a path that connects the collector terminal and the external circuit.
  • a collector voltage lead line for transmitting a voltage corresponding to a collector voltage as the bias voltage; and a collector voltage lead line disposed on a path of the collector voltage lead line. It is, and a second switching transistor for switching connection and disconnection between the output terminal and the collector terminal of the external circuit.
  • a bias circuit is a bias circuit which supplies a bias voltage to an external circuit, and includes a first bipolar transistor having a collector terminal, an emitter terminal, and a base terminal, and one end connected to the collector terminal.
  • a first resistance element connected to the power supply line, and a second bipolar transistor disposed on a path connecting the first resistance element and the ground, the second bipolar transistor having a collector terminal, an emitter terminal, and a base terminal;
  • a second resistor element having one end connected to the emitter terminal of the second bipolar transistor and the other end connected to ground, between a base terminal of the second bipolar transistor and a collector terminal of the second bipolar transistor.
  • a base terminal of the second bipolar transistor and the second bipolar transistor is a bias circuit which supplies a bias voltage to an external circuit, and includes a first bipolar transistor having a collector terminal, an emitter terminal, and a base terminal, and one end connected to the collector terminal.
  • a first resistance element connected to the power supply line, and a second bipolar transistor disposed
  • a first switch transistor that switches connection and disconnection of the collector terminal of the second bipolar transistor; and a path connecting the collector terminal of the second bipolar transistor and the external circuit.
  • a collector voltage lead line transmitting as a bias voltage, and a second switch transistor arranged on a path of the collector voltage lead line for switching connection and disconnection between an output terminal of the external circuit and a collector terminal of the second bipolar transistor.
  • a bias circuit is a bias circuit which supplies a bias voltage to an external circuit, and includes a first bipolar transistor having a collector terminal, an emitter terminal, and a base terminal, and one end connected to the collector terminal. A first resistor connected to the base terminal at the other end, a second resistor connected at one end to the emitter terminal and the other end connected to ground, and a second end connected to the ground. A first switch transistor disposed between the first resistance element and the power supply line for switching connection and disconnection between the first resistance element and the power supply line; and a path connecting the collector terminal to the external circuit. A collector voltage lead-out line for transmitting a voltage corresponding to the collector voltage of the terminal as the bias voltage.
  • the present invention it is possible to provide a bias circuit capable of supplying a stable bias voltage and an electronic circuit including the bias circuit.
  • FIG. 1A is a circuit configuration diagram of a bias circuit and an electronic circuit according to the embodiment.
  • FIG. 1B is a circuit configuration diagram of a bias circuit and an electronic circuit according to a first modification of the embodiment.
  • FIG. 2 is a circuit configuration diagram of a bias circuit and an electronic circuit according to a comparative example.
  • FIG. 3 is a circuit configuration diagram of a bias circuit and an electronic circuit according to a second modification of the embodiment.
  • FIG. 4 is a circuit configuration diagram of a bias circuit and an electronic circuit according to a third modification of the embodiment.
  • FIG. 5 is a circuit configuration diagram of a bias circuit and an electronic circuit according to Modification 4 of the embodiment.
  • FIG. 6 is a circuit configuration diagram of a bias circuit and an electronic circuit according to a fifth modification of the embodiment.
  • FIG. 7 is a circuit configuration diagram of a bias circuit and an electronic circuit according to Modification 6 of the embodiment.
  • FIG. 1A is a circuit configuration diagram of a bias circuit 1 and an electronic circuit 2 according to the embodiment.
  • the electronic circuit 2 includes a bias circuit 1 and a linear detector circuit 30.
  • the bias circuit 1 is a circuit that supplies a bias voltage to the linear detector circuit 30, and the linear detector circuit 30 is an external circuit that receives the bias voltage as viewed from the bias circuit 1.
  • the external circuit is not limited to the linear detector circuit, but may be another circuit such as a normal detector circuit.
  • the linear detector circuit 30 includes an input terminal 131, an output terminal 132, a bias terminal 133, a power supply terminal 134, and the detection unit 31.
  • the linear detector circuit 30 receives, for example, a high-frequency signal from the input terminal 131 and a bias voltage from the bias circuit 1 from the bias terminal 133.
  • the detecting unit 31 for example, performs half-wave rectification on the high-frequency signal input from the input terminal 131, and supplies the DC signal corresponding to the power of the high-frequency signal converted by the half-wave rectification and the bias signal via the bias terminal 133. And a DC voltage corresponding to the power of the high-frequency signal and the bias voltage from the bias voltage. Then, the detection unit 31 outputs the DC voltage from the output terminal 132.
  • the power supply voltage is supplied to the power supply terminal 134 of the linear detector circuit 30, the power supply terminal 134 may be omitted when the operation of the detection unit 31 does not require the power supply voltage.
  • the bias circuit 1 includes transistors 11, 12, and 21, resistance elements R1, R2, R3, and R4, and collector voltage leads 14a and 14b.
  • the transistors 11 and 12, the resistance elements R1, R2, and R3, and the collector voltage lead 14a constitute an input side circuit 10 arranged on the bias voltage input side of the linear detector circuit 30. Further, the resistance element R4, the transistor 21, and the collector voltage lead line 14b constitute an output circuit 20 disposed on the output side of the linear detector circuit 30.
  • the transistor 11 is a first bipolar transistor having a base terminal B1, a collector terminal C1, and an emitter terminal E1.
  • the resistor R1 has one end connected to the collector terminal C1, the other end connected to the power supply line 3 via the power input terminal 113, and the other end connected to the base terminal B1 via the resistor R3. It is a one-resistance element.
  • the resistance element R2 is a second resistance element having one end connected to the emitter terminal E1. The other end of the resistance element R2 is connected to the drain terminal D1 of the transistor 12.
  • the resistance element R3 is a third resistance element having one end connected to the base terminal B1 and the other end connected to the other end of the resistance element R1.
  • the resistance element R3 is a third resistance element arranged in series on a path connecting the base terminal B1 and the other end of the resistance element R1.
  • the transistor 12 is disposed between the other end of the resistance element R2 and the ground, and is a first switch transistor that switches connection and disconnection between the resistance element R2 and the ground.
  • the transistor 12 is, for example, an n-type field effect transistor (FET: Field ⁇ Effect ⁇ Transistor) having a gate terminal G1, a drain terminal D1, and a source terminal S1. More specifically, the drain terminal D1 is connected to the other end of the resistance element R2, the source terminal S1 is connected to ground, and the gate terminal G1 is connected to the control signal terminal 111.
  • the transistor 12 may be a p-type FET.
  • the collector voltage lead 14a is a signal line connecting the collector terminal C1 and the bias terminal 133 of the linear detector circuit 30, and transmits the collector voltage Vc1 of the collector terminal C1 to the linear detector circuit 30 as a bias voltage.
  • the collector voltage lead line 14b is a signal line connecting the output terminal 132 of the linear detector circuit 30 and the output terminal 122 of the bias circuit 1, and outputs a DC voltage corresponding to the power of the high-frequency signal and the collector voltage Vc1 to the output terminal 122.
  • the collector voltage lead-out lines 14a and 14b include at least a path connecting the collector terminal C1 and the linear detector circuit 30, and transmit the voltage corresponding to the collector voltage Vc1 of the collector terminal C1 to the linear detector circuit 30 as a bias voltage. It constitutes a voltage lead.
  • the voltage corresponding to the collector voltage Vc1 refers to the collector voltage Vc1 itself and a voltage output from an external circuit to which the collector voltage Vc1 is supplied as a bias voltage.
  • the output terminal 122 functions as an output terminal that outputs the DC voltage generated by the linear detector circuit 30.
  • the transistor 21 is a second switch transistor that is arranged on the path of the collector voltage lead line 14b and switches connection and disconnection between the output terminal 122 and the collector terminal C1.
  • the transistor 21 is, for example, an n-type FET having a gate terminal G2, a drain terminal D2, and a source terminal S2. More specifically, the drain terminal D2 is connected to the output terminal 132, the source terminal S2 is connected to the output terminal 122, and the gate terminal G2 is connected to the control signal terminal 123 via the resistance element R4.
  • FETs as the transistors 12 and 21
  • the bias circuit 1 can be operated with lower power consumption as compared with the case where bipolar transistors are used as the transistors 12 and 21.
  • the base terminal B1 and the collector terminal C1 of the transistor 11 are connected to the power supply line 3 that supplies the power supply voltage Vcc via the resistance element (R1 or R3),
  • the emitter terminal E1 is connected to the ground via the resistor R2 and the transistor 12.
  • the linear detector circuit 30 uses the collector voltage Vc1 in which the variation between the mass-produced products of the bias circuit 1 is suppressed as a bias voltage without being affected by the variation in the threshold voltage of the transistor 11 forming the bias circuit 1. Can supply.
  • the bias circuit 1 can supply a stable collector voltage Vc1 independent of the threshold voltage of the transistor 11 to the linear detector circuit 30, refer to the bias circuit 500 and the electronic circuit 600 according to the comparative example. I will explain.
  • FIG. 2 is a circuit configuration diagram of the bias circuit 500 and the electronic circuit 600 according to the comparative example.
  • the bias circuit 500 and the electronic circuit 600 according to the comparative example shown in the drawing correspond to a conventional bias circuit and an electronic circuit, and use an FET as the transistor 501 that generates a bias voltage supplied to the linear detector circuit 30. ing.
  • the electronic circuit 600 according to the comparative example differs from the electronic circuit 2 according to the embodiment only in the configuration of the bias circuit 500. Therefore, the following mainly describes the bias circuit 500 among the bias circuit 500 and the electronic circuit 600 according to the comparative example.
  • the bias circuit 500 includes a transistor 501, resistance elements R11 and R12, and source voltage lead lines 514a and 514b.
  • the transistor 501, the resistor R11, and the source voltage lead 514a constitute an input-side circuit arranged on the bias voltage input side of the linear detector circuit 30. Further, the resistance element R12 and the source voltage lead-out line 514b constitute an output side circuit arranged on the output side of the linear detector circuit 30.
  • the transistor 501 is an n-type depletion-mode FET having a gate terminal G, a drain terminal D, and a source terminal S.
  • the drain terminal D is connected to a power supply line via a power supply input terminal 513.
  • the resistance element R11 has one end connected to the gate terminal G and the other end connected to the control signal terminal 511.
  • the source voltage lead line 514a is a signal line connecting the source terminal S and the bias terminal 133 of the linear detector circuit 30, and transmits the source voltage Vs of the source terminal S to the linear detector circuit 30 as a bias voltage.
  • the source voltage lead line 514b is a signal line connecting the output terminal 132 of the linear detector circuit 30 and the output terminal 522 of the bias circuit 500, and has a DC voltage corresponding to the power of the high-frequency signal and the source voltage Vs (bias voltage). To the output terminal 522.
  • the source voltage lead lines 514a and 514b include at least a path connecting the source terminal S and the linear detector circuit 30, and the source voltage lead lines transmitting the source voltage Vs of the source terminal S to the linear detector circuit 30 as a bias voltage. Is composed.
  • the threshold voltage Vth since the transistor 501 is a depression type FET, the threshold voltage Vth has a negative voltage value. Therefore, the source voltage Vs can be set to a voltage value larger than the on-voltage (Vgon) applied to the control signal terminal 511. That is, by using a depletion-type FET as the transistor 501 of the bias circuit 500, a relatively large bias voltage (source voltage Vs) can be supplied to the linear detector circuit 30.
  • Vs Vgon ⁇ Vth as described above. Therefore, when the threshold voltage Vth varies for each FET, the source voltage Vs for each bias circuit 500 is increased. It will vary. That is, there is a possibility that a stable bias voltage (source voltage Vs) cannot be supplied in a mass-produced product of the bias circuit 500. Furthermore, since the output voltage output from the linear detector circuit 30 varies due to the variation in the bias voltage (source voltage Vs), there is a possibility that stable performance cannot be supplied in a mass-produced product of the electronic circuit 600.
  • the collector voltage Vc1 is a linear function using the collector current Ic as a variable, and when the collector current Ic is constant, the collector voltage Vc1 is a constant voltage.
  • the collector current Ic is determined by the base current and the current amplification factor ⁇ , the collector current Ic is suppressed from fluctuating due to the threshold voltage of the transistor 11. Therefore, the collector voltage Vc1, which is a function of the collector current Ic, is also prevented from fluctuating due to the threshold voltage of the transistor.
  • the bias circuit 1 can supply a stable collector voltage Vc1 even when the collector current Ic fluctuates with time due to various factors.
  • the collector current Ic flowing through the transistor 11 is larger than the reference (set value) collector current Ics.
  • the collector current Ic also flows through the resistance element R2, the voltage VR2 applied to the resistance element R2 increases, and the potential of the emitter terminal E1 increases.
  • the higher the potential of the emitter terminal E1 the higher the potential of the base terminal B1.
  • the voltage VR3 applied to the resistance element R3 decreases.
  • the base current Ib flowing through the resistance element R3 decreases.
  • the collector current Ic corresponding to the base current Ib acts in a direction to decrease.
  • collector current Ic when the collector current Ic is smaller than the reference (set value) collector current Ics, the operation opposite to the above-described operation works, so that the collector current Ic works in the increasing direction. That is, by repeating the above operation, the collector current Ic converges to the reference (set value) collector current Ics, and a stable collector current Ic can flow without being affected by the threshold voltage of the transistor 11. Becomes Accordingly, collector voltage Vc1 becomes a stable constant voltage of Vcc-R1 ⁇ Ic.
  • the transistor 11 may be, for example, a heterojunction bipolar transistor (HBT: Heterojunction Bipolar Transistor).
  • HBT Heterojunction Bipolar Transistor
  • the threshold voltage can be made higher than that of another transistor such as an FET, so that a large voltage adjustment range of the collector voltage Vc1 can be secured.
  • the resistance elements R3 and R4 are not essential components. However, since the resistor R3 is provided, even if static electricity flows in from the power supply line 3, electrostatic breakdown of the transistor 11 can be avoided (ESD protection). The resistor R4 can prevent an excessive current from flowing from the control signal terminal 123 to the transistor 21.
  • the linear detector circuit 30 need not be a linear detector circuit that detects the power of a high-frequency signal as a DC voltage, but may be any circuit that outputs an output voltage in accordance with the supply of a bias voltage. That is, the electronic circuit 2 only needs to include the bias circuit 1 and a circuit that outputs an output voltage in accordance with the supply of the bias voltage from the bias circuit 1.
  • the transistor 21 is disposed on the path of the collector voltage lead 14b, but may be disposed on the path of the collector voltage lead 14a.
  • the supply and non-supply of the bias voltage (collector voltage Vc1) to the linear detector circuit 30 can be switched by the conduction and non-conduction of the transistor 12.
  • the voltage of the collector terminal C1 becomes the power supply voltage Vcc
  • the power supply voltage Vcc is supplied to the linear detector circuit 30.
  • the power supply voltage Vcc is output from the output terminal 132 via the collector voltage lead lines 14a and 14b. That is, even when the supply of the bias voltage is unnecessary and the output of the output signal from the linear detector circuit 30 is unnecessary, the power supply voltage Vcc is output as the output signal.
  • the transistor 21 that switches connection and disconnection between the output terminal 122 and the collector terminal C1 is further provided on the path of the collector voltage lead line 14b. Since the power supply voltage Vcc is arranged, it is possible to prevent the power supply voltage Vcc from being output as an output signal of the linear detector circuit 30 by blocking the path.
  • the transistor 21 switches between conduction and non-conduction in conjunction with conduction and non-conduction of the transistor 12. Therefore, when it is not necessary to supply a bias voltage from the bias circuit 1, the transistor 21 is connected to the linear detector circuit 30.
  • the output terminal 122 can be in a high impedance state. Therefore, power consumption can be reduced without consuming unnecessary power.
  • a stable bias voltage can be supplied from the bias circuit 1 to the linear detector circuit 30, and the power supply voltage Vcc is output as an output signal of the linear detector circuit 30. Can be prevented from being output.
  • the electronic circuit 2 with lower power consumption can be provided. Can be obtained.
  • the power supply voltage Vcc is supplied to the linear detector circuit 30, so that the detection unit 31 may operate. That is, even when the bias circuit 1 is stopped and no voltage is output from the output terminal 122, the linear detector circuit 30 inside the electronic circuit 2 may continue to operate.
  • the operating state and the stopped state of the detecting unit 31 can be switched by switching between the conductive state and the non-conductive state of the transistor 41 by a control signal supplied from the control signal terminal 135. That is, if the transistor 41 is turned on when the transistors 12 and 21 are turned on and the transistor 41 is turned off when the transistors 12 and 21 are turned off, unnecessary power can be supplied to the linear detector circuit 30. The power consumption of the electronic circuit 2 can be reduced without consuming it.
  • the transistor 21 When the transistor 21 is disposed on the path of the collector voltage lead 14a as in the bias circuit 1H shown in the first modification of FIG. 1B, the transistors 12 and 21 are turned off without the transistor 41. Since the detection unit 31 can be stopped in the state, the transistor 41 may not be provided.
  • FIG. 3 is a circuit configuration diagram of a bias circuit 1A and an electronic circuit 2A according to a second modification of the embodiment.
  • an electronic circuit 2A according to the present modification includes a bias circuit 1A and a linear detector circuit 30.
  • the bias circuit 1A and the electronic circuit 2A according to the present modified example are different from the bias circuit 1 and the electronic circuit 2 according to the embodiment only in the point that a diode-connected transistor 13 is added to the bias circuit 1A. .
  • description of the same points as those of the bias circuit 1 and the electronic circuit 2 according to the embodiment will be omitted, and different points will be mainly described.
  • the bias circuit 1A includes transistors 11, 12, 13, and 21, resistance elements R1, R2, R3, and R4, and collector voltage leads 14a and 14b.
  • the transistors 11, 12, and 13, the resistance elements R1, R2, and R3, and the collector voltage lead line 14a constitute an input circuit 10A arranged on the bias voltage input side of the linear detector circuit 30. Further, the transistor 21, the resistance element R ⁇ b> 4, and the collector voltage lead line 14 b constitute an output side circuit 20 arranged on the output side of the linear detector circuit 30.
  • the transistors 11, 12, and 13, the resistance elements R1, R2, and R3, and the collector voltage lead line 14a constitute an input circuit 10A arranged on the bias voltage input side of the linear detector circuit 30. Further, the resistance element R4, the transistor 21, and the collector voltage lead line 14b constitute an output circuit 20 disposed on the output side of the linear detector circuit 30.
  • the transistor 13 is a second bipolar transistor having a base terminal B3, a collector terminal C3, and an emitter terminal E3.
  • the collector terminal C3 of the transistor 13 is connected to the base terminal B3, and the transistor 13 is a so-called diode-connected bipolar transistor.
  • the collector terminal C3 is connected to the emitter terminal E1, and the emitter terminal E3 is connected to one end of the resistor R2.
  • the resistance element R2 has one end connected to the emitter terminal E3 and the other end connected to the drain terminal D1 of the transistor 12.
  • the transistor 13 is a diode-connected second bipolar transistor arranged on the path connecting the resistance element R1 and the resistance element R2.
  • the collector voltage Vc1 supplied as the bias voltage can be increased by the two-stage bipolar transistors 11 and 13 connected in series.
  • the transistors 12 and 21 may be enhancement-type FETs. According to this, while the transistors 12 and 21 use enhancement type FET transistors, the transistor 11 uses bipolar transistors instead of depletion type FETs. That is, in the bias circuit 1A, the depletion type FET is not used and the enhancement type is unified, so that the wafer cost for manufacturing the FET can be reduced and the manufacturing cost of the electronic circuit 2A can be reduced.
  • FIG. 4 is a circuit configuration diagram of a bias circuit 1B and an electronic circuit 2B according to a third modification of the embodiment.
  • an electronic circuit 2B according to the present modification includes a bias circuit 1B and a linear detector circuit 30.
  • the bias circuit 1B and the electronic circuit 2B according to the present modification are different from the bias circuit 1 and the electronic circuit 2 according to the embodiment only in the configuration in that only the capacitor C1 is connected to the transistor 21.
  • the description of the same points as those of the bias circuit 1 and the electronic circuit 2 according to the embodiment will be omitted, and different points will be mainly described.
  • the bias circuit 1B includes transistors 11, 12, and 21, resistors R1, R2, R3, and R4, collector voltage leads 14a and 14b, and a capacitor C20.
  • the transistors 11 and 12, the resistance elements R 1, R 2 and R 3, and the collector voltage lead 14 a constitute an input side circuit 10 arranged on the bias voltage input side of the linear detector circuit 30. Further, the transistor 21, the capacitor C20, the resistance element R4, and the collector voltage lead 14b constitute an output side circuit 20B disposed on the output side of the linear detector circuit 30.
  • the transistor 21 is, for example, an n-type FET.
  • the capacitor C1 is a capacitor connected between the gate terminal G2 and the drain terminal D2 of the transistor 21.
  • the bias circuit 1 may further include a capacitance element connected between the gate terminal G2 and the source terminal S2.
  • FIG. 5 is a circuit configuration diagram of a bias circuit 1C and an electronic circuit 2C according to a fourth modification of the embodiment.
  • an electronic circuit 2C according to the present modification includes a bias circuit 1C and a linear detector circuit 30.
  • the bias circuit 1C and the electronic circuit 2C according to this modification are different from the bias circuit 1 and the electronic circuit 2 according to the embodiment only in the configuration of the bias circuit 1C. More specifically, the bias circuit 1C according to the present modification differs from the bias circuit 1 according to the embodiment in the connection configuration of the transistors 11 and 12.
  • bias circuit 1 ⁇ / b> C and the electronic circuit 2 ⁇ / b> C according to the present modification description of the same points as those of the bias circuit 1 and the electronic circuit 2 according to the embodiment will be omitted, and different points will be mainly described.
  • the bias circuit 1C includes transistors 11, 12, and 21, resistors R1, R2, and R3, and collector voltage leads 14a and 14b.
  • the transistors 11 and 12, the resistance elements R1, R2 and R3, and the collector voltage lead 14a constitute an input circuit 10C arranged on the bias voltage input side of the linear detector circuit 30. Further, the resistance element R4 and the collector voltage lead-out line 14b constitute an output side circuit 20 arranged on the output side of the linear detector circuit 30.
  • the transistor 12 is arranged between the base terminal B1 of the transistor 11 and the other end of the resistance element R1 (power input terminal 113), and is connected to the base terminal B1 of the transistor 11 and the other end of the resistance element R1 (power input terminal 113). Is a first switch transistor that switches between connection and disconnection.
  • the transistor 12 is, for example, an n-type FET having a gate terminal G1, a drain terminal D1, and a source terminal S1. More specifically, the drain terminal D1 is connected to the power input terminal 113 via the resistance element R3, the source terminal S1 is connected to the base terminal B1 of the transistor 11, and the gate terminal G1 is connected to the control signal terminal 111. ing.
  • resistance element R1 One end of the resistance element R1 is connected to the power supply line 3 (power supply input terminal 113), the base is connected to the base terminal B1 of the transistor 11 via the resistance element R3, and the other end is connected to the collector terminal C1 of the transistor 11. I have.
  • the resistance element R2 has one end connected to the emitter terminal E1 of the transistor 11 and the other end connected to the ground.
  • the collector voltage lead 14a is a signal line connecting the collector terminal C1 and the bias terminal 133 of the linear detector circuit 30, and transmits the collector voltage Vc1 of the collector terminal C1 to the linear detector circuit 30 as a bias voltage.
  • the collector voltage lead line 14b is a signal line connecting the output terminal 132 of the linear detector circuit 30 and the output terminal 122 of the bias circuit 1C, and transmits the power of the high-frequency signal and the DC voltage corresponding to the collector voltage Vc1 to the output terminal 122. I do.
  • the collector voltage lead lines 14a and 14b include at least a path connecting the collector terminal C1 and the linear detector circuit 30, and constitute a collector voltage lead line for transmitting a voltage corresponding to the collector voltage Vc1 of the collector terminal C1 as a bias voltage. doing.
  • the output terminal 122 functions as an output terminal that outputs the DC voltage generated by the linear detector circuit 30.
  • the base terminal B1 of the transistor 11 receives the power supply voltage Vcc via the resistor R3 and the transistor 12, and the collector terminal C1 receives the power supply voltage Vcc via the resistor R1.
  • the power supply line 3 to be supplied is connected, and the emitter terminal E1 is connected to the ground via the resistance element R2.
  • the collector voltage Vc1 of the transistor 11 can be stably supplied to the linear detector circuit 30 as a bias voltage without being affected by variations in the threshold voltage of the transistor 11 included in the bias circuit 1C.
  • the supply and non-supply of the bias voltage (collector voltage Vc1) to the linear detector circuit 30 can be switched by the conduction and non-conduction of the transistor 12. At this time, when the transistor 12 is off, the voltage of the collector terminal C1 becomes the power supply voltage Vcc, and the power supply voltage Vcc is supplied to the linear detector circuit 30.
  • the transistor 21 that switches connection and disconnection between the output terminal 122 and the collector terminal C1 is further arranged on the path of the collector voltage lead 14b. Therefore, the output of the power supply voltage Vcc as an output signal of the linear detector circuit 30 can be avoided by cutting off the path. Therefore, power consumption can be reduced without consuming unnecessary power.
  • the transistor 12 is not provided in the path where the collector current of the transistor 11 flows, but is disposed between the base terminal B1 of the transistor 11 and the power supply line 3, and the base terminal of the transistor 11 The connection and disconnection between B1 and the power supply line 3 are switched.
  • the bias circuit 1C is less affected by the fluctuation of the resistance component.
  • the resistance value of the resistance component generated from the transistor 12 becomes smaller.
  • the amount of current flowing between the drain terminal D1 and the source terminal S1 of the transistor 12 increases, and the potential on the drain terminal side increases.
  • the transistor 12 is arranged on the emitter terminal E1 side of the transistor 11 as in the bias circuit 1 according to the embodiment, the potential on the emitter terminal E1 side of the transistor 11 fluctuates and the collector terminal of the transistor 11
  • the current flowing between C1 and the emitter terminal E1 fluctuates, and the voltage output from the bias circuit 1 may fluctuate. That is, the temperature characteristic balance of the bias circuit 1 may be lost.
  • the transistor 12 is arranged on the base terminal B1 side of the transistor 11 (connected to the base terminal B1). Since the current flowing through the base terminal of the transistor is smaller than the current flowing through the emitter terminal or the collector terminal, even if the base current fluctuates due to the local heating of the transistor 12 during conduction, the transistor 11 That the current flowing between the collector terminal C1 and the emitter terminal E1 fluctuates. That is, according to the configuration of the bias circuit 1C according to the present modification, a bias circuit in which the temperature characteristic balance is unlikely to be lost can be obtained.
  • FIG. 6 is a circuit configuration diagram of a bias circuit 1D and an electronic circuit 2D according to a fifth modification of the embodiment.
  • an electronic circuit 2D according to the present modification includes a bias circuit 1D and a detector circuit 30.
  • the bias circuit 1D and the electronic circuit 2D according to the present modification are different from the bias circuit 1 and the electronic circuit 2 according to the embodiment in the configuration of the bias circuit 1D. More specifically, the bias circuit 1D according to the present modified example is different from the bias circuit 1 according to the embodiment in the point of the connection configuration of the transistors 11 and 12, and the point that the transistor 13 is newly added. Are different.
  • description of the same points as those of the bias circuit 1 and the electronic circuit 2 according to the embodiment will be omitted, and different points will be mainly described.
  • the bias circuit 1D includes transistors 11, 12, 13, and 21, resistance elements R1, R2, R3, and R4, and collector voltage lead lines 14a and 14b.
  • the transistors 11, 12 and 13, the resistance elements R1, R2 and R3, and the collector voltage lead 14a constitute an input circuit 10D arranged on the bias voltage input side of the linear detector circuit 30. Further, the transistor 21, the resistance element R ⁇ b> 4, and the collector voltage lead line 14 b constitute an output side circuit 20 arranged on the output side of the linear detector circuit 30.
  • the transistor 13 is a second bipolar transistor disposed on a path connecting the resistance element R1 and the ground, and having a base terminal B3, a collector terminal C3, and an emitter terminal E3.
  • the base terminal B3 of the transistor 13 is connected to the source terminal S1 of the transistor 12, the collector terminal C3 of the transistor 13 is connected to the emitter terminal E1 of the transistor 11, and the emitter terminal E3 of the transistor 13 is connected to one end of the resistor R2. I have.
  • the transistor 12 is a first switch transistor that is disposed between the base terminal B3 of the transistor 13 and the collector terminal C3 of the transistor 13, and switches connection and disconnection between the base terminal B3 of the transistor 13 and the collector terminal C3 of the transistor 13. is there.
  • the transistor 12 is, for example, an n-type FET having a gate terminal G1, a drain terminal D1, and a source terminal S1. More specifically, the drain terminal D1 is connected to the collector terminal C3 of the transistor 13, the source terminal S1 is connected to the base terminal B3 of the transistor 13, and the gate terminal G1 is connected to the control signal terminal 111.
  • the resistance element R1 has one end connected to the power supply line 3 and connected to the base terminal B1 of the transistor 11 via the resistance element R3, and the other end connected to the collector terminal C1 of the transistor 11.
  • the base terminal B1 is connected to one end of the resistor R1 via the resistor R3, the collector terminal C1 is connected to the other end of the resistor R1, and the emitter terminal E1 is connected to the collector terminal C3 of the transistor 13.
  • the first bipolar transistor is connected.
  • the collector voltage Vc3 supplied as the bias voltage can be increased by the two-stage bipolar transistors 11 and 13 connected in series.
  • the transistors 12 and 21 may be enhancement-type FETs. According to this, while the transistors 12 and 21 use enhancement type FET transistors, the transistor 11 uses bipolar transistors instead of depletion type FETs. That is, in the bias circuit 1D, the depletion type FET is not used and the enhancement type is unified, so that the wafer cost for manufacturing the FET can be reduced and the manufacturing cost of the electronic circuit 2D can be reduced.
  • FIG. 7 is a circuit configuration diagram of a bias circuit 1E and an electronic circuit 2E according to a sixth modification of the embodiment.
  • an electronic circuit 2E according to the present modification includes a bias circuit 1E and a linear detector circuit 30.
  • the bias circuit 1E and the electronic circuit 2E according to the present modification are different from the bias circuit 1 and the electronic circuit 2 according to the embodiment only in the configuration of the bias circuit 1E. More specifically, the bias circuit 1E according to the present modification is different from the bias circuit 1 according to the embodiment in that the connection configuration of the transistors 11 and 12 and the point that the transistor 21 is not provided.
  • description of the same points as those of the bias circuit 1 and the electronic circuit 2 according to the embodiment will be omitted, and different points will be mainly described.
  • the bias circuit 1E includes transistors 11 and 12, resistance elements R1, R2, R3 and R12, and collector voltage leads 14c and 14d.
  • the transistors 11 and 12, the resistance elements R1, R2 and R3, and the collector voltage lead 14c constitute an input circuit 10E arranged on the bias voltage input side of the linear detector circuit 30.
  • the collector voltage lead 14 d constitutes an output side circuit 20 ⁇ / b> E arranged on the output side of the linear detector circuit 30.
  • the transistor 11 is a first bipolar transistor having a base terminal B1, a collector terminal C1, and an emitter terminal E1.
  • the resistor R1 is a first resistor having one end connected to the collector terminal C1, the other end connected to the source terminal S1 of the transistor 12, and the other end connected to the base terminal B1 via the resistor R3. .
  • the resistance element R2 is a second resistance element having one end connected to the emitter terminal E1 and the other end connected to the ground.
  • the resistance element R3 is a third resistance element having one end connected to the base terminal B1 and the other end connected to the source terminal S1 of the transistor 12.
  • the resistance element R3 is a third resistance element arranged in series on a path connecting the base terminal B1 and the source terminal S1.
  • the transistor 12 is a first switch transistor that is arranged between the power supply line 3 and the resistance element R1, and switches connection and disconnection between the resistance element R1 and the power supply line 3.
  • the transistor 12 is, for example, an n-type FET having a gate terminal G1, a drain terminal D1, and a source terminal S1. More specifically, the drain terminal D1 is connected to the power supply line 3, the source terminal S1 is connected to the other end of the resistor R1 and the other end of the resistor R3, and the gate terminal G1 is connected to the control signal terminal 111. ing.
  • the collector voltage lead 14c is a signal line connecting the collector terminal C1 and the bias terminal 133 of the linear detector circuit 30, and transmits the collector voltage Vc1 of the collector terminal C1 to the linear detector circuit 30 as a bias voltage.
  • the collector voltage lead line 14d is a signal line connecting the output terminal 132 of the linear detector circuit 30 and the output terminal 122 of the bias circuit 1C, and transmits the power of the high-frequency signal and the DC voltage corresponding to the collector voltage Vc1 to the output terminal 122. I do.
  • the collector voltage lead lines 14c and 14d include at least a path connecting the collector terminal C1 and the linear detector circuit 30, and provide a collector voltage lead line for transmitting the collector voltage Vc1 of the collector terminal C1 to the linear detector circuit 30 as a bias voltage. Make up.
  • the output terminal 122 functions as an output terminal that outputs the DC voltage generated by the linear detector circuit 30.
  • the base terminal B1 and the collector terminal C1 of the transistor 11 are connected to the power supply line 3 that supplies the power supply voltage Vcc via the resistor element (R1 or R3) and the transistor 12. Connected, and the emitter terminal E1 is connected to the ground via the resistance element R2.
  • the collector voltage Vc1 of the transistor 11 can be stably supplied to the linear detector circuit 30 as a bias voltage without being affected by variations in the threshold voltage of the transistor 11 included in the bias circuit 1C.
  • the supply and non-supply of the bias voltage (collector voltage Vc1) to the linear detector circuit 30 can be switched by the conduction and non-conduction of the transistor 12.
  • the transistor 12 when the transistor 12 is off, the voltage of the collector terminal C1 does not become the power supply voltage Vcc.
  • the power supply voltage Vcc is not applied to the linear detector circuit 30, and the power supply voltage Vcc is not output as the output voltage of the linear detector circuit 30. That is, when the supply of the bias voltage is unnecessary and the output signal from the linear detector circuit 30 is unnecessary, the power supply voltage Vcc is not output as the output signal.
  • the output of the power supply voltage Vcc as the output signal of the linear detector circuit 30 can be avoided. That is, it is not necessary to provide a switch transistor in the output side circuit 20C and a switch transistor in the linear detector circuit 30, and the circuit components of the bias circuit 1E can be reduced. In addition, unnecessary power is not consumed and power consumption can be reduced.
  • the bias circuit 1E according to the present modification may also include a diode-connected second bipolar transistor disposed on a path connecting the resistance element R1 and the resistance element R2. In that case, the collector voltage Vc1 supplied as the bias voltage can be increased.
  • bias circuit and the electronic circuit according to the present invention have been described with reference to the embodiment and the modification.
  • the bias circuit and the electronic circuit according to the present invention are not limited to the embodiment and the modification.
  • the present invention can be widely used for an amplifier circuit and the like as a bias circuit for supplying a stable bias voltage and an electronic circuit including the bias circuit.

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Abstract

バイアス回路（１）は、リニアディテクタ回路（３０）にバイアス電圧を供給し、コレクタ端子（Ｃ１）、エミッタ端子（Ｅ１）、およびベース端子（Ｂ１）を有するトランジスタ（１１）と、一端がコレクタ端子（Ｃ１）に接続され、他端が電源線（３）およびベース端子（Ｂ１）に接続された抵抗素子（Ｒ１）と、一端がエミッタ端子（Ｅ１）に接続された抵抗素子（Ｒ２）と、抵抗素子（Ｒ２）とグランドとの接続および非接続を切り替えるトランジスタ（１２）と、コレクタ電圧（Ｖｃ１）に対応した電圧をバイアス電圧として伝達するコレクタ電圧引出線（１４ａおよび１４ｂ）と、コレクタ電圧引出線（１４ａまたは１４ｂ）の経路上に配置され、リニアディテクタ回路（３０）の出力端子（１２２）とコレクタ端子（Ｃ１）との接続および非接続を切り替えるトランジスタ（２１）とを備える。

Description

バイアス回路および電子回路
　本発明は、バイアス回路、および、当該バイアス回路を備えた電子回路に関する。
　特許文献１には、ドレイン端子が電源端子に接続され、ソース端子が出力電圧端子に接続され、ゲート電圧がダイオードを介してグランドに接続された、デプレッション型のＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を有するレギュレータ回路の構成が開示されている。この構成によれば、ゲート端子への制御信号によりＦＥＴをオンオフしつつ、電源電圧の変動に影響されない出力電圧を出力することが可能となる。
特開２０１７－５０６３号公報
　特許文献１に開示されたレギュレータ回路を外部回路に接続すれば、電源電圧の変動に影響されない出力電圧（バイアス電圧）を上記外部回路に供給できる低消費電力なバイアス回路として、上記レギュレータ回路を用いることができる。
　しかしながら、特許文献１に開示されたレギュレータ回路をバイアス回路として用いた場合、ＦＥＴのゲート端子－ソース端子間の閾値電圧ＶｔｈがＦＥＴごとにばらつくと、バイアス回路ごとにバイアス電圧がばらつくこととなる。つまり、バイアス回路の量産品において安定なバイアス電圧を供給できないという恐れがある。さらには、バイアス電圧のばらつきにより外部回路から出力される出力信号もばらつくため、バイアス回路と外部回路とを備えた電子回路の量産品において、安定な性能を供給できないという恐れがある。
　そこで、本発明は、上記課題を解決するためになされたものであって、安定したバイアス電圧の供給が可能なバイアス回路、および、当該バイアス回路を備えた電子回路を提供することを目的とする。
　上記目的を達成するために、本発明の一態様に係るバイアス回路は、外部回路にバイアス電圧を供給するバイアス回路であって、コレクタ端子、エミッタ端子、およびベース端子を有する第１バイポーラトランジスタと、一端が前記コレクタ端子に接続され、他端が電源線および前記ベース端子に接続された第１抵抗素子と、一端が前記エミッタ端子に接続された第２抵抗素子と、前記第２抵抗素子の他端とグランドとの間に配置され、前記第２抵抗素子とグランドとの接続および非接続を切り替える第１スイッチトランジスタと、前記コレクタ端子と前記外部回路とを結ぶ経路を少なくとも含み、前記コレクタ端子のコレクタ電圧に対応した電圧を前記バイアス電圧として伝達するコレクタ電圧引出線と、前記コレクタ電圧引出線の経路上に配置され、前記外部回路の出力端子と前記コレクタ端子との接続および非接続を切り替える第２スイッチトランジスタと、を備える。
　また、本発明の一態様に係るバイアス回路は、外部回路にバイアス電圧を供給するバイアス回路であって、コレクタ端子、エミッタ端子、およびベース端子を有する第１バイポーラトランジスタと、一端が前記コレクタ端子に接続され、他端が電源線に接続された第１抵抗素子と、一端が前記エミッタ端子に接続され、他端がグランドに接続された第２抵抗素子と、前記ベース端子と前記第１抵抗素子の他端との間に配置され、前記ベース端子と前記電源線との接続および非接続を切り替える第１スイッチトランジスタと、前記コレクタ端子と前記外部回路とを結ぶ経路を少なくとも含み、前記コレクタ端子のコレクタ電圧に対応した電圧を前記バイアス電圧として伝達するコレクタ電圧引出線と、前記コレクタ電圧引出線の経路上に配置され、前記外部回路の出力端子と前記コレクタ端子との接続および非接続を切り替える第２スイッチトランジスタと、を備える。
　また、本発明の一態様に係るバイアス回路は、外部回路にバイアス電圧を供給するバイアス回路であって、コレクタ端子、エミッタ端子、およびベース端子を有する第１バイポーラトランジスタと、一端が前記コレクタ端子に接続され、他端が電源線に接続された第１抵抗素子と、前記第１抵抗素子とグランドとを結ぶ経路上に配置され、コレクタ端子、エミッタ端子、およびベース端子を有する第２バイポーラトランジスタと、一端が前記第２バイポーラトランジスタのエミッタ端子に接続され、他端がグランドに接続された第２抵抗素子と、前記第２バイポーラトランジスタのベース端子と前記第２バイポーラトランジスタのコレクタ端子との間に配置され、前記第２バイポーラトランジスタのベース端子と前記第２バイポーラトランジスタのコレクタ端子との接続および非接続を切り替える第１スイッチトランジスタと、前記第２バイポーラトランジスタのコレクタ端子と前記外部回路とを結ぶ経路を少なくとも含み、前記コレクタ端子のコレクタ電圧に対応した電圧を前記バイアス電圧として伝達するコレクタ電圧引出線と、前記コレクタ電圧引出線の経路上に配置され、前記外部回路の出力端子と前記第２バイポーラトランジスタのコレクタ端子との接続および非接続を切り替える第２スイッチトランジスタと、を備える。
　また、本発明の一態様に係るバイアス回路は、外部回路にバイアス電圧を供給するバイアス回路であって、コレクタ端子、エミッタ端子、およびベース端子を有する第１バイポーラトランジスタと、一端が前記コレクタ端子に接続され、他端が前記ベース端子に接続された第１抵抗素子と、一端が前記エミッタ端子に接続され、他端がグランドに接続された第２抵抗素子と、前記第１抵抗素子の他端と電源線との間に配置され、前記第１抵抗素子と前記電源線との接続および非接続を切り替える第１スイッチトランジスタと、前記コレクタ端子と前記外部回路とを結ぶ経路を少なくとも含み、前記コレクタ端子のコレクタ電圧に対応した電圧を前記バイアス電圧として伝達するコレクタ電圧引出線と、を備える。
　本発明によれば、安定したバイアス電圧の供給が可能なバイアス回路、および、当該バイアス回路を備えた電子回路を提供できる。
図１Ａは、実施の形態に係るバイアス回路および電子回路の回路構成図である。 図１Ｂは、実施の形態の変形例１に係るバイアス回路および電子回路の回路構成図である。 図２は、比較例に係るバイアス回路および電子回路の回路構成図である。 図３は、実施の形態の変形例２に係るバイアス回路および電子回路の回路構成図である。 図４は、実施の形態の変形例３に係るバイアス回路および電子回路の回路構成図である。 図５は、実施の形態の変形例４に係るバイアス回路および電子回路の回路構成図である。 図６は、実施の形態の変形例５に係るバイアス回路および電子回路の回路構成図である。 図７は、実施の形態の変形例６に係るバイアス回路および電子回路の回路構成図である。
　以下、本発明の実施の形態について、実施の形態およびその図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさまたは大きさの比は、必ずしも厳密ではない。
　（実施の形態）
　図１Ａは、実施の形態に係るバイアス回路１および電子回路２の回路構成図である。同図に示すように、電子回路２は、バイアス回路１と、リニアディテクタ回路３０と、を備える。バイアス回路１は、リニアディテクタ回路３０にバイアス電圧を供給する回路であり、リニアディテクタ回路３０は、バイアス回路１から見て、上記バイアス電圧を受ける外部回路である。なお、外部回路はリニアディテクタ回路に限られず、通常のディテクタ回路など他の回路でもよい。
　リニアディテクタ回路３０は、入力端子１３１と、出力端子１３２と、バイアス端子１３３と、電源端子１３４と、検出部３１と、を備える。リニアディテクタ回路３０は、例えば、高周波信号を入力端子１３１から入力し、かつ、バイアス回路１からのバイアス電圧をバイアス端子１３３から入力する。検出部３１は、例えば、入力端子１３１から入力された高周波信号を半波整流し、当該半波整流により変換された当該高周波信号の電力に対応した直流信号と、バイアス端子１３３を介して供給されたバイアス電圧とから、当該高周波信号の電力およびバイアス電圧に対応した直流電圧を生成する処理回路である。そして、検出部３１は、上記直流電圧を出力端子１３２から出力する。なお、リニアディテクタ回路３０は、電源端子１３４に電源電圧が供給されているが、検出部３１の動作に上記電源電圧が不要である場合には、電源端子１３４はなくてもよい。
　バイアス回路１は、トランジスタ１１、１２および２１と、抵抗素子Ｒ１、Ｒ２、Ｒ３およびＲ４と、コレクタ電圧引出線１４ａおよび１４ｂと、を備える。
　トランジスタ１１および１２、抵抗素子Ｒ１、Ｒ２、およびＲ３、ならびにコレクタ電圧引出線１４ａは、リニアディテクタ回路３０のバイアス電圧入力側に配置された入力側回路１０を構成している。また、抵抗素子Ｒ４、トランジスタ２１、およびコレクタ電圧引出線１４ｂは、リニアディテクタ回路３０の出力側に配置された出力側回路２０を構成している。
　トランジスタ１１は、ベース端子Ｂ１、コレクタ端子Ｃ１、およびエミッタ端子Ｅ１を有する第１バイポーラトランジスタである。
　抵抗素子Ｒ１は、一端がコレクタ端子Ｃ１に接続され、他端が電源入力端子１１３を介して電源線３に接続され、さらに、他端が抵抗素子Ｒ３を介してベース端子Ｂ１に接続された第１抵抗素子である。
　抵抗素子Ｒ２は、一端がエミッタ端子Ｅ１に接続された第２抵抗素子である。また、抵抗素子Ｒ２の他端は、トランジスタ１２のドレイン端子Ｄ１に接続されている。
　抵抗素子Ｒ３は、一端がベース端子Ｂ１に接続され、他端が抵抗素子Ｒ１の他端に接続された第３抵抗素子である。言い換えると、抵抗素子Ｒ３は、ベース端子Ｂ１と抵抗素子Ｒ１の他端とを結ぶ経路上に直列配置された第３抵抗素子である。
　トランジスタ１２は、抵抗素子Ｒ２の他端とグランドとの間に配置され、抵抗素子Ｒ２とグランドとの接続および非接続を切り替える第１スイッチトランジスタである。トランジスタ１２は、例えば、ゲート端子Ｇ１、ドレイン端子Ｄ１、およびソース端子Ｓ１を有するｎ型の電界効果型トランジスタ（ＦＥＴ：Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）である。より具体的には、ドレイン端子Ｄ１は抵抗素子Ｒ２の他端に接続され、ソース端子Ｓ１はグランドに接続され、ゲート端子Ｇ１は、制御信号端子１１１に接続されている。なお、トランジスタ１２は、ｐ型のＦＥＴであってもよい。
　コレクタ電圧引出線１４ａは、コレクタ端子Ｃ１とリニアディテクタ回路３０のバイアス端子１３３とを結ぶ信号線であり、コレクタ端子Ｃ１のコレクタ電圧Ｖｃ１をバイアス電圧としてリニアディテクタ回路３０に伝達する。また、コレクタ電圧引出線１４ｂは、リニアディテクタ回路３０の出力端子１３２とバイアス回路１の出力端子１２２を結ぶ信号線であり、上記高周波信号の電力およびコレクタ電圧Ｖｃ１に対応した直流電圧を出力端子１２２に伝達する。つまり、コレクタ電圧引出線１４ａおよび１４ｂは、コレクタ端子Ｃ１とリニアディテクタ回路３０とを結ぶ経路を少なくとも含み、コレクタ端子Ｃ１のコレクタ電圧Ｖｃ１に対応した電圧をバイアス電圧としてリニアディテクタ回路３０に伝達するコレクタ電圧引出線を構成している。なお、ここに指すコレクタ電圧Ｖｃ１に対応した電圧とは、コレクタ電圧Ｖｃ１自体、および、コレクタ電圧Ｖｃ１がバイアス電圧として供給される外部回路から出力される電圧のことを指す。
　なお、本実施の形態に係るバイアス回路１では、出力端子１２２は、リニアディテクタ回路３０で生成された直流電圧を出力する出力端子として機能している。
　トランジスタ２１は、コレクタ電圧引出線１４ｂの経路上に配置され、出力端子１２２とコレクタ端子Ｃ１との接続および非接続を切り替える第２スイッチトランジスタである。トランジスタ２１は、例えば、ゲート端子Ｇ２、ドレイン端子Ｄ２、およびソース端子Ｓ２を有するｎ型のＦＥＴである。より具体的には、ドレイン端子Ｄ２は出力端子１３２に接続され、ソース端子Ｓ２は出力端子１２２に接続され、ゲート端子Ｇ２は、抵抗素子Ｒ４を介して制御信号端子１２３に接続されている。トランジスタ１２および２１としてＦＥＴを使用することにより、トランジスタ１２および２１としてバイポーラトランジスタを使用する場合と比較して、バイアス回路１を低消費電力で動作させることが可能となる。
　本実施の形態に係るバイアス回路１の上記構成によれば、トランジスタ１１のベース端子Ｂ１およびコレクタ端子Ｃ１が抵抗素子（Ｒ１またはＲ３）を介して電源電圧Ｖｃｃを供給する電源線３に接続され、エミッタ端子Ｅ１が抵抗素子Ｒ２およびトランジスタ１２を介してグランドに接続されている。これにより、バイアス回路１を構成するトランジスタ１１の閾値電圧のばらつきに影響されることなく、バイアス回路１の量産品の間でのばらつきが抑制されたコレクタ電圧Ｖｃ１をバイアス電圧としてリニアディテクタ回路３０に供給できる。
　ここで、バイアス回路１の上記構成により、トランジスタ１１の閾値電圧に依存しない安定したコレクタ電圧Ｖｃ１をリニアディテクタ回路３０に供給できることを説明するにあたり、比較例に係るバイアス回路５００および電子回路６００を参照して説明する。
　図２は、比較例に係るバイアス回路５００および電子回路６００の回路構成図である。同図に示された比較例に係るバイアス回路５００および電子回路６００は、従来のバイアス回路および電子回路に相当し、リニアディテクタ回路３０に供給されるバイアス電圧を生成するトランジスタ５０１として、ＦＥＴを用いている。比較例に係る電子回路６００は、実施の形態に係る電子回路２と比較して、バイアス回路５００の構成のみが異なる。よって以下では、比較例に係るバイアス回路５００および電子回路６００のうち、バイアス回路５００を中心に説明する。
　バイアス回路５００は、トランジスタ５０１と、抵抗素子Ｒ１１およびＲ１２と、ソース電圧引出線５１４ａおよび５１４ｂと、を備える。
　トランジスタ５０１、抵抗素子Ｒ１１、およびソース電圧引出線５１４ａは、リニアディテクタ回路３０のバイアス電圧入力側に配置された入力側回路を構成している。また、抵抗素子Ｒ１２およびソース電圧引出線５１４ｂは、リニアディテクタ回路３０の出力側に配置された出力側回路を構成している。
　トランジスタ５０１は、ゲート端子Ｇ、ドレイン端子Ｄ、およびソース端子Ｓを有するｎ型のデプレッション型ＦＥＴである。ドレイン端子Ｄは、電源入力端子５１３を介して電源線に接続されている。
　抵抗素子Ｒ１１は、一端がゲート端子Ｇに接続され、他端が制御信号端子５１１に接続されている。
　ソース電圧引出線５１４ａは、ソース端子Ｓとリニアディテクタ回路３０のバイアス端子１３３とを結ぶ信号線であり、ソース端子Ｓのソース電圧Ｖｓをバイアス電圧としてリニアディテクタ回路３０に伝達する。また、ソース電圧引出線５１４ｂは、リニアディテクタ回路３０の出力端子１３２とバイアス回路５００の出力端子５２２を結ぶ信号線であり、上記高周波信号の電力およびソース電圧Ｖｓ（バイアス電圧）に対応した直流電圧を出力端子５２２に伝達する。これより、ソース電圧引出線５１４ａおよび５１４ｂは、ソース端子Ｓとリニアディテクタ回路３０とを結ぶ経路を少なくとも含み、ソース端子Ｓのソース電圧Ｖｓをバイアス電圧としてリニアディテクタ回路３０に伝達するソース電圧引出線を構成している。
　比較例に係るバイアス回路５００の上記構成によれば、制御信号端子５１１に印加される制御信号であるトランジスタ５０１のオン電圧（Ｖｇｏｎ）から、トランジスタ５０１のゲート端子－ソース端子Ｓ間の閾値電圧Ｖｔｈを減じた電圧がソース電圧Ｖｓ（＝Ｖｇｏｎ－Ｖｔｈ）となる。ここで、トランジスタ５０１は、デプレッション型のＦＥＴであるので、上記閾値電圧Ｖｔｈは負の電圧値となる。従って、ソース電圧Ｖｓとしては、制御信号端子５１１に印加されるオン電圧（Ｖｇｏｎ）よりも大きい電圧値とすることができる。つまり、バイアス回路５００のトランジスタ５０１として、デプレッション型のＦＥＴを用いることで、比較的大きなバイアス電圧（ソース電圧Ｖｓ）をリニアディテクタ回路３０に供給することが可能となる。
　しかしながら、ｎ型のＦＥＴのソース電圧Ｖｓをバイアス電圧とする場合、上記のように、Ｖｓ＝Ｖｇｏｎ－Ｖｔｈとなるため、閾値電圧ＶｔｈがＦＥＴごとにばらつくと、バイアス回路５００ごとにソース電圧Ｖｓがばらつくこととなる。つまり、バイアス回路５００の量産品において安定なバイアス電圧（ソース電圧Ｖｓ）を供給できないという恐れがある。さらには、バイアス電圧（ソース電圧Ｖｓ）のばらつきによりリニアディテクタ回路３０から出力される出力電圧もばらつくため、電子回路６００の量産品において、安定な性能を供給できないという恐れがある。
　これに対して、本実施の形態に係るバイアス回路１を構成するバイポーラ型のトランジスタ１１は、電流駆動型のトランジスタであって、コレクタ端子Ｃ１からエミッタ端子Ｅ１に流れるコレクタ電流Ｉｃは、ベース端子Ｂ１－エミッタ端子Ｅ１間を流れるベース電流をＩｂとし、電流増幅率をβとすると、コレクタ電流Ｉｃ＝β×Ｉｂで規定される。ここで、リニアディテクタ回路３０へのバイアス電圧となるコレクタ電圧Ｖｃ１は、図１Ａの回路構成においてトランジスタ１２が導通状態である場合、Ｖｃ１＝Ｖｃｃ－Ｒ１×Ｉｃで表される安定した定電圧となる。言い換えると、コレクタ電圧Ｖｃ１は、コレクタ電流Ｉｃを変数とした１次関数となっており、コレクタ電流Ｉｃが一定である場合には、コレクタ電圧Ｖｃ１は定電圧となる。
　つまり、本実施の形態に係るバイアス回路１では、コレクタ電流Ｉｃは、ベース電流および電流増幅率βで決定されるため、トランジスタ１１の閾値電圧により変動することが抑制される。よって、コレクタ電流Ｉｃの関数であるコレクタ電圧Ｖｃ１もまた、トランジスタの閾値電圧により変動することが抑制される。
　さらに、本実施の形態に係るバイアス回路１では、コレクタ電流Ｉｃが様々な要因により経時変動した場合であっても、安定したコレクタ電圧Ｖｃ１を供給することが可能であることを説明する。
　まず、トランジスタ１１を流れるコレクタ電流Ｉｃが、基準（設定値）のコレクタ電流Ｉｃｓに比べて大きくなったとする。この場合、抵抗素子Ｒ２にもコレクタ電流Ｉｃが流れ、抵抗素子Ｒ２にかかる電圧ＶＲ２が大きくなり、エミッタ端子Ｅ１の電位が高くなる。このとき、エミッタ端子Ｅ１の電位が高い分、ベース端子Ｂ１の電位も高くなる。ベース端子Ｂ１の電位が高くなると、抵抗素子Ｒ３にかかる電圧ＶＲ３が小さくなる。電圧ＶＲ３が小さくなると、抵抗素子Ｒ３を流れるベース電流Ｉｂが小さくなる。このとき、ベース電流Ｉｂに対応するコレクタ電流Ｉｃは、小さくなる方向に作用する。一方、コレクタ電流Ｉｃが、基準（設定値）のコレクタ電流Ｉｃｓに比べて小さくなる場合には、上述した作用と逆の作用が働くため、コレクタ電流Ｉｃは大きくなる方向に作用する。つまり、上記作用の繰り返しにより、コレクタ電流Ｉｃは、基準（設定値）のコレクタ電流Ｉｃｓに収束するようになり、トランジスタ１１の閾値電圧の影響されずに、安定したコレクタ電流Ｉｃを流すことが可能となる。これに応じて、コレクタ電圧Ｖｃ１は、Ｖｃｃ－Ｒ１×Ｉｃという安定した定電圧となる。
　なお、トランジスタ１１は、例えば、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）であってもよい。これによれば、ＦＥＴなどの他のトランジスタに比べて閾値電圧を大きくできるので、コレクタ電圧Ｖｃ１の電圧調整幅を大きく確保できる。
　また、本実施の形態では、トランジスタ１２および２１としてＦＥＴを使用しているため、トランジスタ１２および２１としてバイポーラトランジスタを使用する場合と比較して低消費電力の動作が可能となる。
　なお、本実施の形態に係るバイアス回路１において、抵抗素子Ｒ３およびＲ４は必須の構成要素ではない。ただし、抵抗素子Ｒ３が配置されていることにより、電源線３から静電気が流入した場合であっても、トランジスタ１１の静電破壊を回避できる（ＥＳＤ保護）。また、抵抗Ｒ４により、トランジスタ２１に制御信号端子１２３から過剰な電流が流れることを抑制できる。
　また、リニアディテクタ回路３０は、高周波信号の電力を直流電圧として検出するリニアディテクタ回路でなくてもよく、バイアス電圧の供給に応じて出力電圧を出力する回路であればよい。つまり、電子回路２は、バイアス回路１と、バイアス回路１からのバイアス電圧の供給に応じて出力電圧を出力する回路と、を備えていればよい。
　また、トランジスタ２１は、コレクタ電圧引出線１４ｂの経路上に配置されているが、コレクタ電圧引出線１４ａの経路上に配置されていてもよい。
　また、本実施の形態に係るバイアス回路１では、トランジスタ１２の導通および非導通により、リニアディテクタ回路３０へのバイアス電圧（コレクタ電圧Ｖｃ１）の供給および非供給を切り替えることが可能である。このとき、トランジスタ１２が非導通の場合、コレクタ端子Ｃ１の電圧は電源電圧Ｖｃｃとなり、リニアディテクタ回路３０に電源電圧Ｖｃｃが供給されることとなる。これにより、検出部３１の回路構成によっては、コレクタ電圧引出線１４ａおよび１４ｂを経由して、出力端子１３２から電源電圧Ｖｃｃが出力される可能性がある。つまり、バイアス電圧の供給が不要な期間であってリニアディテクタ回路３０からの出力信号の出力が不要な場合であっても、当該出力信号として電源電圧Ｖｃｃが出力されることとなる。
　これに対して、本実施の形態に係るバイアス回路１の構成によれば、さらに、コレクタ電圧引出線１４ｂの経路上に、出力端子１２２とコレクタ端子Ｃ１との接続および非接続を切り替えるトランジスタ２１が配置されているので、当該経路を遮断することでリニアディテクタ回路３０の出力信号として電源電圧Ｖｃｃが出力されることを回避できる。
　つまり、トランジスタ１２が導通状態である場合には、トランジスタ２１が導通状態であり、トランジスタ１２が非導通状態である場合には、トランジスタ２１が非導通状態である。これにより、トランジスタ１２の導通および非導通に連動させて、トランジスタ２１が導通および非導通と切り替わるので、バイアス回路１からバイアス電圧を供給する必要のない場合には、リニアディテクタ回路３０に接続される出力端子１２２を高インピーダンス状態とできる。よって、不要な電力を消費せず、低消費電力化できる。
　以上のように、本実施の形態に係るバイアス回路１および電子回路２では、バイアス回路１からリニアディテクタ回路３０へ安定したバイアス電圧を供給でき、かつ、リニアディテクタ回路３０の出力信号として電源電圧Ｖｃｃが出力されることを回避できる。
　なお、トランジスタ２１に加えて、検出部３１とグランド電位との間に、さらに、検出部３１とグランド電位との接続および非接続を切り替えるトランジスタ４１を備えれば、より低消費電力な電子回路２を得られる。
　上述のとおり、トランジスタ１２および２１の双方が非導通状態となる場合でも、リニアディテクタ回路３０に電源電圧Ｖｃｃは供給されるため、検出部３１が動作してしまう場合がある。つまり、バイアス回路１が停止状態となり、かつ、出力端子１２２から電圧が出力されない場合でも、電子回路２内部のリニアディテクタ回路３０が動作を続けてしまう場合がある。
　ここで、トランジスタ４１を配置すれば、制御信号端子１３５から供給される制御信号によりトランジスタ４１の導通状態および非導通状態を切り替えることで、検出部３１の動作状態と停止状態とを切り替えられる。すなわち、トランジスタ１２および２１が導通状態の場合にトランジスタ４１を導通状態とし、トランジスタ１２および２１が非導通状態の場合にトランジスタ４１を非導通状態とすれば、リニアディテクタ回路３０にて不要な電力を消費せず、電子回路２をより低消費電力化できる。
　なお、図１Ｂの変形例１に示すバイアス回路１Ｈのように、トランジスタ２１がコレクタ電圧引出線１４ａの経路上に配置されている場合には、トランジスタ４１を備えずともトランジスタ１２および２１を非導通状態とすれば検出部３１を停止状態とできるため、トランジスタ４１はなくてもよい。
　図３は、実施の形態の変形例２に係るバイアス回路１Ａおよび電子回路２Ａの回路構成図である。同図に示すように、本変形例に係る電子回路２Ａは、バイアス回路１Ａと、リニアディテクタ回路３０と、を備える。本変形例に係るバイアス回路１Ａおよび電子回路２Ａは、実施の形態に係るバイアス回路１および電子回路２と比較して、バイアス回路１Ａにダイオード接続のトランジスタ１３が付加された点のみが構成として異なる。以下、本変形例に係るバイアス回路１Ａおよび電子回路２Ａについて、実施の形態に係るバイアス回路１および電子回路２と同じ点については説明を省略し、異なる点を中心に説明する。
　図３に示すように、バイアス回路１Ａは、トランジスタ１１、１２、１３および２１と、抵抗素子Ｒ１、Ｒ２、Ｒ３およびＲ４と、コレクタ電圧引出線１４ａおよび１４ｂと、を備える。
　トランジスタ１１、１２および１３、抵抗素子Ｒ１、Ｒ２およびＲ３、ならびにコレクタ電圧引出線１４ａは、リニアディテクタ回路３０のバイアス電圧入力側に配置された入力側回路１０Ａを構成している。また、トランジスタ２１、抵抗素子Ｒ４、およびコレクタ電圧引出線１４ｂは、リニアディテクタ回路３０の出力側に配置された出力側回路２０を構成している。
　トランジスタ１１、１２および１３、抵抗素子Ｒ１、Ｒ２およびＲ３、ならびにコレクタ電圧引出線１４ａは、リニアディテクタ回路３０のバイアス電圧入力側に配置された入力側回路１０Ａを構成している。また、抵抗素子Ｒ４、トランジスタ２１、およびコレクタ電圧引出線１４ｂは、リニアディテクタ回路３０の出力側に配置された出力側回路２０を構成している。
　トランジスタ１３は、ベース端子Ｂ３、コレクタ端子Ｃ３、およびエミッタ端子Ｅ３を有する第２バイポーラトランジスタである。トランジスタ１３のコレクタ端子Ｃ３は、ベース端子Ｂ３と接続されており、トランジスタ１３は、いわゆるダイオード接続されたバイポーラトランジスタである。また、コレクタ端子Ｃ３はエミッタ端子Ｅ１と接続され、エミッタ端子Ｅ３は抵抗素子Ｒ２の一端と接続されている。
　抵抗素子Ｒ２は、一端がエミッタ端子Ｅ３に接続され、他端がトランジスタ１２のドレイン端子Ｄ１に接続されている。
　つまり、トランジスタ１３は、抵抗素子Ｒ１と抵抗素子Ｒ２とを結ぶ経路上に配置された、ダイオード接続された第２バイポーラトランジスタである。
　本変形例に係るバイアス回路１Ａの上記構成によれば、直列接続された２段のバイポーラ型のトランジスタ１１および１３により、バイアス電圧として供給されるコレクタ電圧Ｖｃ１を大きくすることができる。
　なお、トランジスタ１２および２１は、エンハンスメント型のＦＥＴであってもよい。これによれば、トランジスタ１２および２１がエンハンスメント型のＦＥＴトランジスタを用いているのに対して、トランジスタ１１は、デプレッション型のＦＥＴでなく、バイポーラトランジスタを使用している。つまり、バイアス回路１Ａにおいて、ＦＥＴとしてデプレッション型を使用せず、エンハンスメント型に統一しているので、ＦＥＴを製造するためのウェハコストを低くでき、電子回路２Ａの製造コストを低くできる。
　図４は、実施の形態の変形例３に係るバイアス回路１Ｂおよび電子回路２Ｂの回路構成図である。同図に示すように、本変形例に係る電子回路２Ｂは、バイアス回路１Ｂと、リニアディテクタ回路３０と、を備える。本変形例に係るバイアス回路１Ｂおよび電子回路２Ｂは、実施の形態に係るバイアス回路１および電子回路２と比較して、トランジスタ２１にキャパシタＣ１が接続された点のみが構成として異なる。以下、本変形例に係るバイアス回路１Ｂおよび電子回路２Ｂについて、実施の形態に係るバイアス回路１および電子回路２と同じ点については説明を省略し、異なる点を中心に説明する。
　図４に示すように、バイアス回路１Ｂは、トランジスタ１１、１２および２１と、抵抗素子Ｒ１、Ｒ２、Ｒ３およびＲ４と、コレクタ電圧引出線１４ａおよび１４ｂと、キャパシタＣ２０と、を備える。
　トランジスタ１１および１２、抵抗素子Ｒ１、Ｒ２およびＲ３、ならびにコレクタ電圧引出線１４ａは、リニアディテクタ回路３０のバイアス電圧入力側に配置された入力側回路１０を構成している。また、トランジスタ２１、キャパシタＣ２０、抵抗素子Ｒ４、およびコレクタ電圧引出線１４ｂは、リニアディテクタ回路３０の出力側に配置された出力側回路２０Ｂを構成している。
　トランジスタ２１は、例えば、ｎ型のＦＥＴである。
　キャパシタＣ１は、トランジスタ２１のゲート端子Ｇ２およびドレイン端子Ｄ２の間に接続された容量素子である。
　上記構成によれば、リニアディテクタ回路３０の入力端子１３１から入力される高周波信号の振幅が変動した場合でも、キャパシタＣ１によりトランジスタ２１のゲート端子Ｇ２およびドレイン端子Ｄ２の電位がそれぞれ固定されやすくなるため、トランジスタ２１の非線形動作が緩和される。そのため、リニアディテクタ回路３０から出力される高周波信号電力－直流電圧特性の線形性が改善される。なお、バイアス回路１は、ゲート端子Ｇ２とソース端子Ｓ２との間に接続された容量素子をさらに備えてもよい。
　図５は、実施の形態の変形例４に係るバイアス回路１Ｃおよび電子回路２Ｃの回路構成図である。同図に示すように、本変形例に係る電子回路２Ｃは、バイアス回路１Ｃと、リニアディテクタ回路３０と、を備える。本変形例に係るバイアス回路１Ｃおよび電子回路２Ｃは、実施の形態に係るバイアス回路１および電子回路２と比較して、バイアス回路１Ｃの構成のみが異なる。より具体的には、本変形例に係るバイアス回路１Ｃは、実施の形態に係るバイアス回路１と比較して、トランジスタ１１および１２の接続構成が異なる。以下、本変形例に係るバイアス回路１Ｃおよび電子回路２Ｃについて、実施の形態に係るバイアス回路１および電子回路２と同じ点については説明を省略し、異なる点を中心に説明する。
　図５に示すように、バイアス回路１Ｃは、トランジスタ１１、１２および２１と、抵抗素子Ｒ１、Ｒ２、およびＲ３と、コレクタ電圧引出線１４ａおよび１４ｂと、を備える。
　トランジスタ１１および１２、抵抗素子Ｒ１、Ｒ２およびＲ３、ならびにコレクタ電圧引出線１４ａは、リニアディテクタ回路３０のバイアス電圧入力側に配置された入力側回路１０Ｃを構成している。また、抵抗素子Ｒ４およびコレクタ電圧引出線１４ｂは、リニアディテクタ回路３０の出力側に配置された出力側回路２０を構成している。
　トランジスタ１２は、トランジスタ１１のベース端子Ｂ１と抵抗素子Ｒ１の他端（電源入力端子１１３）との間に配置され、トランジスタ１１のベース端子Ｂ１と抵抗素子Ｒ１の他端（電源入力端子１１３）との接続および非接続を切り替える第１スイッチトランジスタである。トランジスタ１２は、例えば、ゲート端子Ｇ１、ドレイン端子Ｄ１、およびソース端子Ｓ１を有するｎ型のＦＥＴである。より具体的には、ドレイン端子Ｄ１は抵抗素子Ｒ３を介して電源入力端子１１３に接続され、ソース端子Ｓ１はトランジスタ１１のベース端子Ｂ１に接続され、ゲート端子Ｇ１は、制御信号端子１１１に接続されている。
　抵抗素子Ｒ１は、一端が電源線３（電源入力端子１１３）に接続、かつ、トランジスタ１１のベース端子Ｂ１に抵抗素子Ｒ３を介して接続され、他端がトランジスタ１１のコレクタ端子Ｃ１に接続されている。
　抵抗素子Ｒ２は、一端がトランジスタ１１のエミッタ端子Ｅ１に接続され、他端がグランドに接続されている。
　コレクタ電圧引出線１４ａは、コレクタ端子Ｃ１とリニアディテクタ回路３０のバイアス端子１３３とを結ぶ信号線であり、コレクタ端子Ｃ１のコレクタ電圧Ｖｃ１をバイアス電圧としてリニアディテクタ回路３０に伝達する。コレクタ電圧引出線１４ｂは、リニアディテクタ回路３０の出力端子１３２とバイアス回路１Ｃの出力端子１２２を結ぶ信号線であり、上記高周波信号の電力およびコレクタ電圧Ｖｃ１に対応した直流電圧を出力端子１２２に伝達する。つまり、コレクタ電圧引出線１４ａおよび１４ｂは、コレクタ端子Ｃ１とリニアディテクタ回路３０とを結ぶ経路を少なくとも含み、コレクタ端子Ｃ１のコレクタ電圧Ｖｃ１に対応した電圧をバイアス電圧として伝達するコレクタ電圧引出線を構成している。
　なお、本変形例に係るバイアス回路１Ｃでは、出力端子１２２は、リニアディテクタ回路３０で生成された直流電圧を出力する出力端子として機能している。
　本変形例に係るバイアス回路１Ｃの上記構成によれば、トランジスタ１１のベース端子Ｂ１が抵抗素子Ｒ３およびトランジスタ１２を介して、また、コレクタ端子Ｃ１が、抵抗素子Ｒ１を介して、電源電圧Ｖｃｃを供給する電源線３に接続され、エミッタ端子Ｅ１が抵抗素子Ｒ２を介してグランドに接続されている。これにより、バイアス回路１Ｃを構成するトランジスタ１１の閾値電圧のばらつきに影響されることなく、トランジスタ１１のコレクタ電圧Ｖｃ１をバイアス電圧としてリニアディテクタ回路３０に安定して供給できる。
　また、本変形例に係るバイアス回路１Ｃでは、トランジスタ１２の導通および非導通により、リニアディテクタ回路３０へのバイアス電圧（コレクタ電圧Ｖｃ１）の供給および非供給を切り替えることが可能である。このとき、トランジスタ１２が非導通の場合、コレクタ端子Ｃ１の電圧は電源電圧Ｖｃｃとなり、リニアディテクタ回路３０に電源電圧Ｖｃｃが供給されることとなる。
　これに対して、本変形例に係るバイアス回路１Ｃの構成によれば、さらに、コレクタ電圧引出線１４ｂの経路上に、出力端子１２２とコレクタ端子Ｃ１との接続および非接続を切り替えるトランジスタ２１が配置されているので、当該経路を遮断することでリニアディテクタ回路３０の出力信号として電源電圧Ｖｃｃが出力されることを回避できる。従って、不要な電力を消費せず、低消費電力化できる。
　さらに、本変形例に係るバイアス回路１Ｃでは、トランジスタ１２は、トランジスタ１１のコレクタ電流が流れる経路にはなく、トランジスタ１１のベース端子Ｂ１と電源線３との間に配置され、トランジスタ１１のベース端子Ｂ１と電源線３との接続および非接続を切り替えている。これにより、トランジスタ１２が導通状態のときに生じる抵抗成分が温度環境の変化により変動しても、バイアス回路１Ｃは、その抵抗成分の変動の影響を受けにくくなる。
　トランジスタ１２の導通時にトランジスタ１２の周囲の温度環境が変化した場合、具体的には、トランジスタ１２の導通時にトランジスタ１２のみが局所的に熱せられた場合に、トランジスタ１２から生じる抵抗成分の抵抗値が上昇し、トランジスタ１２のドレイン端子Ｄ１およびソース端子Ｓ１の間に流れる電流量が増大してドレイン端子側の電位が上昇する。このとき、実施の形態に係るバイアス回路１のように、トランジスタ１２がトランジスタ１１のエミッタ端子Ｅ１側に配置されていると、トランジスタ１１のエミッタ端子Ｅ１側の電位が変動してトランジスタ１１のコレクタ端子Ｃ１－エミッタ端子Ｅ１間に流れる電流が変動し、バイアス回路１から出力される電圧も変動してしまう恐れがある。つまり、バイアス回路１の温度特性バランスが崩れてしまう恐れがある。
　これに対して、本変形例に係るバイアス回路１Ｃでは、トランジスタ１２がトランジスタ１１のベース端子Ｂ１側に配置（ベース端子Ｂ１に接続）されている。トランジスタのベース端子に流れる電流はエミッタ端子やコレクタ端子に流れる電流に比べて微小なため、導通時のトランジスタ１２が局所的に熱せられてベース電流が変動した場合でも、その影響を受けてトランジスタ１１のコレクタ端子Ｃ１－エミッタ端子Ｅ１間に流れる電流が変動する、ということが生じにくい。つまり、本変形例に係るバイアス回路１Ｃの構成によれば、温度特性バランスが崩れ難いバイアス回路を得られる。
　図６は、実施の形態の変形例５に係るバイアス回路１Ｄおよび電子回路２Ｄの回路構成図である。同図に示すように、本変形例に係る電子回路２Ｄは、バイアス回路１Ｄと、ディテクタ回路３０と、を備える。本変形例に係るバイアス回路１Ｄおよび電子回路２Ｄは、実施の形態に係るバイアス回路１および電子回路２と比較して、バイアス回路１Ｄの構成が異なる。より具体的には、本変形例に係るバイアス回路１Ｄは、実施の形態に係るバイアス回路１と比較して、トランジスタ１１および１２の接続構成に関する点と、トランジスタ１３が新たに付加された点とが異なる。以下、本変形例に係るバイアス回路１Ｄおよび電子回路２Ｄについて、実施の形態に係るバイアス回路１および電子回路２と同じ点については説明を省略し、異なる点を中心に説明する。
　図６に示すように、バイアス回路１Ｄは、トランジスタ１１、１２、１３および２１と、抵抗素子Ｒ１、Ｒ２、Ｒ３およびＲ４と、コレクタ電圧引出線１４ａおよび１４ｂと、を備える。
　トランジスタ１１、１２および１３、抵抗素子Ｒ１、Ｒ２およびＲ３、ならびにコレクタ電圧引出線１４ａは、リニアディテクタ回路３０のバイアス電圧入力側に配置された入力側回路１０Ｄを構成している。また、トランジスタ２１、抵抗素子Ｒ４、およびコレクタ電圧引出線１４ｂは、リニアディテクタ回路３０の出力側に配置された出力側回路２０を構成している。
　トランジスタ１３は、抵抗素子Ｒ１とグランドとを結ぶ経路上に配置され、ベース端子Ｂ３、コレクタ端子Ｃ３、およびエミッタ端子Ｅ３を有する第２バイポーラトランジスタである。トランジスタ１３のベース端子Ｂ３はトランジスタ１２のソース端子Ｓ１と接続され、トランジスタ１３のコレクタ端子Ｃ３はトランジスタ１１のエミッタ端子Ｅ１と接続され、トランジスタ１３のエミッタ端子Ｅ３は抵抗素子Ｒ２の一端と接続されている。
　トランジスタ１２は、トランジスタ１３のベース端子Ｂ３とトランジスタ１３のコレクタ端子Ｃ３との間に配置され、トランジスタ１３のベース端子Ｂ３とトランジスタ１３のコレクタ端子Ｃ３との接続および非接続を切り替える第１スイッチトランジスタである。トランジスタ１２は、例えば、ゲート端子Ｇ１、ドレイン端子Ｄ１、およびソース端子Ｓ１を有するｎ型のＦＥＴである。より具体的には、ドレイン端子Ｄ１はトランジスタ１３のコレクタ端子Ｃ３に接続され、ソース端子Ｓ１はトランジスタ１３のベース端子Ｂ３に接続され、ゲート端子Ｇ１は、制御信号端子１１１に接続されている。
　抵抗素子Ｒ１は、一端が電源線３に接続され、かつ、トランジスタ１１のベース端子Ｂ１に抵抗素子Ｒ３を介して接続され、他端がトランジスタ１１のコレクタ端子Ｃ１に接続されている。
　つまり、トランジスタ１１は、抵抗素子Ｒ１の一端に抵抗素子Ｒ３を介してベース端子Ｂ１が接続され、抵抗素子Ｒ１の他端にコレクタ端子Ｃ１が接続され、トランジスタ１３のコレクタ端子Ｃ３にエミッタ端子Ｅ１が接続された、第１バイポーラトランジスタである。
　本変形例に係るバイアス回路１Ｄの上記構成によれば、直列接続された２段のバイポーラ型のトランジスタ１１および１３により、バイアス電圧として供給されるコレクタ電圧Ｖｃ３を大きくすることができる。
　なお、トランジスタ１２および２１は、エンハンスメント型のＦＥＴであってもよい。これによれば、トランジスタ１２および２１がエンハンスメント型のＦＥＴトランジスタを用いているのに対して、トランジスタ１１は、デプレッション型のＦＥＴでなく、バイポーラトランジスタを使用している。つまり、バイアス回路１Ｄにおいて、ＦＥＴとしてデプレッション型を使用せず、エンハンスメント型に統一しているので、ＦＥＴを製造するためのウェハコストを低くでき、電子回路２Ｄの製造コストを低くできる。
　図７は、実施の形態の変形例６に係るバイアス回路１Ｅおよび電子回路２Ｅの回路構成図である。同図に示すように、本変形例に係る電子回路２Ｅは、バイアス回路１Ｅと、リニアディテクタ回路３０と、を備える。本変形例に係るバイアス回路１Ｅおよび電子回路２Ｅは、実施の形態に係るバイアス回路１および電子回路２と比較して、バイアス回路１Ｅの構成のみが異なる。より具体的には、本変形例に係るバイアス回路１Ｅは、実施の形態に係るバイアス回路１と比較して、トランジスタ１１および１２の接続構成、および、トランジスタ２１が配置されていない点が異なる。以下、本変形例に係るバイアス回路１Ｅおよび電子回路２Ｅについて、実施の形態に係るバイアス回路１および電子回路２と同じ点については説明を省略し、異なる点を中心に説明する。
　図７に示すように、バイアス回路１Ｅは、トランジスタ１１および１２と、抵抗素子Ｒ１、Ｒ２、Ｒ３およびＲ１２と、コレクタ電圧引出線１４ｃおよび１４ｄと、を備える。
　トランジスタ１１および１２、抵抗素子Ｒ１、Ｒ２およびＲ３、ならびにコレクタ電圧引出線１４ｃは、リニアディテクタ回路３０のバイアス電圧入力側に配置された入力側回路１０Ｅを構成している。また、コレクタ電圧引出線１４ｄは、リニアディテクタ回路３０の出力側に配置された出力側回路２０Ｅを構成している。
　トランジスタ１１は、ベース端子Ｂ１、コレクタ端子Ｃ１、およびエミッタ端子Ｅ１を有する第１バイポーラトランジスタである。
　抵抗素子Ｒ１は、一端がコレクタ端子Ｃ１に接続され、他端がトランジスタ１２のソース端子Ｓ１に接続され、さらに他端が抵抗素子Ｒ３を介してベース端子Ｂ１に接続された第１抵抗素子である。
　抵抗素子Ｒ２は、一端がエミッタ端子Ｅ１に接続され、他端がグランドに接続された第２抵抗素子である。
　抵抗素子Ｒ３は、一端がベース端子Ｂ１に接続され、他端がトランジスタ１２のソース端子Ｓ１に接続された第３抵抗素子である。言い換えると、抵抗素子Ｒ３は、ベース端子Ｂ１とソース端子Ｓ１とを結ぶ経路上に直列配置された第３抵抗素子である。
　トランジスタ１２は、電源線３と抵抗素子Ｒ１との間に配置され、抵抗素子Ｒ１と電源線３との接続および非接続を切り替える第１スイッチトランジスタである。トランジスタ１２は、例えば、ゲート端子Ｇ１、ドレイン端子Ｄ１、およびソース端子Ｓ１を有するｎ型のＦＥＴである。より具体的には、ドレイン端子Ｄ１は電源線３に接続され、ソース端子Ｓ１は抵抗素子Ｒ１の他端および抵抗素子Ｒ３の他端に接続され、ゲート端子Ｇ１は、制御信号端子１１１に接続されている。
　コレクタ電圧引出線１４ｃは、コレクタ端子Ｃ１とリニアディテクタ回路３０のバイアス端子１３３とを結ぶ信号線であり、コレクタ端子Ｃ１のコレクタ電圧Ｖｃ１をバイアス電圧としてリニアディテクタ回路３０に伝達する。コレクタ電圧引出線１４ｄは、リニアディテクタ回路３０の出力端子１３２とバイアス回路１Ｃの出力端子１２２を結ぶ信号線であり、上記高周波信号の電力およびコレクタ電圧Ｖｃ１に対応した直流電圧を出力端子１２２に伝達する。つまり、コレクタ電圧引出線１４ｃおよび１４ｄは、コレクタ端子Ｃ１とリニアディテクタ回路３０とを結ぶ経路を少なくとも含み、コレクタ端子Ｃ１のコレクタ電圧Ｖｃ１をバイアス電圧としてリニアディテクタ回路３０に伝達するコレクタ電圧引出線を構成している。
　なお、本変形例に係るバイアス回路１Ｅでは、出力端子１２２は、リニアディテクタ回路３０で生成された直流電圧を出力する出力端子として機能している。
　本変形例に係るバイアス回路１Ｅの上記構成によれば、トランジスタ１１のベース端子Ｂ１およびコレクタ端子Ｃ１が、抵抗素子（Ｒ１またはＲ３）およびトランジスタ１２を介して電源電圧Ｖｃｃを供給する電源線３に接続され、エミッタ端子Ｅ１が抵抗素子Ｒ２を介してグランドに接続されている。これにより、バイアス回路１Ｃを構成するトランジスタ１１の閾値電圧のばらつきに影響されることなく、トランジスタ１１のコレクタ電圧Ｖｃ１をバイアス電圧としてリニアディテクタ回路３０に安定して供給できる。
　また、本変形例に係るバイアス回路１Ｅでは、トランジスタ１２の導通および非導通により、リニアディテクタ回路３０へのバイアス電圧（コレクタ電圧Ｖｃ１）の供給および非供給を切り替えることが可能である。このとき、トランジスタ１２が非導通の場合、コレクタ端子Ｃ１の電圧は電源電圧Ｖｃｃとはならない。これより、リニアディテクタ回路３０に電源電圧Ｖｃｃが印加されず、リニアディテクタ回路３０の出力電圧として電源電圧Ｖｃｃは出力されない。つまり、バイアス電圧の供給が不要な期間であってリニアディテクタ回路３０からの出力信号が不要な場合には、当該出力信号として電源電圧Ｖｃｃは出力されない。
　これにより、本変形例に係るバイアス回路１Ｅの構成によれば、リニアディテクタ回路３０の出力信号として電源電圧Ｖｃｃが出力されることを回避できる。つまり、出力側回路２０Ｃにスイッチトランジスタを、また、リニアディテクタ回路３０内にスイッチトランジスタを設けなくてもよく、バイアス回路１Ｅの回路部品を削減できる。また、不要な電力を消費せず、低消費電力化できる。
　なお、本変形例に係るバイアス回路１Ｅにおいても、抵抗素子Ｒ１と抵抗素子Ｒ２とを結ぶ経路上に配置された、ダイオード接続された第２バイポーラトランジスタを別途備えてもよい。その場合、バイアス電圧として供給されるコレクタ電圧Ｖｃ１を大きくすることができる。
　（その他の実施の形態など）
　以上、本発明に係るバイアス回路および電子回路について、実施の形態および変形例を挙げて説明したが、本発明のバイアス回路および電子回路は、上記実施の形態および変形例に限定されるものではない。上記実施の形態および変形例における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るバイアス回路および電子回路を内蔵した各種機器も本発明に含まれる。
　なお、上記実施の形態および変形例に係るバイアス回路および電子回路において、図面に開示された各回路素子および信号経路を接続する経路の間に別の高周波回路素子および配線などが挿入されていてもよい。
　本発明は、安定したバイアス電圧を供給するバイアス回路および当該バイアス回路を備えた電子回路として、増幅回路などに広く利用できる。
　１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｈ、５００　　バイアス回路
　２、２Ａ、２Ｂ、２Ｃ、２Ｄ、２Ｅ、６００　　電子回路
　３　　電源線
　１０、１０Ａ、１０Ｃ、１０Ｄ、１０Ｅ　　入力側回路
　１１、１２、１３、２１、４１、５０１　　トランジスタ
　１４ａ、１４ｂ、１４ｃ、１４ｄ　　コレクタ電圧引出線
　２０、２０Ｂ、２０Ｃ、２０Ｅ　　出力側回路
　３０　　リニアディテクタ回路
　３１　　検出部
　１１１、１２３、１３５、５１１　　制御信号端子
　１１３、５１３　　電源入力端子
　１２２、１３２、５２２　　出力端子
　１３１　　入力端子
　１３３　　バイアス端子
　１３４　　電源端子
　５１４ａ、５１４ｂ　　ソース電圧引出線
　Ｂ１、Ｂ３　　ベース端子
　Ｃ１、Ｃ３　　コレクタ端子
　Ｃ２０　　キャパシタ
　Ｄ、Ｄ１、Ｄ２　　ドレイン端子
　Ｅ１、Ｅ３　　エミッタ端子
　Ｇ、Ｇ１、Ｇ２　　ゲート端子
　Ｒ１、Ｒ１１、Ｒ１２、Ｒ２、Ｒ３、Ｒ４　　抵抗素子
　Ｓ、Ｓ１、Ｓ２　　ソース端子

Claims (15)

  1. 　外部回路にバイアス電圧を供給するバイアス回路であって、
    　コレクタ端子、エミッタ端子、およびベース端子を有する第１バイポーラトランジスタと、
    　一端が前記コレクタ端子に接続され、他端が電源線および前記ベース端子に接続された第１抵抗素子と、
    　一端が前記エミッタ端子に接続された第２抵抗素子と、
    　前記第２抵抗素子の他端とグランドとの間に配置され、前記第２抵抗素子とグランドとの接続および非接続を切り替える第１スイッチトランジスタと、
    　前記コレクタ端子と前記外部回路とを結ぶ経路を少なくとも含み、前記コレクタ端子のコレクタ電圧に対応した電圧を前記バイアス電圧として伝達するコレクタ電圧引出線と、
    　前記コレクタ電圧引出線の経路上に配置され、前記外部回路の出力端子と前記コレクタ端子との接続および非接続を切り替える第２スイッチトランジスタと、を備える、
    　バイアス回路。
  2. 　さらに、
    　前記第１抵抗素子と前記第２抵抗素子とを結ぶ経路上に、ダイオード接続された第２バイポーラトランジスタを備え、
    　前記第１スイッチトランジスタおよび前記第２スイッチトランジスタは、エンハンスメント型のトランジスタである、
    　請求項１に記載のバイアス回路。
  3. 　外部回路にバイアス電圧を供給するバイアス回路であって、
    　コレクタ端子、エミッタ端子、およびベース端子を有する第１バイポーラトランジスタと、
    　一端が前記コレクタ端子に接続され、他端が電源線に接続された第１抵抗素子と、
    　一端が前記エミッタ端子に接続され、他端がグランドに接続された第２抵抗素子と、
    　前記ベース端子と前記第１抵抗素子の他端との間に配置され、前記ベース端子と前記電源線との接続および非接続を切り替える第１スイッチトランジスタと、
    　前記コレクタ端子と前記外部回路とを結ぶ経路を少なくとも含み、前記コレクタ端子のコレクタ電圧に対応した電圧を前記バイアス電圧として伝達するコレクタ電圧引出線と、
    　前記コレクタ電圧引出線の経路上に配置され、前記外部回路の出力端子と前記コレクタ端子との接続および非接続を切り替える第２スイッチトランジスタと、を備える、
    　バイアス回路。
  4. 　外部回路にバイアス電圧を供給するバイアス回路であって、
    　コレクタ端子、エミッタ端子、およびベース端子を有する第１バイポーラトランジスタと、
    　一端が前記コレクタ端子に接続され、他端が電源線に接続された第１抵抗素子と、
    　前記第１抵抗素子とグランドとを結ぶ経路上に配置され、コレクタ端子、エミッタ端子、およびベース端子を有する第２バイポーラトランジスタと、
    　一端が前記第２バイポーラトランジスタのエミッタ端子に接続され、他端がグランドに接続された第２抵抗素子と、
    　前記第２バイポーラトランジスタのベース端子と前記第２バイポーラトランジスタのコレクタ端子との間に配置され、前記第２バイポーラトランジスタのベース端子と前記第２バイポーラトランジスタのコレクタ端子との接続および非接続を切り替える第１スイッチトランジスタと、
    　前記第２バイポーラトランジスタのコレクタ端子と前記外部回路とを結ぶ経路を少なくとも含み、前記コレクタ端子のコレクタ電圧に対応した電圧を前記バイアス電圧として伝達するコレクタ電圧引出線と、
    　前記コレクタ電圧引出線の経路上に配置され、前記外部回路の出力端子と前記第２バイポーラトランジスタのコレクタ端子との接続および非接続を切り替える第２スイッチトランジスタと、を備える、
    　バイアス回路。
  5. 　前記第１バイポーラトランジスタは、ヘテロ接合バイポーラトランジスタであり、
    　前記第１スイッチトランジスタおよび前記第２スイッチトランジスタは、電界効果型トランジスタである、
    　請求項１～４のいずれか１項に記載のバイアス回路。
  6. 　前記第１スイッチトランジスタおよび前記第２スイッチトランジスタは、エンハンスメント型のトランジスタである、
    　請求項１～５のいずれか１項に記載のバイアス回路。
  7. 　前記第１スイッチトランジスタが導通状態である場合には、前記第２スイッチトランジスタが導通状態であり、
    　前記第１スイッチトランジスタが非導通状態である場合には、前記第２スイッチトランジスタが非導通状態である、
    　請求項１～６のいずれか１項に記載のバイアス回路。
  8. 　外部回路にバイアス電圧を供給するバイアス回路であって、
    　コレクタ端子、エミッタ端子、およびベース端子を有する第１バイポーラトランジスタと、
    　一端が前記コレクタ端子に接続され、他端が前記ベース端子に接続された第１抵抗素子と、
    　一端が前記エミッタ端子に接続され、他端がグランドに接続された第２抵抗素子と、
    　前記第１抵抗素子の他端と電源線との間に配置され、前記第１抵抗素子と前記電源線との接続および非接続を切り替える第１スイッチトランジスタと、
    　前記コレクタ端子と前記外部回路とを結ぶ経路を少なくとも含み、前記コレクタ端子のコレクタ電圧に対応した電圧を前記バイアス電圧として伝達するコレクタ電圧引出線と、を備える、
    　バイアス回路。
  9. 　前記第１バイポーラトランジスタは、ヘテロ接合バイポーラトランジスタであり、
    　前記第１スイッチトランジスタは、電界効果型トランジスタである、
    　請求項８に記載のバイアス回路。
  10. 　さらに、
    　前記第１抵抗素子と前記第２抵抗素子とを結ぶ経路上に、ダイオード接続された第２バイポーラトランジスタを備え、
    　前記第１スイッチトランジスタは、エンハンスメント型のトランジスタである、
    　請求項８または９に記載のバイアス回路。
  11. 　さらに、
    　前記ベース端子と前記第１抵抗素子の他端とを結ぶ経路上に直列配置された第３抵抗素子を備える、
    　請求項１～１０のいずれか１項に記載のバイアス回路。
  12. 　請求項１～１１のいずれか１項に記載のバイアス回路と、
    　前記外部回路と、を備える、
    　電子回路。
  13. 　さらに、
    　前記コレクタ電圧に対応した電圧が供給される、前記外部回路が有する処理回路とグランドとを結ぶ経路上に配置され、前記処理回路とグランドとの接続および非接続を切り替える第３スイッチトランジスタを備える、
    　請求項１２に記載の電子回路。
  14. 　請求項１～７のいずれか１項に記載のバイアス回路と、
    　前記外部回路と、を備え、
    　前記第２スイッチトランジスタは、電界効果型トランジスタであり、
    　前記第２スイッチトランジスタのゲート端子およびドレイン端子の間には容量素子が接続されている、
    　電子回路。
  15. 　前記外部回路は、高周波信号を入力し、当該高周波信号の電力に応じた直流信号を出力するディテクタ回路である、
    　請求項１２～１４のいずれか１項に記載の電子回路。
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