KR20210027771A - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

수직형 메모리 장치는 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장된 채널, 상기 채널의 외측벽에 형성되어 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연막, 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 전하 저장 구조물, 상기 기판 상에 상기 제1 방향으로 서로 이격되고 각각이 상기 전하 저장 구조물을 둘러싸는 게이트 전극들, 및 상기 게이트 전극들 사이에 형성되어 내부에 에어 갭을 포함하는 제1 절연 패턴을 구비할 수 있으며, 상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 제1 방향으로 서로 이격되고, 상기 각 전하 트래핑 패턴들에서, 상기 제1 블로킹 패턴에 대향하는 외측벽의 상기 제1 방향으로의 길이는 상기 터널 절연막에 대향하는 내측벽의 상기 제1 방향으로의 길이보다 작을 수 있다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다.
VNAND 플래시 메모리 장치에서 수직 채널의 외측벽에 형성되는 전하 트래핑 막은 수직으로 연장되도록 형성되며, 이에 따라 복수의 층들에 각각 형성된 게이트 전극들에 의해 이들 내에 저장된 전하가 수직 방향으로 이동할 수 있다. 그 결과, 상기 VNAND 플래시 메모리 장치의 리텐션 특성이 열화될 수 있으며, 이는 상기 장치의 신뢰성 악화 문제를 야기한다.
본 발명의 일 과제는 개선된 신뢰성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 과제는 개선된 신뢰성을 갖는 수직형 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장된 채널, 상기 채널의 외측벽에 형성되어 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연막, 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 전하 저장 구조물, 상기 기판 상에 상기 제1 방향으로 서로 이격되고 각각이 상기 전하 저장 구조물을 둘러싸는 게이트 전극들, 및 상기 게이트 전극들 사이에 형성되어 내부에 에어 갭을 포함하는 제1 절연 패턴을 구비할 수 있으며, 상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 제1 방향으로 서로 이격되고, 상기 각 전하 트래핑 패턴들에서, 상기 제1 블로킹 패턴에 대향하는 외측벽의 상기 제1 방향으로의 길이는 상기 터널 절연막에 대향하는 내측벽의 상기 제1 방향으로의 길이보다 작을 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장된 채널, 상기 채널의 외측벽에 형성되어 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연막, 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 전하 저장 구조물, 상기 기판 상에 상기 제1 방향으로 서로 이격되고 각각이 상기 전하 저장 구조물을 둘러싸는 게이트 전극들, 상기 게이트 전극들 사이에 형성되어 내부에 에어 갭을 포함하는 절연 패턴, 및 상기 절연 패턴의 각 상하면에 형성된 식각 저지막을 포함할 수 있으며, 상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 제1 방향으로 서로 이격될 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장된 채널, 상기 채널의 외측벽에 형성되어 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연막, 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 전하 저장 구조물, 상기 기판 상에 상기 제1 방향으로 서로 이격되고 각각이 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 전하 저장 구조물을 둘러싸는 게이트 전극들, 상기 게이트 전극들 사이에 형성되어 내부에 에어 갭을 포함하는 절연 패턴, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 각 게이트 전극들의 말단 측벽을 커버하는 보호막, 및 상기 각 게이트 전극들의 상하면 및 상기 전하 저장 구조물에 대향하는 일 측벽 및 상기 보호막의 상하면을 커버하는 제2 블로킹 패턴을 포함할 수 있으며, 상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 제1 방향으로 서로 이격될 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장된 채널, 상기 채널의 외측벽에 형성되어 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연막, 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 전하 저장 구조물, 상기 기판 상에 상기 제1 방향으로 서로 이격되고, 각각이 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 전하 저장 구조물을 둘러싸는 게이트 전극들, 상기 게이트 전극들 사이에 형성되어 내부에 에어 갭을 포함하는 절연 패턴, 및 상기 각 게이트 전극들의 상하면, 상기 전하 저장 구조물에 대향하는 상기 각 게이트 전극들의 측벽 및 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 각 게이트 전극들의 말단 측벽을 커버하는 제2 블로킹 막을 포함할 수 있으며, 상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 제1 방향으로 서로 이격될 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장되며, 컵 형상의 채널, 상기 채널의 외측벽에 형성되어 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연막, 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 전하 저장 구조물, 및 상기 채널이 형성하는 내부 공간을 채우는 충전 패턴을 포함하는 제1 기둥 구조물, 상기 기판 상에 형성되어 상기 제1 방향으로 연장되고, 절연 물질을 포함하는 제2 기둥 구조물, 상기 기판 상에 상기 제1 방향으로 서로 이격되고, 각각이 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 각 제1 및 제2 기둥 구조물들을 둘러싸는 게이트 전극들, 상기 각 게이트 전극들의 상하면, 상기 전하 저장 구조물에 대향하는 상기 각 게이트 전극들의 측벽 및 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 각 게이트 전극들의 말단 측벽을 커버하는 제2 블로킹 막을 포함할 수 있으며, 상기 제2 블로킹 막은 상기 제2 기둥 구조물에 대향하는 상기 절연 패턴의 측벽도 커버하며, 이에 따라 상기 제2 기둥 구조물과 상기 제1 기둥 구조물 사이에서 상기 제1 방향으로 연장될 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장된 채널, 상기 채널의 외측벽에 형성되어 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연막, 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 전하 저장 구조물, 상기 기판 상에 상기 제1 방향으로 서로 이격되고 각각이 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 전하 저장 구조물을 둘러싸는 게이트 전극들, 상기 게이트 전극들 사이에 형성되어 내부에 에어 갭을 포함하는 제1 절연 패턴, 상기 기판 상에 형성되어 상기 제2 방향으로 연장되며 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 게이트 전극들의 말단에 인접한 CSP, 상기 게이트 전극들 상에서 상기 제3 방향으로 연장되며, 상기 채널에 전기적으로 연결되는 비트 라인을 포함할 수 있으며, 상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 제1 방향으로 서로 이격되고, 상기 각 전하 트래핑 패턴들에서, 상기 제1 블로킹 패턴에 대향하는 외측벽의 상기 제1 방향으로의 길이는 상기 터널 절연막에 대향하는 내측벽의 상기 제1 방향으로의 길이보다 작을 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 제1 희생막 및 제2 희생막 구조물이 교대로 반복적으로 적층된 몰드를 형성하고, 상기 기판 상에 상기 몰드를 관통하는 채널 및 이의 외측벽에 상기 기판 상면에 평행한 수평 방향으로 순차적으로 적층된 터널 절연막, 전하 트래핑 막 및 제1 블로킹 막을 포함하는 전하 저장막 구조물을 형성하고, 상기 몰드를 관통하여 상기 기판 상면을 노출시키는 제1 개구를 형성하고, 이에 따라 상기 제1 희생막 및 상기 제2 희생막 구조물은 각각 제1 희생 패턴 및 제2 희생 구조물로 변환되며, 상기 제1 개구를 통해 상기 제1 희생 패턴을 이와 다른 물질을 포함하는 제3 희생 패턴으로 치환하고, 상기 제2 희생 구조물 및 상기 제1 블로킹 막의 일부를 제거하여 제2 개구를 형성하며, 이에 따라 상기 제1 블로킹 막은 상기 기판 상면에 수직한 수직 방향으로 서로 이격된 제1 블로킹 패턴들로 변환되고, 상기 전하 트래핑 막의 일부를 제거하여 상기 제2 개구에 연결되는 제3 개구를 형성하며, 이에 따라 상기 전하 트래핑 막은 상기 수직 방향으로 서로 이격된 전하 트래핑 패턴들로 변환되고, 상기 제2 및 제3 개구들을 채우는 절연 패턴을 형성하되, 상기 절연 패턴 내에는 에어 갭이 형성되고, 그리고 상기 제3 희생 패턴을 게이트 전극으로 치환할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 제1 희생막 및 제2 희생막 구조물이 상기 기판 상면에 수직한 제1 방향을 따라 교대로 반복적으로 적층된 몰드를 형성하고, 상기 기판 상에 상기 몰드를 관통하는 채널 및 이의 외측벽에 상기 기판 상면에 평행한 수평 방향으로 순차적으로 적층된 터널 절연막, 전하 트래핑 막 및 제1 블로킹 막을 포함하는 전하 저장막 구조물을 형성하고, 상기 몰드를 관통하여 상기 기판 상면을 노출시키며 상기 기판 상면에 평행한 제2 방향으로 연장되는 제1 개구를 형성하고, 이에 따라 상기 제1 희생막 및 상기 제2 희생막 구조물은 각각 제1 희생 패턴 및 제2 희생 구조물로 변환되며, 상기 제1 희생 패턴을 게이트 전극으로 치환하고, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 게이트 전극의 말단의 측벽을 커버하는 보호막을 형성하고, 상기 제2 희생 구조물 및 상기 제1 블로킹 막의 일부를 제거하여 제2 개구를 형성하며, 이에 따라 상기 제1 블로킹 막은 상기 제1 서로 이격된 제1 블로킹 패턴들로 변환되고, 상기 전하 트래핑 막의 일부를 제거하여 상기 제2 개구에 연결되는 제3 개구를 형성하며, 이에 따라 상기 전하 트래핑 막은 상기 제1 방향으로 서로 이격된 전하 트래핑 패턴들로 변환되고, 그리고 상기 제2 및 제3 개구들을 채우는 절연 패턴을 형성하되, 상기 절연 패턴 내에는 에어 갭이 형성될 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 제1 희생막 및 제2 희생막 구조물이 교대로 반복적으로 적층된 몰드를 형성하고, 상기 기판 상에 상기 몰드를 관통하는 채널 및 이의 외측벽에 상기 기판 상면에 평행한 수평 방향으로 순차적으로 적층된 터널 절연막, 전하 트래핑 막 및 제1 블로킹 막을 포함하는 전하 저장막 구조물을 형성하고, 상기 몰드를 관통하여 상기 기판 상면을 노출시키는 제1 개구를 형성하고, 이에 따라 상기 제1 희생막 및 상기 제2 희생막 구조물은 각각 제1 희생 패턴 및 제2 희생 구조물로 변환되며, 상기 제1 개구를 통해 상기 제1 희생 패턴을 이와 다른 물질을 포함하는 제3 희생 패턴으로 치환하고, 상기 제2 희생 구조물 및 상기 제1 블로킹 막의 일부를 제거하여 제2 개구를 형성하며, 이에 따라 상기 제1 블로킹 막은 상기 기판 상면에 수직한 수직 방향으로 서로 이격된 제1 블로킹 패턴들로 변환되고, 상기 제2 개구에 의해 노출된 상기 전하 트래핑 막 부분을 산화시켜 분리막을 형성하며, 이에 따라 상기 전하 트래핑 막은 상기 수직 방향으로 서로 이격된 전하 트래핑 패턴들로 변환되고, 상기 제2 및 제3 개구들을 채우는 절연 패턴을 형성하되, 상기 절연 패턴 내에는 에어 갭이 형성되고, 그리고 상기 제3 희생 패턴을 게이트 전극으로 치환할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 제1 희생막 및 제2 희생막 구조물이 교대로 반복적으로 적층된 몰드를 형성하고, 상기 기판 상에 상기 몰드를 관통하는 채널 및 이의 외측벽에 상기 기판 상면에 평행한 수평 방향으로 순차적으로 적층된 터널 절연막, 전하 트래핑 막 및 제1 블로킹 막을 각각 포함하는 제1 및 제2 전하 저장막 구조물들을 형성하고, 상기 몰드를 관통하여 상기 기판 상면을 노출시키는 제1 개구를 형성하고, 이에 따라 상기 제1 희생막 및 상기 제2 희생막 구조물은 각각 제1 희생 패턴 및 제2 희생 구조물로 변환되며, 상기 제1 개구를 통해 상기 제1 희생 패턴을 이와 다른 물질을 포함하는 제3 희생 패턴으로 치환하고, 상기 각 제2 전하 저장막 구조물들을 제거하여 제2 개구를 형성하고, 상기 제2 개구를 통해 상기 제2 희생 구조물 및 상기 제1 블로킹 막의 일부를 제거하여 제3 개구를 형성하며, 이에 따라 상기 제1 블로킹 막은 상기 기판 상면에 수직한 제1 방향으로 서로 이격된 제1 블로킹 패턴들로 변환되고, 상기 전하 트래핑 막의 일부를 제거하여 상기 제3 개구에 연결되는 제4 개구를 형성하며, 이에 따라 상기 전하 트래핑 막은 상기 제1 방향으로 서로 이격된 전하 트래핑 패턴들로 변환되고, 상기 제3 및 제4 개구들을 채우는 제1 절연 패턴을 형성하되, 상기 절연 패턴 내에는 에어 갭이 형성되고, 그리고 상기 제3 희생 패턴을 게이트 전극으로 치환할 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치에서, 게이트 전극들 사이에는 에어 갭을 포함하는 절연 패턴이 형성될 수 있으므로, 상기 게이트 전극들에 서로 다른 전압이 인가되더라도, 상기 절연 패턴에 절연성 파괴 현상이 발생하는 것이 감소될 수 있다. 따라서 상기 제2 절연 패턴은 가능한 한 얇은 두께로 형성 가능하며, 이를 포함하는 상기 수직형 메모리 장치는 수직 방향으로 많은 수의 게이트 전극들이 적층되더라도 그 높이 증가가 억제될 수 있다.
또한, 복수의 전하 트래핑 패턴들이 상기 게이트 전극들에 각각 인접하도록 서로 분리됨으로써, 서로 다른 층에 형성된 상기 게이트 전극들에 의해 전하가 수직 방향으로 이동하여 리텐션 특성이 열화되는 것을 방지할 수 있다.
도 1 내지 도 21은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 22 내지 도 27은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 28 및 29는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 30 내지 도 41은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 42는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 이하의 발명의 상세한 설명에서는(청구항은 제외), 기판 상면에 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 평행하고 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
한편, 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 21은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
구체적으로, 도 1, 4, 6 및 8은 평면도들이고, 도 2-3, 6, 8, 5, 7 및 9-21은 단면도들이다. 이때, 도 2-3 및 5는 대응하는 각 단면도들의 A-A'선을 따라 절단한 단면도들이고, 도 7은 대응하는 단면도의 B-B'선을 따라 절단한 단면도이며, 도 9 및 10-21은 대응하는 각 단면도들의 C-C'선을 따라 절단한 단면도들이다. 한편, 도 10-19는 도 9의 X 영역에 대한 확대 단면도들이다.
도 1 및 2를 참조하면, 기판(100) 상에 제1 절연막(110), 제1 희생막(120) 및 제2 희생막 구조물(190)을 포함하는 몰드막을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기판(100)은 제1 영역(I) 및 이를 적어도 부분적으로 둘러싸는 제2 영역(II)을 포함할 수 있다. 제1 영역(I)은 메모리 셀들이 형성되는 셀 어레이 영역일 수 있으며, 제2 영역(II)은 상기 메모리 셀들에 전기적인 신호를 전달하는 콘택 플러그들이 형성되는 연장 영역 혹은 계단 영역일 수 있다.
예시적인 실시예들에 있어서, 상기 몰드막은 기판(100) 상에 상기 제1 방향을 따라 순차적으로 적층된 제1 절연막(110), 제1 희생막(120) 및 제1 절연막(110)을 포함할 수 있으며, 또한 제1 절연막(110) 상에 교대로 반복적으로 적층된 제1 희생막(120) 및 제2 희생막 구조물(190), 및 최상층 제1 희생막(120) 상에 형성된 제1 절연막(110)을 더 포함할 수 있다.
제1 절연막(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 희생막(120)은 이에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 희생막 구조물(190)은 상기 제1 방향을 따라 순차적으로 적층된 제2 내지 제4 희생막들(160, 170, 180)을 포함할 수 있다. 이때, 각 제2 및 제4 희생막들(160, 180)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제3 희생막(170)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 희생막 구조물(190)의 상기 제1 방향으로의 두께는 제1 희생막(120)의 상기 제1 방향으로의 두께와 동일하거나 더 작을 수 있으며, 이에 따라 제2 희생막 구조물(190)에 포함된 제3 희생막(170)은 제1 희생막(120)보다 작은 두께를 가질 수 있다.
도 3을 참조하면, 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하여 상기 몰드막을 패터닝하는 식각 공정을 수행하되, 상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시키는 트림 공정을 함께 교대로 반복적으로 수행함으로써, 복수 개의 계단층들을 포함하는 계단 형상의 몰드를 기판(100) 상에 형성할 수 있다.
이하에서, "계단층"은 외부로 노출되는 부분뿐만 아니라 외부로 노출되지 않는 부분까지 모두 포함하여 동일 층에 형성된 구조물 모두를 지칭하는 것으로 정의하며, 각 계단층들에서 상층 계단층들에 의해 커버되지 않아 외부로 노출되는 부분만을 "계단"으로 정의한다. 예시적인 실시예들에 있어서, 상기 계단들은 상기 제2 방향을 따라 배치될 수 있으며, 이것이 도면 상에 도시되어 있다. 하지만, 본 발명의 개념은 이에 한정되지 않으며, 상기 계단들은 상기 제3 방향을 따라 추가로 배치될 수도 있다.
예시적인 실시예들에 있어서, 상기 각 계단층들은 제1 희생막(120), 그 상부에 형성된 제2 희생막(160), 및 그 하부에 순차적으로 적층된 제3 및 제4 희생막들(170, 180)을 포함할 수 있으며, 제2 희생막(160)의 말단부, 예를 들어, 상기 제2 방향으로의 말단부 상면이 상기 각 계단들의 상면을 형성할 수 있다.
도 4 및 5를 참조하면, 상기 몰드를 커버하는 제1 층간 절연막(220)을 기판(100) 상에 형성한 후, 제1 층간 절연막(220) 및 상기 몰드를 관통하여 기판(100)의 상면에 접촉하는 제1 기둥 구조물을 형성할 수 있다.
상기 제1 기둥 구조물은 예를 들어, 건식 식각 공정을 통해 제1 층간 절연막(220) 및 상기 몰드를 관통하여 기판(100)의 상면을 노출시키는 채널 홀을 형성하고 이를 채우도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 건식 식각 공정은 상기 채널 홀이 기판(100)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 상기 채널 홀은 기판(100)의 상부 일부까지 관통하도록 형성될 수 있다. 상기 채널 홀은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성되어 채널 홀 어레이가 정의될 수 있다.
이후, 노출된 기판(100) 상부를 씨드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 상기 채널 홀의 하부를 채우는 반도체 패턴(130)을 형성할 수 있다. 반도체 패턴(130)은 예를 들어, 결정질 실리콘을 포함할 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴(130)의 상면의 높이는 기판(100) 상면으로부터 상기 제1 방향을 따라 2번째 층에 형성된 제1 절연막(110)의 하면의 높이보다는 높고 그 상면의 높이보다는 낮을 수 있다.
이후, 상기 채널 홀의 측벽, 반도체 패턴(130)의 상면, 및 제1 층간 절연막(220)의 상면에 제1 블로킹 막(230), 전하 트래핑 막(240), 터널 절연막(250) 및 제1 스페이서 막(도시되지 않음)을 순차적으로 형성하고, 상기 제1 스페이서 막을 이방성 식각하여 상기 채널 홀의 측벽에만 잔류하는 제1 스페이서(도시되지 않음)를 형성한 후, 상기 제1 스페이서를 식각 마스크로 사용하여 터널 절연막(250), 전하 트래핑 막(240) 및 제1 블로킹 막(230)을 식각함으로써, 이들 각각이 반도체 패턴(130)의 상면 및 상기 채널 홀의 측벽 상에 형성되어 저면 중앙부가 뚫린 컵 형상을 갖도록 할 수 있으며, 이때 반도체 패턴(130)의 상부도 부분적으로 함께 제거될 수 있다. 반도체 패턴(130)의 상면 및 상기 채널 홀의 측벽 상에 순차적으로 적층된 제1 블로킹 막(230), 전하 트래핑 막(240) 및 터널 절연막(250)은 함께 전하 저장막 구조물(260)을 형성할 수 있다.
상기 제1 스페이서를 제거한 후, 노출된 반도체 패턴(130), 전하 저장막 구조물(260), 및 제1 층간 절연막(220) 상에 채널막을 형성하고, 상기 채널 홀의 나머지 부분을 충분히 채우는 충전막을 상기 채널막 상에 형성한다. 이후, 제1 층간 절연막(220)의 상면이 노출될 때까지 상기 충전막 및 상기 채널막을 평탄화함으로써, 상기 채널 홀의 나머지 부분을 채우며 필라 형상을 갖는 충전 패턴(280)을 형성할 수 있으며, 상기 채널막은 충전 패턴(280)의 측벽 및 저면을 커버하는 컵 형상의 채널(270)로 변환될 수 있다. 이에 따라, 상기 채널 홀에 의해 노출된 반도체 패턴(130) 상에는 전하 저장막 구조물(260), 채널(270) 및 충전 패턴(280)이 순차적으로 적층될 수 있다.
채널(270)이 형성되는 상기 채널 홀이 상기 채널 홀 어레이를 정의함에 따라, 상기 채널 홀 내에 형성되는 채널(270) 역시 이에 대응하여 채널 어레이를 정의할 수 있다. 예시적인 실시예들에 있어서, 상기 채널 어레이는 상기 제2 방향을 따라 복수 개로 형성된 제1 채널들을 포함하는 제1 채널 열(270a)과, 상기 제2 방향을 따라 복수 개로 형성된 제2 채널들을 포함하면서 상기 제3 방향으로 제1 채널 열과 일정한 간격으로 이격된 제2 채널 열(270b)을 포함할 수 있다. 상기 제1 채널들은 상기 제2 채널들로부터 상기 제2 방향과 예각을 이루는 방향에 각각 위치할 수 있으며, 상기 제1 및 제2 채널들은 전체적으로 상기 제2 방향을 기준으로 지그재그 형상으로 배열될 수 있다.
상기 제1 및 제2 채널 열들(270a, 270b)은 상기 제3 방향을 따라 교대로 반복적으로 배열될 수 있다. 예시적인 실시예들에 있어서, 상기 제3 방향을 따라 5개의 제1 채널 열들(270a) 및 4개의 제2 채널 열들(270b)이 교대로 배치될 수 있으며, 이들은 하나의 채널 블록을 형성할 수 있다. 상기 채널 홀 어레이는 상기 제3 방향을 따라 서로 이격된 복수의 채널 블록들을 포함할 수 있다.
다만, 상기 하나의 채널 블록이 포함하는 상기 채널 열들의 개수는 전술한 것에 한정되지 않을 수 있다. 이하에서는 예시적으로, 상기 채널 블록 내에 배열된 4개의 채널 열들을 상기 제3 방향을 따라 순서대로 제1, 제2, 제3 및 제4 채널 열들(270a, 270b, 270c, 270d)로 지칭하고, 가운데에 배치된 채널 열은 제5 채널 열(270e)로 지칭하며, 나머지 4개의 채널 열들을 다시 제1, 제2, 제3 및 제4 채널 열들(270a, 270b, 270c, 270d)로 지칭하기로 한다.
이후, 충전 패턴(280), 채널(270), 및 전하 저장막 구조물(260)의 상부를 제거하여 제1 리세스를 형성하고, 상기 제1 리세스를 채우는 캐핑막을 제1 층간 절연막(220) 상에 형성한 후, 상기 제1 층간 절연막(220)의 상면이 노출될 때까지 상기 캐핑막을 평탄화함으로써, 캐핑 패턴(290)을 형성할 수 있다. 캐핑 패턴(280)은 예를 들어, 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
상기 채널 홀 내에 형성된 반도체 패턴(130), 전하 저장막 구조물(260), 채널(270), 충전 패턴(280), 및 캐핑 패턴(290)은 상기 제1 기둥 구조물을 형성할 수 있다.
도 6 및 7을 참조하면, 제1 절연막(110), 제1 희생막(120) 및 제2 희생막 구조물(190)의 일부를 관통하는 제1 분리막(300)을 형성할 수 있다.
제1 분리막(300)은 제1 층간 절연막(220) 상에 식각 마스크(도시되지 않음)를 형성하고, 이를 사용하여 하부의 제1 층간 절연막(220), 제1 절연막(110), 제1 희생막(120), 제2 희생막 구조물(190), 및 상기 제1 기둥 구조물의 일부를 식각함으로써, 이들을 관통하는 제2 리세스(도시하지 않음)를 형성한 후, 이를 채우도록 형성될 수 있다. 제1 분리막(300)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 분리막(300)은 각 채널 블록들의 상기 제3 방향으로의 가운데 부분에서 상기 제2 방향으로 연장되도록 형성될 수 있으며, 제5 채널 열(270e)에 포함된 채널들(270)의 상부를 관통할 수 있다. 이에 따라, 제5 채널 열(270e)에 포함된 채널들(270)은 실제 채널로 사용되지 않는 더미 채널들일 수 있다.
예시적인 실시예들에 있어서, 제1 분리막(300)은 채널들(270) 상부뿐만 아니라, 제1 층간 절연막(220), 최상층 제1 절연막(110), 상부 2개의 층들에 형성된 제1 희생막들(120), 및 최상층 제2 희생막 구조물(190)을 관통할 수 있으며, 그 아래 1개의 층에 형성된 제2 희생막 구조물(190)도 부분적으로 관통할 수 있다. 이때, 제1 분리막(300)은 상기 몰드의 상층 2개의 계단층들을 관통할 수 있도록 상기 제2 방향으로 연장될 수 있다. 이에 따라, 제1 분리막(300)에 의해서 상부 2개의 층들에 형성된 제1 희생막들(120)이 상기 제3 방향을 따라 서로 분리될 수 있다.
도 8 및 9를 참조하면, 제1 층간 절연막(220) 및 캐핑 패턴(290) 상에 제2 층간 절연막(310)을 형성한 후, 건식 식각 공정을 통해 제1 및 제2 층간 절연막들(220, 310) 및 상기 몰드를 각각 부분적으로 관통하는 제1 개구(320)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 제1 개구(320)가 기판(100)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 이의 상부 일부까지 관통하도록 형성될 수 있다. 제1 개구(320)가 형성됨에 따라서, 이에 의해 상기 몰드에 포함된 제1 절연막(110), 제1 희생막(120), 및 제2 희생막 구조물(190)이 노출될 수 있다.
예시적인 실시예들에 있어서, 제1 개구(320)는 상기 채널 블록들 사이에서 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 제1 개구(320)가 형성됨에 따라서, 제1 절연막(110), 제1 희생막(120), 및 제2 희생막 구조물(190)은 상기 제2 방향으로 연장되는 제1 절연 패턴(115), 제1 희생 패턴(125), 및 제2 희생 구조물(195)로 각각 변환될 수 있다. 이때, 제2 희생 구조물(195)은 상기 제1 방향을 따라 순차적으로 적층된 제2 내지 제4 희생 패턴들(165, 175, 185)을 포함할 수 있다.
이후, 제1 개구(320)에 의해 노출된 기판(100) 상부에 불순물을 주입하여 불순물 영역(105)을 형성할 수 있다.
도 10을 참조하면, 제1 개구(320)에 의해 노출된 제1 및 제3 희생 패턴들(125, 175)을 부분적으로 제거하여 제3 및 제4 리세스들(330, 335)을 각각 형성할 수 있으며, 이에 따라 각 제1 및 제3 희생 패턴들(125, 175)의 상기 제2 방향으로의 길이가 감소될 수 있다.
예시적인 실시예들에 있어서, 예를 들어, 인산(H3PO4)을 사용하는 습식 식각 공정을 통해 제1 및 제3 희생 패턴들(125, 175)을 부분적으로 제거할 수 있다. 제3 희생 패턴(175)은 제1 희생 패턴(125)보다 작은 두께를 가지므로, 상기 습식 식각 공정에서 제1 희생 패턴(125)보다 작은 양이 제거될 수 있으며, 이에 따라 제4 리세스(335)의 상기 제3 방향으로의 깊이는 제3 리세스(330)의 상기 제3 방향으로의 깊이보다 작을 수 있다.
제3 및 제4 리세스들(330, 335)이 형성됨에 따라서, 제2 희생 구조물(195)에 포함된 제2 및 제4 희생 패턴들(165, 185)의 상기 제3 방향으로의 말단 표면이 노출될 수 있다.
도 11을 참조하면, 제3 및 제4 리세스들(330, 335)의 내벽 및 제2 및 제4 희생 패턴들(165, 185)의 말단 측벽에 제5 희생막을 컨포멀하게 형성한 후, 트림 공정을 통해 이를 부분적으로 제거함으로써, 제4 리세스(335) 내에 제5 희생 패턴(340)을 형성할 수 있다. 이에 따라, 상기 제3 방향으로 감소된 길이를 갖는 제3 희생 패턴(175)의 상기 제3 방향으로의 말단 측벽이 제5 희생 패턴(340)에 의해 커버될 수 있다.
제5 희생 패턴(340)은 제3 희생 패턴(175)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 제2 및 제4 희생 패턴들(165, 185)에 병합될 수도 있다. 상기 트림 공정은 예를 들어 불산(HF)을 사용하는 습식 식각 공정을 통해 수행될 수 있다.
도 12를 참조하면, 제1 희생 패턴(125)의 나머지 부분을 제거하여 제3 리세스(330)를 상기 제3 방향으로 확장함으로써 제1 블로킹 막(230)의 일부 측벽을 노출시킨 후, 상기 확장된 제3 리세스(330) 내에 제6 희생 패턴(350)을 형성할 수 있다.
제1 희생 패턴(125)은 예를 들어, 인산(H3PO4)을 사용하는 습식 식각 공정을 통해 제거될 수 있으며, 상기 습식 식각 공정 시, 제3 희생 패턴(175)은 제2, 제4 및 제5 희생 패턴들(165, 185, 340)에 의해 커버되므로 제거되지 않을 수 있다.
제6 희생 패턴(350)은 제3 리세스(330)를 채우는 제6 희생막을 기판(100) 상에 형성한 후, 제2 및 제4 희생 패턴들(165, 185)의 상기 제3 방향으로의 말단들이 노출될 때까지 예를 들어, 에치 백 공정을 통해 이를 제거함으로써 형성될 수 있다.
제6 희생 패턴(350)은 제2, 제4 및 제5 희생 패턴들(165, 185, 340)에 대해 식각 선택비를 갖는 물질, 예를 들어 폴리실리콘을 포함할 수 있다.
도 13을 참조하면, 제5 희생 패턴(340)을 제거하여 제3 희생 패턴(175)의 상기 제3 방향으로의 말단 측벽을 노출시키는 제2 개구(360)를 형성할 수 있다.
제5 희생 패턴(340)은 예를 들어, 불산(HF)을 사용하는 습식 식각 공정을 통해 제거될 수 있으며, 이때 이에 상기 제1 방향으로 인접한 제2 및 제4 희생 패턴들(165, 185) 부분도 함께 제거될 수 있다. 한편, 제2 개구(360)가 형성됨에 따라서, 제6 희생 패턴(350)의 상기 제3 방향으로의 말단의 상하면도 부분적으로 노출될 수 있다.
도 14를 참조하면, 습식 혹은 건식 산화 공정을 통해 제6 희생 패턴(350)의 상기 노출된 말단의 측벽 및 상하면을 산화시켜 제1 식각 저지막(370)을 형성한 후, 제3 희생 패턴(175)을 제거하여 제1 블로킹 막(230)의 일부 측벽을 노출시키는 제3 개구(380)를 형성할 수 있다.
제1 식각 저지막(370)은 예를 들어, 실리콘 산화물을 포함할 수 있으며, 제3 희생 패턴(175)은 예를 들어, 인산(H3PO4)을 사용하는 습식 식각 공정을 통해 제거될 수 있다. 상기 습식 식각 공정을 수행할 때, 제6 희생 패턴(350)은 제1 식각 저지막(370) 및 제2 및 제4 희생 패턴들(165, 185)에 의해 커버되므로 제거되지 않을 수 있다.
도 15를 참조하면, 제2 및 제4 희생 패턴들(165, 185)을 제거하여 제3 개구(380)를 상기 제1 방향으로 확장시킨 후, 이에 의해 노출된 제1 블로킹 막(230) 부분을 제거할 수 있으며, 이에 따라 상기 제1 방향으로 연장된 제1 블로킹 막(230)이 상기 제1 방향을 따라 서로 이격된 복수의 제1 블로킹 패턴들(235)로 변환될 수 있다.
제2 및 제4 희생 패턴들(165, 185) 및 상기 노출된 제1 블로킹 막(230) 부분은 예를 들어, 불산(HF)을 사용하는 습식 식각 공정을 통해 제거될 수 있으며, 이때 제1 식각 저지막(370)도 함께 제거될 수 있다. 상기 노출된 제1 블로킹 막(230) 부분이 제거됨에 따라서, 제3 개구(380)에 연결되며 전하 트래핑 막(240)의 일부 측벽을 노출시키는 제4 개구(390)가 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 습식 식각 공정은 등방성 식각 공정일 수 있으며, 이에 따라 제4 개구(390)는 상기 제1 방향으로의 폭이 제3 개구(380)에 연결되는 입구에서 최대값을 가질 수 있으며, 상기 제3 방향을 따라 전하 트래핑 막(240)을 향해 다가갈수록 상기 제1 방향으로의 폭이 점차 감소할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 방향을 따라 제4 개구들(390) 사이에 형성된 각 제1 블로킹 패턴들(235)의 상기 제1 방향으로의 제1 길이(L1)는 제6 희생 패턴(350)에 대향하는 외측벽에서 가장 작을 수 있으며, 전하 트래핑 막(240)에 대향하는 내측벽에서 가장 클 수 있다. 즉, 각 제1 블로킹 패턴들(235)의 제1 길이(L1)는 제6 희생 패턴(350)으로부터 전하 트래핑 막(240)을 향해 기판(100) 상면에 평행한 수평 방향을 따라 다가갈수록 점차 증가할 수 있으며, 이때 각 제1 블로킹 패턴들(235)의 상하면의 기판(100) 상면에 대한 기울기의 절대값은 상기 수평 방향을 따라 점차 증가할 수 있다.
한편, 제2 및 제4 희생 패턴들(165, 185) 및 제1 식각 저지막(370)이 제거됨에 따라서, 제6 희생 패턴(350)의 측벽 및 상하면이 노출될 수 있다.
도 16을 참조하면, 습식 혹은 건식 산화 공정을 통해 제6 희생 패턴(350)의 상기 노출된 측벽 및 상하면을 산화시켜 예를 들어, 실리콘 산화물을 포함하는 제2 식각 저지막(400)을 형성한 후, 제4 개구(390)에 의해 노출된 전하 트래핑 막(240) 부분을 제거할 수 있다.
이에 따라 상기 제1 방향으로 연장된 전하 트래핑 막(240)이 상기 제1 방향을 따라 서로 이격된 복수의 전하 트래핑 패턴들(245)로 변환될 수 있다. 이하에서는, 상기 제1 방향으로 연장되는 터널 절연막(250), 상기 제1 방향으로 서로 이격된 복수의 전하 트래핑 패턴들(245), 및 상기 제1 방향으로 서로 이격된 복수의 제1 블로킹 패턴들(235)을 함께 전하 저장 구조물(265)로 지칭하기로 한다.
상기 노출된 전하 트래핑 막(240) 부분은 예를 들어, 인산(H3PO4)을 사용하는 습식 식각 공정을 통해 제거될 수 있으며, 이때 제4 개구(390)에 연결되며 터널 절연막(250)의 일부 측벽을 노출시키는 제5 개구(410)가 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 습식 식각 공정은 등방성 식각 공정일 수 있으며, 이에 따라 제5 개구(410)는 상기 제1 방향으로의 폭이 제4 개구(390)에 연결되는 입구에서 최대값을 가질 수 있으며, 상기 제3 방향을 따라 터널 절연막(250)을 향해 다가갈수록 상기 제1 방향으로의 폭이 점차 감소할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 방향을 따라 제5 개구들(410) 사이에 형성된 각 전하 트래핑 패턴들(245)의 상기 제1 방향으로의 제2 길이(L2)는 제1 블로킹 패턴(235)에 대향하는 외측벽에서 가장 작을 수 있으며, 터널 절연막(250)에 대향하는 내측벽에서 가장 클 수 있다. 즉, 각 전하 트래핑 패턴들(245)의 제2 길이(L2)는 제1 블로킹 패턴(235)으로부터 터널 절연막(250)을 향해 상기 수평 방향을 따라 다가갈수록 점차 증가할 수 있으며, 이때 각 전하 트래핑 패턴들(245)의 상하면의 기판(100) 상면에 대한 기울기의 절대값은 상기 수평 방향을 따라 점차 증가할 수 있다.
도 17을 참조하면, 제3 내지 제5 개구들(380, 390, 410)을 채우는 제2 절연막(420)을 제1 개구(320)를 통한 증착 공정으로 형성할 수 있으며, 이때 상기 제1 방향을 따라 서로 인접하는 제6 희생 패턴들(350) 사이에는 에어 갭(430)이 형성될 수 있다.
제2 절연막(420)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 이때, 제2 절연막(420)은 제6 희생 패턴(350)의 측벽 및 상하면에 형성된 제2 식각 저지막(400)과 병합될 수도 있고, 이와 구별될 수도 있다.
한편, 에어 갭(430)의 형상, 위치 및 크기는 제2 절연막(420)의 상기 증착 공정 조건에 따라 다양할 수 있다. 일 실시예에 있어서, 에어 갭(430)은 터널 절연막(250)의 측벽을 노출시키지는 않을 수 있으나, 그 말단이 전하 트래핑 패턴들(245) 사이에 형성될 수 있다.
도 18을 참조하면, 제6 희생 패턴(350)의 상기 제3 방향으로의 말단 측벽이 노출될 때까지 제2 절연막(420) 및 제2 식각 저지막(400)을 부분적으로 제거하여 제3 내지 제5 개구들(380, 390, 410, 도 16 참조) 내에 제2 절연 패턴(425)을 형성할 수 있으며, 이때 제1 절연 패턴(115) 및/또는 제1 및 제2 층간 절연막들(220, 310)의 상기 제3 방향으로의 말단 측벽에는 제3 절연 패턴(427, 도 20 참조)이 형성될 수 있다. 다만 제3 절연 패턴(427)은 제1 절연 패턴(115) 및/또는 제1 및 제2 층간 절연막들(220, 310)에 병합될 수도 있다.
제2 절연막(420) 및 제2 식각 저지막(400)은 예를 들어, 불산(HF)을 사용하는 습식 식각 공정을 통해 부분적으로 제거될 수 있다. 상기 습식 식각 공정을 수행함에 따라서, 제2 식각 저지막(400)은 제6 희생 패턴(350)의 상하면 만을 커버할 수 있으며, 제6 희생 패턴(350)의 상기 제3 방향으로의 말단 측벽은 노출될 수 있다.
이후, 상기 노출된 제6 희생 패턴(350)을 예를 들어, 인산(H3PO4)을 사용하는 습식 식각 공정을 통해 제거함으로써, 제1 블로킹 패턴(235)의 측벽을 노출시키는 제6 개구(440)를 형성할 수 있다.
도 19를 참조하면, 제6 개구(440)의 측벽, 상기 노출된 제1 블로킹 패턴(235)의 측벽, 및 제2 절연 패턴(425) 및 제2 식각 저지막(400)의 상기 제3 방향으로의 말단 측벽에 제2 블로킹 막(450)을 형성하고, 제6 개구(440) 내에 게이트 전극(460)을 형성할 수 있다.
도 20을 함께 참조하면, 제2 블로킹 막(450)은 제3 절연 패턴(427) 및 제1 및 제2 층간 절연막들(220, 310)의 측벽, 제2 층간 절연막(310)의 상면, 및 제1 개구(320)에 의해 노출된 기판(100) 상면에도 형성될 수 있다. 제2 블로킹 막(450)은 예를 들어, 알루미늄 산화물, 하프늄 산화물 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있다.
게이트 전극(460)은 제2 블로킹 막(450) 상에 제6 개구(440)의 나머지 부분을 채우는 게이트 전극막을 형성하고, 예를 들어 습식 식각 공정을 통해 이를 부분적으로 제거함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있으며, 이에 따라 게이트 전극(460)은 게이트 도전 패턴, 및 이의 상하면 및 일 측벽을 커버하는 게이트 배리어 패턴을 포함할 수 있다. 이때, 상기 게이트 도전 패턴은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 상기 게이트 배리어 패턴은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 전극(460)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개의 층들에 적층될 수 있다. 또한, 게이트 전극(460)은 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 복수 개의 게이트 전극들(460)은 제1 개구(320)에 의해 상기 제3 방향으로 서로 이격될 수 있다. 예시적인 실시예들에 있어서, 게이트 전극(460)은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(472, 474, 476, 도 20 참조)을 포함할 수 있다.
도 20을 참조하면, 제2 블로킹 막(450) 상에 제2 스페이서 막을 형성한 후, 상기 제2 스페이서 막을 이방성 식각함으로써, 제1 개구(320)의 측벽에 제2 스페이서(480)를 형성할 수 있다.
제2 스페이서(480)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 기판(100) 즉, 불순물 영역(105) 상면, 제2 스페이서(480), 및 제2 블로킹 막(450) 상에 제1 개구(320)의 나머지 부분을 채우는 도전막을 형성한 후, 제2 층간 절연막(310)의 상면이 노출될 때까지 상기 도전막을 평탄화함으로써, 공통 소스 패턴(CSP)(490)을 형성할 수 있다. 이때, 제2 층간 절연막(310) 상면에 형성된 제2 블로킹 막(450) 부분도 함께 제거될 수 있다.
CSP(490)는 상기 제2 방향을 따라 연장될 수 있으며, 상기 제3 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. CSP(490)는 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 경우에 따라 형성되지 않고 생략될 수도 있다. CSP(490)는 이의 상기 제3 방향으로의 각 양 측벽을 커버하는 제2 스페이서(480)는 함께 분리 구조물을 형성할 수 있다.
도 21을 참조하면, 제2 층간 절연막(310), 상기 분리 구조물, 및 제2 블로킹 막(450) 상에 제3 층간 절연막(500)을 형성한 후, 제2 및 제3 층간 절연막들(310, 500)을 관통하여 캐핑 패턴(290)의 상면에 접촉하는 콘택 플러그(510)를 형성할 수 있다.
이후, 콘택 플러그(510) 상면에 접촉하는 비트 라인(520)을 더 형성함으로써 상기 수직형 메모리 장치를 완성할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(520)은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
전술한 바와 같이, 게이트 전극들(460)을 형성하기 위한 제1 희생막들(120) 사이에, 제1 블로킹 막(230)과 동일한 물질을 포함하는 제2 및 제4 희생막들(160, 180), 및 전하 트래핑 막(240)과 동일한 물질을 포함하는 제3 희생막(170)을 포함하는 제2 희생막 구조물(190)을 형성하고, 이후 제2 희생막 구조물(190)을 제거하여 제3 개구(380)를 형성할 때 제1 블로킹 막(230) 및 전하 트래핑 막(240)을 부분적으로 제거함으로써, 이들을 각각 상기 제1 방향으로 분리시킬 수 있다. 또한, 제3 개구(380)를 채우도록 제2 절연막(420)을 형성함으로써, 제2 절연막(420) 내에 에어 갭(430)을 형성할 수 있다.
이에 따라, 제1 희생막들(120)이 각각 치환된 게이트 전극들(460) 사이에는 에어 갭(430)을 포함하는 제2 절연 패턴(425)이 형성될 수 있으므로, 상기 제1 방향을 따라 서로 인접하는 게이트 전극들(460)에 서로 다른 전압이 인가되더라도, 이들 사이에 형성된 제2 절연 패턴(425)에 절연성 파괴 현상이 발생하는 것이 감소될 수 있다. 따라서 제2 절연 패턴(425)은 가능한 한 상기 제1 방향으로 얇은 두께로 형성 가능하며, 이를 포함하는 상기 수직형 메모리 장치는 상기 제1 방향으로 많은 수의 게이트 전극들(460)이 적층되더라도 그 높이 증가가 억제될 수 있다.
또한, 상기 제1 방향으로 연장되는 전하 트래핑 막(240)이 복수의 게이트 전극들(460)에 공통적으로 인접하도록 형성되는 대신에, 복수의 전하 트래핑 패턴들(245)이 게이트 전극들(460)에 각각 인접하도록 형성됨으로써, 서로 다른 층에 형성된 게이트 전극들(460)에 의해 전하가 상기 제1 방향으로 이동하여 리텐션 특성이 열화되는 것을 방지할 수 있다.
도 8, 19 및 21을 다시 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성되어 상기 제1 방향으로 연장된 제1 기둥 구조물, 기판(100) 상에 상기 제1 방향으로 서로 이격되고 각각이 상기 제1 기둥 구조물을 둘러싸는 게이트 전극들(460)을 포함하는 게이트 전극 구조물, 게이트 전극들(460) 사이에 형성되어 내부에 에어 갭(430)을 포함하는 제2 절연 패턴(425), 각 게이트 전극들(460)의 상하면 및 상기 제1 기둥 구조물에 대향하는 각 게이트 전극들(460)의 측벽을 커버하는 제2 블로킹 막(450), 기판(100) 상에 형성되어 상기 제2 방향으로 연장되며 상기 제3 방향으로의 상기 게이트 전극 구조물의 말단에 접촉하는 분리 구조물, 및 상기 게이트 전극 구조물 상에서 상기 제3 방향으로 연장되며 채널(270)에 전기적으로 연결된 비트 라인(520)을 포함할 수 있다. 또한, 상기 수직형 메모리 장치는 제2 식각 저지막(400), 제1 및 제3 절연 패턴들(115, 427), 제1 분리막(300), 제1 내지 제3 층간 절연막들(220, 310, 500), 및 콘택 플러그(510)를 더 포함할 수 있다.
상기 제1 기둥 구조물은 기판(100) 상에 형성된 반도체 패턴(130), 반도체 패턴(130) 상에 형성되어 컵 형상을 갖는 채널(270), 채널(270)의 외측벽을 커버하는 전하 저장 구조물(260), 채널(270)이 형성하는 내부 공간을 채우는 충전 패턴(280), 및 채널(270), 전하 저장 구조물(260) 및 충전 패턴(280) 상에 형성된 캐핑 패턴(290)을 포함할 수 있다. 이때, 전하 저장 구조물(260)은 채널(270)의 외측벽과 각 게이트 전극들(460) 사이에서 순차적으로 적층된 터널 절연막(250), 전하 트래핑 패턴(245) 및 제1 블로킹 패턴(235)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 블로킹 패턴(235)은 상기 수평 방향으로 게이트 전극들(460)에 각각 대향하도록 복수 개로 형성되어 상기 제1 방향으로 서로 이격될 수 있다. 이때, 각 제1 블로킹 패턴들(235)의 상기 제1 방향으로의 제1 길이(L1)는, 게이트 전극(460)에 대향하는 외측벽에서 전하 트래핑 패턴(245)에 대향하는 내측벽에서보다 작을 수 있다. 예시적인 실시예들에 있어서, 각 제1 블로킹 패턴들(235)의 제1 길이(L1)는 게이트 전극(460)으로부터 전하 트래핑 패턴(245)을 향해 상기 수평 방향을 따라 다가갈수록 점차 증가할 수 있으며, 이때 각 제1 블로킹 패턴들(235)의 상하면의 기판(100) 상면에 대한 기울기의 절대값은 상기 수평 방향을 따라 점차 증가할 수 있다.
예시적인 실시예들에 있어서, 전하 트래핑 패턴(245)은 상기 수평 방향으로 게이트 전극들(460)에 각각 대향하도록 복수 개로 형성되어 상기 제1 방향으로 서로 이격될 수 있다. 이때, 각 전하 트래핑 패턴들(245)의 상기 제1 방향으로의 제2 길이(L2)는 제1 블로킹 패턴(235)에 대향하는 외측벽에서 가장 작을 수 있으며, 터널 절연막(250)에 대향하는 내측벽에서 가장 클 수 있다. 즉, 각 전하 트래핑 패턴들(245)의 제2 길이(L2)는 제1 블로킹 패턴(235)으로부터 터널 절연막(250)을 향해 상기 수평 방향을 따라 다가갈수록 점차 증가할 수 있으며, 이때 각 전하 트래핑 패턴들(245)의 상하면의 기판(100) 상면에 대한 기울기의 절대값은 상기 수평 방향을 따라 점차 증가할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 기둥 구조물은 상기 각 제2 및 제3 방향들을 따라 복수 개로 형성되어 제1 기둥 구조물 어레이를 정의할 수 있으며, 이는 상기 각 제1 기둥 구조물들이 포함하는 채널(270)이 형성하는 채널 어레이에 의해 형성될 수 있다.
상기 게이트 전극 구조물은 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성되며 상기 제2 방향으로 각각 연장된 제1 내지 제3 게이트 전극들(472, 474, 476)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극 구조물은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 하나 이상의 제1 게이트 전극(472), 복수의 제2 게이트 전극들(474), 및 하나 이상의 제3 게이트 전극(476)을 포함할 수 있다. 이때, 제1 게이트 전극(472)은 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 각 제2 게이트 전극들(474)은 워드라인 역할을 수행할 수 있으며, 제3 게이트 전극(476)은 스트링 선택 라인(SSL) 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 전극들(474) 사이, 및 제2 및 제3 게이트 전극들(474, 476) 사이에는 제2 절연 패턴(425)이 형성될 수 있으며, 제2 절연 패턴(425)은 내부에 에어 갭(430)을 포함할 수 있다. 한편, 제1 및 제2 게이트 전극들(472, 474) 사이, 및 기판(100)과 제1 게이트 전극(472) 사이에는 내부에 에어 갭을 포함하지 않는 제1 절연 패턴(115)이 형성될 수 있다.
상기 게이트 전극 구조물은 상기 제3 방향으로 서로 이웃하는 상기 분리 구조물들에 의해 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 게이트 전극 구조물은 기판(100) 상에서 상기 제1 방향을 따라 하층에서 상층으로 갈수록 상기 제2 방향으로의 길이가 점차 감소하는 계단 형상을 가질 수 있다.
상기 분리 구조물은 기판(100) 상에 형성되어 상기 제2 방향으로 연장되는 공통 소스 패턴(CSP)(490), 및 이의 상기 제3 방향으로의 각 양 측벽들을 커버하는 제2 스페이서(480)를 포함할 수 있다.
제2 블로킹 막(450)은 제2 절연 패턴(425)의 상기 제3 방향으로의 말단 측벽도 커버할 수 있으며, 이에 따라 상기 분리 구조물에 인접하여 상기 제1 방향을 따라 연장될 수 있다.
제2 식각 저지막(400)은 제2 절연 패턴(425)의 상하면을 커버할 수 있으며, 전하 트래핑 패턴들(245) 사이에 형성된 제2 절연 패턴(425) 부분의 상하면은 커버하지 않을 수 있다. 제2 식각 저지막(400)은 제2 절연 패턴(425)과 병합될 수도 있고, 이와 구별될 수도 있다.
도 22 내지 도 27은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이다. 이때, 도 22-26은 도 9의 X 영역에 대한 확대 단면도들이다.
상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 22를 참조하면, 도 1 내지 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
즉, 잔류하는 제1 희생 패턴(125)을 제거하여 제3 리세스(330)를 상기 제3 방향으로 확장함으로써 제1 블로킹 막(230)의 일부 측벽을 노출시킨 후, 상기 확장된 제3 리세스(330)의 상기 제1 방향으로의 측벽 및 상기 노출된 제1 블로킹 막(230)의 측벽에 제2 블로킹 패턴(455)을 형성하고, 제3 리세스(330) 내에 게이트 전극(460)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 블로킹 패턴(455) 및 게이트 전극(460)은 제3 리세스(330)의 상기 제1 방향으로의 측벽, 상기 노출된 제1 블로킹 막(230)의 측벽, 및 제2, 제4 및 제5 희생 패턴들(165, 185, 340)의 상기 제3 방향으로의 말단 측벽에 제2 블로킹 막(450)을 형성하고, 제2 블로킹 막(450) 상에 제3 리세스(330)를 채우는 게이트 전극막을 형성한 후, 상기 게이트 전극막을 1차로 부분적으로 제거하여 제2 블로킹 막(450)의 일부를 노출시키고, 상기 노출된 제2 블로킹 막(450) 부분 즉, 제2, 제4 및 제5 희생 패턴들(165, 185, 340)의 상기 제3 방향으로의 말단의 측벽 및 상하면에 형성된 제2 블로킹 막(450) 부분을 제거한 후, 상기 게이트 전극막을 2차로 부분적으로 제거하여 제2 블로킹 막(450)의 일부를 추가로 노출시킴으로써 형성될 수 있다.
이에 따라, 제2 희생 패턴(165)의 하면 혹은 제4 희생 패턴(185)의 상면에 형성된 제2 블로킹 패턴(455) 부분의 상기 제3 방향으로의 길이는 제2 및 제4 희생 패턴들(165, 185) 사이에 형성된 제3 희생 패턴(175)의 상기 제3 방향으로의 길이보다 짧을 수 있으며, 게이트 전극(460)의 상기 제3 방향으로의 길이보다는 길 수 있다.
도 23을 참조하면, 제3 리세스(330)의 나머지 부분을 채우는 보호막(550)을 기판(100) 상에 형성한 후, 제3 희생 패턴(175)의 상기 제3 방향으로의 말단 측벽이 노출될 때까지 제2, 제4 및 제5 희생 패턴들(165, 185, 340), 및 보호막(550)의 일부를 제거할 수 있다.
보호막(550)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 제2 및 제4 희생 패턴들(165, 185)에 병합될 수도 있다.
도 24를 참조하면, 도 14 및 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제2 희생 구조물(195)을 제거하여 제3 및 제4 개구들(380, 390)을 형성할 수 있으며, 이에 따라 제1 블로킹 막(230)은 제1 블로킹 패턴들(235)로 분리될 수 있다.
다만 제2 희생 구조물(195)을 제거할 때, 폴리실리콘을 포함하는 제6 희생 패턴(350)이 형성되어 있지 않으므로, 제1 식각 저지막(370)은 별도로 형성할 필요가 없다.
제2 및 제4 희생 패턴들(165, 185)을 제거할 때, 보호막(550)은 모두 제거되지 않고 부분적으로 잔류할 수 있으며, 구체적으로 게이트 전극(460)의 상기 제3 방향으로의 말단 측벽으로부터 제2 블로킹 패턴(455)의 상기 제3 방향으로의 말단에 이르는 부분은 잔류할 수 있다. 이에 따라, 보호막(550)은 계속해서 게이트 전극(460)을 커버하여 보호할 수 있다.
한편, 제3 개구(380)가 형성됨에 따라서, 제2 블로킹 패턴(455)의 표면이 노출될 수 있다.
도 25를 참조하면, 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 전하 트래핑 막(240)을 부분적으로 식각하여 제5 개구(410)를 형성할 수 있으며, 이에 따라 전하 트래핑 막(240)이 복수의 전하 트래핑 패턴들(245)로 분리될 수 있다.
예시적인 실시예들에 있어서, 제2 블로킹 패턴(455)이 예를 들어, 알루미늄 산화물을 포함하는 경우, 상기 식각 공정은 알루미늄 산화물과 질화물에 대해 식각 선택비를 갖는 식각 가스를 사용하는 건식 식각 공정을 통해 수행될 수 있다. 다른 실시예들에 있어서, 제2 블로킹 패턴(455)이 예를 들어, 하프늄 산화물을 포함하는 경우, 상기 식각 공정은 하프늄 산화물과 질화물에 대해 식각 선택비를 갖는 식각액, 예를 들어 인산, 불산 등을 사용하는 건식 식각 공정을 통해 수행될 수 있다. 이에 따라, 제2 블로킹 패턴(455)이 노출되어 있더라도 상기 식각 공정 시 제거되지 않을 수 있다.
도 26을 참조하면, 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제3 내지 제5 개구들(380, 390, 410)을 채우는 제2 절연막(420)을 형성할 수 있으며, 상기 제1 방향을 따라 서로 인접하는 게이트 전극들(460) 사이에는 에어 갭(430)이 형성될 수 있다.
제2 절연막(420)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 보호막(550)과 병합될 수도 있고, 이와 구별될 수도 있다.
도 27을 참조하면, 도 20 및 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
전술한 바와 같이, 도 1 내지 도 21을 참조로 설명한 수직형 메모리 장치의 제조 방법과는 달리, 제1 희생 패턴(125)을 제6 희생 패턴(350)으로 치환하는 공정을 생략하고 바로 게이트 전극(460)으로 치환할 수 있으며, 이에 따라 전체적으로 공정이 단순화될 수 있다. 또한, 상기 수직형 메모리 장치의 제조 방법을 통해서, 상기 제1 방향으로 서로 이격된 복수의 전하 트래핑 패턴들(245), 및 상기 제1 방향으로 서로 이격된 게이트 전극들(460) 사이에 에어 갭(430)을 포함하는 제2 절연 패턴(425)을 용이하게 형성할 수 있다.
상기 수직형 메모리 장치는 도 8, 19 및 21을 참조로 설명한 수직형 메모리 장치와는 달리 다음과 같은 구조적 특징을 가질 수 있다.
즉, 각 게이트 전극들(460)의 상기 제3 방향으로의 말단 측벽에는 보호막(550)이 형성될 수 있으며, 제2 절연 패턴(425)의 상하면에는 제2 식각 저지막(400, 도 21 참조)이 형성되지 않을 수 있다.
한편, 제2 블로킹 패턴(455)은 각 게이트 전극들(460)의 상하면 및 전하 저장 구조물(265)에 대향하는 각 게이트 전극들(460)의 측벽, 및 보호막(550)의 상하면을 커버할 수 있다. 예시적인 실시예들에 있어서, 제2 절연 패턴(425), 보호막(550), 및 제2 블로킹 패턴(455) 상기 제3 방향으로의 말단들은 상기 제1 방향을 따라 얼라인될 수 있다.
도 28 및 29는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이다. 이때, 도 28은 도 9의 X 영역에 대한 확대 단면도이다.
상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 28을 참조하면, 도 1 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 제5 개구(410)를 형성하는 대신에, 제4 개구(390)에 의해 노출된 전하 트래핑 막(240) 부분에 산화 공정을 수행할 수 있다.
이에 따라, 제4 개구(390)에 인접한 전하 트래핑 막(240) 부분은 제2 분리막(415)으로 변환될 수 있으며, 상기 제1 방향으로 연장되는 전하 트래핑 막(240)은 상기 제1 방향을 따라 서로 이격되는 복수의 전하 트래핑 패턴들(245)로 분리될 수 있다.
상기 산화 공정은 건식 혹은 습식 산화 공정을 포함할 수 있으며, 상기 산화 공정에 의해 형성되는 제2 분리막(415)은 예를 들어, 실리콘 산화물 혹은 실리콘 산질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 분리막(415)은 상기 제1 방향으로의 폭이 제4 개구(390)에 인접한 입구에서 최대값을 가질 수 있으며, 상기 제3 방향을 따라 터널 절연막(250)을 향해 다가갈수록 상기 제1 방향으로의 폭이 점차 감소할 수 있다.
도 29를 참조하면, 도 17 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
상기 수직형 메모리 장치는 도 1 내지 도 21을 참조로 설명한 공정들을 통해 제조되는 수직형 메모리 장치와는 달리, 전하 트래핑 패턴들(245)이 제2 절연 패턴(425) 대신에 제2 분리막(415)을 통해서 상기 제1 방향으로 서로 이격되는 구조적 특징을 갖는다.
한편, 상기 수직형 메모리 장치의 제조 방법은 도 22 내지 도 27을 참조로 설명한 제조 방법에도 역시 적용될 수 있음은 자명하다.
도 30 내지 도 41은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 30 및 33은 평면도들이고, 도 31-32 및 34-41은 단면도들이다. 이때, 도 31, 34, 38 및 40은 대응하는 각 단면도들의 B-B'선을 따라 절단한 단면도들이고, 도 32, 35-37, 39 및 41은 대응하는 각 단면도들의 C-C'선을 따라 절단한 단면도들이다. 한편, 도 35-37은 도 34의 Y 영역에 대한 확대 단면도들이다.
상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 30 내지 도 32를 참조하면, 먼저 도 1 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 다만, 도 6 및 7을 참조로 설명한 공정들, 즉 제1 분리막(300) 형성 공정은 수행하지 않을 수 있다.
이후, 제1 개구(320)를 채우는 제4 절연 패턴(600)을 형성한 후, 식각 마스크를 사용하는 식각 공정을 통해서, 제1 및 제2 층간 절연막들(220, 310), 캐핑 패턴(290), 및 충전 패턴(280)의 상부를 식각함으로써, 충전 패턴(280)을 노출시키는 제7 개구(610)를 형성하고, 제7 개구(610)의 측벽 및 제2 층간 절연막(310) 상에 제3 식각 저지막(620)을 형성할 수 있다.
제4 절연 패턴(600)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제3 식각 저지막(620)은 충전 패턴(280)에 대해 식각 선택비를 갖는 물질 예를 들어, 폴리실리콘을 포함할 수 있다.
도 33 및 34를 참조하면, 제7 개구(610)를 통해 노출된 충전 패턴(280), 채널(270), 반도체 패턴(130), 및 전하 저장막 구조물(260)을 예를 들어, 습식 식각 공정을 통해 제거함으로써 기판(100) 상면을 노출시키는 제8 개구(630)을 형성할 수 있다.
상기 습식 식각 공정 시, 제3 식각 저지막(620) 및 캐핑 패턴(290)은 모두 제거되거나 부분적으로 잔류할 수도 있으며, 이 경우 이들을 추가적으로 제거할 수도 있다.
도 35를 참조하면, 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 다만, 제1 개구(320) 대신에 제8 개구(630)를 통해 제3 희생 패턴(175)을 제거할 수 있으며, 이에 따라 제1 블로킹 막(230)의 일부 측벽을 노출시키는 제3 개구(380)를 형성할 수 있다.
한편, 제1 식각 저지막(370)은 제8 개구(630)에 인접한 제6 희생 패턴(350)의 측벽에 형성될 수 있다.
도 36을 참조하면, 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제2 및 제4 희생 패턴들(165, 185)을 제거하여 제3 개구(380)를 상기 제1 방향으로 확장시키고, 이에 의해 노출된 제1 블로킹 막(230) 부분을 제거하여 제4 개구(390)를 형성할 수 있다. 이에 따라, 상기 제1 방향으로 연장된 제1 블로킹 막(230)이 상기 제1 방향을 따라 서로 이격된 복수의 제1 블로킹 패턴들(235)로 변환될 수 있다.
도 37 내지 도 39를 참조하면, 도 16 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 상기 제1 방향으로 연장된 전하 트래핑 막(240)은 상기 제1 방향을 따라 서로 이격된 복수의 전하 트래핑 패턴들(245)로 변환될 수 있고, 제6 희생 패턴들(350)은 게이트 전극들(460)로 치환될 수 있으며, 상기 제1 방향으로 서로 인접하는 게이트 전극들(460) 사이에는 내부에 에어 갭(430)을 포함하는 제2 절연 패턴(425)이 형성될 수 있다.
한편, 제2 절연 패턴(425)의 상하면에는 제2 식각 저지막(400)이 형성될 수 있으며, 제2 식각 저지막(400)의 표면, 및 제8 개구(630)에 인접한 제2 식각 저지막(400) 및 제2 절연 패턴(425)의 측벽에는 제2 블로킹 막(450)이 형성될 수 있다. 이때, 제2 블로킹 막(450)은 제8 개구(630)에 인접한 제1 및 제2 층간 절연막들(220, 310)의 측벽 및 최상층 및 최하층 제1 절연 패턴들(115)의 측벽, 및 제8 개구(630)에 의해 노출된 기판(100) 상면에도 형성될 수 있다. 또한, 제2 블로킹 막(450)은 각 게이트 전극들(460)의 상기 제3 방향으로의 말단 측벽을 커버할 수 있으며, 이에 따라 제4 절연 패턴(600)의 측벽에 접촉할 수 있다.
도 40 및 41을 참조하면, 제8 개구(630)를 채우는 제5 절연막을 제2 블로킹 막(450) 상에 형성하고, 제2 층간 절연막(310)의 상면이 노출될 때까지 상기 제5 절연막을 평탄화할 수 있다.
이에 따라, 제8 개구(630) 내에는 제5 절연 패턴(640)이 형성될 수 있으며, 이는 제2 기둥 구조물을 형성할 수 있다. 한편, 상기 평탄화 공정 시, 제2 층간 절연막(310) 상면에 형성된 제2 블로킹 막(450) 부분은 함께 제거될 수 있다. 제5 절연 패턴(640)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 도 6 및 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제1, 제2, 제5 절연 패턴들(115, 425, 640), 제1 및 제2 층간 절연막들(220, 310), 제3 게이트 전극들(476), 제2 블로킹 막(450) 및 제2 식각 저지막(400)을 적어도 부분적으로 관통하는 제1 분리막(300)을 형성할 수 있다. 이에 따라, 제1 분리막(300)에 의해서 각 제3 게이트 전극들(476)이 상기 제3 방향을 따라 서로 분리될 수 있다.
이후, 도 20 및 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
전술한 바와 같이, 상기 수직형 메모리 장치는 도 1 내지 도 21을 참조로 설명한 것과는 달리, 상기 제2 방향으로 연장되는 제1 개구(320) 대신에, 더미 채널로 사용되는 제5 채널 열(270e)에 속한 채널들(270)을 각각 포함하는 상기 제1 기둥 구조물들을 제거하여 형성된 제8 개구(630)를 통해서, 전하 트래핑 막(240)을 분리하거나 내부에 에어 갭(430)을 포함하는 제2 절연 패턴(425)을 형성할 수 있다. 한편, 제1 희생 패턴(125)을 제6 희생 패턴(350)으로 치환하는 공정은 제1 개구(320)를 통해 수행되지만, 제6 희생 패턴(350)을 게이트 전극(460)으로 치환하는 공정은 제8 개구(630)를 통해 수행될 수 있다.
상기 수직형 메모리 장치는 도 8, 19 및 21을 참조로 설명한 수직형 메모리 장치와는 달리, 다음과 같은 구조적 특징을 가질 수 있다.
즉, 채널(270)을 포함하는 상기 제1 기둥 구조물과는 달리 절연 물질을 포함하는 상기 제2 기둥 구조물 즉, 제5 절연 패턴(640)이 형성될 수 있으며, 상기 제1 및 제2 기둥 구조물들은 기판(100) 상에서 상기 제2 및 제3 방향들을 따라 복수 개로 배치될 수 있다. 예시적인 실시예들에 있어서, 상기 제2 기둥 구조물은 제5 채널 열(270e)에 속한 채널들(270)을 포함하는 상기 제1 기둥 구조물들이 치환된 것일 수 있다. 이에 따라, 상기 제2 기둥 구조물은 상기 제2 방향을 따라 서로 이격되도록 복수 개로 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 기둥 구조물은 각 게이트 전극들(460)에 대향하는 측벽 부분이 각 제2 절연 패턴들(425)에 대향하는 측벽 부분에 비해 상기 수평 방향으로 돌출될 수 있다. 이에 따라, 상기 제2 기둥 구조물은 그 측벽에 요철이 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 블로킹 막(450)은 각 게이트 전극들(460)의 상하면, 상기 제1 기둥 구조물에 대향하는 각 게이트 전극들(460)의 측벽, 및 상기 제3 방향으로의 각 게이트 전극들(460)의 말단 측벽을 커버할 수 있다. 또한, 제2 블로킹 막(450)은 상기 제2 기둥 구조물에 대향하는 제2 절연 패턴(425)의 측벽도 커버할 수 있으며, 이에 따라 상기 제2 기둥 구조물과 상기 제1 기둥 구조물 사이에서 상기 제1 방향으로 연장될 수 있다.
도 42는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도로서, 대응하는 단면도의 C-C'선을 따라 절단한 단면도이다.
상기 수직형 메모리 장치의 제조 방법은 일부 구성 요소들을 제외하고는, 도 21을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 동일한 구성 요소들에는 동일한 참조 부호를 부여하고 이들에 대한 중복적인 설명은 생략한다.
도 42를 참조하면, 도 28 및 29를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제5 개구(410)를 형성하는 대신에, 제4 개구(390)에 의해 노출된 전하 트래핑 막(240) 부분에 산화 공정을 수행함으로써, 상기 제1 방향으로 연장되는 전하 트래핑 막(240)이 상기 제1 방향을 따라 서로 이격되는 복수의 전하 트래핑 패턴들(245)로 분리될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 불순물 영역
110, 420: 제1, 제2 절연막
115, 425, 427, 600, 640: 제1 내지 제5 절연 패턴
120, 160, 170, 180: 제1 내지 제4 희생막
125, 165, 175, 185, 340, 350: 제1 내지 제6 희생 패턴
130: 반도체 패턴 190: 제2 희생막 구조물
220, 310: 제1, 제2 층간 절연막 230, 450: 제1, 제2 블로킹 막
235, 455: 제1, 제2 블로킹 패턴 240: 전하 트래핑 막
245: 전하 트래핑 패턴 250: 터널 절연막
260: 전하 저장막 구조물 265: 전하 저장 구조물
270: 채널
270a, 270b, 270c, 270d, 270e: 제1 내지 제5 채널 열
280: 충전 패턴 290: 캐핑 패턴
300, 415: 제1, 제2 분리막
320, 360, 380, 390, 410, 440, 610, 630: 제1 내지 제8 개구
330, 335: 제3, 제4 리세스
370, 400, 620: 제1 내지 제3 식각 저지막
430: 에어 갭 460: 게이트 전극
472, 474, 476: 제1 내지 제3 게이트 전극
480: 제2 스페이서 490: CSP
520: 비트 라인 550: 보호막

Claims (20)

  1. 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장된 채널;
    상기 채널의 외측벽에 형성되어, 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연막, 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 전하 저장 구조물;
    상기 기판 상에 상기 제1 방향으로 서로 이격되고, 각각이 상기 전하 저장 구조물을 둘러싸는 게이트 전극들; 및
    상기 게이트 전극들 사이에 형성되어 내부에 에어 갭을 포함하는 제1 절연 패턴을 구비하며,
    상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 제1 방향으로 서로 이격되고,
    상기 각 전하 트래핑 패턴들에서, 상기 제1 블로킹 패턴에 대향하는 외측벽의 상기 제1 방향으로의 길이는 상기 터널 절연막에 대향하는 내측벽의 상기 제1 방향으로의 길이보다 작은 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 제1 절연 패턴은 상기 전하 트래핑 패턴들 사이에도 형성된 수직형 메모리 장치.
  3. 제1항에 있어서, 상기 전하 트래핑 패턴들 사이에는 분리막이 형성된 수직형 메모리 장치.
  4. 제1항에 있어서, 상기 각 전하 트래핑 패턴들의 상기 제1 방향으로의 길이는 상기 외측벽으로부터 상기 내측벽으로 다가갈수록 점차 증가하는 수직형 메모리 장치.
  5. 제4항에 있어서, 상기 기판 상면에 대한 상기 각 전하 트래핑 패턴들의 상면 혹은 하면의 기울기의 절대값은 상기 외측벽으로부터 상기 내측벽으로 다가갈수록 점차 증가하는 수직형 메모리 장치.
  6. 제1항에 있어서, 상기 제1 블로킹 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 제1 방향으로 서로 이격되고, 상기 제1 블로킹 패턴들 사이에는 상기 제1 절연 패턴이 형성되며,
    상기 각 제1 블로킹 패턴들에서, 상기 각 게이트 전극들에 대향하는 외측벽의 상기 제1 방향으로의 길이는 상기 각 전하 트래핑 패턴들에 대향하는 내측벽의 상기 제1 방향으로의 길이보다 작은 수직형 메모리 장치.
  7. 제1항에 있어서, 상기 제1 절연 패턴의 각 상하면에 형성된 식각 저지막을 더 포함하는 수직형 메모리 장치.
  8. 제7항에 있어서, 상기 식각 저지막은 상기 전하 트래핑 패턴들 사이에 형성된 상기 제1 절연 패턴 부분의 상하면에는 형성되지 않는 수직형 메모리 장치.
  9. 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장된 채널;
    상기 채널의 외측벽에 형성되어, 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연막, 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 전하 저장 구조물;
    상기 기판 상에 상기 제1 방향으로 서로 이격되고, 각각이 상기 전하 저장 구조물을 둘러싸는 게이트 전극들;
    상기 게이트 전극들 사이에 형성되어 내부에 에어 갭을 포함하는 절연 패턴; 및
    상기 절연 패턴의 각 상하면에 형성된 식각 저지막을 포함하며,
    상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 제1 방향으로 서로 이격된 수직형 메모리 장치.
  10. 제9항에 있어서, 상기 식각 저지막은 상기 전하 트래핑 패턴들 사이에 형성된 상기 절연 패턴 부분의 상하면에는 형성되지 않는 수직형 메모리 장치.
  11. 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장된 채널;
    상기 채널의 외측벽에 형성되어, 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연막, 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 전하 저장 구조물;
    상기 기판 상에 상기 제1 방향으로 서로 이격되고, 각각이 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 전하 저장 구조물을 둘러싸는 게이트 전극들;
    상기 게이트 전극들 사이에 형성되어 내부에 에어 갭을 포함하는 절연 패턴;
    상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 각 게이트 전극들의 말단 측벽을 커버하는 보호막; 및
    상기 각 게이트 전극들의 상하면 및 상기 전하 저장 구조물에 대향하는 일 측벽, 및 상기 보호막의 상하면을 커버하는 제2 블로킹 패턴을 포함하며,
    상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 제1 방향으로 서로 이격된 수직형 메모리 장치.
  12. 제11항에 있어서, 상기 보호막은 실리콘 산화물을 포함하고, 상기 제2 블로킹 패턴은 금속 산화물을 포함하는 수직형 메모리 장치.
  13. 제11항에 있어서, 상기 절연 패턴, 상기 보호막, 및 상기 제2 블로킹 패턴의 상기 제3 방향으로의 말단들은 상기 제1 방향을 따라 얼라인되는 수직형 메모리 장치.
  14. 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장된 채널;
    상기 채널의 외측벽에 형성되어, 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연막, 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 전하 저장 구조물;
    상기 기판 상에 상기 제1 방향으로 서로 이격되고, 각각이 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 전하 저장 구조물을 둘러싸는 게이트 전극들;
    상기 게이트 전극들 사이에 형성되어 내부에 에어 갭을 포함하는 절연 패턴; 및
    상기 각 게이트 전극들의 상하면, 상기 전하 저장 구조물에 대향하는 상기 각 게이트 전극들의 측벽, 및 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 각 게이트 전극들의 말단 측벽을 커버하는 제2 블로킹 막을 포함하며,
    상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 제1 방향으로 서로 이격된 수직형 메모리 장치.
  15. 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장되며,
    컵 형상의 채널;
    상기 채널의 외측벽에 형성되어, 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연막, 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 전하 저장 구조물; 및
    상기 채널이 형성하는 내부 공간을 채우는 충전 패턴을 포함하는 제1 기둥 구조물;
    상기 기판 상에 형성되어 상기 제1 방향으로 연장되고, 절연 물질을 포함하는 제2 기둥 구조물;
    상기 기판 상에 상기 제1 방향으로 서로 이격되고, 각각이 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 각 제1 및 제2 기둥 구조물들을 둘러싸는 게이트 전극들;
    상기 각 게이트 전극들의 상하면, 상기 전하 저장 구조물에 대향하는 상기 각 게이트 전극들의 측벽, 및 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 각 게이트 전극들의 말단 측벽을 커버하는 제2 블로킹 막을 포함하며,
    상기 제2 블로킹 막은 상기 제2 기둥 구조물에 대향하는 상기 절연 패턴의 측벽도 커버하며, 이에 따라 상기 제2 기둥 구조물과 상기 제1 기둥 구조물 사이에서 상기 제1 방향으로 연장되는 수직형 메모리 장치.
  16. 제11항에 있어서, 상기 제1 및 제2 기둥 구조물들은 상기 제2 및 제3 방향들을 따라 복수 개로 배치되며,
    상기 제2 기둥 구조물들은 상기 제2 방향을 따라 동일 라인 상에 배치된 수직형 메모리 장치.
  17. 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장된 채널;
    상기 채널의 외측벽에 형성되어, 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연막, 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 전하 저장 구조물;
    상기 기판 상에 상기 제1 방향으로 서로 이격되고, 각각이 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 전하 저장 구조물을 둘러싸는 게이트 전극들;
    상기 게이트 전극들 사이에 형성되어 내부에 에어 갭을 포함하는 제1 절연 패턴;
    상기 기판 상에 형성되어 상기 제2 방향으로 연장되며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 게이트 전극들의 말단에 인접한 CSP;
    상기 게이트 전극들 상에서 상기 제3 방향으로 연장되며, 상기 채널에 전기적으로 연결되는 비트 라인을 포함하며,
    상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 제1 방향으로 서로 이격되고,
    상기 각 전하 트래핑 패턴들에서, 상기 제1 블로킹 패턴에 대향하는 외측벽의 상기 제1 방향으로의 길이는 상기 터널 절연막에 대향하는 내측벽의 상기 제1 방향으로의 길이보다 작은 수직형 메모리 장치.
  18. 기판 상에 제1 희생막 및 제2 희생막 구조물이 교대로 반복적으로 적층된 몰드를 형성하고;
    상기 기판 상에 상기 몰드를 관통하는 채널 및 이의 외측벽에 상기 기판 상면에 평행한 수평 방향으로 순차적으로 적층된 터널 절연막, 전하 트래핑 막 및 제1 블로킹 막을 포함하는 전하 저장막 구조물을 형성하고;
    상기 몰드를 관통하여 상기 기판 상면을 노출시키는 제1 개구를 형성하고, 이에 따라 상기 제1 희생막 및 상기 제2 희생막 구조물은 각각 제1 희생 패턴 및 제2 희생 구조물로 변환되며;
    상기 제1 개구를 통해 상기 제1 희생 패턴을 이와 다른 물질을 포함하는 제3 희생 패턴으로 치환하고;
    상기 제2 희생 구조물 및 상기 제1 블로킹 막의 일부를 제거하여 제2 개구를 형성하며, 이에 따라 상기 제1 블로킹 막은 상기 기판 상면에 수직한 수직 방향으로 서로 이격된 제1 블로킹 패턴들로 변환되고;
    상기 전하 트래핑 막의 일부를 제거하여 상기 제2 개구에 연결되는 제3 개구를 형성하며, 이에 따라 상기 전하 트래핑 막은 상기 수직 방향으로 서로 이격된 전하 트래핑 패턴들로 변환되고;
    상기 제2 및 제3 개구들을 채우는 절연 패턴을 형성하되, 상기 절연 패턴 내에는 에어 갭이 형성되고; 그리고
    상기 제3 희생 패턴을 게이트 전극으로 치환하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  19. 기판 상에 제1 희생막 및 제2 희생막 구조물이 상기 기판 상면에 수직한 제1 방향을 따라 교대로 반복적으로 적층된 몰드를 형성하고;
    상기 기판 상에 상기 몰드를 관통하는 채널 및 이의 외측벽에 상기 기판 상면에 평행한 수평 방향으로 순차적으로 적층된 터널 절연막, 전하 트래핑 막 및 제1 블로킹 막을 포함하는 전하 저장막 구조물을 형성하고;
    상기 몰드를 관통하여 상기 기판 상면을 노출시키며 상기 기판 상면에 평행한 제2 방향으로 연장되는 제1 개구를 형성하고, 이에 따라 상기 제1 희생막 및 상기 제2 희생막 구조물은 각각 제1 희생 패턴 및 제2 희생 구조물로 변환되며;
    상기 제1 희생 패턴을 게이트 전극으로 치환하고;
    상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 게이트 전극의 말단의 측벽을 커버하는 보호막을 형성하고;
    상기 제2 희생 구조물 및 상기 제1 블로킹 막의 일부를 제거하여 제2 개구를 형성하며, 이에 따라 상기 제1 블로킹 막은 상기 제1 서로 이격된 제1 블로킹 패턴들로 변환되고;
    상기 전하 트래핑 막의 일부를 제거하여 상기 제2 개구에 연결되는 제3 개구를 형성하며, 이에 따라 상기 전하 트래핑 막은 상기 제1 방향으로 서로 이격된 전하 트래핑 패턴들로 변환되고; 그리고
    상기 제2 및 제3 개구들을 채우는 절연 패턴을 형성하되, 상기 절연 패턴 내에는 에어 갭이 형성되는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  20. 기판 상에 제1 희생막 및 제2 희생막 구조물이 교대로 반복적으로 적층된 몰드를 형성하고;
    상기 기판 상에 상기 몰드를 관통하는 채널 및 이의 외측벽에 상기 기판 상면에 평행한 수평 방향으로 순차적으로 적층된 터널 절연막, 전하 트래핑 막 및 제1 블로킹 막을 포함하는 전하 저장막 구조물을 형성하고;
    상기 몰드를 관통하여 상기 기판 상면을 노출시키는 제1 개구를 형성하고, 이에 따라 상기 제1 희생막 및 상기 제2 희생막 구조물은 각각 제1 희생 패턴 및 제2 희생 구조물로 변환되며;
    상기 제1 개구를 통해 상기 제1 희생 패턴을 이와 다른 물질을 포함하는 제3 희생 패턴으로 치환하고;
    상기 제2 희생 구조물 및 상기 제1 블로킹 막의 일부를 제거하여 제2 개구를 형성하며, 이에 따라 상기 제1 블로킹 막은 상기 기판 상면에 수직한 수직 방향으로 서로 이격된 제1 블로킹 패턴들로 변환되고;
    상기 제2 개구에 의해 노출된 상기 전하 트래핑 막 부분을 산화시켜 분리막을 형성하며, 이에 따라 상기 전하 트래핑 막은 상기 수직 방향으로 서로 이격된 전하 트래핑 패턴들로 변환되고;
    상기 제2 및 제3 개구들을 채우는 절연 패턴을 형성하되, 상기 절연 패턴 내에는 에어 갭이 형성되고; 그리고
    상기 제3 희생 패턴을 게이트 전극으로 치환하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
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