KR20210000208A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20210000208A
KR20210000208A KR1020190075225A KR20190075225A KR20210000208A KR 20210000208 A KR20210000208 A KR 20210000208A KR 1020190075225 A KR1020190075225 A KR 1020190075225A KR 20190075225 A KR20190075225 A KR 20190075225A KR 20210000208 A KR20210000208 A KR 20210000208A
Authority
KR
South Korea
Prior art keywords
insulating layer
layer
disposed
gate
gate electrode
Prior art date
Application number
KR1020190075225A
Other languages
English (en)
Inventor
안종선
권영진
한지훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190075225A priority Critical patent/KR20210000208A/ko
Priority to US16/792,256 priority patent/US11563023B2/en
Priority to CN202010572363.8A priority patent/CN112133703A/zh
Publication of KR20210000208A publication Critical patent/KR20210000208A/ko

Links

Images

Classifications

    • H01L27/11556—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H01L27/11524—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 장치가 개시된다. 반도체 장치는, 기판 상에 배치되며, 상기 기판의 상면에 수직한 제1 방향으로 연장되며, 채널층과 게이트 절연층을 포함하는 채널 구조물; 상기 기판 상에 배치되며, 상기 채널 구조물을 둘러싸며 상기 제1 방향으로 이격되어 교대로 배치되는 복수의 절연층; 상기 복수의 절연층 중 인접한 두 개의 절연층 사이에 각각 배치되며, 상기 채널 구조물을 둘러싸는 복수의 제1 게이트 전극; 상기 인접한 두 개의 절연층 사이에서 각각 상기 제1 게이트 전극과 이격되어 배치되며, 상기 채널 구조물을 둘러싸는 복수의 제2 게이트 전극을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor devices and manufacturing method for the same}
본 발명의 기술적 사상은 반도체 장치 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는, 수직 방향으로 연장하는 채널 구조물을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
메모리 장치의 집적도가 높아짐에 따라, 기존의 평면 트랜지스터 구조를 갖는 메모리 장치 대신 수직 트랜지스터 구조를 갖는 메모리 장치가 제안되고 있다. 수직 트랜지스터 구조의 메모리 장치는 기판 상에서 수직 방향으로 연장되는 채널 구조물을 포함한다. 그러나 메모리 장치의 집적도가 높아짐에 따라 수직 방향으로 적층되는 게이트 전극층의 개수가 증가되고, 이에 따라 제조 공정의 난이도가 높아지는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 수직 방향 높이가 감소된 복수 쌍의 게이트 전극을 구비하는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 수직 방향 높이가 감소된 복수 쌍의 게이트 전극을 형성하는 공정에서의 무너짐 불량 등을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판 상에 배치되며, 상기 기판의 상면에 수직한 제1 방향으로 연장되며, 채널층과 게이트 절연층을 포함하는 채널 구조물; 상기 기판 상에 배치되며, 상기 채널 구조물을 둘러싸며 상기 제1 방향으로 이격되어 교대로 배치되는 복수의 절연층; 상기 복수의 절연층 중 인접한 두 개의 절연층 사이에 각각 배치되며, 상기 채널 구조물을 둘러싸는 복수의 제1 게이트 전극; 상기 인접한 두 개의 절연층 사이에서 각각 상기 제1 게이트 전극과 상기 제1 방향으로 이격되어 배치되며, 상기 채널 구조물을 둘러싸는 복수의 제2 게이트 전극을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판 상에 배치되며, 상기 기판의 상면에 수직한 제1 방향으로 연장되며, 채널층과 게이트 절연층을 포함하는 채널 구조물; 상기 기판 상에 배치되며, 상기 채널 구조물을 둘러싸며 상기 제1 방향으로 이격되어 교대로 배치되는 복수의 절연층; 상기 복수의 절연층 중 인접한 두 개의 절연층 사이에 각각 배치되며, 상기 채널 구조물을 둘러싸는 복수 쌍의 게이트 전극으로서, 각각의 쌍의 게이트 전극은 상기 인접한 두 개의 절연층 사이에서 상기 제1 방향으로 이격되어 배치되는 제1 게이트 전극과 제2 게이트 전극을 포함하는, 복수 쌍의 게이트 전극; 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서 상기 채널 구조물을 둘러싸고, 상기 복수 쌍의 게이트 전극의 에지 부분을 커버하는 커버 절연층 구조물을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판 상에 배치되며, 상기 기판의 상면에 수직한 제1 방향으로 연장되며, 채널층과 게이트 절연층을 포함하는 채널 구조물; 상기 기판 상에 배치되며, 상기 채널 구조물을 둘러싸며 상기 제1 방향으로 이격되어 교대로 배치되는 복수의 절연층; 상기 복수의 절연층 중 인접한 두 개의 절연층 사이에 각각 배치되며, 상기 채널 구조물을 둘러싸는 복수의 제1 게이트 전극; 상기 인접한 두 개의 절연층 사이에서 각각 상기 제1 게이트 전극과 이격되어 배치되며, 상기 채널 구조물을 둘러싸는 복수의 제2 게이트 전극;을 포함하며, 상기 인접한 두 개의 절연층 사이에서 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 에어 스페이스가 배치된다.
본 발명의 기술적 사상에 의한 반도체 장치는 복수 쌍의 게이트 전극을 포함하며, 각각의 쌍의 게이트 전극은 복수의 절연층 중 인접한 두 개의 절연층 사이에서 수직 방향으로 이격되어 배치되는 제1 게이트 전극과 제2 게이트 전극을 포함할 수 있고, 제1 게이트 전극과 제2 게이트 전극 사이에는 에어 스페이스를 포함하는 커버 절연층 구조물의 일부분이 배치될 수 있다. 상기 반도체 장치는 통상의 반도체 장치에 비하여 감소된 수직 방향 높이를 가질 수 있으므로, 상기 반도체 장치의 제조 공정에서의 쓰러짐 불량 등의 공정 불량이 감소되거나 방지될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 2은 예시적인 실시예들에 따른 반도체 장치의 대표적인 구성을 나타내는 평면도이다.
도 3은 도 2의 A1-A1' 선을 따른 단면도이다.
도 4는 도 3의 CX1 부분의 확대도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 6은 도 5의 CX1 부분의 확대 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 12 내지 도 26은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 개략도들이다.
도 27 및 도 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 개략도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이(MCA)의 등가 회로도로서, 특히 수직 채널 구조를 가지는 수직형 낸드(VNAND) 플래시 메모리 소자의 등가 회로도이다.
도 1을 참조하면, 메모리 셀 어레이(MCA)는 기판(도시 생략) 상에서 수직 방향(도 1의 Z 방향)으로 배열되는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 복수의 메모리 셀 스트링(MS) 각각은 서로 직렬로 연결되는 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn), 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)를 구비할 수 있다. 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)은 데이터를 저장할 수 있고, 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 각각의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 연결되어 해당 메모리 셀(MC1, MC2, ..., MCn-1, MCn)을 제어할 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)의 소스 단자는 공통 소스 라인(CSL)과 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)과 연결될 수 있고, 스트링 선택 트랜지스터(SST)의 소스 단자는 메모리 셀(MCn)의 드레인 단자에 연결될 수 있으며, 스트링 선택 트랜지스터(SST)의 드레인 단자는 복수의 비트 라인(BL1, BL2, ..., BLm: BL)에 연결될 수 있다. 도 1에는 각각의 메모리 셀 스트링(MS)이 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터(SST)를 포함하는 것으로 예시적으로 도시하였으나, 이와는 달리 각각의 메모리 셀 스트링(MS) 내에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나 또는 셋 이상의 복수 개로 형성될 수도 있다.
스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 복수의 비트 라인(BL)을 통해 인가되는 신호가 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 제공되어 데이터 쓰기 동작이 수행될 수 있다. 접지 선택 트랜지스터(GST)의 게이트 단자에 접지 선택 라인(GSL)을 통해 신호가 인가되면, 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)의 소거 동작이 수행될 수 있다.
도 2은 예시적인 실시예들에 따른 반도체 장치(100)의 대표적인 구성을 나타내는 평면도이다. 도 3은 도 2의 A1-A1' 선을 따른 단면도이고, 도 4는 도 3의 CX1 부분의 확대도이다. 도 2에서, 도시 및 이해의 편의를 위하여 반도체 장치(100)의 일부 구성들만이 개략적으로 표시되었다.
도 2 내지 도 4를 참조하면, 기판(110)은 메모리 셀 영역(MCR), 연결 영역(CON), 및 주변회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(MCR) 상에는 메모리 셀 어레이(MCA)가 배치될 수 있고, 메모리 셀 어레이(MCA)는 도 1을 참조로 설명된 방식으로 구동하는 수직 채널 구조의 NAND 메모리 장치일 수 있다. 주변회로 영역(PERI) 상에는 메모리 셀 어레이(MCA)를 구동하기 위한 주변회로 트랜지스터(190T)가 배치될 수 있고, 주변회로 트랜지스터(190T)는 주변회로 활성 영역(192)과, 주변회로 활성 영역(192) 상에 배치되는 주변회로 게이트 전극(194), 주변회로 활성 영역(192) 및 주변회로 게이트 전극(194)에 연결되는 주변회로 콘택(196)을 포함할 수 있다. 연결 영역(CON)은 메모리 셀 영역(MCR)에 배치되는 메모리 셀 어레이(MCA)를 주변회로 트랜지스터(190T)에 연결하기 위한 패드부(PAD)가 형성되는 영역일 수 있다.
기판(110)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 연장되는 주면(110M)을 가질 수 있다. 기판(110)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘(Si), 저머늄(Ge) 또는 실리콘-저머늄을 포함할 수 있다. 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 다른 실시예에서, 기판(110)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
기판(110)의 메모리 셀 영역(MCR) 상에는 복수의 절연층(120)이 기판(110)의 주면(110M)에 평행한 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 연장되며, 기판(110)의 주면(110M)에 수직한 제3 방향(Z 방향)으로 이격되어 배치될 수 있다.
복수의 절연층(120) 중 인접한 2개의 절연층(120) 사이에는 각각 복수 쌍의 게이트 전극(130)이 배치될 수 있다. 각각의 쌍의 게이트 전극(130)은 제3 방향(Z 방향)으로 이격되어 배치되는 제1 게이트 전극(130X) 및 제2 게이트 전극(130Y)을 포함할 수 있다. 예를 들어, 기판(110)의 주면(110M) 상에 절연층(120)이 배치되고, 절연층(120) 상에 제1 게이트 전극(130X) 및 제2 게이트 전극(130Y)(즉, 한 쌍의 게이트 전극(130))이 배치되고, 제2 게이트 전극(130Y) 상에 절연층(120)이 배치될 수 있다. 최상부 쌍의 게이트 전극(130) 상에는 제1 상부 절연층(122)이 배치될 수 있다.
제1 게이트 전극(130X)은 절연층(120)의 상면 상에 순차적으로 배치되는 제1 도전 배리어층(132X) 및 제1 금속층(134X)을 포함할 수 있다. 제2 게이트 전극(130Y)은 절연층(120)의 바닥면 상에 순차적으로 배치되는 제2 도전 배리어층(132Y) 및 제2 금속층(134Y)을 포함할 수 있다. 예를 들어, 인접한 2개의 절연층(120) 중 하부의 절연층(120) 상면 상에는 제1 도전 배리어층(132X) 및 제1 금속층(134X)이 배치되고, 인접한 2개의 절연층(120) 중 상부의 절연층(120)의 바닥면 상에는 제2 도전 배리어층(132Y) 및 제2 금속층(134Y)이 배치될 수 있다. 예를 들어, 인접한 2개의 절연층(120) 사이에서 제1 금속층(134X)은 제2 금속층(134Y)과 마주보도록 배치될 수 있고, 인접한 2개의 절연층(120) 중 하부의 절연층(120)과 제1 금속층(134X) 사이에 제1 도전 배리어층(132X)이 배치되고, 인접한 2개의 절연층(120) 중 상부의 절연층(120)과 제2 금속층(134Y) 사이에 제2 도전 배리어층(132Y)이 배치될 수 있다.
예시적인 실시예들에서, 제1 도전 배리어층(132X) 및 제2 도전 배리어층(132Y)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함할 수 있다. 제1 금속층(134X) 및 제2 금속층(134Y)은 코발트(Co), 텅스텐(W), 니켈(Ni), 루테늄(Ru), 구리(Cu), 알루미늄(Al), 이들의 실리사이드, 또는 이들의 합금 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 제1 게이트 전극(130X)은 제3 방향(Z 방향)을 따라 약 1 내지 30 nm의 제1 두께(t11)를 가질 수 있고, 제2 게이트 전극(130Y)은 제3 방향(Z 방향)을 따라 약 1 내지 30 nm의 제2 두께(t12)를 가질 수 있다. 그러나 제1 게이트 전극(130X) 및 제2 게이트 전극(130Y)의 두께(t11, t12)가 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 복수 쌍의 게이트 전극(130)은 메모리 셀 스트링(MS)(도 1 참조)을 구성하는 접지 선택 라인(GSL), 워드 라인(WL1, WL2, ??, WLn-1, WLn) 및 스트링 선택 라인(SSL)에 대응될 수 있다. 예를 들어, 최하부의 제1 게이트 전극(130X)은 접지 선택 라인(GSL)으로 기능하고, 최상부의 제2 게이트 전극(130Y)은 스트링 선택 라인(SSL)으로 기능하며, 나머지 제1 게이트 전극(130X) 및 나머지 제2 게이트 전극(130Y)은 워드 라인(WL1, WL2, ??, WLn-1, WLn)으로 기능할 수 있다. 일부 실시예들에서, 최상부의 제2 게이트 전극(130Y) 바로 아래에 배치되는 최상부의 제1 게이트 전극(130X)은 더미 워드 라인으로 기능할 수도 있다. 다른 실시예들에서, 최하부 쌍의 게이트 전극(130)(예를 들어, 최하부의 제1 게이트 전극(130X) 및 최하부의 제2 게이트 전극(130Y))은 접지 선택 라인(SSL)으로 기능하고, 최상부 쌍의 게이트 전극(130)(예를 들어, 최상부의 제1 게이트 전극(130X) 및 최상부의 제2 게이트 전극(130Y))은 스트링 선택 라인(SSL)으로 기능하며, 나머지 쌍의 게이트 전극(130)은 워드 라인(WL1, WL2, ??, WLn-1, WLn)으로 기능할 수 있다. 이에 따라 접지 선택 트랜지스터(GST), 선택 트랜지스터(SST)와, 이들 사이의 메모리 셀 트랜지스터(MC1, MC2, ??, MCn-1, MCn)가 직렬 연결된 메모리 셀 스트링(MS)이 제공될 수 있다.
도 2에 예시적으로 도시된 바와 같이, 기판(110) 상에는 복수의 워드 라인 컷 영역(WLC)이 기판(110)의 주면(110M)과 평행한 제1 방향(X 방향)을 따라 연장될 수 있다. 한 쌍의 워드 라인 컷 영역(WLC) 사이에 배치되는 복수 쌍의 게이트 전극(130)이 하나의 블록을 구성할 수 있고, 한 쌍의 워드 라인 컷 영역(WLC)은 복수 쌍의 게이트 전극(130)의 제2 방향(Y 방향)을 따른 폭을 한정할 수 있다.
복수의 채널 구조물(150)은 메모리 셀 영역(MCR)에서 기판(110)의 주면(110M)으로부터 복수 쌍의 게이트 전극(130)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 채널 구조물(150)은 제1 방향(X 방향), 제2 방향(Y 방향) 및 제4 방향(예를 들어, 대각선 방향)을 따라 소정의 간격으로 이격되어 배열될 수 있다. 복수의 채널 구조물(150)은 지그재그 형상, 또는 엇갈린(staggered) 형상으로 배열될 수 있다.
복수의 채널 구조물(150) 각각은 복수 쌍의 게이트 전극(130), 절연층(120)및 제1 상부 절연층(122)을 관통하는 채널홀(150H) 내에 배치될 수 있다. 채널홀(150H)의 내벽 상에 게이트 절연층(152)과 채널층(154)이 순차적으로 배치되고, 채널층(154) 상에서 채널홀(150H)의 잔류 공간을 채우는 매립 절연층(156)이 배치될 수 있다. 채널홀(150H)의 상측에는 채널층(154)과 접촉하며 채널홀(150H)의 입구를 막는 도전 플러그(158)가 배치될 수 있다. 다른 실시예들에서, 매립 절연층(156)이 생략되고, 채널층(154)이 채널홀(150H)의 잔류 부분을 채우는 필라 형상으로 형성될 수도 있다.
게이트 절연층(152)은 채널층(154)의 측벽 상에 순차적으로 형성된 터널링 유전막(152X), 전하 저장막(152Y), 및 블로킹 유전막(152Z)을 포함하는 구조를 가질 수 있다. 즉, 채널홀(150H)의 내벽 상에 순서대로 블로킹 유전막(152Z), 전하 저장막(152Y), 및 터널링 유전막(152X)이 배치될 수 있다. 게이트 절연층(152)을 이루는 터널링 유전막(152X), 전하 저장막(152Y), 및 블로킹 유전막(152Z)의 상대적인 두께는 도 4에 예시한 바에 한정되지 않으며 다양하게 변형될 수 있다.
터널링 유전막(152X)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(152Y)은 채널층(154)으로부터 터널링 유전막(152X)을 통과한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 유전막(152Z)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
각각의 쌍의 게이트 전극(130) 중 제1 게이트 전극(130X)은 커버 절연층 구조물(140)에 의해 제2 게이트 전극(130Y)으로부터 제3 방향(Z 방향)으로 이격되어 배치될 수 있다. 커버 절연층 구조물(140)은 제1 커버 절연층(142), 에어 스페이스(144), 및 제2 커버 절연층(146)을 포함할 수 있다. 제1 커버 절연층(142)은 채널 구조물(150)의 측벽을 둘러쌀 수 있고, 제2 커버 절연층(146)은 워드라인 컷 영역(WLC)에 인접한 제1 게이트 전극(130X)의 에지 부분(130XE)과 워드라인 컷 영역(WLC)에 인접한 제2 게이트 전극(130Y)의 에지 부분(130YE)을 커버할 수 있다. 에어 스페이스(144)는 제1 게이트 전극(130X) 및 제2 게이트 전극(130Y) 사이에서 제1 커버 절연층(142) 및 제2 커버 절연층(146)에 의해 한정되는 공간을 가리킬 수 있다.
예를 들어, 스텝 커버리지(step coverage)가 좋지 못한 절연 물질을 사용하여 제1 커버 절연층(142)을 형성하고, 이후 스텝 커버리지가 좋지 못한 절연 물질을 사용하여 제2 커버 절연층(146)을 형성할 때, 제1 게이트 전극(130X) 및 제2 게이트 전극(130Y) 사이의 공간 일부분이 제1 커버 절연층(142) 또는 제2 커버 절연층(146)에 의해 채워지지 못하고 잔류할 수 있고, 상기 잔류하는 빈 공간이 에어 스페이스(144)로 지칭될 수 있다.
제1 커버 절연층(142)은 채널 구조물(150)의 측벽을 둘러쌀 수 있고, 제1 커버 절연층(142)은 게이트 절연층(152)의 측벽과 접촉할 수 있다. 도 4에 도시된 것과 같이 제1 커버 절연층(142)은 리세스(142R)를 포함할 수 있고, 리세스(142R)와 마주보는 게이트 절연층(152)의 측벽 부분에(예를 들어 블로킹 절연막(152Z)의 측벽 부분에) 돌출부(152ZP)가 형성될 수 있다. 그러나 리세스(142R)의 형상 및 사이즈, 또는 돌출부(152ZP)의 형상 및 사이즈가 도 4에 예시한 바에 한정되는 것은 아니다.
일부 실시예들에서, 서로 다른 수직 레벨에 배치되는 복수의 제1 커버 절연층(142) 중 적어도 하나는 리세스(142R)를 포함하지 않을 수 있고, 이러한 경우에 상기 제1 커버 절연층(142)과 접촉하는 게이트 절연층(152) 부분은 실질적으로 수직하게 연장되는 측벽을 가질 수 있다. 일부 실시예들에서, 서로 다른 수직 레벨에 배치되는 복수의 제1 커버 절연층(142) 중 적어도 하나의 리세스(142R)는 나머지 제1 커버 절연층(142)의 리세스(142R)보다 더 클 수 있고, 상기 적어도 하나의 리세스(142R)와 접촉하는 돌출부(152ZP)는 나머지 리세스(142R)와 접촉하는 돌출부(152ZP)보다 외측으로 더욱 돌출할 수 있다.
도 4에 예시적으로 도시된 것과 같이, 제2 커버 절연층(146)은 제1 게이트 전극(130X)의 에지 부분(130XE)과 제2 게이트 전극(130Y)의 에지 부분(130YE)을 커버할 수 있고, 또한 워드라인 컷 영역(WLC)과 인접한 절연층(120)의 측벽(120S)을 커버할 수 있다. 워드라인 컷 영역(WLC)과 인접한 절연층(120)의 측벽(120S)에 대하여, 제1 게이트 전극(130X)의 에지 부분(130XE)은 내측으로(예를 들어 채널 구조물(150)을 향하는 방향으로) 리세스될 수 있다. 예를 들어, 제1 도전 배리어층(132X)의 측벽은 절연층(120)의 측벽(120S)에 대하여 내측으로 리세스되고, 제1 금속층(134X)의 측벽은 절연층(120)의 측벽(120S) 또는 제1 도전 배리어층(132X)의 측벽에 대하여 내측으로 리세스될 수 있다. 도 4에 예시적으로 도시된 것과 같이, 제2 커버 절연층(146)은 절연층(120)의 측벽(120S) 및 제1 게이트 전극(130X)의 측벽, 및 제2 게이트 전극(130Y)의 측벽 형상을 따르는 곡면의 측벽 프로파일을 가질 수 있다. 다른 실시예들에서, 도 4에 도시된 것과는 달리 제2 커버 절연층(146)은 실질적으로 수직 방향으로 연장되는 평면의 측벽 프로파일을 가질 수도 있다.
예를 들어, 제1 게이트 전극(130X)과 제2 게이트 전극(130Y) 사이의 이격거리(d11)는 약 1 내지 30 nm일 수 있으나, 이에 한정되는 것은 아니다. 인접한 2개의 절연층(120) 사이의 공간에 제1 게이트 전극(130X) 및 제2 게이트 전극(130Y)이 이격되어 배치됨에 따라, 제1 게이트 전극(130X)은 제3 방향(Z 방향)을 따라 상대적으로 작은 제1 두께(t11)를 가지고, 제2 게이트 전극(130Y)은 제3 방향(Z 방향)을 따라 상대적으로 작은 제2 두께(t12)를 가질 수 있으며, 제1 게이트 전극(130X)과 제2 게이트 전극(130Y) 사이의 이격거리(d11) 또한 상대적으로 작을 수 있다.
기판(110) 상에는 복수의 워드 라인 컷 영역(WLC)과 수직 오버랩되는 복수의 공통 소스 라인(180)이 제1 방향(X 방향)을 따라 배치될 수 있다. 복수의 공통 소스 라인(180)의 양 측벽 상에는 절연 스페이서(182)가 배치될 수 있다. 예를 들어, 복수 쌍의 게이트 전극(130)과 공통 소스 라인(180) 사이에 제2 커버 절연층(146) 및 절연 스페이서(182)가 배치될 수 있다. 도 3에서 복수의 공통 소스 라인(180)은 기판(110)의 주면(110M)과 동일한 레벨에 배치되는 바닥면을 갖는 것으로 도시되었으나, 다른 실시예들에서 복수의 공통 소스 라인(180)은 기판(110)의 주면(110M)보다 낮은 레벨까지 연장될 수도 있다.
공통 소스 라인(180) 아래의 기판(110) 내부에는 복수의 공통 소스 영역(112)이 제1 방향(X 방향)을 따라 배치될 수 있다. 복수의 공통 소스 영역(112)은 n형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 복수의 공통 소스 영역(112)은 메모리 셀들로 전류를 공급하는 소스 영역으로 기능할 수 있다. 복수의 공통 소스 영역(112)은 복수의 워드 라인 컷 영역(WLC)과 오버랩되는 위치에 배치될 수 있다.
제1 상부 절연층(122) 상에는 제2 상부 절연층(124)이 배치될 수 있고, 제2 상부 절연층(124) 상에는 비트 라인(BL)이 제2 방향(Y 방향)으로 연장될 수 있다. 비트 라인(BL)과 도전 플러그(158) 사이에는 비트 라인 콘택(BLC)이 배치될 수 있고, 제2 상부 절연층(124)이 비트 라인 콘택(BLC)을 둘러쌀 수 있다.
도 2에 도시된 것과 같이, 하나의 블록 내에서 최상부의 상부 게이트 전극(136)은 스트링 분리 절연층(174)에 의해 각각 평면적으로 두 개의 부분들로 분리될 수 있다. 도시되지는 않았으나, 스트링 분리 절연층(174)은 제1 상부 절연층(122)의 상면과 동일한 레벨에서부터 최상부 쌍의 게이트 전극(130)의 바닥면보다 낮은 레벨까지 연장될 수 있다.
연결 영역(CON)에서 복수 쌍의 게이트 전극(130)이 연장되어 패드부(PAD)를 구성할 수 있다. 복수 쌍의 게이트 전극(130)은 기판(110)의 주면(110M)으로부터 멀어짐에 따라 제1 방향(X 방향)을 따라 더욱 짧은 길이를 갖도록 연장될 수 있다. 패드부(PAD)는 계단 형태로 배치되는 복수 쌍의 게이트 전극(130)의 부분들을 지칭할 수 있다. 패드부(PAD)를 구성하는 복수 쌍의 게이트 전극(130) 상에는 제2 상부 절연층(124)이 배치될 수 있고, 연결 영역(CON)에서 제2 상부 절연층(124)을 관통하여 복수 쌍의 게이트 전극(130)에 연결되는 패드 콘택(172)이 배치될 수 있다.
도 2에 도시된 것과 같이, 복수의 더미 채널 구조물(D150)은 연결 영역(CON)에서 기판(110)의 주면(110M)으로부터 복수 쌍의 게이트 전극(130)을 관통하여 제3 방향(Z 방향)으로 연장될 수 있다. 더미 채널 구조물(D150)은 반도체 장치(100)의 제조 공정에서 반도체 장치(100)의 구조적 안정성을 확보하기 위하여 형성될 수 있다. 복수의 더미 채널 구조물(D150) 각각은 채널 구조물(150)과 동일한 구조를 가질 수 있다. 복수의 더미 채널 구조물(D150)은 채널 구조물(150)보다 더 큰 폭을 가질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
일반적으로 반도체 장치의 집적도가 증가함에 따라 반도체 장치의 수직 높이가 증가하고, 게이트 전극 형성을 위한 희생층의 제거 공정에서 몰드 스택의 상대적으로 큰 수직 높이에 의해 몰드 스택이 무너지거나 쓰러지는 등의 불량이 발생하기 쉽다.
그러나 예시적인 반도체 장치(100)에 따르면, 하나의 희생층(310)(도 14 참조)이 제거된 게이트 공간(GS)(도 15 참조) 내에, 즉 인접한 2개의 절연층(120) 사이의 공간 내에 서로 이격된 제1 게이트 전극(130X) 및 제2 게이트 전극(130Y)을 포함하는 한 쌍의 게이트 전극(130)이 형성될 수 있다. 따라서 제1 게이트 전극(130X) 및 제2 게이트 전극(130Y)은 상대적으로 작은 두께(t11, t12)를 가질 수 있고, 제1 게이트 전극(130X)과 제2 게이트 전극(130Y) 사이의 이격거리(d11)는 상대적으로 작을 수 있다. 따라서 반도체 장치(100)의 수직 높이가 상대적으로 감소될 수 있으며, 반도체 장치(100)의 제조 공정에서 무너짐 또는 쓰러짐 불량 등이 발생하는 것이 감소되거나 방지될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치(100A)를 나타내는 단면도이고, 도 6은 도 5의 CX1 부분의 확대 단면도이다. 도 5 및 도 6에서, 도 1 내지 도 4에서와 유사한 참조 부호는 유사한 구성요소를 의미한다.
도 5 및 도 6을 참조하면, 반도체 장치(100A)는 복수 쌍의 게이트 전극(130A)을 포함할 수 있고, 복수 쌍의 게이트 전극(130A)은 채널 구조물(150)을 마주 보는 측벽에 형성된 리세스 영역(130R)을 가질 수 있다. 또한 제1 커버 절연층(142)은 리세스(142R)를 가지며, 게이트 절연층(152A)은 제1 커버 절연층(142)의 리세스(142R)에 접촉하는 측벽 부분에 제1 돌출부(152ZP)를 가지며, 복수 쌍의 게이트 전극(130A)의 리세스 영역(130R)에 접촉하는 측벽 부분에 제2 돌출부(152YP)를 가질 수 있다. 제2 돌출부(152YP)는 제1 돌출부(152ZP)보다 외측으로(예를 들어, 워드라인 컷 영역(WLC)을 향하는 방향으로) 더욱 많이 돌출할 수 있다.
예시적인 실시예들에서, 게이트 전극(130A)이 리세스 영역(130R)을 포함함에 따라 게이트 전극(130A)과 채널층(154) 사이의 거리는 도 2 내지 도 4를 참조로 설명한 반도체 장치(100)에서의 게이트 전극(130)과 채널층(154) 사이의 거리보다 더 클 수 있다.
게이트 절연층(152A)은 터널링 유전막(152XA), 전하 저장막(152YA), 및 블로킹 유전막(152ZA)을 포함할 수 있고, 전하 저장막(152YA), 및 블로킹 절연막(152ZA)이 제2 돌출부(152YP) 내에 배치될 수 있다. 전하 저장막(152YA)이 제2 돌출부(152YP) 내에 배치됨에 따라, 채널층(154)으로부터 전하 저장막(152YA)까지의 이격 거리가 상대적으로 크고 채널층(154)으로부터 전하 저장막(152YA)까지의 전하 이동 경로가 상대적으로 길어질 수 있다. 따라서 하나의 메모리 셀의 전하 저장막(152YA) 내에 저장된 전하가 인접한 메모리 셀의 전하 저장막(152YA) 부분으로(채널층(154)의 연장 방향과 동일한 방향으로) 스프레딩되어 데이터가 손실되는 것이 방지될 수 있다.
예시적인 실시예들에 따른 제조 공정에서, 채널홀(150H) 내벽에 노출되는 예비 도전 배리어층(132L)(도 27 참조)의 일부분 및 예비 금속층(134L)(도 27 참조)의 일부분을 측방향으로(수평 방향으로) 제거하여 리세스 영역(130R)을 형성할 수 있다. 이후 채널홀(150H) 내벽 상에 게이트 절연층(152A)을 형성하여, 리세스 영역(130R) 내부에 게이트 절연층(152A)의 돌출부(152YP)가 형성될 수 있다.
예시적인 반도체 장치(100A)에 따르면, 하나의 희생층(310)(도 14 참조)이 제거된 게이트 공간(GS)(도 15 참조) 내에, 즉 인접한 2개의 절연층(120) 사이의 공간 내에 서로 이격된 제1 게이트 전극(130XA) 및 제2 게이트 전극(130YA)을 포함하는 한 쌍의 게이트 전극(130A)이 형성될 수 있다. 따라서 반도체 장치(100A)의 수직 높이가 상대적으로 감소될 수 있으며, 반도체 장치(100A)의 제조 공정에서 무너짐 또는 쓰러짐 불량 등이 발생하는 것이 감소되거나 방지될 수 있다. 또한 게이트 절연층(152A)이 돌출부(152YP)를 포함하므로 데이터 손실이 방지되어 반도체 장치(100A)의 신뢰성이 향상될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치(100B)를 나타내는 단면도이다. 도 7에서, 도 1 내지 도 6에서와 동일한 참조 부호는 동일한 구성요소를 가리킨다.
도 7을 참조하면, 제1 게이트 전극(130X)과 제2 게이트 전극(130Y) 사이에 커버 절연층 구조물(140B)이 배치될 수 있고, 커버 절연층 구조물(140B)은 제1 게이트 전극(130X)과 제2 게이트 전극(130Y) 사이의 실질적으로 전체 공간을 채우는 커버 절연층(142B)을 포함할 수 있다. 커버 절연층(142B)의 상면은 제2 금속층(134Y)의 바닥면과 접촉할 수 있고 커버 절연층(142B)의 바닥면은 제1 금속층(134X)의 상면과 접촉할 수 있다. 워드라인 컷 영역(WLC)에 인접한 커버 절연층(142B)의 측벽(142BS)은 도 7에 도시된 것과 같이 제1 및 제2 금속층(134X, 134Y)의 측벽과 정렬될 수 있다. 다른 실시예들에서, 워드라인 컷 영역(WLC)에 인접한 커버 절연층(142B)의 측벽(142BS)은 제1 및 제2 금속층(134X, 134Y)의 측벽들에 대하여 내측으로(예를 들어, 채널 구조물(150)을 향하는 방향으로) 리세스될 수 있다. 또 다른 실시예들에서, 워드라인 컷 영역(WLC)에 인접한 커버 절연층(142B)의 측벽(142BS)은 제1 및 제2 금속층(134X, 134Y)의 측벽에 대하여 외측으로(예를 들어, 공통 소스 라인(180)을 향하는 방향으로) 돌출할 수도 있다.
예시적인 실시예들에서, 커버 절연층(142B)은 로우-k 절연 물질을 포함할 수 있다. 예를 들어, 로우-k 절연 물질은 FSG(fluorosilicate glass), SiOC(carbon doped silicon oxide), SOD(spin-on dielectric) 물질, 또는 ULK (ultra-low k) 물질 등을 포함할 수 있다. 예를 들어, 커버 절연층(142B)은 로우-k 절연 물질을 사용하여 원자층 증착 공정, 화학 기상 증착 공정에 의해 형성될 수 있다. 다른 실시예들에서, 커버 절연층(142B)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 등을 포함할 수 있다.
예시적인 실시예들에 따른 공정에서, 채널홀(150H)을 통해 희생층(310)(도 14 참조)을 제거하고 희생층(310)이 제거된 게이트 공간(GS)(도 15 참조) 내벽 상에 콘포말하게 예비 도전 배리어층(132L)(도 16 참조) 및 예비 금속층(134L)(도 16 참조)을 형성하고, 나머지 게이트 공간(GS) 내부를 완전히 채우도록 커버 절연층(142B)을 형성할 수 있다. 이러한 경우에 도 7을 참조로 설명한 반도체 장치(100B)가 형성될 수 있다.
예시적인 반도체 장치(100B)에 따르면, 하나의 희생층(310)이 제거된 게이트 공간(GS) 내에, 즉 인접한 2개의 절연층(120) 사이의 공간 내에 서로 이격된 제1 게이트 전극(130X) 및 제2 게이트 전극(130Y)을 포함하는 한 쌍의 게이트 전극(130)이 형성될 수 있다. 따라서 반도체 장치(100B)의 수직 높이가 상대적으로 감소될 수 있으며, 반도체 장치(100B)의 제조 공정에서 무너짐 또는 쓰러짐 불량 등이 발생하는 것이 감소되거나 방지될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치(100C)를 나타내는 단면도이다. 도 8에서, 도 1 내지 도 7에서와 동일한 참조 부호는 동일한 구성요소를 가리킨다.
도 8을 참조하면, 제1 게이트 전극(130XC)은 제1 금속층(134XC)을 포함할 수 있고, 제2 게이트 전극(130YC)은 제2 금속층(134YC)을 포함할 수 있다. 즉, 반도체 장치(100C)에서는 도 2 내지 도 4를 참조로 설명한 반도체 장치(100)에 포함된 제1 도전 배리어층(132X) 및 제2 도전 배리어층(132Y)이 생략될 수 있다. 제1 금속층(134XC)의 상면은 커버 절연층 구조물(140)과 접촉하고, 제1 금속층(134XC)의 바닥면은 절연층(120)의 상면과 접촉할 수 있다. 또한 제2 금속층(134YC)의 상면은 절연층(120)의 바닥면과 접촉할 수 있고 제2 금속층(134YC)의 바닥면은 커버 절연층 구조물(140)과 접촉할 수 있다.
예시적인 실시예들에서, 제1 금속층(134XC) 및 제2 금속층(134YC)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 텅스텐(W), 니켈(Ni), 구리(Cu), 알루미늄(Al), 이들의 실리사이드, 또는 이들의 합금 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 따른 공정에서, 채널홀(150H)(도 14 참조)을 통해 희생층(310)(도 14 참조)을 제거하고 희생층(310)이 제거된 게이트 공간(GS)(도 15 참조) 내벽 상에 콘포말하게 예비 금속층(134L)(도 16 참조)을 형성할 수 있다. 이러한 경우에 도 8을 참조로 설명한 반도체 장치(100C)가 형성될 수 있다.
예시적인 반도체 장치(100C)에 따르면, 하나의 희생층(310)이 제거된 게이트 공간(GS) 내에, 즉 인접한 2개의 절연층(120) 사이의 공간 내에 서로 이격된 제1 게이트 전극(130XC) 및 제2 게이트 전극(130YC)을 포함하는 한 쌍의 게이트 전극(130C)이 형성될 수 있다. 따라서 반도체 장치(100C)의 수직 높이가 상대적으로 감소될 수 있으며, 반도체 장치(100C)의 제조 공정에서 무너짐 또는 쓰러짐 불량 등이 발생하는 것이 감소되거나 방지될 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치(100D)를 나타내는 단면도이다. 도 9에서, 도 1 내지 도 8에서와 동일한 참조 부호는 동일한 구성요소를 가리킨다.
도 9를 참조하면, 최하부의 2개의 절연층(120) 사이에는 하부 게이트 전극(130D)이 배치될 수 있다. 하부 게이트 전극(130D)은 최하부의 2개의 절연층(120) 사이의 실질적으로 전체 공간을 채울 수 있고, 하부 게이트 전극(130D)은 한 쌍의 게이트 전극(130)에 포함되는 제1 게이트 전극(130X) 및 제2 게이트 전극(130Y) 각각의 두께보다 더 큰 두께를 가질 수 있다.
채널 구조물(150D)은 채널홀(150H)의 측벽 상에 배치되는 제1 게이트 절연층(152D1) 및 제1 채널층(154D1)과, 채널홀(150H)의 바닥부에 배치되는 제2 채널층(154D2), 제2 채널층(154D2)의 측벽과 하부 게이트 전극(130D) 사이에 배치되는 제2 게이트 절연층(152D2), 매립 절연층(156), 및 도전 플러그(158)를 포함할 수 있다. 제2 채널층(154D2)의 상면은 하부 게이트 전극(130D)의 상면보다 더 높은 레벨에 배치될 수 있다. 제2 채널층(154D2)은 채널홀(150H)의 바닥부에 노출되는 기판(110)의 주면(110M)으로부터 선택적 에피택시 성장(selective epitaxial growth) 공정을 사용하여 형성된 반도체층을 포함할 수 있다. 제2 게이트 절연층(152D2)은 열산화 공정에 의해 형성된 실리콘 산화물을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1 게이트 절연층(152D1) 및 제1 채널층(154D1)은 도 2 내지 도 4를 참조로 설명한 게이트 절연층(152) 및 채널층(154)과 유사할 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치(100E)를 나타내는 단면도이다. 도 10에서, 도 1 내지 도 9에서와 동일한 참조 부호는 동일한 구성요소를 가리킨다.
도 10을 참조하면, 반도체 장치(100E)는 기판(110)의 주면(110M) 상에 순차적으로 배치되는 제1 반도체층(162) 및 제2 반도체층(164)을 더 포함할 수 있고, 제2 반도체층(164) 상에 복수의 절연층(120) 및 복수 쌍의 게이트 전극(130)이 교대로 배치될 수 있다. 제1 반도체층(162)은 불순물이 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있고, 제2 반도체층(164)은 불순물이 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 제1 반도체층(162)은 공통 소스 라인 연장 영역(common source line extension region)으로 작용하며, 도 1의 공통 소스 라인(CSL)에 대응되는 일부분일 수 있다. 제2 반도체층(164)은 제1 반도체층(162) 형성을 위한 희생층의 제거 공정에서 몰드 스택의 무너짐 또는 쓰러짐을 방지하기 위한 지지층으로 작용할 수 있다.
채널 구조물(150E)은 제1 반도체층(162) 및 제2 반도체층(164)을 관통하여 기판(110)의 주면(110M)보다 낮은 레벨까지 연장될 수 있다. 채널 구조물(150E)의 바닥부에서 게이트 절연층(152E)이 분리되는 일부분이 형성될 수 있고, 게이트 절연층(152E)이 분리되는 상기 일부분에서 채널층(154E)의 측벽(154W)이 제1 반도체층(162)에 의해 둘러싸일 수 있다. 또한 채널층(154E)의 바닥면은 게이트 절연층(152E)에 의해 둘러싸여 기판(110)과 접촉하지 않을 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 11은 예시적인 실시예들에 따른 반도체 장치(200)를 나타내는 단면도이다. 도 11에서, 도 1 내지 도 10에서와 동일한 참조 부호는 동일한 구성요소를 가리킨다.
도 11을 참조하면, 기판(110)보다 낮은 수직 레벨에 하부 기판(210)이 배치될 수 있고, 하부 기판(210)에는 소자 분리막(222)에 의해 활성 영역(도시 생략)이 정의될 수 있고, 상기 활성 영역 상에 복수의 구동 트랜지스터(230T)가 형성될 수 있다. 복수의 구동 트랜지스터(230T)는 구동 회로 게이트 구조물(232)과, 구동 회로 게이트 구조물(232)의 양 측의 하부 기판(210) 일부분에 배치되는 불순물 영역(212)을 포함할 수 있다.
하부 기판(210) 상에는 복수의 배선층(242)과, 복수의 배선층(242) 각각 사이 또는 복수의 배선층(242)과 구동 트랜지스터(230T) 사이를 연결하는 복수의 콘택 플러그(246)와, 복수의 배선층(242) 및 복수의 콘택 플러그(246)를 커버하는 하부 층간 절연막(250)이 배치될 수 있다.
하부 층간 절연막(250) 상에는 기판(110)이 배치될 수 있다. 기판(110) 상에는 복수의 절연층(120) 및 복수 쌍의 게이트 전극(130), 커버 절연층 구조물(140), 및 채널 구조물(150)이 배치될 수 있다.
도 12 내지 도 26은 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 공정 순서에 따라 도시한 개략도들이다. 구체적으로, 도 12 내지 도 26은 도 2의 A1-A1' 선을 따른 단면에 대응하는 단면들이다. 도 12 내지 도 26에서, 도 1 내지 도 11에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 12를 참조하면, 기판(110)의 주면(110M) 상에 복수의 절연층(120) 및 복수의 희생층(310)을 교대로 형성할 수 있다. 예시적인 실시예들에서, 복수의 절연층(120)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있고, 복수의 희생층(310)은 실리콘 질화물, 실리콘 산질화물, 또는 불순물이 도핑된 폴리실리콘 등을 포함할 수도 있다.
이후, 도시되지는 않았지만, 연결 영역(CON)에서 복수의 절연층(120) 및 복수의 희생층(310)을 순차적으로 패터닝함에 의해 패드부(PAD)(도 2 참조)를 형성할 수 있다. 예시적인 실시예들에서, 패드부(PAD)는 제1 방향(X 방향)을 따라 상면 레벨의 차이를 갖는 계단 형태로 형성할 수 있다.
이후, 최상부의 희생층(310) 및 패드부(PAD)를 커버하는 제1 상부 절연층(122)을 형성할 수 있다. 제1 상부 절연층(122)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
도 13을 참조하면, 제1 상부 절연층(122) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 제1 상부 절연층(122), 복수의 절연층(120) 및 복수의 희생층(310)의 일부분을 식각하여 워드라인 컷 개구부(320H)를 형성할 수 있다. 이후 워드라인 컷 개구부(320H) 내부에 절연 물질을 사용하여 워드라인 컷 절연층(320)을 형성할 수 있다.
도 14를 참조하면, 제1 상부 절연층(122), 복수의 절연층(120) 및 복수의 희생층(310)의 일부분을 식각하여 채널홀(150H)을 형성할 수 있다. 채널홀(150H)은 기판(110)의 주면(110M)보다 낮은 레벨까지 연장될 수 있다.
도 15를 참조하면, 채널홀(150H)의 측벽에 노출된 복수의 희생층(310)을 제거하여, 복수의 희생층(310)이 제거된 위치에 복수의 게이트 공간(GS)을 형성할 수 있다. 복수의 게이트 공간(GS)에 워드라인 컷 절연층(320)의 측벽이 노출될 수 있다. 예시적인 실시예들에서, 복수의 희생층(310)의 제거 공정은 인산 용액을 에천트로 사용한 습식 식각 공정일 수 있다.
도 16을 참조하면, 채널홀(150H)과 복수의 게이트 공간(GS)의 내벽 상에 예비 도전 배리어층(132L) 및 예비 금속층(134L)을 순차적으로 형성할 수 있다. 예비 도전 배리어층(132L) 및 예비 금속층(134L)은 채널홀(150H)과 복수의 게이트 공간(GS)의 내벽 상에 노출되는 절연층(120)의 표면 상에, 그리고 제1 상부 절연층(122) 상에 콘포말하게 형성되고, 채널홀(150H)과 복수의 게이트 공간(GS) 내부가 완전히 채워지지 않을 수 있다.
도 17을 참조하면, 채널홀(150H) 내벽 상에 배치되는 예비 금속층(134L) 상에 예비 제1 커버 절연층(142L)이 형성될 수 있다. 예비 제1 커버 절연층(142L)은 스텝 커버리지 특성이 좋지 않은 절연 물질을 사용하여 형성될 수 있고, 예비 제1 커버 절연층(142L)이 채널홀(150H)과 연통되는 복수의 게이트 공간(GS)의 일부분 내를 채울 수 있다. 이에 따라 채널홀(150H)로부터 상대적으로 멀리 위치하는 복수의 게이트 공간(GS)의 일부분은 예비 제1 커버 절연층(142L)에 의해 채워지지 않고, 빈 채로 잔류할 수 있다.
도 18을 참조하면, 제1 상부 절연층(122) 상에 및 채널홀(150H) 내벽 상에배치되는 예비 제1 커버 절연층(142L) 부분이 제거되고, 복수의 게이트 공간(GS) 내에 복수의 제1 커버 절연층(142)이 형성될 수 있다. 이에 따라, 채널홀(150H)의 측벽 및 바닥부에 예비 금속층(134L)이 다시 노출될 수 있다. 예시적인 실시예들에서, 예비 제1 커버 절연층(142L)의 일부분을 제거하기 위한 공정은 습식 식각 공정일 수 있다. 일부 실시예들에서, 상기 습식 식각 공정 이후에 복수의 제1 커버 절연층(142)은 채널홀(150H) 측벽 상에 배치되는 예비 금속층(134L)에 대하여 내측으로 함몰되는 리세스(142R)를 포함할 수 있다.
도 19를 참조하면, 채널홀(150H) 내벽 상에 배치되는 예비 금속층(134L) 및 예비 도전 배리어층(132L) 부분을 제거할 수 있고, 이에 따라 채널홀(150H) 내벽에 복수의 절연층(120)이 노출될 수 있다.
예시적인 실시예들에서, 예비 금속층(134L)을 제거할 수 있는 제1 에천트를 사용한 제1 습식 식각 공정을 수행하여, 채널홀(150H) 내벽에 배치되는 예비 금속층(134L)의 일부분을 우선 제거하여 예비 도전 배리어층(132L)의 표면이 노출될 수 있다. 이후, 예비 도전 배리어층(132L)을 제거할 수 있는 제2 에천트를 사용한 제2 습식 식각 공정을 수행하여, 채널홀(150H)의 내벽에 배치되는 예비 도전 배리어층(132L)의 일부분을 제거할 수 있다. 그러나 예비 도전 배리어층(132L)의 일부분 및 예비 금속층(134L)의 일부분의 제거 공정이 전술한 식각 공정에 한정되는 것은 아니다.
예를 들어, 상기 습식 식각 공정에 의해 채널홀(150H)의 내벽 상에서 절연층(120)의 측벽(120S)을 커버하던 예비 도전 배리어층(132L)의 일부분 및 예비 금속층(134L)의 일부분이 제거되고, 절연층(120)의 측벽(120S)이 노출될 수 있다. 또한 제1 상부 절연층(122) 상에 배치되는 예비 도전 배리어층(132L)의 일부분 및 예비 금속층(134L)의 일부분이 함께 제거되고 제1 상부 절연층(122)의 상면이 다시 노출될 수 있다.
도 20을 참조하면, 채널홀(150H)의 내벽 상에 블로킹 절연막(152Z), 전하 저장막(152Y), 및 터널 절연층(152X)을 순차적으로 형성하여 게이트 절연층(152)을 형성할 수 있다. 게이트 절연층(152)은 채널홀(150H)의 내벽 상에 배치되는 제1 커버 절연층(142)의 측벽과 접촉할 수 있고, 예를 들어 제1 커버 절연층(142)의 리세스(142R)와 접촉하는 게이트 절연층(152) 부분에는 리세스(142R)의 형상을 따르는 돌출부(152ZP)가 형성될 수 있다. 리세스(142R) 및 돌출부(152ZP)의 형상 또는 사이즈가 도 20에 예시한 바에 한정되는 것은 아니다.
도 21을 참조하면, 게이트 절연층(152) 상에 이방성 식각 공정 또는 에치백 공정을 수행하여 채널홀(150H) 바닥부를 커버하는 게이트 절연층(152)의 일부분을 제거할 수 있다. 상기 이방성 식각 공정 또는 에치백 공정에 의해, 채널홀(150H)의 바닥부에 노출되는 기판(110)의 일부분이 소정의 깊이로 더 제거될 수도 있다.
이후, 채널홀(150H) 내벽 상에 채널층(154)을 콘포말하게 형성할 수 있다. 채널층(154) 상에 절연 물질을 사용하여 채널홀(150H)의 잔류 부분을 채우는 매립 절연층(156)을 형성할 수 있다. 에치백 공정에 의해 채널홀(150H)의 상측에 배치되는 채널층(154)의 일부분 및 매립 절연층(156)의 일부분을 제거하고, 상기 제거된 채널홀(150H) 상측에 도전 물질을 채워 도전 플러그(158)를 형성할 수 있다.
도 22를 참조하면, 제1 상부 절연층(122) 및 워드라인 컷 절연층(320)(도 21 참조) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 워드라인 컷 절연층(320)의 일부분을 제거하고 워드라인 컷 개구부(320HA)를 다시 형성할 수 있다. 이후, 습식 식각 공정을 수행하여, 잔류하는 워드라인 컷 절연층(320)의 나머지 부분과, 제1 상부 절연층(122) 및 복수의 절연층(120)을 일부 두께만큼 더 제거할 수 있다. 상기 습식 식각 공정에 의해 워드라인 컷 개구부(320HA)가 측방향으로 더욱 확장되어, 절연층(120)의 측벽(120S)이 예비 도전 배리어층(132L)의 측벽에 대하여 내측으로(예를 들어 채널 구조물(150)을 향하는 방향으로) 리세스될 수 있다.
도 23을 참조하면, 워드라인 컷 개구부(320HA)의 내벽 상에 배치되는 예비 금속층(134L) 및 예비 도전 배리어층(132L) 부분을 제거할 수 있고, 이에 따라 복수의 게이트 공간(GS)이 워드라인 컷 개구부(320HA)와 연통되어 노출될 수 있다.
예시적인 실시예들에서, 예비 도전 배리어층(132L)을 제거할 수 있는 제1 에천트를 사용한 제1 습식 식각 공정을 수행하여, 워드라인 컷 개구부(320HA) 내벽에 배치되는 예비 도전 배리어층(132L)의 일부분을 우선 제거하여 예비 금속층(134L)의 표면이 노출될 수 있다. 이후, 예비 금속층(134L)을 제거할 수 있는 제2 에천트를 사용한 제2 습식 식각 공정을 수행하여, 워드라인 컷 개구부(320HA)의 내벽에 배치되는 예비 금속층(134L)의 일부분을 제거할 수 있다. 이에 의해 워드라인 컷 개구부(320HA)의 내벽 상에서 게이트 공간(GS)을 둘러싸던 예비 도전 배리어층(132L)의 일부분 및 예비 금속층(134L)의 일부분이 제거되고, 게이트 공간(GS)이 워드라인 컷 개구부(320HA)과 연결될 수 있다. 그러나 예비 도전 배리어층(132L)의 일부분 및 예비 금속층(134L)의 일부분의 제거 공정이 전술한 식각 공정에 한정되는 것은 아니다.
예를 들어, 상기 제1 및 제2 습식 식각 공정에 의해 예비 금속층(134L) 및 예비 도전 배리어층(132L) 중 워드라인 컷 절연층(320)(도 21 참조)의 측벽 상에 배치되며 수직 방향(Z 방향)을 따라 연장되는 예비 금속층(134L)의 일부분 및 예비 도전 배리어층(132L)의 일부분이 제거될 수 있고, 절연층(120)의 상면 및 바닥면 상에 배치되며 수평 방향(X 방향 및 Y 방향)으로 연장되는 예비 금속층(134L)의 일부분 및 예비 도전 배리어층(132L)의 일부분만이 잔류할 수 있다. 하나의 게이트 공간(GS)의 상측에 예비 금속층(134L)이 예비 도전 배리어층(132L)보다 높은 레벨에 배치되고, 하나의 게이트 공간(GS)의 하측에 예비 금속층(134L)이 예비 도전 배리어층(132L)보다 낮은 레벨에 배치될 수 있다.
예를 들어, 인접한 2개의 절연층(120) 중 하부의 절연층(120)의 상면 상에 배치되는 예비 도전 배리어층(132L) 부분을 제1 도전 배리어층(132X)으로, 상기 하부의 절연층(120) 상면 상에 배치되는 예비 금속층(134L) 부분을 제1 금속층(134X)으로 지칭하고, 인접한 2개의 절연층(120) 중 상부의 절연층(120)의 바닥면 상에 배치되는 예비 도전 배리어층(132L) 부분을 제2 도전 배리어층(132Y)으로, 상기 상부의 절연층(120)의 바닥면 상에 배치되는 예비 금속층(134L) 부분을 제2 금속층(134Y)으로 지칭할 수 있다. 여기에서, 인접한 2개의 절연층(120) 사이에 배치되는 하나의 게이트 공간(GS) 내에 제1 도전 배리어층(132X) 및 제1 금속층(134X)을 포함하는 제1 게이트 전극(130X)과, 제2 도전 배리어층(132Y) 및 제2 금속층(134Y)을 포함하는 제2 게이트 전극(130Y)이 형성될 수 있다. 이에 따라 게이트 공간(GS)의 수직 방향(Z 방향)에 따른 중심선을 기준으로, 제1 게이트 전극(130X)과 제2 게이트 전극(130Y)은 서로에 대하여 거울 대칭 형상을 가질 수 있다. 메모리 셀 영역(MCR) 상에서 제1 게이트 전극(130X)과 제2 게이트 전극(130Y)은 수직 방향(Z 방향)으로 이격되어 배치될 수 있다.
도 24를 참조하면, 제1 상부 절연층(122) 상면 및 워드라인 컷 개구부(320HA) 내벽 상에 제2 커버 절연층(146)이 형성될 수 있다. 제2 커버 절연층(146)은 스텝 커버리지 특성이 좋지 않은 절연 물질을 사용하여 형성될 수 있고, 제2 커버 절연층(146)이 워드라인 컷 개구부(320HA)과 연통되는 복수의 게이트 공간(GS)의 일부분 내부를 채울 수 있다. 워드라인 컷 개구부(320HA)로부터 상대적으로 멀리 위치하는 복수의 게이트 공간(GS)의 일부 영역은 제2 커버 절연층(146)에 의해 채워지지 않고 빈 채로 잔류할 수 있고, 이러한 빈 영역은 에어 스페이스(144)로 지칭될 수 있다. 에어 스페이스(144)는 수직 방향(Z 방향)으로 제1 게이트 전극(130X)과 제2 게이트 전극(130Y) 사이에서, 수평 방향(X 방향 또는 Y 방향)으로 제1 커버 절연층(142) 및 제2 커버 절연층(146) 사이에 정의되는 공간을 가리킬 수 있다. 에어 스페이스(144)의 형상 및 사이즈가 도 24에 예시한 바에 한정되는 것은 아니다. 여기에서 제1 커버 절연층(142), 에어 스페이스(144), 및 제2 커버 절연층(146)을 커버 절연층 구조물(140)로 지칭할 수 있다.
도 25를 참조하면, 워드라인 컷 개구부(320HA)의 내벽 상에 절연 스페이서(182)를 형성할 수 있다. 예시적인 실시예들에서, 절연 스페이서(182)는 제2 커버 절연층(146) 상에서 워드라인 컷 개구부(320HA)를 완전히 채우도록 형성될 수 있다. 다른 실시예들에서, 도 25에 도시된 것과 달리 절연 스페이서(182)는 제2 커버 절연층(146) 상에서 상대적으로 얇은 두께로 형성되어 워드라인 컷 개구부(320HA)의 일부 영역이 절연 스페이서(182)에 의해 채워지지 않고 잔류할 수 있다.
도 26을 참조하면, 절연 스페이서(182) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 절연 스페이서(182)의 일부분을 제거하여 기판(110)의 주면(110M)을 노출시킬 수 있다. 노출된 기판(110) 내부에 불순물을 주입하여 절연 스페이서(182) 하부의 기판(110) 부분에 공통 소스 영역(112)을 형성할 수 있다. 이후, 절연 스페이서(182)가 제거된 부분에 도전 물질을 사용하여 공통 소스 라인(180)을 형성할 수 있다.
도 3을 다시 참조하면, 제1 상부 절연층(122) 상에 제2 상부 절연층(124)을 형성하고, 제2 상부 절연층(124)을 관통하여 채널 구조물(150)과 전기적으로 연결되는 비트라인 콘택(BLC)을 더 형성할 수 있다. 이후, 제2 상부 절연층(124) 상에 비트라인 콘택(BLC)과 연결되며 제2 방향(Y 방향)으로 연장되는 비트 라인(BL)을 더 형성할 수 있다.
전술한 공정들을 수행하여 반도체 장치(100)가 완성될 수 있다.
전술한 반도체 장치(100)의 제조 방법에 따르면, 채널홀(150H)에 의해 노출된 희생층(310)을 제거하고, 이후 희생층(310)이 제거된 게이트 공간(GS) 내에 예비 도전 배리어층(132L) 및 예비 금속층(134L)을 형성하고, 채널홀(150H)을 통해 예비 도전 배리어층(132L) 및 예비 금속층(134L)의 일부분들(즉 예비 도전 배리어층(132L) 및 예비 금속층(134L)의 수직 방향으로 연장되는 일부분들)을 제거하고, 이후 워드라인 컷 개구부(320HA)를 통해 예비 도전 배리어층(132L) 및 예비 금속층(134L)의 다른 일부분들(즉, 예비 도전 배리어층(132L) 및 예비 금속층(134L)의 수직 방향으로 연장되는 일부분들)을 제거할 수 있다. 따라서 하나의 희생층(310)이 제거된 게이트 공간(GS) 내에, 즉 인접한 2개의 절연층(120) 사이의 공간 내에 서로 이격된 제1 게이트 전극(130X) 및 제2 게이트 전극(130Y)을 포함하는 한 쌍의 게이트 전극(130)이 형성될 수 있다.
따라서 제1 게이트 전극(130X) 및 제2 게이트 전극(130Y)은 상대적으로 작은 두께(t11, t12)(도 4 참조)를 가질 수 있고, 제1 게이트 전극(130X)과 제2 게이트 전극(130Y) 사이의 이격거리(d11)(도 4 참조)는 상대적으로 작을 수 있다. 따라서 반도체 장치(100)의 수직 높이가 상대적으로 감소될 수 있으며, 반도체 장치(100)의 제조 공정에서, 예를 들어 희생층(310)의 제거 공정에서 무너짐 또는 쓰러짐 불량 등이 발생하는 것이 감소되거나 방지될 수 있다.
도 27 및 도 28은 예시적인 실시예들에 따른 반도체 장치(100A)의 제조 방법을 공정 순서에 따라 도시한 개략도들이다.
우선 도 12 내지 도 19를 참조로 설명한 공정들을 수행하여 복수의 게이트 공간(GS) 내에 복수의 제1 커버 절연층(142)이 형성되고, 채널홀(150HA) 내벽에 복수의 절연층(120)이 노출될 수 있다.
도 27을 참조하면, 습식 식각 공정을 수행하여 채널홀(150HA) 내벽에 노출된 예비 도전 배리어층(132L) 및 예비 금속층(134L)을 측방향으로 더 식각할 수 있다. 이에 따라 예비 도전 배리어층(132L) 및 예비 금속층(134L)의 측벽들은 복수의 절연층(120)의 측벽(120S)에 대하여 내측으로(예를 들어 워드라인 컷 절연층(320)을 향하는 방향으로) 함몰되고, 예비 도전 배리어층(132L) 및 예비 금속층(134L)가 제거된 공간에 리세스 영역(130R)이 형성될 수 있다. 또한 예비 도전 배리어층(132L) 및 예비 금속층(134L)의 측벽들은 제1 커버 절연층(142)의 측벽에 대하여 내측으로(예를 들어 워드라인 컷 절연층(320)을 향하는 방향으로) 함몰될 수 있다.
예시적인 실시예들에서, 예비 금속층(134L)을 제거할 수 있는 제1 에천트를 사용한 제1 습식 식각 공정을 수행하여, 채널홀(150HA) 내벽에 배치되는 예비 금속층(134L)의 일부분을 측방향으로 우선 식각할 수 있고, 이후 예비 도전 배리어층(132L)을 제거할 수 있는 제2 에천트를 사용한 제2 습식 식각 공정을 수행하여, 채널홀(150HA)의 내벽에 배치되는 예비 도전 배리어층(132L)의 일부분을 측방향으로 식각할 수 있다. 그러나 예비 도전 배리어층(132L) 및 예비 금속층(134L)의 측방향 식각 공정이 전술한 예시에 한정되는 것은 아니다.
도 28을 참조하면, 채널홀(150HA)의 내벽 상에 블로킹 절연막(152ZA), 전하 저장막(152YA), 및 터널 절연층(152XA)을 순차적으로 형성하여 게이트 절연층(152A)을 형성할 수 있다. 게이트 절연층(152A)은 채널홀(150HA)의 내벽 상에 배치되는 제1 커버 절연층(142)의 측벽과 접촉할 수 있고, 예를 들어 제1 커버 절연층(142)의 리세스(142R)와 접촉하는 게이트 절연층(152A) 부분에는 리세스(142R)의 형상을 따르는 제1 돌출부(152ZP)가 형성될 수 있다. 또한 게이트 절연층(152A)은 채널홀(150HA)의 내벽 상에 배치되는 예비 도전 배리어층(132L) 및 예비 금속층(134L)의 측벽과 접촉할 수 있고, 예를 들어 예비 도전 배리어층(132L) 및 예비 금속층(134L)의 리세스 영역(130R)과 접촉하는 게이트 절연층(152) 부분에는 리세스 영역(130R)의 형상을 따르는 제2 돌출부(152YP)가 형성될 수 있다. 그러나 제1 돌출부(152ZP) 및 제2 돌출부(152YP)의 형상 또는 사이즈가 도 28에 예시한 바에 한정되는 것은 아니다.
이후 도 21 내지 도 26을 참조로 설명한 공정을 수행하여 반도체 장치(100A)가 완성될 수 있다.
전술한 예시적인 실시예들에 따른 반도체 장치(100A)의 제조 방법에 따르면, 반도체 장치(100A)의 제조 공정에서 무너짐 또는 쓰러짐 불량 등이 발생하는 것이 감소되거나 방지될 수 있다. 또한 게이트 절연층(152A)이 돌출부(152YP)를 포함하므로 데이터 손실이 방지되어 반도체 장치(100A)의 신뢰성이 향상될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 장치 120: 절연층
130X: 제1 게이트 전극 130Y: 제2 게이트 전극
140: 커버 절연층 구조물 150: 채널 구조물
152: 게이트 절연층 154: 채널층

Claims (10)

  1. 기판 상에 배치되며, 상기 기판의 상면에 수직한 제1 방향으로 연장되며, 채널층과 게이트 절연층을 포함하는 채널 구조물;
    상기 기판 상에 배치되며, 상기 채널 구조물을 둘러싸며 상기 제1 방향으로 이격되어 교대로 배치되는 복수의 절연층;
    상기 복수의 절연층 중 인접한 두 개의 절연층 사이에 각각 배치되며, 상기 채널 구조물을 둘러싸는 복수의 제1 게이트 전극;
    상기 인접한 두 개의 절연층 사이에서 각각 상기 제1 게이트 전극과 상기 제1 방향으로 이격되어 배치되며, 상기 채널 구조물을 둘러싸는 복수의 제2 게이트 전극을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 제1 게이트 전극 및 상기 복수의 제2 게이트 전극 사이에 배치되며, 에어 스페이스를 포함하는 커버 절연층 구조물을 더 포함하며,
    상기 인접한 두 개의 절연층 사이에, 상기 제1 게이트 전극, 상기 커버 절연층 구조물의 일부분, 및 상기 제2 게이트 전극이 상기 제1 방향을 따라 순서대로 배치되는 반도체 장치.
  3. 제2항에 있어서,
    상기 커버 절연층 구조물은
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서 상기 채널 구조물의 측벽 일부분을 둘러싸는 제1 커버 절연층; 및
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서, 워드라인 컷 영역에 인접한 상기 제1 게이트 전극의 에지 부분 및 상기 제2 게이트 전극의 에지 부분을 둘러싸는 제2 커버 절연층; 및
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서, 상기 제1 커버 절연층과 상기 제2 커버 절연층에 의해 정의되는 상기 에어 스페이스를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 복수의 제1 게이트 전극 각각은 상기 절연층의 상면 상에 순서대로 배치되는 제1 도전 배리어층 및 제1 금속층을 포함하고,
    상기 복수의 제2 게이트 전극 각각은 상기 절연층의 바닥면 상에 순서대로 배치되는 제2 도전 배리어층 및 제2 금속층을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 금속층은 상기 제1 커버 절연층 및 상기 제2 커버 절연층과 접촉하고,
    상기 제1 도전 배리어층은 상기 제1 커버 절연층과 접촉하지 않는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서,
    상기 복수의 제1 게이트 전극은 상기 절연층의 상면의 직접 상부에 배치되는 제1 금속층을 포함하고,
    상기 복수의 제2 게이트 전극은 상기 절연층의 바닥면의 직접 상부에 배치되는 제2 금속층을 포함하며,
    상기 제1 금속층과 상기 제2 금속층 사이에 상기 제2 커버 절연층의 일부분, 상기 제1 커버 절연층 및 상기 에어 스페이스가 배치되는 것을 특징으로 하는 반도체 장치.
  7. 제2항에 있어서,
    상기 게이트 절연층은 상기 채널층의 외벽을 둘러싸며 상기 제1 방향을 따라 연장되고,
    상기 게이트 절연층은 상기 게이트 절연층의 측벽 상에 형성되며 외측으로 돌출하는 복수의 제1 돌출부를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 복수의 제1 돌출부 각각은 상기 제1 커버 절연층에 의해 둘러싸이는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 게이트 절연층은 상기 게이트 절연층의 측벽 상에 형성되며 외측으로 돌출하는 복수의 제2 돌출부를 포함하며,
    상기 복수의 제2 돌출부 각각은 상기 복수의 제1 게이트 전극 및 상기 복수의 제2 게이트 전극에 의해 둘러싸이는 것을 특징으로 하는 반도체 장치.
  10. 기판 상에 배치되며, 상기 기판의 상면에 수직한 제1 방향으로 연장되며, 채널층과 게이트 절연층을 포함하는 채널 구조물;
    상기 기판 상에 배치되며, 상기 채널 구조물을 둘러싸며 상기 제1 방향으로 이격되어 교대로 배치되는 복수의 절연층;
    상기 복수의 절연층 중 인접한 두 개의 절연층 사이에 각각 배치되며, 상기 채널 구조물을 둘러싸는 복수 쌍의 게이트 전극으로서, 각각의 쌍의 게이트 전극은 상기 인접한 두 개의 절연층 사이에서 상기 제1 방향으로 이격되어 배치되는 제1 게이트 전극과 제2 게이트 전극을 포함하는, 복수 쌍의 게이트 전극; 및
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서 상기 채널 구조물을 둘러싸고, 상기 복수 쌍의 게이트 전극의 에지 부분을 커버하는 커버 절연층 구조물을 포함하는 반도체 장치.
KR1020190075225A 2019-06-24 2019-06-24 반도체 장치 및 이의 제조 방법 KR20210000208A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190075225A KR20210000208A (ko) 2019-06-24 2019-06-24 반도체 장치 및 이의 제조 방법
US16/792,256 US11563023B2 (en) 2019-06-24 2020-02-16 Semiconductor device with reduced vertical height
CN202010572363.8A CN112133703A (zh) 2019-06-24 2020-06-22 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190075225A KR20210000208A (ko) 2019-06-24 2019-06-24 반도체 장치 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20210000208A true KR20210000208A (ko) 2021-01-04

Family

ID=73850608

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190075225A KR20210000208A (ko) 2019-06-24 2019-06-24 반도체 장치 및 이의 제조 방법

Country Status (3)

Country Link
US (1) US11563023B2 (ko)
KR (1) KR20210000208A (ko)
CN (1) CN112133703A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024049624A1 (en) * 2022-09-01 2024-03-07 Applied Materials, Inc. Memory devices having improved memory state retention

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021145063A (ja) * 2020-03-12 2021-09-24 キオクシア株式会社 半導体記憶装置
KR20220006384A (ko) * 2020-07-08 2022-01-17 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20220040143A (ko) * 2020-09-23 2022-03-30 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
US11737274B2 (en) * 2021-02-08 2023-08-22 Macronix International Co., Ltd. Curved channel 3D memory device
US11916011B2 (en) 2021-04-14 2024-02-27 Macronix International Co., Ltd. 3D virtual ground memory and manufacturing methods for same
CN113437083A (zh) * 2021-06-29 2021-09-24 长江存储科技有限责任公司 三维存储器的制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006010147A1 (de) 2006-03-06 2007-09-13 Siemens Ag Bidirektionale optische Verstärkeranordnung
KR101434588B1 (ko) 2008-06-11 2014-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR100976064B1 (ko) 2008-07-23 2010-08-16 한양대학교 산학협력단 분리된 게이트를 가지는 2비트 멀티레벨 플래시 메모리
JP5086933B2 (ja) 2008-08-06 2012-11-28 株式会社東芝 不揮発性半導体記憶装置の駆動方法
JP5431386B2 (ja) 2011-02-22 2014-03-05 株式会社東芝 半導体記憶装置
KR101842237B1 (ko) 2011-04-19 2018-03-27 삼성전자주식회사 3차원 반도체 메모리 소자 및 이를 제조하는 방법
US8637914B2 (en) 2011-12-13 2014-01-28 Micron Technology, Inc. Memory cells having a plurality of control gates and memory cells having a control gate and a shield
KR20130072911A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US20150318295A1 (en) 2014-04-30 2015-11-05 SanDisk Technologies, Inc. Vertical floating gate nand with offset dual control gates
KR102248205B1 (ko) * 2014-06-25 2021-05-04 삼성전자주식회사 수직 채널 및 에어 갭을 갖는 반도체 소자
US9997533B2 (en) * 2015-10-06 2018-06-12 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10141221B1 (en) * 2017-07-18 2018-11-27 Macronix International Co., Ltd. Method for manufacturing three dimensional stacked semiconductor structure and structure manufactured by the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024049624A1 (en) * 2022-09-01 2024-03-07 Applied Materials, Inc. Memory devices having improved memory state retention

Also Published As

Publication number Publication date
US11563023B2 (en) 2023-01-24
CN112133703A (zh) 2020-12-25
US20200402997A1 (en) 2020-12-24

Similar Documents

Publication Publication Date Title
US10854632B2 (en) Vertical memory devices and methods of manufacturing the same
US10707231B2 (en) Semiconductor memory device having vertical supporter penetrating the gate stack structure and through dielectric pattern
US10553609B2 (en) Semiconductor device
US10418374B2 (en) Vertical memory devices
CN106024794B (zh) 半导体器件及其制造方法
US11563023B2 (en) Semiconductor device with reduced vertical height
US11895837B2 (en) Semiconductor device and method of manufacturing the same
KR102298605B1 (ko) 수직형 메모리 장치 및 이의 제조 방법
US11557603B2 (en) Semiconductor devices
US11778825B2 (en) Method of fabricating a vertical semiconductor device
KR20160054304A (ko) 수직형 메모리 장치 및 이의 제조 방법
US11664281B2 (en) Semiconductor device
KR102666540B1 (ko) 수직형 메모리 장치
US11557604B2 (en) Semiconductor device and manufacturing method of the same
US20220165750A1 (en) Semiconductor device
US11587940B2 (en) Three-dimensional semiconductor memory devices
KR20210051275A (ko) 수직형 메모리 장치
US20210066345A1 (en) Vertical memory devices and methods of manufacturing the same
US11672119B2 (en) Vertical memory devices
KR20220114917A (ko) 반도체 장치 및 이의 제조 방법
WO2024037164A1 (zh) 半导体器件及其形成方法
TW202306123A (zh) 三維及式快閃記憶體及其形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal