KR102209021B1 - 입출력 제어 유닛, 프로그래머블 로직 컨트롤러 및 검사 시스템 - Google Patents
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Abstract
입출력 제어 유닛(120)은 스토리지와 입출력 제어부(126)와 아날로그 신호 입력 인터페이스(129)와 펄스 신호 입력 인터페이스(127A)를 구비한다. 입출력 제어부(126)는 트리거 신호를 생성하는 펄스 신호 입력 블록(1411)과, 아날로그 신호를 아날로그 디지털 변환함으로써 웨이퍼 두께 정보를 생성하는 A/D 변환 블록(1431)과, 트리거 신호에 동기하여, 웨이퍼 두께 정보를, 스토리지에 있어서의 미리 설정된 테이블 A에 격납하는 로거 블록(1501)과, 디지털 신호로부터 계속적으로 카운트값을 나타내는 카운트값 정보를 생성하여 출력하는 카운터 블록(1461)과, 트리거 신호에 동기하여, 카운트값 정보를, 웨이퍼 두께 정보와 대응지어, 스토리지(124)에 있어서의 테이블 TB에 격납하는 로거 블록(1502)을 가진다.
Description
본 발명은 입출력 제어 유닛, 프로그래머블 로직 컨트롤러 및 검사 시스템에 관한 것이다.
인코더로부터의 펄스 신호에 기초하여 동기 제어 신호를 생성하는 동기 제어 신호 생성 유닛과, 카운터 유닛과, 아날로그 입력 유닛과, CPU 유닛을 구비하는 프로그래머블 컨트롤러가 제안되어 있다(예를 들면 특허 문헌 1 참조). 여기서, 카운터 유닛은 동기 제어 신호에 동기한 타이밍에서, 인코더로부터의 펄스 신호의 펄스의 카운트값을 내부 메모리에 래치한다. 아날로그 입력 유닛은 동기 제어 신호에 동기한 타이밍에서, 센서로부터 출력되는 아날로그 신호의 신호 레벨을 나타내는 값을 내부 메모리에 래치한다. CPU 유닛은 동기 제어 신호에 동기하여, 카운터 유닛의 내부 메모리에 래치되어 있는 카운트값, 아날로그 입력 유닛의 내부 메모리에 래치되어 있는 아날로그 신호의 신호 레벨을 나타내는 값을, 버스 통신선을 통해서 읽어낸다.
특허 문헌 1에 기재된 프로그래머블 컨트롤러에서는, CPU 유닛이, 동기 제어 신호의 각 주기에 있어서, 매회 각 내부 메모리에 래치되어 있는 카운트값, 아날로그 신호의 신호 레벨을 나타내는 값을 판독한다. 따라서, 동기 제어 신호의 주기를, CPU 유닛이 카운트값, 아날로그 신호의 신호 레벨을 나타내는 값을 판독하는 시간보다도 길게 할 필요가 있다. 즉, 동기 제어 신호의 주기는, CPU 유닛의 처리의 속도에 의해 제약을 받는다. 따라서, 프로그래머블 로직 컨트롤러의 처리 시간이 필연적으로 길어져서, 그것을 사용한 제조 장치에서는, 택트 시간의 저감을 도모하는 것이 어려웠다. 또, 특허 문헌 1에 기재된 프로그래머블 컨트롤러에서는, 카운터 유닛의 내부 메모리 및 아날로그 입력 유닛의 내부 메모리의 각각에 복수의 격납 영역이 마련되어 있지 않았다. 따라서, CPU 유닛은, 카운터 유닛의 내부 메모리 및 아날로그 입력 유닛의 내부 메모리 각각의 1개의 격납 영역에 격납된 데이터를, 새롭게 격납 영역으로 전송되는 데이터에 의해 덮어 써지기 전에, 수시 각 내부 메모리로부터 읽어낼 필요가 있다. 이 때문에, 프로그래머블 로직 컨트롤러의 처리 시간이 길어져 버린다.
본 발명은 상기 사유를 감안하여 이루어진 것으로, 프로그래머블 로직 컨트롤러의 처리 속도를 향상시킬 수 있는 입출력 제어 유닛, 프로그래머블 로직 컨트롤러 및 검사 시스템을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명에 따른 입출력 제어 유닛은,
기억부와,
입출력 제어부와,
제1 기기에 접속되어 상기 제1 기기로부터 입력되는 제1 신호를 상기 입출력 제어부로 출력하는 제1 입력 인터페이스와,
제2 기기에 접속되어 상기 제2 기기로부터 입력되는 제2 신호를 상기 입출력 제어부로 출력하는 제2 입력 인터페이스를 구비하고,
상기 입출력 제어부는
트리거 신호를 생성하는 트리거 출력부와,
상기 트리거 신호에 동기하여, 상기 제1 신호에 기초하는 제1 정보를, 상기 기억부에 있어서의 미리 설정된 복수의 제1 격납 영역에 격납하는 제1 로거(logger) 블록과,
상기 트리거 신호에 동기하여, 상기 제2 신호에 기초하는 제2 정보를, 상기 제1 정보와 대응지어, 상기 기억부에 있어서의 미리 설정된 복수의 제2 격납 영역에 격납하는 제2 로거 블록을 가진다.
본 발명에 의하면, 입출력 제어부가 트리거 신호에 동기하여, 제1 신호에 기초하는 제1 정보를, 복수의 제1 격납 영역에 격납하는 제1 로거 블록과, 트리거 신호에 동기하여, 제2 신호에 기초하는 제2 정보를, 제1 정보와 대응지어, 복수의 제2 격납 영역에 격납하는 제2 로거 블록을 가진다. 이것에 의해, CPU 유닛은, 예를 들면 1개의 격납 영역에 격납된 제1 정보 또는 제2 정보를, 새롭게 그 격납 영역으로 전송되는 제1 정보 또는 제2 정보에 의해 덮어 써지기 전에, 수시로 읽어내는 처리를 실행할 필요가 없다. 그리고, 입출력 제어 유닛은 동시에 취득한 디지털 정보와 카운트 정보를 서로 대응지어 기억부에 기억시킬 수 있다. 따라서, 예를 들면 CPU 유닛의 처리 속도에 관계없이 트리거 신호의 주기를 단축시킬 수 있으므로, 그 만큼, 짧은 주기로 디지털 정보와 카운트 정보의 동시 취득이 가능해져, 본 발명에 따른 입출력 제어 유닛을 구비하는 프로그래머블 로직 컨트롤러의 처리 속도를 향상시킬 수 있다.
도 1은 본 발명의 실시 형태에 따른 웨이퍼 두께 검사 시스템을 나타내는 도면이다.
도 2는 실시 형태에 따른 웨이퍼 두께 검사 시스템의 일부를 나타내는 도면이다.
도 3은 실시 형태에 따른 프로그래머블 로직 컨트롤러의 구성을 나타내는 블록도이다.
도 4는 실시 형태에 따른 입출력 제어부의 구성을 나타내는 블록도이다.
도 5는 실시 형태에 따른 퍼스널 컴퓨터의 구성을 나타내는 블록도이다.
도 6은 실시 형태에 따른 웨이퍼 두께 검사 시스템의 초기 설정시에 있어서의 동작을 나타내는 시퀀스도이다.
도 7은 실시 형태에 따른 판정 기준 정보의 일례를 나타내는 도면이다.
도 8은 실시 형태에 따른 포인터 테이블 정보의 일례를 나타내는 도면이다.
도 9는 실시 형태에 따른 입출력 제어 유닛의 제어 블록도이다.
도 10은 실시 형태에 따른 스토리지가 기억하는 테이블의 일례를 나타내는 도면이다.
도 11은 실시 형태에 따른 PLC의 입출력 제어 유닛의 연산부가 실행하는 웨이퍼 두께 판정 처리의 흐름의 일례를 나타내는 순서도이다.
도 12는 실시 형태에 따른 웨이퍼 두께 판정 처리의 판정 결과의 일례를 나타내는 도면이다.
도 13은 실시 형태에 따른 웨이퍼 두께 판정 처리의 판정 결과의 일례를 나타내는 도면
도 14a는 비교예에 따른 프로그래머블 로직 컨트롤러의 동작을 설명하기 위한 타임 차트이다.
도 14b는 실시 형태에 따른 프로그래머블 로직 컨트롤러의 동작을 설명하기 위한 타임 차트이다.
도 15는 변형예에 따른 입출력 제어 유닛의 제어 블록도이다.
도 16은 변형예에 따른 프로그래머블 로직 컨트롤러의 동작을 설명하기 위한 타임 차트이다.
도 2는 실시 형태에 따른 웨이퍼 두께 검사 시스템의 일부를 나타내는 도면이다.
도 3은 실시 형태에 따른 프로그래머블 로직 컨트롤러의 구성을 나타내는 블록도이다.
도 4는 실시 형태에 따른 입출력 제어부의 구성을 나타내는 블록도이다.
도 5는 실시 형태에 따른 퍼스널 컴퓨터의 구성을 나타내는 블록도이다.
도 6은 실시 형태에 따른 웨이퍼 두께 검사 시스템의 초기 설정시에 있어서의 동작을 나타내는 시퀀스도이다.
도 7은 실시 형태에 따른 판정 기준 정보의 일례를 나타내는 도면이다.
도 8은 실시 형태에 따른 포인터 테이블 정보의 일례를 나타내는 도면이다.
도 9는 실시 형태에 따른 입출력 제어 유닛의 제어 블록도이다.
도 10은 실시 형태에 따른 스토리지가 기억하는 테이블의 일례를 나타내는 도면이다.
도 11은 실시 형태에 따른 PLC의 입출력 제어 유닛의 연산부가 실행하는 웨이퍼 두께 판정 처리의 흐름의 일례를 나타내는 순서도이다.
도 12는 실시 형태에 따른 웨이퍼 두께 판정 처리의 판정 결과의 일례를 나타내는 도면이다.
도 13은 실시 형태에 따른 웨이퍼 두께 판정 처리의 판정 결과의 일례를 나타내는 도면
도 14a는 비교예에 따른 프로그래머블 로직 컨트롤러의 동작을 설명하기 위한 타임 차트이다.
도 14b는 실시 형태에 따른 프로그래머블 로직 컨트롤러의 동작을 설명하기 위한 타임 차트이다.
도 15는 변형예에 따른 입출력 제어 유닛의 제어 블록도이다.
도 16은 변형예에 따른 프로그래머블 로직 컨트롤러의 동작을 설명하기 위한 타임 차트이다.
이하, 본 발명의 일 실시 형태에 따른 프로그래머블 로직 컨트롤러에 대해서 도면을 참조하면서 설명한다. 본 실시 형태에 따른 프로그래머블 로직 컨트롤러의 입출력 제어 유닛은, 복수의 범용 회로 블록을 가지는 입출력 제어부와, 외부로부터 입력되는 제1 신호를 입출력 제어부로 출력하는 제1 입력 인터페이스와, 외부로부터 입력되는 제2 신호를 입출력 제어부로 출력하는 제2 입력 인터페이스를 구비한다. 본 실시 형태에서는, 제1 신호가 아날로그 신호이고, 제2 신호가 펄스 신호이다. 또, 제1 입력 인터페이스가 아날로그 신호 입력 인터페이스이고, 제2 입력 인터페이스가 펄스 신호 입력 인터페이스이다. 또, 입출력 제어 유닛은, 추가로, 대용량의 스토리지를 구비한다. 그리고, 입출력 제어부는 동시에 입력되는 제1 신호와 제2 신호의 각각에 대해서 병렬 처리를 실행함으로써 동시에 복수 종류의 정보, 즉, 제1 신호에 기초하는 제1 정보와 제2 신호에 기초하는 제2 정보를 생성한다. 그리고, 입출력 제어부는 복수 종류의 정보를 생성할 때마다 그것들을 스토리지에 차례로 기억시킨다. 여기서, 스토리지는 복수의 제1 정보를 격납하기 위한 복수의 제1 격납 영역과, 복수의 제2 정보를 격납하기 위한 복수의 제2 격납 영역을 가진다. 스토리지는 제1 정보와 제2 정보를 각각 공통의 상대 어드레스로 관리하며, 서로 대응지은 형태로 기억한다. 또, 입출력 제어 유닛은 스토리지가 기억하는 복수 종류의 정보에 대해서, 미리 설정된 판정 정보에 기초하여 판정을 행하는 판정부를 구비한다.
예를 들면 도 1에 나타내는 것처럼, 본 실시 형태에 따른 프로그래머블 로직 컨트롤러(이하, 「PLC(Programmable Logic Controller)」라고 칭함.)(10)는, 웨이퍼 두께 검사 유닛(16)과 함께 웨이퍼 두께 검사 시스템을 구성한다.
웨이퍼 두께 검사 유닛(16)은 턴테이블(161)과, 레이저 변위 센서(162)와, 인코더(163)와, 근접 센서(164)를 구비한다. 여기서, 레이저 변위 센서(162)가, 특허 청구 범위에 기재된 제1 기기에 상당하고, 인코더(163)가 특허 청구 범위에 기재된 제2 기기에 상당하고, 근접 센서(164)가 특허 청구 범위에 기재된 제3 기기에 상당한다. 또, 웨이퍼 두께 검사 유닛(16)은 턴테이블(161)의 회전 동작의 온 오프를 전환하기 위한 스위치(165)와, 턴테이블(161)에 마련된 진공 척(도시하지 않음)의 흡착 상태를 전환하기 위한 밸브(166)를 구비한다. 턴테이블(161), 레이저 변위 센서(162), 인코더(163), 근접 센서(164), 스위치(165) 및 밸브(166)는 통신선(L2)을 통해서 PLC(10)의 입출력 인터페이스(120a)에 접속되어 있다. 이 웨이퍼 두께 검사 시스템은 웨이퍼 두께 검사 유닛(16)의 턴테이블(161) 상에 재치된 웨이퍼(W)를 회전시키면서 레이저 변위 센서(162)로 웨이퍼(W)의 두께를 측정한다.
레이저 변위 센서(162)는, 도 2에 나타내는 것처럼, 턴테이블(161)의 상방에 배치되며, 아날로그 신호인 전류 신호를 출력한다. 이 전류 신호는, 예를 들면 웨이퍼(W)의 두께를 반영한 전류치를 나타내는 신호이다. 인코더(163)는, 예를 들면 광전 방식의 로터리 인코더이며, 원반 모양의 턴테이블(161)의 주위에 마련되어 있다. 인코더(163)는, 예를 들면 턴테이블(161)의 회전에 따라서 회전하는 슬릿 원판과, 포토 트랜지스터를 가지고, 턴테이블(161)의 회전에 따라서 슬릿 원판의 슬릿을 통과한 광을 포토 트랜지스터로 수광하고 그것에 따른 펄스 신호를 출력한다. 인코더(163)는 턴테이블(161)의 회전에 따라서 연속적으로 펄스 신호를 출력한다. 이 펄스 신호는 턴테이블의 회전 속도에 따라 펄스의 발생 빈도가 증감하는 신호이다. 그리고, 인코더(163)로부터 출력되는 펄스 신호에 포함되는 펄스를 카운트하여 얻어지는 카운트값은, 턴테이블(161)의 초기 위치로부터의 회전 각도, 즉, 웨이퍼(W)의 회전 각도에 비례하여 증가한다. 근접 센서(164)는 웨이퍼(W)의 접근을 검지하는 센서이며, 예를 들면 턴테이블(161)의 주부(周部) 상방에 배치되고, 웨이퍼(W) 상의 근접 센서(164)와의 거리가 미리 설정된 거리 이하가 되면 펄스 신호를 출력한다.
도 1로 돌아가, PLC(10)는 베이스 유닛(110)과, CPU(Central Processing Unit) 유닛(100)과, 입출력 제어 유닛(120)을 구비한다. CPU 유닛(100)에는, USB 인터페이스인 PC 인터페이스(103)가 마련되어 있다. 또, 입출력 제어 유닛(120)에는, 웨이퍼 두께 검사 유닛(16)과 통신선(L2)을 통해서 접속되는 입출력 인터페이스(120a)가 마련되어 있다. 베이스 유닛(110)은, 도 3에 나타내는 것처럼, 예를 들면 CPU 유닛(100)과 입출력 제어 유닛(120) 사이에서의 정보의 송수신을 행하기 위한 버스 통신선(111)을 구비한다. 또, 베이스 유닛(110)은 CPU 유닛(100) 및 입출력 제어 유닛(120)의 뒤편에 배치되는 판면부를 가지고, 판면부에 있어서 커넥터(도시하지 않음)를 통해서 CPU 유닛(100) 및 입출력 제어 유닛(120)과 접속되어 있다.
CPU 유닛(100)은 미리 설정된 파라미터(102a)와 래더 프로그램(102b)을 기억하는 메모리(102)와, 파라미터(102a)에 따라서 래더 프로그램(102b)을 실행하는 연산부(101)를 구비한다. 연산부(101)는 CPU와 CPU의 작업 영역이 되는 RAM(Random Access Memory)을 가진다. 메모리(102)는, 예를 들면 자기 디스크, 반도체 플래쉬 메모리 등의 불휘발성 메모리이다. 또, CPU 유닛(100)은, 예를 들면 USB(Universal Serial Bus) 인터페이스인 PC 인터페이스(103)와, 버스 통신선(111)을 통한 통신을 행하기 위한 통신 버스 인터페이스(104)를 구비한다.
입출력 제어 유닛(120)은 연산부(121)와, 내부 메모리(122)와, 불휘발성 메모리(123)와, 스토리지(124)와, 복수의 범용 회로 블록을 가지는 재구성 가능 집적회로인 입출력 제어부(126)를 구비한다. 불휘발성 메모리(123) 및 스토리지(124)는, 예를 들면 자기 디스크, 반도체 플래쉬 메모리 등이다. 또, 입출력 제어 유닛(120)은 버스 통신선(111)을 통한 통신을 행하기 위한 통신 버스 인터페이스(125)를 구비한다. 또한, 입출력 제어 유닛(120)은 펄스 신호 입력 인터페이스(127A, 127B)와, 디지털 신호 출력 인터페이스(128)와, 아날로그 신호 입력 인터페이스(129)와, 아날로그 신호 출력 인터페이스(130)를 구비한다.
펄스 신호 입력 인터페이스(127A)는 인코더(163)로부터 입력되는 제2 신호인 펄스 신호를 입출력 제어부(126)로 출력하는 제2 입력 인터페이스이다. 펄스 신호 입력 인터페이스(127B)는 근접 센서(164)로부터 입력되는 제3 신호인 펄스 신호를 입출력 제어부(126)로 출력하는 제3 입력 인터페이스이다. 디지털 신호 출력 인터페이스(128)는 입출력 제어부(126)로부터 입력되는 디지털 신호를 스위치(165)로 출력한다. 아날로그 신호 입력 인터페이스(129)는 레이저 변위 센서(162)로부터 입력되는 아날로그 신호를 입출력 제어부(126)로 출력한다. 아날로그 신호 출력 인터페이스(130)는 입출력 제어부(126)로부터 입력되는 아날로그 신호를 밸브(166)로 출력함으로써, 밸브(166)를 구동한다.
입출력 제어부(126)는, 도 4에 나타내는 것처럼, 필터 블록(1451~145x), 카운터 블록(1461~146y), 논리 연산 블록(1471~147z), 사칙 연산 블록(1481~148v), 비교 연산 블록(1491~149u) 및 로거 블록(1501~150w)을 가진다. 또, 입출력 제어부(126)는 펄스 신호 입력 블록(1411~141q), 디지털 신호 출력 블록(1421~142r), A/D 변환 블록(1431~143p), D/A 변환 블록(1441~144o) 및 회로 블록 전환 버스(140)를 가진다. 이후, 이들 각종 블록을 적절히 범용 회로 블록이라고 칭한다. 이것들 복수의 범용 회로 블록은, 병렬 처리를 실행함으로써 나노초 오더의 고속 동작이 가능하게 되어 있다. 회로 블록 전환 버스(140)는 복수의 범용 회로 블록의 조합 또는 사용 순서를 변경하는 기능을 가진다. 복수의 범용 회로 블록은, 각각 레지스터에 기억된 실행 파라미터에 기초하여 동작한다. 또, 입출력 제어부(126)는 나노초 주기의 내부 제어 클록을 출력하는 클록 출력부(도시하지 않음)를 가진다.
펄스 신호 입력 블록(1411~141q)은 실행 파라미터를 기억하는 레지스터(14111~1411q)와, 정보를 입출력하는 입출력 단자(14121~1412q)를 가진다. 이 중, 펄스 신호 입력 블록(1411, 1412)은 각각 펄스 신호 입력 인터페이스(127A, 127B)로부터 펄스 신호가 입력되면, 그것에 따른 디지털 정보를, 입출력 단자(14121, 14122)를 통해서 각 범용 회로 블록으로 출력한다.
디지털 신호 출력 블록(1421~142r)은 실행 파라미터를 기억하는 레지스터(14211~1421r)와, 정보를 입출력하는 입출력 단자(14221~1422r)를 가진다. 이 중, 디지털 신호 출력 블록(1421)은, 예를 들면 연산부(121)로부터 입출력 단자(14221)를 통해서 디지털 정보가 입력되면, 그것에 따른 디지털 신호를 디지털 신호 출력 인터페이스(128)로 출력한다.
A/D 변환 블록(1431~143p)은 실행 파라미터를 기억하는 레지스터(14311~1431p)와, 정보를 입출력하는 입출력 단자(14321~1432p)를 가진다. A/D 변환 블록(1431~143p)은 아날로그 신호 입력 인터페이스(129)로부터 입력되는 아날로그 신호를, 그 신호 레벨에 따른 디지털값을 나타내는 디지털 정보로 계속적으로 변환하여 출력한다. 즉, A/D 변환 블록(1431~143p)은 아날로그 신호를 아날로그 디지털 변환함으로써 아날로그 신호의 신호 레벨에 대응하는 디지털값을 나타내는 디지털 정보를 생성하는 디지털 정보 생성 블록이다. 그리고, A/D 변환 블록(1431~143p)은 변환하여 얻어지는 디지털 정보를, 입출력 단자(14321~1432p)를 통해서 각 범용 회로 블록으로 출력한다.
D/A 변환 블록(1441~144o)은 실행 파라미터를 기억하는 레지스터(14411~1441o)와, 정보를 입출력하는 입출력 단자(14421~1442o)를 가진다. D/A 변환 블록(1441~144o)은, 예를 들면 연산부(121)로부터 입출력 단자(14421~1442o)를 통해서 입력되는, 아날로그 신호의 신호 레벨 및 극성을 나타내는 디지털 정보를, 그 신호 레벨 및 극성에 따른 아날로그 신호로 변환한다. 그리고, D/A 변환 블록(1441~144o)은 변환하여 얻어지는 아날로그 신호를, 아날로그 신호 출력 인터페이스(130)로 출력한다.
필터 블록(1451~145x)은 실행 파라미터를 기억하는 레지스터(14511~1451x)와, 정보를 입출력하는 입출력 단자(14521~1452x)를 가진다. 필터 블록(1451~145x)은 입출력 제어부(126)로 입력되는 신호에 포함되는 노이즈를 제거한다.
카운터 블록(1461~146y)은 실행 파라미터를 기억하는 레지스터(14611~1461y)와, 정보를 입출력하는 입출력 단자(14621~1462y)를 가진다. 카운터 블록(1461~146y)은, 예를 들면 펄스 신호 입력 블록(1411~141q)으로부터 입출력 단자(14621~1462y)를 통해서 펄스 신호에 대응하는 디지털 정보가 입력되면, 그 디지털 정보에 기초하여, 펄스 신호에 포함되는 펄스를 카운트한다. 카운터 블록(1461~146y)은 펄스 신호에 포함되는 펄스를 계속적으로 카운트하여 얻어지는 카운트값을 나타내는 카운트 정보를 생성하여 출력한다.
논리 연산 블록(1471~147z)은 실행 파라미터를 기억하는 레지스터(14711~1471z)와, 정보를 입출력하는 입출력 단자(14721~1472z)를 가진다. 논리 연산 블록(1471~147z)은 비트 데이터에 대해서, 기본적인 논리 연산을 실행한다. 여기서, 기본적인 논리 연산으로서는, 논리 부정, 논리곱, 논리합, 배타적 논리합, 부정 논리합, 부정 논리곱을 들 수 있다.
사칙 연산 블록(1481~148v)은 실행 파라미터를 기억하는 레지스터(14811~1481v)와, 정보를 입출력하는 입출력 단자(14821~1482v)를 가진다. 사칙 연산 블록(1481~148v)은 워드 데이터에 대해서, 더하기, 빼기, 곱하기, 나누기와 같은 사칙 연산을 실행한다.
비교 연산 블록(1491~149u)은 실행 파라미터를 기억하는 레지스터(14911~1491u)와, 정보를 입출력하는 입출력 단자(14921~1492u)를 가진다. 비교 연산 블록(1491~149u)은 비교 처리를 실행한다.
로거 블록(1501~150w)은 실행 파라미터를 기억하는 레지스터(15011~1501w)와, 정보를 입출력하는 입출력 단자(15021~1502w)를 가진다. 또, 로거 블록(1501~150w)은 그것들이 처리를 개시하는 트리거되는 트리거 신호가 입력되는 트리거 입력 단자(15031~1503w)를 가진다. 로거 블록(1501~150w)은 트리거 입력 단자(15031~1503w)에 입력되는 트리거 신호에 동기하여, 각 범용 회로 블록이 출력하는 비트 데이터 또는 워드 데이터 형식의 디지털 정보 혹은 카운트 정보를 취득하여, 스토리지(124)에 차례로 기입해 간다. 여기서, 로거 블록(1501~150w)은 후술하는 포인터 테이블 정보에 기초하여, 트리거 신호에 동기하여, 취득한 디지털 정보 혹은 카운트 정보를 스토리지(124)에 있어서의 미리 설정된 기억 영역에 차례로 기입해 간다.
스토리지(124)는 입출력 제어부(126)의 로거 블록(1501~150w)으로부터 전송되는 디지털 정보와 카운트 정보를 기억한다.
내부 메모리(122)는 입출력 제어부(126)가 가지는 복수의 범용 회로 블록을 동작시키는 순서를 규정하는 동작 파라미터 정보를 기억한다. 또, 내부 메모리(122)는 스토리지(124)에 있어서의 각 로거 블록(1501~150w) 각각이 디지털 정보 혹은 카운트 정보를 기입하는 기억 영역을 규정하는 포인터 테이블 정보 LPT를 기억한다. 내부 메모리(122) 및 불휘발성 메모리(123)는 디지털 정보가 나타내는 수치에 대한 미리 설정된 판정 기준을 나타내는 판정 기준 정보를, 디지털 정보에 대응지어진 카운트 정보에 대응지어 기억하는 판정 기준 정보 기억부로서 기능한다.
연산부(121)는 내부 메모리(122)가 기억하는 동작 파라미터에 기초하여, 입출력 제어부(126)가 가지는 복수의 범용 회로 블록의 재구성을 실행한다. 구체적으로는, 연산부(121)는 내부 메모리(122)가 기억하는 동작 파라미터를 해석하여, 범용 회로 블록의 조합 또는 사용 순서, 및 동작 내용을 결정한다. 그리고, 연산부(121)는 결정한 동작 내용에 따라서, 입출력 제어부(126)의 각 범용 회로 블록의 레지스터에 실행 파라미터를 격납한다. 또, 연산부(121)는 스토리지(124)가 기억하는, 입출력 제어부(126)로부터 출력된 디지털 정보, 카운트 정보를 이용하여 후술하는 웨이퍼 검사 처리를 실행한다.
도 1로 돌아가, PLC(10)에 있어서 실행되는 프로그램의 작성, PLC(10)의 각종 파라미터의 설정 및 PLC(10)의 동작 상태의 감시는, PLC(10)에 통신선(L1) 및 PC 인터페이스(103)를 통해서 접속되는 PC(30)로 행할 수 있다.
PC(30)는, 예를 들면 범용의 퍼스널 컴퓨터이며, 도 5에 나타내는 것처럼, CPU(31)와 주기억부(32)와 보조 기억부(33)와 입력부(34)와 표시부(35)와 통신 인터페이스(36)와 각부를 접속하는 버스(39)를 구비한다. 주기억부(32)는 휘발성 메모리이며, CPU(31)의 작업 영역으로서 사용된다. 보조 기억부(33)는 자기 디스크, 반도체 플래쉬 메모리 등의 불휘발성 메모리이며, 엔지니어링 툴(40)을 실현하기 위한 프로그램을 기억한다. 그리고, CPU가 이 프로그램을 보조 기억부(33)로부터 주기억부(32)로 읽어내어 실행함으로써, 엔지니어링 툴(40)이 실현된다. 입력부(34)는 예를 들면 키보드이며, 유저가 입력하는 각종 조작 정보를 접수하고, 접수한 조작 정보를 CPU(31)로 출력한다. 표시부(35)는, 예를 들면 액정 디스플레이이며, CPU로부터 입력된 각종 정보를 표시한다. 통신 인터페이스(36)는 PC(30)가 PLC(10)에 통신선(L1) 및 PC 인터페이스(103)를 통해서 접속된 상태로, PLC(10)와의 사이에서 정보의 송수신을 실행한다.
엔지니어링 툴(40)은 PLC(10)가 실행하는 프로그램의 생성, PLC(10)의 동작 내용의 설정 및 PLC(10)의 동작 상태의 감시를 행하는 기능을 가진다. 전술한 웨이퍼 두께 검사 시스템의 사양에 따른 입출력 제어부(126)에는, 아날로그 신호 입력 인터페이스(129)로부터 입력되는 전류 신호를 A/D 변환함으로써 전류 신호의 신호 레벨에 따른 디지털값을 나타내는 디지털 정보를 생성하는 기능이 요구된다. 또, 이 입출력 제어부(126)에는, 펄스 신호 입력 인터페이스(127A)로부터 입력되는 펄스 신호에 포함되는 펄스를 카운트함으로써 얻어지는 카운트값을 나타내는 카운트 정보를 생성하는 기능이 요구된다. 또한, 이 입출력 제어부(126)에는, 생성한 디지털 정보 및 카운트 정보를 스토리지(124)에 있어서의 미리 설정된 기억 영역에 기입하는 기능이 요구된다. 엔지니어링 툴(40)은, 입출력 제어부(126)가 이들 각종 기능을 발휘하도록, 복수의 범용 회로 블록을 재구성하기 위한 프로그램을 생성한다. 또, 엔지니어링 툴(40)은 스토리지(124)에 있어서의, 디지털 정보 및 카운트 정보가 기입되는 영역을 규정하는 포인터 테이블 정보 LPT도 생성한다. 또한, 엔지니어링 툴(40)은 입출력 제어 유닛(120)의 연산부(121)가 웨이퍼(W)의 두께를 판정할 때 사용되는 판정 기준 정보도 생성한다. 또, 엔지니어링 툴(40)은 유저에게 프로그램의 작성, PLC(10)의 동작 내용의 설정 및 PLC(10)의 동작 상태의 감시를 행하기 위해서 필요한 정보를 제시하는 엔지니어링 툴 화면을 표시부(35)에 적절히 표시시킨다.
엔지니어링 툴(40)은 동작 파라미터 생성부(41)와, 판정 기준 정보 생성부(42)와, 포인터 테이블 생성부(43)와, 전송부(44)를 가진다. 동작 파라미터 생성부(41)는 유저가 입력부(34)를 통해서 입력한 로직 회로 정보에 기초하여, 입출력 제어부(126)의 복수의 범용 회로 블록을 이용하여 실현되는 로직 회로의 동작 파라미터를 나타내는 동작 파라미터 정보를 생성한다. 로직 회로 정보는 로직 회로의 작도 정보 및 설정 정보를 포함하는 것이다. 동작 파라미터 생성부(41)는 생성한 동작 파라미터 정보 DAM을 보조 기억부(33)에 기억시킨다. 판정 기준 정보 생성부(42)는 입출력 제어 유닛(120)의 스토리지(124)가 기억하는 각종 디지털 정보를 이용하여, 후술하는 웨이퍼 검사 처리를 실행하기 위해서 필요한 판정 기준 정보를 생성한다. 판정 기준 정보 생성부(42)는 생성한 판정 기준 정보 DAJ를 보조 기억부(33)에 기억시킨다.
포인터 테이블 생성부(43)는 동작 파라미터 정보 DAM에 기초하여, 입출력 제어부(126)의 로거 블록(1501~150w) 각각이 스토리지(124)에 있어서의 디지털 정보 혹은 카운트 정보를 기입하는 기억 영역을 규정하는 포인터 테이블 정보 LPT를 생성한다. 포인터 테이블 생성부(43)는 생성한 포인터 테이블 정보 LPT를 보조 기억부(33)에 기억시킨다. 전송부(44)는 유저가 입력부(34)에 대해서 동작 파라미터 정보 DAM, 판정 기준 정보 DAJ 및 포인터 테이블 정보 LPT를 PLC(10)로 전송하기 위한 조작을 접수하면, 보조 기억부(33)가 기억하는 이들 정보를 PLC(10)로 전송한다.
다음에, 본 실시 형태에 따른 웨이퍼 두께 검사 시스템에 사용되는 PLC(10)의 초기 설정시에 있어서의 일련의 동작에 대해서, 도 6을 참조하면서 설명한다. 여기서, PC(30)에 있어서 엔지니어링 툴(40)이 기동하고 있고, PC(30)와 PLC(10)가 통신선(L1)을 통해서 접속되어 있은 것으로 한다. 또, 엔지니어링 툴(40)은 표시부(35)에 엔지니어링 툴 화면을 표시시키고 있는 것으로 한다. 우선, 유저가 표시부(35)에 표시된 엔지니어링 툴 화면을 참조하면서 입력부(34)를 통해서 전술한 로직 회로 정보를 입력한 것으로 한다. 이 경우, 동작 파라미터 생성부(41)가 입력된 로직 회로 정보를 접수한다(스텝 S1).
다음에, 동작 파라미터 생성부(41)는 접수한 로직 회로 정보에 기초하여, 동작 파라미터 정보 DAM을 생성하여 보조 기억부(33)에 기억시킨다(스텝 S2).
이어서, 유저가 표시부(35)에 표시된 엔지니어링 툴 화면을 참조하면서 입력부(34)를 통해서 웨이퍼(W) 두께의 판정 기준에 관한 정보를 입력했다고 한다. 이 경우, 판정 기준 정보 생성부(42)는 입력된 웨이퍼(W) 두께의 판정 기준에 관한 정보를 접수한다(스텝 S3). 그 후, 판정 기준 정보 생성부(42)는 입력된 웨이퍼(W)의 판정 기준에 관한 정보에 기초하여, 판정 기준 정보 DAJ를 생성하여 보조 기억부(33)에 기억시킨다(스텝 S4). 여기서, 판정 기준 정보 DAJ는, 도 7에 나타내는 것처럼, 웨이퍼(W)의 초기 위치로부터의 회전 각도를 나타내는 정보와, 각 회전 각도에 있어서의 웨이퍼(W) 두께의 상한 기준치와 하한 기준치를 대응지은 정보이다. 도 7에 나타내는 예에서는, 웨이퍼(W)의 회전 각도 360/N도마다 판정 기준치가 설정되어 있다. 그리고, 회전 각도를 나타내는 정보는 회전 각도(360/N)×n도가 정수 「n」로 나타내지고 있다.
도 6으로 돌아가, 다음에, 포인터 테이블 생성부(43)는 동작 파라미터 정보 DAM에 기초하여, 입출력 제어부(126)의 로거 블록(1501~150w) 각각이 스토리지(124)에 있어서의 디지털 정보 혹은 카운트 정보를 기입하는 기억 영역을 규정하는 포인터 테이블 정보 LPT를 생성한다(스텝 S5).
여기서, 포인터 테이블 정보 LPT는, 예를 들면 도 8에 나타내는 것처럼, 스토리지(124)의 기억 영역인 테이블의 식별 정보와 그 테이블의 선두 물리 어드레스와 그 테이블에 격납되는 정보수(워드수)와 같은 3개의 요소를 서로 대응 짓기 위한 정보이다. 각 선두 물리 어드레스는, 스토리지(124) 내에 있어서의, 테이블 식별 정보 각각에 대응하는 로거 블록(1501~150w)이 사용하는 기억 영역의 선두 물리 어드레스를 나타내고 있다. 그리고, 각 로거 블록(1501~150w)에는, 스토리지(124) 내에 있어서, 대응하는 선두 물리 어드레스를 선두로 하여 정보수로 지정된 크기만큼 연속된 기억 영역이 할당된다. 여기서, 모든 테이블은 같은 크기로 설정되어 있다.
도 6으로 돌아가, 이어서, 유저가, 입력부(34)에 대해서, 동작 파라미터 정보 DAM, 판정 기준 정보 DAJ 및 포인터 테이블 정보 LPT를 PLC(10)로 전송하기 위한 전송 조작을 행한 것으로 한다. 이 경우, 전송부(44)는 전송 조작을 접수한다(스텝 S6). 그리고, PC(30)는 동작 파라미터 정보 DAM, 판정 기준 정보 DAJ 및 포인터 테이블 정보 LPT를, PC 인터페이스(103)를 통해서 CPU 유닛(100)으로 전송한다(스텝 S7).
그 후, CPU 유닛(100)으로 전송된 동작 파라미터 정보 DAM, 판정 기준 정보 DAJ 및 포인터 테이블 정보 LPT는, 통신 버스 인터페이스(104, 125) 및 버스 통신선(111)을 통해서, 입출력 제어 유닛(120)으로 전송된다(스텝 S8).
다음에, 입출력 제어 유닛(120)에 있어서, 연산부(121)가 전송되어 온 동작 파라미터 정보 DAM, 판정 기준 정보 DAJ 및 포인터 테이블 정보 LPT를, 내부 메모리(122)에 기억한다(스텝 S9). 이 때, 연산부(121)는 동작 파라미터 정보 DAM, 판정 기준 정보 DAJ 및 포인터 테이블 정보 LPT를 불휘발성 메모리(123)에도 기억시킨다. 이와 같이 하여, 웨이퍼 두께 검사 시스템에 사용되는 PLC(10)의 초기 설정이 완료된다.
그 후, 연산부(121)는 웨이퍼 두께 검사시에 있어서, 내부 메모리(122)가 기억하는 동작 파라미터 정보 DAM 및 포인터 테이블 정보 LPT에 기초하여, 입출력 제어부(126)의 복수의 범용 회로 블록을 재구성한다. 이 때, 연산부(121)는 동작 파라미터 정보 DAM을 해석하여, 범용 회로 블록의 조합 또는 사용 순서, 및 동작 내용을 결정하고, 결정한 동작 내용에 따라서, 각 범용 회로 블록의 레지스터에 실행 파라미터를 격납한다.
다음에, 본 실시 형태에 따른 웨이퍼 두께 검사 시스템에 사용되는 PLC(10)의 입출력 제어 유닛(120)의 웨이퍼 두께 검사시에 있어서의 동작에 대해서, 도 9를 참조하면서 설명한다. 레이저 변위 센서(162)로부터 출력되는 아날로그 신호인 전류 신호는, 도 9에 나타내는 것처럼, 아날로그 신호 입력 인터페이스(129)에 입력된다. 아날로그 신호 입력 인터페이스(129)는 입력되는 전류 신호를, A/D 변환 블록(1431)으로 출력한다. A/D 변환 블록(1431)은 입력되는 전류 신호를, 그 전류 신호의 신호 레벨, 즉, 전류치의 크기를 나타내는 수치를 나타내는 디지털 정보로 변환한다. 그리고, A/D 변환 블록(1431)은 전류 신호의 전류치를 나타내는 디지털 정보를, 제1 로거 블록인 로거 블록(1501)의 입출력 단자(15021)로 출력한다. A/D 변환 블록(1431)은 전술한 클록 출력부로부터 출력되는 내부 제어 클록에 동기하여, 전류 신호를 디지털 정보로 변환하여 로거 블록(1501)의 입출력 단자(15021)로 계속 출력한다.
또, 인코더(163)로부터 출력되는 펄스 신호는, 펄스 신호 입력 인터페이스(127A)에 입력된다. 펄스 신호 입력 인터페이스(127A)는 입력되는 펄스 신호를, 펄스 신호 입력 블록(1411)으로 출력한다. 펄스 신호 입력 블록(1411)은 입력되는 펄스 신호를, 카운터 블록(1461)으로 출력한다. 카운터 블록(1461)은 입력되는 펄스 신호에 포함되는 펄스를 카운트하여, 카운트값을 나타내는 디지털 정보를 생성한다. 그리고, 카운터 블록(1461)은 카운트값을 나타내는 디지털 정보를, 제2 로거 블록인 로거 블록(1502)의 입출력 단자(15022)로 출력한다. 여기에 있어서, 카운터 블록(1461)은 전술한 나노초 주기의 내부 제어 클록에 동기하여, 카운트값을 나타내는 디지털 정보를, 로거 블록(1502)의 입출력 단자(15022)로 계속 출력한다. 또한, 근접 센서(164)로부터 출력되는 펄스 신호는, 펄스 신호 입력 인터페이스(127B)에 입력된다. 펄스 신호 입력 인터페이스(127B)는 입력되는 펄스 신호를, 펄스 신호 입력 블록(1412)으로 출력한다. 펄스 신호 입력 블록(1412)은 입력되는 펄스 신호를, 그대로 트리거 신호로서 로거 블록(1501) 및 로거 블록(1502)의 트리거 입력 단자(15031, 15032)로 출력하는 트리거 블록으로서 기능한다. 즉, 펄스 신호 입력 블록(1412)은 로거 블록(1501) 및 로거 블록(1502)으로 트리거 신호를 출력하는 트리거 출력부로서 기능한다.
로거 블록(1501) 및 로거 블록(1502)은, 각각 펄스 신호의 상승 또는 하강 시점에 있어서 입출력 단자(15021, 15022)에 도달해 있는 디지털 정보, 카운트 정보를 취득한다. 여기서, 로거 블록(1501)의 입출력 단자(15021)에는, 레이저 변위 센서(162)로부터 출력되는 전류 신호의 전류치를 나타내는 디지털 정보, 즉, 웨이퍼(W)의 두께를 나타내는 디지털 정보가 도달한다. 또, 로거 블록(1502)의 입출력 단자(15022)에는, 인코더(163)로부터 출력되는 펄스 신호에 포함되는 펄스의 카운트값을 나타내는 디지털 정보, 즉, 웨이퍼(W)의 초기 위치로부터의 회전 각도를 나타내는 카운트 정보가 도달한다. 그리고, 로거 블록(1501), 로거 블록(1502)은, 각각이 사용하는 테이블의 테이블 식별 정보에 기초하여, 스토리지(124)에 있어서의 각 테이블 식별 정보에 대응하는 기억 영역에 웨이퍼(W)의 두께, 초기 위치로부터의 회전 각도를 나타내는 카운트 정보를 기입해 간다.
여기서, 포인터 테이블 정보 LPT가, 도 8에 나타내는 것처럼, 각 테이블의 정보수가 「10000」으로 설정되어 있다고 하면, 로거 블록(150n)은, 0에서 9999의 상대 어드레스에 기초하여, 스토리지(124)에 액세스한다. 그리고, 로거 블록(1501)이 사용하는 테이블의 테이블 식별 정보가 「TA」로 설정되고, 로거 블록(1502)이 사용하는 테이블의 테이블 식별 정보가 「TB」로 설정되어 있다고 한다. 이 경우, 로거 블록(1501)은, 스토리지(124)에 있어서의 테이블 TA에 대응하는 복수의 제1 격납 영역인 복수의 격납 영역에, 웨이퍼(W)의 두께를 나타내는 디지털 정보를 기입해 간다. 이 복수의 격납 영역은, 물리 어드레스 「10000」에서 물리 어드레스 「19999」사이의 연속된 물리 어드레스로 지정되는 격납 영역이다. 또, 로거 블록(1502)은 스토리지(124)에 있어서의 테이블 TB에 대응하는 복수의 제2 격납 영역인 복수의 격납 영역에, 웨이퍼(W)의 초기 위치로부터의 회전 각도를 나타내는 카운트 정보를 기입해 간다. 이 복수의 격납 영역은, 물리 어드레스 「20000」에서 물리 어드레스 「29999」 사이의 연속된 물리 어드레스로 지정되는 격납 영역이다. 그리고, 전술한 디지털 정보가 격납되는 격납 영역의 물리 어드레스와 테이블 TA에 대응하는 기억 영역의 선두의 격납 영역의 물리 어드레스 「10000」과의 차분치로 나타내지는 제1 상대 어드레스와, 디지털 정보에 대응지어진 카운트 정보가 격납되는 격납 영역의 물리 어드레스와 테이블 TB에 대응하는 기억 영역의 선두의 격납 영역의 물리 어드레스 「20000」과의 차분치로 나타내지는 제2 상대 어드레스가 서로 동일해져 있다. 이 때, 로거 블록(1501) 및 로거 블록(1502)은, 제1 상대 어드레스 및 제2 상대 어드레스로부터 그것에 대응하는 물리 어드레스를 참조하여, 하드웨어 처리에 의해서 고속으로 스토리지(124)로 디지털 정보 및 카운트 정보를 기입한다. 이것에 의해, 예를 들면 도 10에 나타내는 것처럼, 스토리지(124)의 테이블 TA, TB에 대응하는 기억 영역 각각에, 디지털 정보 A［0］에서 A［9999］, 디지털 정보 B［0］에서 B［9999］가 격납된다. 이와 같이 하여, 웨이퍼(W)의 두께를 나타내는 디지털 정보와 웨이퍼(W)의 초기 위치로부터의 회전 각도를 나타내는 카운트 정보와 같은 2종류의 상이한 정보가, 동일한 제1 상대 어드레스와 제2 상대 어드레스에 기초하여, 스토리지(124)의 서로 상이한 기억 영역에 동시에 기입되어 간다.
또, 로거 블록(1501, 1502)은 1매의 웨이퍼(W)에 대해서, 1회전분의 웨이퍼(W)의 두께 및 초기 위치로부터의 회전 각도를 나타내는 디지털 정보의 기입이 완료되면, 웨이퍼(W) 1매의 검사가 종료된 것을 통지하는 검사 종료 통지 정보를 연산부(121)로 출력한다.
다음에, 본 실시 형태에 따른 웨이퍼 두께 검사 시스템에 사용되는 PLC(10)의 입출력 제어 유닛(120)의 연산부(121)가 실행하는 웨이퍼 두께 판정 처리에 대해서, 도 11을 참조하면서 설명한다. 이 웨이퍼 두께 판정 처리는, 웨이퍼 두께 검사 시스템에 사용되는 PLC(10)에 대해 전술한 초기 설정이 완료한 후에 실행된다. 우선, 연산부(121)는 불휘발성 메모리(123)로부터 판정 기준 정보를 읽어낸다(스텝 S101). 연산부(121)는, 예를 들면 PLC(10)로의 전원 투입시에 있어서, 판정 기준 정보를 불휘발성 메모리(123)로부터 읽어내어 내부 메모리(122)에 전개한다.
다음에, 연산부(121)는 로거 블록(1501) 및 로거 블록(1502)으로부터 검사 종료 통지 정보의 입력이 있었는지 여부를 판정한다(스텝 S102). 전술과 같이, 로거 블록(1501, 1502)에 의한 웨이퍼(W) 1매분의 웨이퍼(W)의 두께, 초기 위치로부터의 회전 각도를 나타내는 디지털 정보의 스토리지(124)로의 기입이 완료되면, 검사 종료 통지 정보가, 연산부(121)에 입력된다. 연산부(121)는 로거 블록(1501), 로거 블록(1502)으로부터 검사 종료 통지 정보의 입력이 없다고 판정하면(스텝 S102：No), 후술의 스텝 S105의 처리를 실행한다.
한편, 연산부(121)는 로거 블록(1501), 로거 블록(1502)으로부터 검사 종료 통지 정보의 입력이 있었다고 판정하면(스텝 S102：Yes), 웨이퍼(W)의 두께 판정을 실행한다(스텝 S103). 여기에서는, 연산부(121)는 웨이퍼(W)의 각 회전 각도에 있어서의 두께가 예를 들면 도 7에 나타내는 것 같은 판정 기준 정보에 의해 나타내지는 상한 기준치 이하이고 또한 하한 기준치 이상인지 여부를 판정한다. 구체적으로는, 연산부(121)는 웨이퍼(W)의 두께 및 웨이퍼(W)의 초기 위치로부터의 회전 각도를 나타내는 디지털 정보 각각이 나타내는 웨이퍼 두께 An 및 회전 각도 Bn을 차례로 취득함과 아울러, 회전 각도 Bn에 대응하는 판정 기준 정보를 검색한다. 그리고, 연산부(121)는 웨이퍼 두께 An이 회전 각도 Bn에 대응하는 판정 기준 정보가 나타내는 상한 기준치 AU 이하이고 또한 하한 기준치 AL 이상인지 여부를 판정한다. 연산부(121)는, 예를 들면 도 12에 나타내는 것처럼, 모든 회전 각도 Bn에 대해서, 웨이퍼(W)의 두께 An이 상한 기준치 AU 이하이고 또한 하한 기준치 AL 이상이면, 대응하는 웨이퍼(W)의 두께에 대해 「OK」라고 판정한다. 한편, 연산부(121)는, 예를 들면 도 13에 나타내는 것처럼, 회전 각도 B3에 대해서, 웨이퍼 두께 A3이 상한 기준치 AU를 초과하고 있는 경우, 대응하는 웨이퍼(W)의 두께에 대해 「NG」라고 판정한다.
이와 같이, 연산부(121)는 내부 메모리(122)의 테이블 TA에 대응하는 기억 영역 및 테이블 TB에 대응하는 기억 영역 각각으로부터 디지털 정보 및 카운트 정보를 취득하고, 판정 기준 정보에 기초하여, 취득한 디지털 정보가 나타내는 수치가 판정 기준을 충족시키는지 여부를 판정하는 판정부로서 기능한다.
이어서, 연산부(121)는 웨이퍼(W)의 두께 판정의 판정 결과를 스토리지(124)로 출력한다(스텝 S104).
그 후, 연산부(121)는 웨이퍼 두께 판정 처리를 종료하도록 지령하는 종료 지령이 입력되었는지 여부를 판정한다(스텝 S105). 여기서, 종료 지령은, 예를 들면 유저가 PLC(10)를 정지시키기 위한 조작을 행하면, 연산부(121)로 입력된다. 연산부(121)는 종료 지령이 입력되어 있지 않다고 판정하면(스텝 S105：No), 다시 스텝 S102의 처리를 실행한다. 한편, 연산부(121)에 의해 종료 지령이 입력되었다고 판정되면(스텝 S105：Yes), 웨이퍼 두께 판정 처리가 종료된다. 이것에 의해, 스토리지(124)에는 웨이퍼 두께 판정 처리에 의한 각 웨이퍼(W)의 두께에 관한 판정 결과를 나타내는 정보가 기억된다. 이 스토리지(124)가 기억하는 각 웨이퍼(W)의 두께에 관한 판정 결과를 나타내는 정보는, 예를 들면 PC(30)로 전송할 수 있다. 그리고, PC(30)에 있어서 웨이퍼 두께 검사 처리용의 프로그램이 기동하고 있는 경우, PC(30)에 있어서, 예를 들면 도 12, 도 13에 나타내는 것처럼, 웨이퍼(W)의 두께의 판정 결과를, 세로축에 웨이퍼(W)의 두께 A, 가로축에 웨이퍼(W)의 초기 위치로부터의 회전 각도 Bn로 한 그래프가 표시부(35)에 표시되도록 해도 된다. 그리고, 예를 들면 도 13에 나타내는 것처럼, 판정 결과가 「NG」인 웨이퍼(W)에 대해서, 판정 결과가 「NG」로 된 회전 각도 「B3」와 웨이퍼(W)의 두께 「A3」을 표시하도록 해도 된다.
그런데, 종래의 PLC에서는, CPU 유닛에 있어서, 웨이퍼(W)의 두께를 나타내는 디지털 정보와 웨이퍼(W)의 회전 각도를 나타내는 카운트 정보를 대응 짓기 위한 처리가 실행되는 것이 일반적이었다. 따라서, CPU 유닛은 입출력 제어 유닛으로부터 웨이퍼(W)의 두께를 나타내는 디지털 정보와 웨이퍼(W)의 회전 각도를 나타내는 카운트 정보를 취득하기 위해서, 입출력 제어 유닛과의 사이에서의 동기 처리와, 입출력 제어 유닛으로부터 디지털 정보 및 카운트 정보를 수시로 읽어내는 처리를 행할 필요가 있었다. 여기서, 수시로 읽어내는 처리란, CPU 유닛이 입출력 제어 유닛의 1세트의 격납 영역에 격납된 디지털 정보 및 카운트 정보를, 그 1세트의 격납 영역으로 전송되는 새로운 디지털 정보 및 카운트 정보에 의해 덮어 써지기 전에 읽어내는 처리이다. 이 종래의 PLC의 비교예로서, 예를 들면 CPU 유닛(100)이, 입출력 제어 유닛(120)이 취득한 웨이퍼(W)의 두께를 나타내는 디지털 정보와 웨이퍼(W)의 회전 각도를 나타내는 카운트 정보를 메모리(102)에 기억하는 구성을 생각할 수 있다. 이 경우, CPU 유닛(100)은, 입출력 제어 유닛(120)에 있어서 내부 메모리(122)의 1세트의 격납 영역에 격납되어 있는 1세트의 디지털 정보 및 카운트 정보가 내부 메모리(122)로 전송되는 새로운 1세트의 디지털 정보 및 카운트 정보에 의해 덮어 써지기 전에, 수시 내부 메모리(122)로부터 버스 통신선(111)을 통해서 디지털 정보와 카운트 정보를 읽어내는 처리를 실행한다. 예를 들면 도 14a에 나타내는 것처럼, 웨이퍼(W)의 회전 각도가 변화할 때마다, 로거 블록(1501), 로거 블록(1502)에 의한 디지털 정보, 카운트 정보의 내부 메모리(122)로의 기입 처리를 행하는 기간 WM과, 디지털 정보 및 카운트 정보를 CPU 유닛(100)으로 전송하기 위한 준비를 실행하는 오버헤드 기간 IH1과, 디지털 정보 및 카운트 정보를 실제로 CPU 유닛(100)으로 전송하고 있는 전송 기간 IH2가 발생한다. 그리고, 시각 TC에 있어서, 연산부(121)에 검사 종료 통지 정보가 입력되면, 웨이퍼 두께 판정 기간 JP로 이행한다. 이 경우, 웨이퍼(W) 1매의 웨이퍼 두께의 판정을 개시하고 나서 완료하기까지, 시간 T9(=(T91＋T92＋T93)×N＋T94)만큼 필요로 한다.
이것에 대해서, 본 실시 형태에 따른 PLC(10)에서는, 로거 블록(1501)이 웨이퍼(W)의 두께를 나타내는 디지털 정보를 스토리지(124)에 있어서 테이블 TA에 대응하는 기억 영역에 차례로 기입해 간다. 또, 로거 블록(1502)이 웨이퍼(W)의 초기 위치로부터의 회전 각도를 나타내는 카운트 정보를, 스토리지(124)에 있어서의 테이블 TB에 대응하는 기억 영역에 차례로 기입해 간다. 이것에 의해, 도 14b에 나타내는 것처럼, 웨이퍼(W)의 회전 각도가 변화할 때마다, 로거 블록(1501), 로거 블록(1502)에 의한 디지털 정보 및 카운트 정보의 스토리지(124)로의 기입 처리를 행하는 기간 WM만이 발생한다. 그리고, 시각 TC에 있어서, 연산부(121)에 검사 종료 통지 정보가 입력되면, 웨이퍼 두께 판정 기간 JP로 이행한다. 그리고, 웨이퍼 두께 판정이 종료되면, 판정 결과를 나타내는 정보를 입출력 제어 유닛(120)으로부터 CPU 유닛(100)으로 전송하기 위한 준비를 실행하는 오버헤드 기간 IH1과 판정 결과를 나타내는 정보를 전송하는 기간 IH3이 발생한다. 특히, 판정 결과를 나타내는 정보가, 웨이퍼 두께 판정의 결과가 「OK」인지 「NG」인지만을 나타내는 정보이면, 그 크기는 디지털 정보 및 카운트 정보보다도 작다. 도 14b에서는, 판정 결과를 나타내는 정보가, 웨이퍼 두께 판정의 결과가 「OK」인지 「NG」인지만을 나타내는 정보인 경우를 나타내고 있다. 이 경우, 웨이퍼(W) 1매의 웨이퍼 두께의 판정을 개시하고 나서 완료되기까지, 시간 T1(=T11×N＋T14＋T12＋T13)만을 필요로 한다. 여기서, 시간 T11, T12, T14가 각각 시간 T91, T92, T94와 동일한 정도이며, 시간 T13이 시간 T93 미만이라고 하면, 본 실시 형태에 따른 PLC(10)의 경우의 웨이퍼(W) 1매의 두께 검사에 필요로 하는 시간 T1은, 전술한 비교예에 따른 PLC에 비해 시간 (T92＋T93)×(N－1) 이상 단축되게 된다. 따라서, 웨이퍼 두께 검사 시스템의 처리 속도 향상에 의한 쓰루풋 향상을 도모할 수 있다.
이상 설명한 것처럼, 본 실시 형태에 따른 입출력 제어 유닛(120)에 의하면, 로거 블록(1501)이 트리거 신호에 동기하여, 웨이퍼(W)의 두께를 나타내는 디지털 정보를, 스토리지(124)에 있어서 테이블 TA에 대응하는 기억 영역에 전송한다. 또, 로거 블록(1502)이 트리거 신호에 동기하여, 웨이퍼(W)의 초기 위치로부터의 회전 각도를 나타내는 카운트 정보를, 웨이퍼(W)의 두께를 나타내는 디지털 정보와 대응지어, 스토리지(124)에 있어서의 테이블 TB에 대응하는 기억 영역에 전송한다. 이것에 의해, 예를 들면 CPU 유닛(100)이, 입출력 제어 유닛(120)에 있어서 1세트의 격납 영역에 격납된 디지털 정보 및 카운트 정보를, 새롭게 1세트의 격납 영역으로 전송되는 디지털 정보 및 카운트 정보에 의해 덮어 써지기 전에, 수시로 읽어내는 처리를 행할 필요가 없다. 또, 입출력 제어 유닛(120)은 동시에 취득한 디지털 정보와 카운트 정보를 서로 대응지어 스토리지(124)에 기억시킬 수 있다. 따라서, 예를 들면 CPU 유닛(100)의 처리 속도에 관계없이 트리거 신호의 주기를 단축시킬 수 있으므로, 그 만큼, 짧은 주기로 디지털 정보와 카운트 정보의 동시 취득이 가능해져, PLC(10)의 처리 속도, 나아가서는 웨이퍼 두께 검사 시스템의 처리 속도를 향상시킬 수 있다.
또, 본 실시 형태에 따른 입출력 제어 유닛(120)에서는, 펄스 신호 입력 블록(1412)이 근접 센서(164)로부터 펄스 신호 입력 인터페이스(127B)를 통해서 입력되는 펄스 신호를, 그대로 트리거 신호로서 로거 블록(1501) 및 로거 블록(1502)의 트리거 입력 단자(15031, 15032)로 출력하는 트리거 출력부로서 기능한다. 이것에 의해, 근접 센서(164)에 의해 웨이퍼(W)가 검출되는 타이밍과, 로거 블록(1501, 1502)에 의해 웨이퍼(W)에 대한 디지털 정보의 기입 타이밍의 어긋남을 저감시킬 수 있다. 따라서, 웨이퍼(W)의 두께 판정의 정밀도가 향상된다고 하는 이점이 있다.
또, 본 실시 형태에 따른 웨이퍼 두께 검사 시스템에 의하면, 입출력 제어 유닛(120)에 있어서, 스토리지(124)가 기억하는 웨이퍼(W)의 두께를 나타내는 디지털 정보와 웨이퍼(W)의 초기 위치로부터의 회전 각도를 나타내는 카운트 정보를 이용하여 웨이퍼(W)의 두께의 판정을 실행한다. 이것에 의해, 입출력 제어 유닛(120) 단일 객체에 있어서, 웨이퍼(W)의 두께 측정부터 웨이퍼(W)의 두께가 미리 설정된 판정 기준 정보가 나타내는 판정 기준을 충족하고 있는지 여부에 대한 판정까지의 일련의 처리가 실행 가능해지고 있다. 즉, 웨이퍼(W)의 두께 측정부터 웨이퍼(W)의 두께 판정까지의 일련의 처리 중에 디지털 정보 및 카운트 정보를 CPU 유닛(100)으로 전송하는 처리가 불필요해지므로, 그 만큼, 웨이퍼(W)의 두께의 판정을 행하는 처리를 고속화할 수 있다고 하는 이점이 있다. 또, 웨이퍼 두께 검사 시스템의 소규모화도 도모할 수 있다.
이상, 본 발명의 실시 형태에 대해서 설명했지만, 본 발명은 전술한 실시 형태로 한정되는 것은 아니다. 예를 들면, 도 15에 나타내는 입출력 제어 유닛(2120)과 같이, 로거 블록(1501) 및 로거 블록(1502)이, 입출력 제어부(2126)의 카운터 블록(1462)에서 생성한 트리거 신호를 이용하여, 디지털 정보 및 카운트 정보를 취득하는 것이어도 된다. 이 입출력 제어 유닛(2120)의 입출력 제어부(2126)는, 정(定)주기로 동작하는 링 카운터로서 기능하는 카운터 블록(1462)과, 비교 연산 블록(1491)을 가지는 점이 실시 형태에 따른 입출력 제어부(126)와 상위하다. 이 카운터 블록(1462)과, 비교 연산 블록(1491)이, 각각, 로거 블록(1501)과 로거 블록(1502)으로 트리거 신호를 출력하는 트리거 출력부로서 기능한다.
여기서, 레이저 변위 센서(162)로부터 출력되는 전류 신호는, 아날로그 신호 입력 인터페이스(129)에 입력되고, 아날로그 신호 입력 인터페이스(129)는 그 전류 신호를 A/D 변환 블록(1431)으로 출력한다. A/D 변환 블록(1431)은 입력되는 전류 신호를, 그 전류 신호의 전류치, 즉, 웨이퍼(W)의 두께를 나타내는 디지털 정보로 변환한다. 그리고, A/D 변환 블록(1431)은 그 디지털 정보를, 로거 블록(1501)의 입출력 단자(15021)로 출력한다. 또, 인코더(163)로부터 출력되는 펄스 신호는, 펄스 신호 입력 인터페이스(127A)에 입력되고, 펄스 신호 입력 인터페이스(127A)는 그 펄스 신호를 카운터 블록(14621)으로 출력한다. 펄스 신호 입력 블록(1411)은 입력되는 펄스 신호를 카운터 블록(1461)으로 출력한다. 카운터 블록(1461)은 입력되는 펄스 신호에 포함되는 펄스를 카운트하여, 카운트값, 즉, 웨이퍼(W)의 초기 위치로부터의 회전 각도를 나타내는 카운트 정보를 생성한다. 그리고, 카운터 블록(1461)은 그 카운트 정보를 로거 블록(1502)의 입출력 단자(15022)로 출력한다.
또한, 카운터 블록(1462)은 카운트값을 나타내는 카운트 정보를 비교 연산 블록(1491)으로 출력한다. 이 비교 연산 블록(1491)에는, 미리 카운트값에 대한 카운트 임계치가 설정되어 있다. 비교 연산 블록(1491)은 카운터 블록(1462)으로부터 입력되는 카운트 정보가 나타내는 카운트값과 카운트 임계치를 비교한다. 그리고, 비교 연산 블록(1491)은 카운트값과 카운트 임계치가 일치했을 경우, 펄스 모양의 트리거 신호를 로거 블록(1501) 및 로거 블록(1502)의 트리거 입력 단자(15031, 15032)로 출력한다. 로거 블록(1501) 및 로거 블록(1502)은, 각각 비교 연산 블록(1491)으로부터 입력되는 트리거 신호의 상승 또는 하강 시점에 있어서 입출력 단자(15021, 15022)에 도달해 있는 디지털 정보 또는 카운트 정보를 취득한다. 그리고, 로거 블록(1501), 로거 블록(1502)은, 각각이 사용하는 테이블의 테이블 식별 정보에 기초하여, 스토리지(124)에 있어서의 각 테이블 식별 정보에 대응하는 기억 영역에 디지털 정보 또는 카운트 정보를 기입해 간다.
본 구성에 의하면, 입출력 제어 유닛(2120)의 외부로부터 트리거 신호가 입력되지 않더라도, 디지털 정보 및 카운트 정보를 임의의 타이밍에서 동시에 취득하는 것이 가능해진다.
실시 형태에서는, 입출력 제어 유닛(120)이 내장 스토리지(124)를 구비하고, 로거 블록(1501, 1502)이 아날로그 신호의 신호 레벨에 대응하는 디지털 정보와 카운트 정보를 스토리지(124)에 전송하는 예에 대해 설명했다. 단, 이것으로 한정하지 않고, 예를 들면 입출력 제어 유닛(120)이 내장 스토리지(124) 이외의 이른바 외장 스토리지를 구비하고 로거 블록(1501, 1502)이, 아날로그 신호의 신호 레벨에 대응하는 디지털 정보와 카운트 정보를 이 외장형 스토리지로 전송하는 것이어도 된다.
실시 형태에서는, 판정 기준 정보가 웨이퍼(W) 두께의 상한치 및 하한치를 나타내는 것인 예에 대해 설명했지만, 판정 기준 정보가 나타내는 내용은 이것으로 한정되지 않는다. 예를 들면, 판정 기준 정보가 웨이퍼(W)의 두께의 하한치만 혹은 상한치만을 나타내는 것이어도 된다.
실시 형태에서는, PLC(10)에 웨이퍼 두께 검사 유닛(16)이 접속되는 예에 대해 설명했지만, 이것으로 한정하지 않고, 다른 아날로그 신호를 출력하는 외부 기기, 다른 펄스 신호 혹은 디지털 신호를 출력하는 외부 기기가 PLC(10)에 접속되어 있어도 된다.
실시 형태에서는, 입출력 제어 유닛(120)의 연산부(121)가, 내부 메모리(122)로부터 디지털 정보 및 카운트 정보를 취득하고, 판정 기준 정보에 기초하여, 취득한 디지털 정보가 나타내는 수치가 판정 기준을 충족시키는지 여부를 판정하는 판정부로서 기능하는 예에 대해 설명했다. 단, 이것으로 한정하지 않고, 예를 들면 CPU 유닛(100)의 연산부(101)가, 판정부로서 기능하는 것이어도 된다. 이 경우, 연산부(101)는 통신 버스 인터페이스(104, 125) 및 버스 통신선(111)을 통해서, 입출력 제어 유닛(120)의 스토리지(124)의 디지털 정보를 기억하는 기억 영역과 카운트 정보를 기억 영역의 각각으로부터 디지털 정보 및 카운트 정보를 취득하면 된다. 여기서, CPU 유닛은 스토리지(124)의 2개의 기억 영역 각각에, 판정부에 의한 판정에 필요한 복수의 디지털 정보 및 복수의 카운트 정보가 격납된 후, 스토리지(124)의 2개의 기억 영역 각각으로부터 복수의 디지털 정보 및 복수의 카운트 정보를 통합하여 취득하도록 하면 된다. 또, 이 경우, CPU 유닛(100)의 메모리(102)가, 판정 기준 정보를 기억하고 있다. 그리고, 연산부(101)는 메모리(102)가 기억하는 판정 기준 정보에 기초하여, 취득한 디지털 정보가 나타내는 수치가 판정 기준을 충족시키는지 여부를 판정한다.
본 변형예에 따른 PLC에서는, 도 16에 나타내는 것처럼, 우선, 웨이퍼(W)의 회전 각도가 변화할 때마다, 로거 블록(1501), 로거 블록(1502)에 의한 디지털 정보 및 카운트 정보의 스토리지(124)로의 기입 처리를 행하는 기간 WM이 발생한다. 덧붙여 도 16에 있어서, 도 14a 및 도 14b와 동일한 부호는 도 14a 및 도 14b에 있어서의 부호의 의미와 같다. 시각 TC에 있어서, 연산부(121)에 1매의 웨이퍼(W)에 대한 모든 디지털 정보 및 카운트 정보의 스토리지(124)로의 기입이 완료된 것을 통지하는 기입 완료 통지 정보가 입력된 것으로 한다. 이 경우, 스토리지(124)에 기입된 디지털 정보 및 카운트 정보를 CPU 유닛(100)으로 전송하기 위한 준비를 실행하는 오버헤드 기간 IH1과 디지털 정보 및 카운트 정보를 CPU 유닛(100)으로 전송하는 전송 시간 IH4가 발생한다. 그 후, CPU 유닛(100)에 있어서 웨이퍼(W)의 두께를 판정하는 웨이퍼 두께 판정 기간 JP로 이행한다. 이 경우, 웨이퍼(W) 1매의 웨이퍼 두께의 판정을 개시하고 나서 완료되기까지, T2=T11×N＋T12＋T23＋T94의 시간만큼을 필요로 한다. 여기서, 시간 T23은 시간 T93×N과 동일한 정도이다. 이 경우, 본 변형예에 따른 PLC의 웨이퍼(W) 1매의 두께 검사에 필요로 하는 시간 T2는, 전술한 비교예에 따른 PLC에 비해, N－1회의 오버헤드 기간 IH1의 합에 상당하는 시간 T92×(N－1) 정도 단축되게 된다.
본 구성에 의하면, 스토리지(124)에 기입된 디지털 정보 및 카운트 정보를 CPU 유닛(100)으로 전송하는 횟수를 저감시킬 수 있기 때문에, 그 만큼, 디지털 정보 및 카운트 정보를 CPU 유닛(100)으로 전송하기 위한 준비에 필요로 하는 시간이 단축된다. 따라서, 웨이퍼 두께 검사 시스템의 처리 속도 향상에 의한 쓰루풋 향상을 도모할 수 있다. 또, 본 구성에 의하면, 입출력 제어 유닛(120)에 있어서, 디지털 정보 및 카운트 정보의 내부 메모리(122)로의 전송 처리와 병행하여, CPU 유닛(100)에 있어서, 입출력 제어 유닛(120)에 있어서 취득된 디지털 정보가 나타내는 수치가 판정 기준을 충족시키는지 여부를 판정하는 것이 가능해진다. 이것에 의해, 디지털 정보 및 카운트 정보를 취득하는 처리와, 디지털 정보가 나타내는 수치가 판정 기준을 충족시키는지 여부를 판정하는 처리를 포함하는 일련의 처리에 필요로 하는 시간을 단축시킬 수 있다.
실시 형태에서는, 제1 신호가 아날로그 신호이고, 제2 신호가 펄스 신호이며, 제1 입력 인터페이스가 아날로그 신호 입력 인터페이스이고, 제2 입력 인터페이스가 펄스 신호 입력 인터페이스인 예에 대해 설명했다. 단, 제1 신호 및 제2 신호는 이것으로 한정하지 않고, 예를 들면 제1 신호 및 제2 신호가 모두 아날로그 신호여도 되고, 제1 신호 및 제2 신호가 모두 디지털 신호여도 된다. 이 경우, 제1 입력 인터페이스 및 제2 입력 인터페이스가, 모두 아날로그 신호 입력 인터페이스 또는 펄스 신호 입력 인터페이스인 구성으로 하면 된다.
본 발명은 본 발명의 광의의 정신과 범위를 일탈하는 일 없이, 다양한 실시 형태 및 변형이 가능하게 되는 것이다. 또, 상술한 실시 형태는 본 발명을 설명하기 위한 것이며, 본 발명의 범위를 한정하는 것은 아니다. 즉, 본 발명의 범위는 실시 형태가 아니라, 청구 범위에 의해서 나타내진다. 그리고, 청구 범위 내 및 그것과 동등한 발명의 의의의 범위 내에서 실시되는 다양한 변형이, 본 발명의 범위 내로 간주해진다.
[산업상의 이용 가능성]
본 발명은 예를 들면 반도체 제조 분야에 있어서 사용되는 PLC의 입출력 제어 유닛에 적합이다.
10: PLC 16: 웨이퍼 두께 검사 유닛
30: 퍼스널 컴퓨터 31: CPU
32: 주기억부 33: 보조 기억부
34: 입력부 35: 표시부
36: 통신 인터페이스 39: 버스
40: 엔지니어링 툴 41: 동작 파라미터 생성부
42: 판정 기준 정보 생성부 43: 포인터 테이블 생성부
44: 전송부 100: CPU 유닛
101, 121: 연산부 102: 메모리
102a: 파라미터 102b: 래더 프로그램
103: PC 인터페이스 104, 125: 통신 버스 인터페이스
110: 베이스 유닛 111: 버스 통신선
120, 2120: 입출력 제어 유닛 120a: 입출력 인터페이스
122: 내부 메모리 123: 불휘발성 메모리
124: 스토리지 126, 2126: 입출력 제어부
127A, 127B: 펄스 신호 입력 인터페이스
128: 디지털 신호 출력 인터페이스 129: 아날로그 신호 입력 인터페이스
130: 아날로그 신호 출력 인터페이스 140: 회로 블록 전환 버스
1411~141q: 펄스 신호 입력 블록 1421~142r: 디지털 신호 출력 블록
1431~143p: A/D 변환 블록 1441~144o: D/A 변환 블록
1451~145x: 필터 블록 1461~146y: 카운터 블록
1471~147z; 논리 연산 블록 1481~148v: 사칙 연산 블록
1491~149u: 비교 연산 블록 1501~150w: 로거 블록
161: 턴테이블 162: 레이저 변위 센서
163: 인코더 164: 근접 센서
165: 스위치 166: 밸브
14111~1411q, 14211~1421r, 14311~1431p, 14411~1441o, 14511~1451x, 14611~1461y, 14711~1471z, 14811~1481v, 14911~1491u, 15011~1501w: 레지스터
14121~1412q, 14221~1422r, 14321~1432p, 14421~1442o, 14521~1452x, 14621~1462y, 14721~1472z, 14821~1482v, 14921~1492u, 15021~1502w: 입출력 단자
15031~1503w: 트리거 입력 단자 DAJ: 판정 기준 정보
DAM: 동작 파라미터 정보 L1, L2: 통신선
LPT: 포인터 테이블 정보 W: 웨이퍼
30: 퍼스널 컴퓨터 31: CPU
32: 주기억부 33: 보조 기억부
34: 입력부 35: 표시부
36: 통신 인터페이스 39: 버스
40: 엔지니어링 툴 41: 동작 파라미터 생성부
42: 판정 기준 정보 생성부 43: 포인터 테이블 생성부
44: 전송부 100: CPU 유닛
101, 121: 연산부 102: 메모리
102a: 파라미터 102b: 래더 프로그램
103: PC 인터페이스 104, 125: 통신 버스 인터페이스
110: 베이스 유닛 111: 버스 통신선
120, 2120: 입출력 제어 유닛 120a: 입출력 인터페이스
122: 내부 메모리 123: 불휘발성 메모리
124: 스토리지 126, 2126: 입출력 제어부
127A, 127B: 펄스 신호 입력 인터페이스
128: 디지털 신호 출력 인터페이스 129: 아날로그 신호 입력 인터페이스
130: 아날로그 신호 출력 인터페이스 140: 회로 블록 전환 버스
1411~141q: 펄스 신호 입력 블록 1421~142r: 디지털 신호 출력 블록
1431~143p: A/D 변환 블록 1441~144o: D/A 변환 블록
1451~145x: 필터 블록 1461~146y: 카운터 블록
1471~147z; 논리 연산 블록 1481~148v: 사칙 연산 블록
1491~149u: 비교 연산 블록 1501~150w: 로거 블록
161: 턴테이블 162: 레이저 변위 센서
163: 인코더 164: 근접 센서
165: 스위치 166: 밸브
14111~1411q, 14211~1421r, 14311~1431p, 14411~1441o, 14511~1451x, 14611~1461y, 14711~1471z, 14811~1481v, 14911~1491u, 15011~1501w: 레지스터
14121~1412q, 14221~1422r, 14321~1432p, 14421~1442o, 14521~1452x, 14621~1462y, 14721~1472z, 14821~1482v, 14921~1492u, 15021~1502w: 입출력 단자
15031~1503w: 트리거 입력 단자 DAJ: 판정 기준 정보
DAM: 동작 파라미터 정보 L1, L2: 통신선
LPT: 포인터 테이블 정보 W: 웨이퍼
Claims (17)
- 기억부와,
입출력 제어부와,
제1 기기에 접속되어 상기 제1 기기로부터 입력되는 제1 신호를 상기 입출력 제어부로 출력하는 제1 입력 인터페이스와,
제2 기기에 접속되어 상기 제2 기기로부터 입력되는 제2 신호를 상기 입출력 제어부로 출력하는 제2 입력 인터페이스를 구비하고,
상기 입출력 제어부는
트리거 신호를 생성하는 트리거 출력부와,
상기 트리거 신호에 동기하여, 상기 제1 신호에 기초하는 제1 정보를, 상기 기억부에 있어서의 미리 설정된 복수의 제1 격납 영역에 격납하는 제1 로거 블록과,
상기 트리거 신호에 동기하여, 상기 제2 신호에 기초하는 제2 정보를, 상기 제1 정보와 대응지어, 상기 기억부에 있어서의 미리 설정된 복수의 제2 격납 영역에 격납하는 제2 로거 블록을 가지는,
입출력 제어 유닛. - 청구항 1에 있어서,
상기 제1 신호는 아날로그 신호이고,
상기 제2 신호는 펄스 신호이며,
상기 제1 신호를 아날로그 디지털 변환함으로써 상기 제1 신호의 신호 레벨에 대응하는 디지털값을 나타내는 디지털 정보를, 상기 제1 정보로서 생성하는 디지털 정보 생성 블록과,
상기 제2 신호에 포함되는 펄스를 카운트하여 얻어지는 카운트값을 나타내는 카운트 정보를, 상기 제2 정보로서 생성하여 출력하는 카운터 블록을 추가로 구비하는,
입출력 제어 유닛. - 청구항 2에 있어서,
상기 입출력 제어부는, 복수의 범용 회로 블록을 가지고, 상기 복수의 범용 회로 블록의 조합 및 사용 순서를 변경함으로써 재구성 가능하고,
상기 복수의 범용 회로 블록 중에서, 상기 트리거 출력부, 상기 디지털 정보 생성 블록, 상기 제1 로거 블록, 상기 카운터 블록 및 상기 제2 로거 블록으로서 기능하는 범용 회로 블록의 선택이 가능한,
입출력 제어 유닛. - 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
제3 기기에 접속되어 상기 제3 기기로부터 입력되는 제3 신호를 상기 입출력 제어부로 출력하는 제3 입력 인터페이스를 추가로 구비하고,
상기 트리거 출력부는 상기 제3 신호를 상기 트리거 신호로서 출력하는 트리거 블록을 가지는,
입출력 제어 유닛. - 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
상기 트리거 출력부는
링 카운터로서 기능하는 카운터 블록과,
상기 카운터 블록으로부터 출력되는 카운트 정보가 나타내는 카운트값이, 미리 설정된, 상기 카운트값에 대한 카운트 임계치와 일치할 때마다 상기 트리거 신호를 출력하는 비교 연산 블록을 추가로 가지는,
입출력 제어 유닛. - 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
상기 복수의 제1 격납 영역 및 상기 복수의 제2 격납 영역은, 각각 연속된 물리 어드레스로 지정되는 격납 영역이고,
상기 제1 정보가 격납되는 제1 격납 영역의 물리 어드레스와 상기 복수의 제1 격납 영역의 선두의 물리 어드레스의 차분치로 나타내지는 제1 상대 어드레스와, 상기 제1 정보에 대응지어진 제2 정보가 격납되는 제2 격납 영역의 물리 어드레스와 상기 복수의 제2 격납 영역의 선두의 물리 어드레스의 차분치로 나타내지는 제2 상대 어드레스가 서로 동일한,
입출력 제어 유닛. - 청구항 1에 있어서,
상기 제1 정보가 나타내는 수치에 대한 미리 설정된 판정 기준을 나타내는 판정 기준 정보를 상기 제1 정보에 대응지어진 제2 정보에 대응지어 기억하는 판정 기준 정보 기억부와,
상기 복수의 제1 격납 영역 및 상기 복수의 제2 격납 영역 각각으로부터 제1 정보 및 제2 정보를 취득하고, 상기 판정 기준 정보에 기초하여, 취득한 상기 제1 정보가 나타내는 수치가 상기 판정 기준을 충족시키는지 여부를 판정하는 판정부를 추가로 가지는,
입출력 제어 유닛. - 기억부와, 입출력 제어부와, 제1 기기에 접속되어 상기 제1 기기로부터 입력되는 제1 신호를 상기 입출력 제어부로 출력하는 제1 입력 인터페이스와, 제2 기기에 접속되어 상기 제2 기기로부터 입력되는 제2 신호를 상기 입출력 제어부로 출력하는 제2 입력 인터페이스를 가지는 입출력 제어 유닛과,
상기 기억부에 액세스 가능한 CPU 유닛을 구비하고,
상기 입출력 제어부는
트리거 신호를 생성하는 트리거 출력부와, 상기 트리거 신호에 동기하여, 상기 제1 신호에 기초하는 제1 정보를, 상기 기억부에 있어서의 미리 설정된 복수의 제1 격납 영역에 격납하는 제1 로거 블록과, 상기 트리거 신호에 동기하여, 상기 제2 신호에 기초하는 제2 정보를, 상기 제1 정보와 대응지어, 상기 기억부에 있어서의 미리 설정된 복수의 제2 격납 영역에 격납하는 제2 로거 블록을 가지는,
프로그래머블 로직 컨트롤러. - 청구항 8에 있어서,
상기 CPU 유닛은 상기 기억부의 상기 복수의 제1 격납 영역 및 상기 복수의 제2 격납 영역 각각으로부터 상기 제1 정보 및 상기 제2 정보를 취득하고, 상기 제1 정보가 나타내는 수치에 대한 미리 설정된 판정 기준을 나타내는 판정 기준 정보에 기초하여, 취득한 상기 제1 정보가 나타내는 수치가 상기 판정 기준을 충족시키는지 여부를 판정하는 판정부를 가지는,
프로그래머블 로직 컨트롤러. - 청구항 9에 있어서,
상기 CPU 유닛은 상기 복수의 제1 격납 영역 및 상기 복수의 제2 격납 영역에, 상기 판정부에 의한 판정에 필요한 복수의 제1 정보 및 복수의 제2 정보가 격납된 후, 상기 복수의 제1 격납 영역 및 상기 복수의 제2 격납 영역 각각으로부터 상기 복수의 제1 정보 및 상기 복수의 제2 정보를 통합하여 취득하는,
프로그래머블 로직 컨트롤러. - 제1 기기와,
제2 기기와,
기억부, 입출력 제어부, 상기 제1 기기에 접속되어 상기 제1 기기로부터 입력되는 제1 신호를 상기 입출력 제어부로 출력하는 제1 입력 인터페이스 및 상기 제2 기기에 접속되어 상기 제2 기기로부터 입력되는 제2 신호를 상기 입출력 제어부로 출력하는 제2 입력 인터페이스를 가지는 입출력 제어 유닛과, 상기 기억부에 액세스 가능한 CPU 유닛을 가지는 프로그래머블 로직 컨트롤러를 구비하고,
상기 입출력 제어부는,
트리거 신호를 생성하는 트리거 출력부와, 상기 트리거 신호에 동기하여, 상기 제1 신호에 기초하는 제1 정보를, 상기 기억부에 있어서의 미리 설정된 복수의 제1 격납 영역에 격납하는 제1 로거 블록과, 상기 트리거 신호에 동기하여, 상기 제2 신호에 기초하는 제2 정보를, 상기 제1 정보와 대응지어, 상기 기억부에 있어서의 미리 설정된 복수의 제2 격납 영역에 격납하는 제2 로거 블록을 가지는,
검사 시스템. - 청구항 11에 있어서,
상기 입출력 제어 유닛은
상기 제1 정보가 나타내는 수치에 대한 미리 설정된 판정 기준을 나타내는 판정 기준 정보를 상기 제1 정보에 대응지어진 제2 정보에 대응지어 기억하는 판정 기준 정보 기억부와,
상기 복수의 제1 격납 영역 및 상기 복수의 제2 격납 영역 각각으로부터 상기 제1 정보 및 상기 제2 정보를 취득하고, 상기 판정 기준 정보에 기초하여, 취득한 상기 제1 정보가 나타내는 수치가 상기 판정 기준을 충족시키는지 여부를 판정하는 판정부를 추가로 가지는,
검사 시스템. - 청구항 12에 있어서,
상기 제1 기기는 레이저 변위 센서이고,
상기 제2 기기는 인코더이며,
상기 제1 신호는 웨이퍼의 두께를 반영한 신호이고,
상기 제2 신호는 상기 웨이퍼의 회전 각도를 반영한 신호이며,
상기 제1 로거 블록은 상기 트리거 신호에 동기하여, 상기 제1 신호에 기초하는 상기 웨이퍼의 두께를 반영한 상기 제1 정보를, 상기 기억부에 있어서의 미리 설정된 복수의 제1 격납 영역에 격납하고,
상기 제2 로거 블록은 상기 트리거 신호에 동기하여, 상기 제2 신호에 기초하는 상기 웨이퍼의 회전 각도를 반영한 상기 제2 정보를, 상기 제1 정보와 대응지어, 상기 기억부에 있어서의 미리 설정된 복수의 제2 격납 영역에 격납하고,
상기 판정 기준 정보 기억부는, 상기 제1 정보가 나타내는 상기 웨이퍼의 두께를 반영한 수치에 대한 미리 설정된 판정 기준을 나타내는 판정 기준 정보를 상기 제1 정보에 대응지어진 상기 웨이퍼의 회전 각도를 반영한 제2 정보에 대응지어 기억하고,
상기 판정부는, 상기 복수의 제1 격납 영역 및 상기 복수의 제2 격납 영역 각각으로부터 상기 제1 정보 및 상기 제2 정보를 취득하고, 상기 판정 기준 정보에 기초하여, 취득한 상기 제1 정보가 나타내는 상기 웨이퍼의 두께를 반영한 수치가 상기 판정 기준을 충족시키는지 여부를 판정하는,
검사 시스템. - 청구항 11 내지 청구항 13 중 어느 한 항에 있어서,
제3 기기를 추가로 구비하고,
상기 입출력 제어 유닛은
상기 제3 기기에 접속되어 상기 제3 기기로부터 입력되는 제3 신호를 상기 입출력 제어부로 출력하는 제3 입력 인터페이스를 추가로 구비하고,
상기 트리거 출력부는 상기 제3 신호를 상기 트리거 신호로서 출력하는 트리거 블록을 가지는,
검사 시스템. - 청구항 14에 있어서,
상기 제3 기기는 웨이퍼의 접근을 검지하는 근접 센서이고,
상기 제3 입력 인터페이스는 상기 제3 기기에 접속되어 상기 제3 기기로부터 입력되는 트리거 신호인 제3 신호를 상기 입출력 제어부로 출력하는,
검사 시스템. - 청구항 4에 있어서,
상기 복수의 제1 격납 영역 및 상기 복수의 제2 격납 영역은, 각각 연속된 물리 어드레스로 지정되는 격납 영역이고,
상기 제1 정보가 격납되는 제1 격납 영역의 물리 어드레스와 상기 복수의 제1 격납 영역의 선두의 물리 어드레스의 차분치로 나타내지는 제1 상대 어드레스와, 상기 제1 정보에 대응지어진 제2 정보가 격납되는 제2 격납 영역의 물리 어드레스와 상기 복수의 제2 격납 영역의 선두의 물리 어드레스의 차분치로 나타내지는 제2 상대 어드레스가 서로 동일한,
입출력 제어 유닛. - 청구항 5에 있어서,
상기 복수의 제1 격납 영역 및 상기 복수의 제2 격납 영역은, 각각 연속된 물리 어드레스로 지정되는 격납 영역이고,
상기 제1 정보가 격납되는 제1 격납 영역의 물리 어드레스와 상기 복수의 제1 격납 영역의 선두의 물리 어드레스의 차분치로 나타내지는 제1 상대 어드레스와, 상기 제1 정보에 대응지어진 제2 정보가 격납되는 제2 격납 영역의 물리 어드레스와 상기 복수의 제2 격납 영역의 선두의 물리 어드레스의 차분치로 나타내지는 제2 상대 어드레스가 서로 동일한,
입출력 제어 유닛.
Applications Claiming Priority (1)
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