KR102163707B1 - 전자기간섭 차폐층을 갖는 반도체 패키지 및 테스트 방법 - Google Patents

전자기간섭 차폐층을 갖는 반도체 패키지 및 테스트 방법 Download PDF

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Abstract

전자기간섭(EMI) 차폐층을 갖는 반도체 패키지는, 기판과, 기판의 상면에 배치되는 칩과, 칩을 둘러싸도록 기판 위에 배치되는 전자기간섭 차폐층과, 기판의 배면에 배치되는 정상 그라운드 패드와, 그리고 기판의 배면에서 정상 그라운드 패드와 이격되도록 배치되는 테스트용 그라운드 패드를 포함한다.

Description

전자기간섭 차폐층을 갖는 반도체 패키지 및 테스트 방법{Semiconductor package having EMI shielding layer and method of testing the same}
본 출원은 반도체 패키지에 관한 것으로서, 특히 전자기간섭 차폐층을 갖는 반도체 패키지 및 테스트 방법에 관한 것이다.
전자기간섭(Electromagnetic Interference; 이하 EMI)은, 전자 회로 또는 시스템에서 발생하는 고주파 잡음이 인접한 회로, 시스템 또는 인체에 영향을 미치는 현상을 의미한다. 이와 같은 EMI 현상을 억제하고 차단하기 위해서는 회로 및 시스템에서 발생하는 고주파 신호의 발생 자체를 억제하고, 발생된 잡음이 공간이나 도선을 타고 이동하는 경로를 차폐하여야 한다. 반도체 패키지의 경우, 내부의 칩에서 발생되는 고주파 잡음을 차폐하기 위해 EMI 차폐층을 반도체 패키지의 상부면 및 측면을 둘러싸도록 배치시키는 구조를 채택하고 있다. 이와 같은 구조에서 EMI 차폐층은 기판의 그라운드 패드와 연결되는 것이 일반적이다. EMI 차폐층과 그라운드 패드 사이의 연결 상태를 테스트할 필요가 있는데, EMI 차폐층과 그라운드 패드에 각각 테스트용 푸르브(probe)를 접촉시켜 폐루프(closed loop)를 형성한 상태에서 전류를 흘려 저항값을 검출하고, 검출된 저항값을 근거로 연결 상태를 판정하는 것이 일반적이다.
본 출원이 해결하고자 하는 과제는, 테스트 과정에서 EMI 차폐층의 손상이 방지되도록 하는 EMI 차폐층을 갖는 반도체 패키지를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 EMI 차폐층을 갖는 반도체 패키지를 테스트하는 방법을 제공하는 것이다.
일 예에 따른 EMI 차폐층을 갖는 반도체 패키지는, 기판과, 기판의 상면에 배치되는 칩과, 칩을 둘러싸도록 기판 위에 배치되는 전자기간섭 차폐층과, 기판의 배면에 배치되는 정상 그라운드 패드와, 그리고 기판의 배면에서 정상 그라운드 패드와 이격되도록 배치되는 테스트용 그라운드 패드를 포함한다.
다른 예에 따른 EMI 차폐층을 갖는 반도체 패키지는, 기판과, 기판의 상면에 배치되는 제1 칩과, 제1 칩 위에 배치되는 전자기간섭 차폐층과, 전자기간섭 차폐층 위에 배치되는 제2 칩과, 기판의 배면에 배치되는 정상 그라운드 패드와, 그리고 기판의 배면에서 정상 그라운드 패드와 이격되도록 배치되는 테스트용 그라운드 패드를 포함한다.
일 예에 따른 EMI 차폐층을 갖는 반도체 패키지의 테스트 방법은, 기판과, 기판의 상면에 배치되는 칩과, 칩을 둘러싸도록 기판 위에 배치되는 전자기간섭 차폐층과, 기판의 배면에 배치되는 정상 그라운드 패드와, 그리고 기판의 배면에서 정상 그라운드 패드와 이격되도록 배치되는 테스트용 그라운드 패드를 포함하는 EMI 차폐층을 갖는 반도체 패키지의 테스트 방법에 있어서, 정상 그라운드 패드, 전자기간섭 차폐층, 및 테스트용 그라운드 패드로 이루어지는 루프를 구성하는 단계와, 루프에 전류를 흘려 저항값을 검출하는 단계와, 검출된 저항값에 따라 루프의 상태를 판정하는 단계를 포함한다.
본 출원에 따르면, 테스트 장비에 직접 접촉되는 테스트용 그라운드 패드가 정상 그라운드 패드와 구별되도록 배치됨으로써, EMI 차폐층이 테스트 장비에 직접 접촉되지 않고 테스트를 수행할 수 있으며, 이에 따라 테스트 장비와의 물리적 접촉에 의한 EMI 차폐층의 손상을 방지할 수 있다는 이점에 제공된다.
도 1은 일 예에 따른 EMI 차폐층을 갖는 반도체 패키지를 나타내 보인 단면도이다.
도 2는 도 1의 반도체 패키지의 하부면에서의 패드 배치를 나타내 보인 저면도이다.
도 3은 다른 예에 따른 EMI 차폐층을 갖는 반도체 패키지를 나타내 보인 단면도이다.
도 4는 다른 예에 따른 EMI 차폐층을 갖는 반도체 패키지를 나타내 보인 단면도이다.
도 5는 일 예에 따른 EMI 차폐층을 갖는 반도체 패키지를 테스트하는데 사용하는 테스트 장비의 일 예를 나타내 보인 도면이다.
도 6은 도 5의 테스트 장비를 이용하여 EMI 차폐층을 갖는 반도체 패키지의 테스트 방법을 설명하기 위해 나타내 보인 도면이다.
도 1은 일 예에 따른 EMI 차폐층을 갖는 반도체 패키지를 나타내 보인 단면도이다. 그리고 도 2는 도 1의 반도체 패키지의 하부면에서의 패드 배치를 나타내 보인 저면도이다. 도면의 일치를 위해 도 1은 도 2의 선 I-I'를 따라 절단한 단면 구조를 나타낸다. 도 1 및 도 2를 참조하면, 본 예에 따른 EMI 차폐층을 갖는 반도체 패키지(100)는, 상부면(111) 및 하부면(112)을 갖는 기판(110)과, 기판(110)의 상부면(111) 위에 배치되는 칩(120)과, 칩(120)을 둘러싸도록 기판(110) 위에 배치되는 전자기간섭(EMI) 차폐층(160)과, 기판(110)의 하부면(112)에 배치되는 정상 그라운드 패드(191)와, 그리고 기판(110)의 하부면(112)에서 정상 그라운드 패드(191)와 이격되도록 배치되는 테스트용 그라운드 패드(192)를 포함하여 구성된다. 몇몇 실시예들에서, 정상 그라운드 패드(191) 및 테스트용 그라운드 패드(192)는 기판(110) 내에 배치되어 서로 절연될 수 있다.
일 예에서 기판(110)은 칩과 마더보드를 전기적으로 접속시키기 위한 패키지 기판으로서, 상부면(111) 위에는 칩이 배치되고, 하부면(112)은 마더보드에 접속될 수 있다. 비록 도면에 나타내지는 않았지만, 기판(110) 내부에는 다양한 전기적 신호 경로를 제공하는 배선 구조가 배치될 수 있다. 다른 예에서 기판(110)은 다른 반도체 패키지와 전기적으로 접속되어 패키지 온 패키지(POP; Package On Package)를 구성할 수도 있다. 기판(110)의 상부면(111)에는 제1 본딩패드(171), 제2 본딩패드(172), 제3 본딩패드(173), 및 제4 본딩패드(174)가 배치된다. 본 예에서, 제1 본딩패드(171)는 전자기간섭 차폐층(160)의 일단에 직접 컨택된다. 제2 본딩패드(172)는 전자기간섭 차폐층(160)의 타단에 직접 컨택된다. 제3 본딩패드(173) 및 제4 본딩패드(174)는 칩(120)과 전기적으로 연결된다. 비록 도 1에는 4개의 본딩패드들(171, 172, 173, 174)만이 도시되었지만, 실질적으로는 보다 많은 개수의 본딩패드들이 배치될 수 있다.
기판(110)의 상부면(111) 위에는 칩(120)이 배치된다. 도면에 나타내지는 않았지만, 기판(110)과 칩(120) 사이에는 접착층(미도시)이 배치될 수 있다. 일 예에서 칩(120)은 컨트롤러(controller) 칩과 같은 로직 칩일 수 있다. 다른 예에서 칩(120)은 메모리 칩일 수도 있다. 칩(120)은 제1 와이어(123)를 통해 제3 본딩패드(173)와 전기적으로 연결된다. 또한 칩(120)은 제2 와이어(125)를 통해 제4 본딩패드(174)와 전기적으로 연결된다. 칩(120), 제1 와이어(123) 및 제2 와이어(125)는 절연층(140)에 의해 둘러쌓인다. 일 예에서 절연층(140)은 몰딩층(molding layer)일 수 있다. 다른 예에서 절연층(140)은 PWBL(Penetrate Wafer Backside Lamination) 테입이나 P-스페이서(P-spacer)와 같은 접착층일 수도 있다.
절연층(140) 위에는 전자기간섭(EMI) 차폐층(160)이 배치된다. 전자기간섭(EMI) 차폐층(160)는 금속층을 포함하는 도전층으로 이루어질 수 있다. 전자기간섭(EMI) 차폐층(160)은 단일층으로 이루어지거나, 또는 복수의 층들이 적층되는 구조로 이루어질 수도 있다. 전자기간섭(EMI) 차폐층(160)은 절연층(140)에 직접 접촉되어 절연층(140)을 둘러싸도록 배치되지만, 경우에 따라서 방열층과 같은 다른 층이 절연층(140)과 전자기간섭(EMI) 차폐층(160) 사이에 개재될 수도 있다. 전자기간섭(EMI) 차폐층(160)의 일단은 제1 본딩패드(171)와 컨택된다. 전자기간섭(EMI) 차폐층(160)의 타단은 제2 본딩패드(172)와 컨택된다. 비록 도면에 나타내지는 않았지만, 전자기간섭(EMI) 차폐층(160)의 일단에 컨택되는 제1 본딩패드(171)와 제1 와이어(123)에 연결되는 제3 본딩패드(173)는, 기판(110) 내부의 배선을 통해 전기적으로 상호 연결될 수 있다. 또는 칩(120)과 연결되는 와이어들 중 하나의 와이어가 제1 본딩패드(171)에 전자기간섭 차페층(160)과 함께 컨택될 수도 있다.
기판(110)의 하부면(112)에는 정상 그라운드 패드(191) 및 테스트용 그라운드 패드(192)가 배치된다. 정상 그라운드 패드(191)는 기판(110) 내의 제1 연결배선(181)을 통해 제1 본딩패드(171)와 전기적으로 연결된다. 따라서 정상 그라운드 패드(191)는, 제1 본딩패드(171) 및 제1 연결배선(181)을 통해 전자기간섭(EMI) 차폐층(160)의 일단과 전기적으로 연결된다. 도면에 나타내지는 않았지만, 정상 그라운드 패드(191)는 제1 본딩패드(171)에 연결되는 와이어를 통해 칩(120)과도 전기적으로 연결된다. 경우에 따라서 정상 그라운드 패드(191)는 다른 본딩패드, 예컨대 제3 본딩패드(173)에 연결되는 와이어를 통해 칩(120)과 전기적으로 연결될 수 있다. 이 경우 제3 본딩패드(173)는 기판(110) 내의 배선을 통해 제1 본딩패드(171)와 연결될 수 있다. 테스트용 그라운드 패드(192)는 기판(110) 내의 제2 연결배선(182)을 통해 제2 본딩패드(172)와 전기적으로 연결된다. 따라서 테스트용 그라운드 패드(192)는, 제2 본딩패드(172) 및 제2 연결배선(182)을 통해 전자기간섭(EMI) 차폐층(160)의 타단에 전기적으로 연결된다. 제1 연결배선(181) 및 제2 연결배선(182)은 비아컨택(via contact) 구조로 이루어진다. 경우에 따라서 제1 연결배선(181) 및 제2 연결배선(182)은, 다층의 배선들이 비아들로 서로 연결되는 다층배선 구조일 수도 있다.
도 2에 나타낸 바와 같이, 기판(110)의 하부면(112)에는 복수개의 패드들이 배치된다. 패드들에는 정상 그라운드 패드(191), 테스트용 그라운드 패드(192), 신호 패드(200), 및 파워 패드(210)가 포함될 수 있다. 정상 그라운드 패드(191), 신호 패드(200), 및 파워 패드(210)는 기판 내의 배선 및 와이어를 통해 칩(120)과 전기적으로 연결된다. 특히 정상 그라운드 패드(191)는 칩(120)과 연결되면서, 동시에 제1 본딩패드(171)를 통해 전자기간섭(EMI) 차폐층(160)의 일단에도 전기적으로 연결된다. 테스트용 그라운드 패드(192)는 제2 본딩패드(172)를 통해 전자기간섭(EMI) 차폐층(160)의 타단에 전기적으로 연결된다. 이에 따라 테스트용 그라운드 패드(192)는, 제2 본딩패드(172), 전자기간섭(EMI) 차폐층(160), 제1 본딩패드(171), 및 제1 본딩패드(171)에 연결되는 와이어를 통해 칩(120)과 전기적으로 연결될 수 있다. 본 예에서는 패드들이 기판(110)의 하부면(112)의 양 측면에 배치되지만, 이는 단지 일 예로서 다양한 위치에 배치될 수도 있다. 어느 경우이던지 정상 그라운드 패드(191)와 테스트용 그라운드 패드(192)는 상호 이격되도록 배치된다. 일 예에서, 기판(110)의 하부면(112)에는 추가 정상 그라운드 패드(291)가 적어도 하나 이상 배치될 수 있다. 추가 정상 그라운드 패드(291)는, 정상 그라운드 패드(191)와 마찬가지로, 칩(120)과 EMI 차폐층(160)의 일단 중 적어도 어느 하나에 전기적으로 연결될 수 있다. 일 예에서, 기판(110)의 하부면(112)에는 적어도 하나의 추가 테스트용 그라운드 패드가 배치될 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 제1 내지 제3 추가 테스트용 그라운드 패드들(292-1, 292-2, 292-3)이 기판(110)의 하부면(112) 상에 배치될 수 있다. 이 추가 테스트용 그라운드 패드들(292-1, 292-2, 292-3)는 여분으로 배치되는 널(null) 패드들일 수 있다. 추가 테스트용 그라운드 패드들(292-1, 292-2, 292-3)의 각각은, 전자기간섭(EMI) 차폐층(160)의 서로 다른 부분에 연결되며, 연결되는 방식은 테스트용 그라운드 패드(192)와 동일하다.
본 예에 따른 전자기간섭(EMI) 차폐층을 갖는 반도체 패키지(100)에 있어서, 전자기간섭(EMI) 차폐층(160)의 일단이 제1 본딩패드(171)와 연결되고, 전자기간섭(EMI) 차폐층(160)의 타단은 제2 본딩패드(172)와 연결된다. 따라서 정상 그라운드 패드(191)와 테스트용 그라운드 패드(192) 사이에는 제1 연결배선(181), 제1 본딩패드(171), 전자기간섭(EMI) 차폐층(160), 제2 본딩패드(172), 및 제2 연결배선(182)을 매개로 하는 하나의 루프(loop)가 형성된다. 따라서 정상 그라운드 패드(191) 및 테스트용 그라운드 패드(192)를 양 터미널로 하는 루프를 이용하여 전자기간섭(EMI) 차폐층(160)과 그라운드 배선 사이의 연결 관계를 테스트할 수 있으며, 이에 따라 전자기간섭(EMI) 차폐층(160)에 대한 테스트 장비의 직접적인 물리적 컨택이 불필요하다.
도 3은 다른 예에 따른 전자기간섭(EMI) 차폐층을 갖는 반도체 패키지를 나타내 보인 단면도이다. 도 3을 참조하면, 본 예에 따른 전자기간섭(EMI) 차폐층을 갖는 반도체 패키지(300)는, 상부면(311) 및 하부면(312)을 갖는 기판(310)과, 기판(310)의 상부면(311) 위에 배치되는 칩들(320, 331, 332, 333, 334)과, 칩들(320, 331, 332, 333, 334)을 둘러싸도록 기판(310) 위에 배치되는 전자기간섭(EMI) 차폐층(360)과, 기판(310)의 하부면(312)에 배치되는 정상 그라운드 패드(391)와, 그리고 기판(310)의 하부면(312)에서 정상 그라운드 패드(391)와 이격되도록 배치되는 테스트용 그라운드 패드(392)를 포함하여 구성된다.
일 예에서 기판(310)은 칩과 마더보드를 전기적으로 접속시키기 위한 패키지 기판일 수 있다. 비록 도면에 나타내지는 않았지만, 기판(310) 내부에는 다양한 전기적 신호 경로를 제공하는 배선 구조가 배치될 수 있다. 다른 예에서 기판(310)은 다른 반도체 패키지와 전기적으로 접속되어 패키지 온 패키지(POP; Package On Package)를 구성할 수도 있다. 기판(310)의 상부면(311)에는 제1 본딩패드(371) 및 제2 본딩패드(372)를 포함하여 다수개의 본딩패드들이 배치된다. 도 2를 참조하여 설명한 바와 같이, 기판(310)의 하부면(312)에는 정상 그라운드 패드(391) 및 테스트용 그라운드 패드(392)와 함께 다수개의 신호 패드들(200) 및 파워 패드(210)가 배치될 수 있다. 이 외에 추가 정상 그라운드 패드 및 추가 테스트용 그라운드 패드가 더 배치될 수도 있다. 본 예에 따른 반도체 패키지의 패드 배치는 도 2를 참조하여 설명한 바와 동일하며, 따라서 중복된 설명은 생략하기로 한다.
기판(310)의 상부면(311) 위에는 제1 칩(320)이 배치된다. 제1 칩(320)은 제1 와이어(325)를 통해 기판(310)의 본딩패드(미도시)와 전기적으로 연결된다. 일 예에서 제1 칩(320)은 컨트롤러(controller) 칩과 같은 로직 칩일 수 있다. 제1 칩(320) 및 제1 와이어(325)는 제1 절연층(340)에 의해 둘러쌓인다. 일 예에서 제1 절연층(340)은 몰딩층(molding layer)일 수 있다. 다른 예에서 제1 절연층(340)은 PWBL(Penetrate Wafer Backside Lamination) 테입이나 P-스페이서(P-spacer)와 같은 접착층일 수도 있다. 제1 절연층(340) 위에는 복수개의 제2 칩들(331, 332, 333, 334)이 적층구조로 배치된다. 제2 칩들(331, 332, 333, 334)은 제1 칩(320)과는 다른 구조나 다른 기능을 갖는 이종칩일 수 있으며, 일 예에서 제2 칩들(331, 332, 333, 334)은 메모리 칩일 수 있다. 또는 제2 칩들(331, 332, 333, 334)은 제1 칩(320)과 같은 구조가 같은 기능을 갖는 동종칩일 수도 있다. 제2 칩들(332, 333)은, 제2 칩(331) 상에서 제1 방향(도 3에서 오른쪽 방향)으로 치우쳐 계단 형태를 제공하고며, 제2 칩(334)은, 제2 칩(333) 상에서 제1 방향과 반대인 제2 방향(도 3에서 왼쪽 방향)으로 치우쳐 계단 형태를 제공한다. 본 예에서 제2 칩들(331, 332, 333, 334)의 적층 구조는 단시 일 예시로서 제시되는 것이며, 따라서 다른 형태의 다양한 적층 구조로 배치될 수도 있다. 또한 다른 예에서 제2 칩들(331, 332, 333, 334)이 하부에 배치되고 제1 칩(320)이 상부에 배치될 수 있거나, 또는 제1 칩(320) 및 제2 칩들(331, 332, 333, 334)이 기판(310) 위에서 나란하게 배치될 수도 있다. 제2 칩들(331, 332)은 제2 와이어(335)를 통해 기판(310)의 본딩패드(미도시)와 전기적으로 연결된다. 제2 와이어(335)가 연결되는 본딩패드는 정상 그라운드 패드(391), 파워 패드, 및 신호 패드 중 적어도 어느 하나에 연결될 수 있다. 제2 칩들(333, 334)은 제3 와이어(337)를 통해 기판(310)의 제1 본딩 패드(371)와 전기적으로 연결된다. 제1 본딩 패드(371)는 제1 연결배선(381)을 통해 정상 그라운드 패드(391)와 전기적으로 연결된다.
제1 절연층(340), 제2 칩들(331, 332, 333, 334), 제2 와이어(335), 및 제3 와이어(337)는 제2 절연층(350)에 의해 둘러쌓인다. 일 예에서 제2 절연층(350)은 몰딩층일 수 있다. 다른 예에서 제2 절연층(350)은 PWBL(Penetrate Wafer Backside Lamination) 테입이나 P-스페이서(P-spacer)와 같은 접착층일 수도 있다. 제2 절연층(350) 위에는 전자기간섭(EMI) 차폐층(360)이 배치된다. 전자기간섭(EMI) 차폐층(360)은 금속층을 포함하는 도전층으로 이루어질 수 있다. 전자기간섭(EMI) 차폐층(360)은 단일층으로 이루어지거나, 또는 복수의 층들이 적층되는 구조로 이루어질 수도 있다. 전자기간섭(EMI) 차폐층(360)은 제2 절연층(350)에 직접 접촉되어 제2 절연층(350)을 둘러싸도록 배치되지만, 경우에 따라서 방열층과 같이 다른 층이 제2 절연층(350) 및 전자기간섭(EMI) 차폐층(360) 사이에 개재될 수도 있다.
전자기간섭(EMI) 차폐층(360)은 전자파(electromagnetic waves)를 차단하기 위한 것으로서, 전자파 차단을 위해 정상 그라운드 패드(391)와 전기적으로 연결되며, 또한 테스트를 위한 테스트용 그라운드 패드(392)와도 전기적으로 연결된다. 구체적으로 전자기간섭(EMI) 차폐층(360)의 일단은 제1 본딩패드(371)와 전기적으로 연결된다. 본 예에서 전자기간섭(EMI) 차폐층(360)은 제1 본딩패드(371)와 직접 컨택되지만, 다른 배선층을 통해 제1 본딩패드(371)와 연결될 수도 있다. 제1 본딩패드(371)에 컨택되는 전자기간섭(EMI) 차폐층(360)의 일단은 제1 연결배선(381)을 통해 정상 그라운드 패드(391)와 전기적으로 연결된다. 전자기간섭(EMI) 차폐층(360)의 타단은 제2 본딩패드(372)와 전기적으로 연결된다. 본 예에서 전자기간섭(EMI) 차폐층(360)은 제2 본딩패드(372)와 직접 컨택되지만, 다른 배선층을 통해 제2 본딩패드(372)와 연결될 수도 있다. 제2 본딩패드(372)에 컨택되는 전자기간섭(EMI) 차폐층(360)의 타단은 제2 연결배선(382)을 통해 테스트용 그라운드 패드(392)와 전기적으로 연결된다.
본 예에 따른 전자기간섭(EMI) 차폐층을 갖는 반도체 패키지(300)에 있어서, 전자기간섭(EMI) 차폐층(360)의 일단이 제1 본딩패드(371)와 연결되고, 전자기간섭(EMI) 차폐층(360)의 타단은 제2 본딩패드(372)와 연결된다. 따라서 정상 그라운드 패드(391)와 테스트용 그라운드 패드(392) 사이에는 제1 연결배선(381), 제1 본딩패드(371), 전자기간섭(EMI) 차폐층(360), 제2 본딩패드(372), 및 제2 연결배선(382)을 매개로 하는 하나의 루프(loop)가 형성된다. 따라서 정상 그라운드 패드(391) 및 테스트용 그라운드 패드(392)를 양 터미널로 하는 루프를 이용하여 전자기간섭(EMI) 차폐층(360)과 정상 그라운드 패드(391) 사이의 연결 관계를 테스트할 수 있으며, 이에 따라 전자기간섭(EMI) 차폐층(360)에 대한 테스트 장비의 직접적인 물리적 컨택이 불필요하다.
도 4는 다른 예에 따른 전자기간섭(EMI) 차폐층을 갖는 반도체 패키지를 나타내 보인 단면도이다. 도 4를 참조하면, 본 예에 따른 전자기간섭(EMI) 차폐층을 갖는 반도체 패키지(400)는, 상부면(411) 및 하부면(412)을 갖는 기판(410)과, 기판(410)의 상부면(411) 위에 배치되는 제1 칩(420)과, 제1 칩(420)을 둘러싸도록 배치되는 절연층(440)과, 절연층(440) 위에 배치되는 전자기간섭(EMI) 차폐층(460)과, 전자기간섭(EMI) 차폐층(460) 위에 배치되는 제2 칩(430)과, 기판(410)의 하부면(412)에 배치되는 정상 그라운드 패드(491)와, 그리고 기판(410)의 하부면(412)에서 정상 그라운드 패드(491)와 이격되도록 배치되는 테스트용 그라운드 패드(492)를 포함하여 구성된다.
일 예에서 기판(410)은 칩과 마더보드를 전기적으로 접속시키기 위한 패키지 기판일 수 있다. 비록 도면에 나타내지는 않았지만, 기판(410) 내부에는 다양한 전기적 신호 경로를 제공하는 배선 구조가 배치될 수 있다. 다른 예에서 기판(410)은 다른 반도체 패키지와 전기적으로 접속되어 패키지 온 패키지(POP; Package On Package)를 구성할 수도 있다. 기판(410)의 상부면(411)에는 제1 본딩패드(471) 및 제2 본딩패드(472)를 포함하여 다수개의 본딩패드들이 배치된다. 도 2를 참조하여 설명한 바와 같이, 기판(410)의 하부면(412)에는 정상 그라운드 패드(491) 및 테스트용 그라운드 패드(492)와 함께 다수개의 신호 패드들(200) 및 파워 패드(210)가 배치될 수 있다. 이 외에 추가 정상 그라운드 패드 및 추가 테스트용 그라운드 패드가 더 배치될 수 있다. 본 예에 따른 반도체 패키지(400)의 패드 배치는 도 2를 참조하여 설명한 바와 동일할 수 있으며, 따라서 중복된 설명은 생략하기로 한다.
기판(410)의 상부면(411) 위에는 제1 칩(420)이 배치된다. 제1 칩(420)은 제1 와이어(425)를 통해 기판(410)의 본딩패드(미도시)와 전기적으로 연결된다. 제1 와이어(425)와 연결되는 본딩패드는, 정상 그라운드 패드, 파워 패드, 및 신호 패드 중 적어도 어느 하나에 전기적으로 연결될 수 있다. 일 예에서 제1 칩(420)은 컨트롤러(controller) 칩과 같은 로직 칩일 수 있다. 제1 칩(420) 및 제1 와이어(425)는 절연층(440)에 의해 둘러쌓인다. 일 예에서 절연층(440)은 몰딩층(molding layer)일 수 있다. 다른 예에서 절연층(440)은 PWBL(Penetrate Wafer Backside Lamination) 테입이나 P-스페이서(P-spacer)와 같은 접착층일 수도 있다. 절연층(440) 위에는 전자기간섭(EMI) 차폐층(460)이 배치되고, 전자기간섭(EMI) 차폐층(460) 위에는 제2 칩(430)이 배치된다. 제2 칩(430)은 제1 칩(420)과는 다른 구조나 다른 기능을 갖는 이종칩일 수 있으며, 일 예에서 제2 칩(430)은 메모리 칩일 수 있다. 제2 칩(430)은 제1 칩(420)과 같은 구조나 같은 기능을 수행하는 동종칩일 수도 있다. 제1 칩(420)과 제2 칩(430)은 그 사이에 배치되는 전자기간섭(EMI) 차폐층(460)으로 인해 상호간의 전자기적 간섭이 억제된다. 일 예에서 제1 칩(420) 및 제2 칩(430) 중 적어도 어느 하나는 복수개가 적층된 구조일 수도 있다. 제2 칩(430)은 제2 와이어(435)를 통해 기판(410)의 제1 본딩패드(471)와 전기적으로 연결된다. 제2 와이어(435)가 연결되는 제1 본딩패드(471)는 정상 그라운드 패드(491)에 연결된다.
전자기간섭(EMI) 차폐층(460)의 일단은 제3 와이어(465)를 통해 제1 본딩패드(471)에 전기적으로 연결된다. 본 예에서 전자기간섭(EMI) 차폐층(460)의 일단은 제1 본딩패드(471)와 제3 와이어(465)를 통해 연결되지만, 와이어 외의 다른 배선 구조를 통해 제1 본딩패드(471)와 연결될 수도 있다. 전자기간섭(EMI) 차폐층(460)의 타단은 제4 와이어(467)를 통해 제2 본딩패드(472)에 전기적으로 연결된다. 본 예에서 전자기간섭(EMI) 차폐층(460)의 타단은 제2 본딩패드(472)와 제3 와이어(467)를 통해 연결되지만, 외이어 외의 다른 배선 구조를 통해 제2 본딩패드(42)와 연결될 수도 있다. 제1 본딩패드(471)에 컨택되는 전자기간섭(EMI) 차폐층(460)의 일단은 제1 연결배선(481)을 통해 정상 그라운드 패드(491)와 전기적으로 연결된다. 제2 본딩패드(472)에 컨택되는 전자기간섭(EMI) 차폐층(460)의 타단은 제2 연결배선(482)을 통해 테스트용 그라운드 패드(492)와 전기적으로 연결된다.
본 예에 따른 전자기간섭(EMI) 차폐층을 갖는 반도체 패키지(400)에 있어서, 전자기간섭(EMI) 차폐층(460)의 일단이 제1 본딩패드(471)와 연결되고, 전자기간섭(EMI) 차폐층(460)의 타단은 제2 본딩패드(472)와 연결된다. 따라서 정상 그라운드 패드(491)와 테스트용 그라운드 패드(492) 사이에는 제1 연결배선(481), 제1 본딩패드(471), 전자기간섭(EMI) 차폐층(460), 제2 본딩패드(472), 및 제2 연결배선(482)을 매개로 하는 하나의 루프(loop)가 형성된다. 따라서 정상 그라운드 패드(491) 및 테스트용 그라운드 패드(492)를 양 터미널로 하는 루프를 이용하여 전자기간섭(EMI) 차폐층(460)과 그라운드 배선 사이의 연결 관계를 테스트할 수 있으며, 이에 따라 전자기간섭(EMI) 차폐층(360)에 대한 테스트 장비의 직접적인 물리적 컨택이 불필요하다.
도 5는 일 예에 따른 전자기간섭(EMI) 차폐층을 갖는 반도체 패키지를 테스트하는데 사용하는 테스트 장비의 일 예를 나타내 보인 도면이다. 도 5를 참조하면, 본 예에 따른 테스트 장비(500)는, 테스트 장비 바디(510)와, 전원(530)과, 저항검출기(540)와, 그리고 프로세서(550)를 포함하여 구성된다. 테스트 장비 비다(510)의 상부면에는 복수개의 접촉부재들이 배치될 수 있다. 일 예에서 접촉부재들은프루브 팁(probe tip) 형태이거나 소켓 형태일 수 있다. 전원(530)은 제1 신호라인(561)을 통해 정상 그라운드 패드로 전류를 공급하기 위한 소스로 기능한다. 일 예에서 전원(530)은 전류원(current source)일 수 있다. 저항검출기(540)는 제2 신호라인(562)을 통해 테스트 그라운드 패드와 연결되며, 전원(530)에 의해 공급된 전류가 정상 그라운드 패드에서 테스트 그라운드 패드까지 이동하는 루프에 대한 저항값을 검출하여 출력한다. 프로세서(550)는 저항검출기(540)에 의해 출력된 저항값을 근거로 전류가 이동하는 루프의 상태, 예컨대 루프의 단락(short) 여부를 판단하여 외부의 출력장치로 그 결과를 출력시킨다. 일 예에서 외부의 출력장치는 디스플레이 장치일 수 있다. 비록 본 예에서 전원(530), 저항검출기(540), 및 프로세스(550)가 테스트 장비 바디(510) 내에 배치되지만, 경우에 따라서 테스트 장비 바디(510) 외부에 배치될 수 있으며, 이 경우 테스트 장비 바디(510) 내의 배선들과 적절하게 연결될 수 있다.
도 6은 도 5의 테스트 장비를 이용하여 전자기간섭(EMI) 차폐층을 갖는 반도체 패키지의 테스트 방법을 설명하기 위해 나타내 보인 도면이다. 도 6에서 도 1 및 도 5와 동일한 참조부호는 동일한 요소를 나타내며, 따라서 이하에서 중복되는 설명은 생략하기로 한다. 도 6을 참조하면, 전자기간섭(EMI) 차폐층을 갖는 반도체 패키지(100)를 테스트하기 위해, 도 5을 참조하여 설명한 테스트 장비(500)에 전자기간섭(EMI) 차폐층을 갖는 반도체 패키지(100)를 로딩시킨다. 이때 반도체 패키지(100)의 정상 그라운드 패드(191) 및 테스트용 그라운드 패드(192)는 테스트 장비(500)의 제1 신호라인(561) 및 제2 신호라인(562)에 각각 전기적으로 연결되도록 한다. 이때 칩(120)의 전기적 연결은 개방되도록 한다. 이에 따라 전원(530), 제1 신호라인(561), 정상 그라운드 패드(591), 제1 연결배선(181), 제1 본딩패드(171), 전자기간섭(EMI) 차폐층(160)의 일단, 제2 본딩패드(172), 제2 연결배선(182), 테스트용 그라운드 패드(192), 제2 신호라인(562), 및 저항검출기(540)로 이어지는 폐루프(closed loop)가 형성된다.
다음에 전원(530)에 의해 전류가 제1 신호라인(561)으로 흐르도록 한다. 제1 신호라인(561)으로 흐르는 전류는 정상 그라운드 패드(191), 제1 연결배선(181), 제1 본딩패드(171), 전자기간섭(EMI) 차폐층(160), 제2 본딩패드(172), 제2 연결배선(182), 테스트용 그라운드 패드(192), 제2 신호라인(562), 및 저항검출기(540)로 이어지는 폐루프를 따라 흐르게 된다. 이 과정에서 저항검출기(540)는 폐루프의 저항값을 검출하여 출력한다. 이 출력값은 프로세서(550)로 입력되고, 프로세서(550)는 입력된 저항값을 근거로 폐루프의 상태, 예컨대 단락 여부를 판단하여 외부의 출력장치로 출력한다. 저항검출기(540)에 의해 검출된 저항값이 일정 크기 이상이 되는 경우, 폐루프의 연결 상태가 비정상적인 것으로 판단하며, 이 경우 보다 세밀한 테스트를 추가적으로 수행하여 비정상적인 연결 상태가 있는 부분을 추가적으로 검사할 수 있다. 저항검출기(540)에 의해 검출된 저항값이 일정 크기 이하인 경우, 폐루프의 연결 상태는 정상적인 상태로 판단한다. 지금까지 설명한 바와 같이, 전자기간섭(EM) 차폐층(160)에 대한 물리적 컨택 없이 정상 그라운드 패드(191) 및 테스트용 그라운드 패드(192)만을 이용하여 테스트를 수행함으로써 테스트 과정에서 전자기간섭(EM) 차페층(160)이 물리적으로 손상되는 현상을 방지할 수 있다. 이와 같은 테스트 과정은 도 3 및 도 4를 참조하여 설명한 반도체 패키지의 경우에도 동일하게 적용될 수 있다.
100...EMI 차폐층을 갖는 반도체 패키지 110...기판
120...칩 123, 125...와이어
140...절연층 160...EMI 차폐층
171...제1 본딩패드 172...제2 본딩패드
181...제1 연결배선 182...제2 연결배선
191...정상 그라운드 패드 192...테스트용 그라운드 패드
200...신호 패드 210...파워 패드
291...추가 정상 그라운드 패드
202-1, 292-2, 292-3...추가 테스트용 그라운드 패드
500...테스트 장비 510...테스트 장비 바디
530...전원 540...저항 검출기
550...프로세서 561, 562...제1, 제2 신호 라인

Claims (26)

  1. 기판;
    상기 기판의 상부면에 배치되는 칩;
    상기 칩을 둘러싸도록 상기 기판 위에 배치되는 전자기간섭(EMI) 차폐층;
    상기 기판의 하부면에 배치되는 정상 그라운드 패드;
    상기 기판의 하부면에서 상기 정상 그라운드 패드와 이격되도록 배치되는 테스트용 그라운드 패드;
    상기 기판의 상부면에서 상기 전자기간섭(EMI) 차폐층과 접촉되도록 배치되며, 상기 정상 그라운드 패드 및 상기 칩에 모두 연결되는 제1 본딩패드; 및
    상기 기판의 상부면에서 상기 전자기간섭(EMI) 차폐층과 접촉되도록 배치되며, 상기 테스트용 그라운드 패드와는 연결되지만 상기 칩과는 연결되지 않는 제2 본딩패드를 포함하되,
    상기 제1 본딩패드는 제1 와이어를 통해 상기 칩과 전기적으로 연결되고,
    제2 와이어를 통해 상기 칩과 전기적으로 연결되는 제3 본딩패드를 더 포함하며, 그리고
    상기 제3 본딩패드는 상기 제1 본딩패드와 전기적으로 연결되는 전자기간섭 차폐층을 갖는 반도체 패키지.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 정상 그라운드 패드는, 상기 전자기간섭(EMI) 차폐층의 일단에 전기적으로 연결되고, 상기 테스트용 그라운드 패드는 상기 전자기간섭(EMI) 차폐층의 타단에 전기적으로 연결되고, 상기 정상 그라운드 패드 및 테스트용 그라운드 패드는 상기 기판 내에서 상호 절연되도록 배치되는 반도체 패키지.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 전자기간섭(EMI) 차폐층은 도전층으로 이루어지는 전자기간섭 차폐층을 갖는 반도체 패키지.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 기판을 관통하여 상기 제1 본딩패드 및 정상 그라운드 패드를 전기적으로 연결시키는 제1 연결배선; 및
    상기 기판을 관통하여 상기 제2 본딩패드 및 테스트 그라운드 패드를 전기적으로 연결시키는 제2 연결배선을 더 포함하는 전자기간섭 차폐층을 갖는 반도체 패키지.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 기판 위에서 상기 칩과 수직 방향 또는 수평 방향을 따라 배치되는 이종 칩 또는 동종 칩을 더 포함하는 전자기간섭 차폐층을 갖는 반도체 패키지.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 정상 그라운드 패드, 상기 제1 본딩패드, 상기 전자기간섭 차폐층, 상기 제2 본딩패드, 및 상기 테스트용 그라운드 패드는 하나의 루프(loop)를 구성하는 전자기간섭 차폐층을 갖는 반도체 패키지.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 기판의 하부면에서 상기 정상 그라운드 패드와 이격되도록 배치되는 복수개의 추가 테스트용 그라운드 패드들을 더 포함하고, 상기 추가 테스트용 그라운드 패드들의 각각은 상기 기판 내에서 상호 절연되도록 배치되는 전자기간섭 차페층을 갖는 반도체 패키지.
  12. 기판;
    상기 기판의 상부면 위에 배치되는 제1 칩;
    상기 제1 칩 위에 배치되는 전자기간섭(EMI) 차폐층;
    상기 전자기간섭(EMI) 차폐층 위에 배치되는 제2 칩;
    상기 기판의 하부면에 배치되는 정상 그라운드 패드;
    상기 기판의 하부면에서 상기 정상 그라운드 패드와 이격되도록 배치되는 테스트용 그라운드 패드;
    상기 기판의 상부면에서 상기 전자기간섭(EMI) 차폐층과 접촉되도록 배치되며, 상기 정상 그라운드 패드와 상기 제1 칩 및 제2 칩 중 적어도 어느 하나의 칩에 모두 연결되는 제1 본딩패드;
    상기 기판의 상부면에서 상기 전자기간섭(EMI) 차폐층과 접촉되도록 배치되며, 상기 테스트용 그라운드 패드와는 연결되지만 상기 제1 칩 및 제2 칩과는 연결되지 않는 제2 본딩패드;
    상기 기판을 관통하여 상기 제1 본딩패드 및 정상 그라운드 패드를 전기적으로 연결시키는 제1 연결배선; 및
    상기 기판을 관통하여 상기 제2 본딩패드 및 테스트 그라운드 패드를 전기적으로 연결시키는 제2 연결배선을 포함하는 전자기간섭 차폐층을 갖는 반도체 패키지.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 정상 그라운드 패드는, 상기 전자기간섭(EMI) 차폐층의 일단에 전기적으로 연결되고, 상기 테스트용 그라운드 패드는 상기 전자기간섭(EMI) 차폐층의 타단에 전기적으로 연결되는 반도체 패키지.
  14. 삭제
  15. 삭제
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제1 본딩패드는 와이어를 통해 상기 제1 칩 및 제2 칩과 전기적으로 연결되는 전자기간섭 차폐층을 갖는 반도체 패키지.
  17. 삭제
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 정상 그라운드 패드, 상기 제1 본딩패드, 상기 전자기간섭 차폐층, 상기 제2 본딩패드, 및 상기 테스트용 그라운드 패드는 하나의 루프(loop)를 구성하는 전자기간섭 차폐층을 갖는 반도체 패키지.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 기판의 하부면에서 상기 정상 그라운드 패드와 이격되도록 배치되는 복수개의 추가 테스트용 그라운드 패드들을 더 포함하고, 상기 추가 테스트용 그라운드 패드들의 각각은 상기 기판 내에서 상호 절연되도록 배치되는 전자기간섭 차페층을 갖는 반도체 패키지.
  20. 기판;
    상기 기판의 상부면 위에 배치되는 칩;
    상기 칩을 둘러싸도록 상기 기판 위에 배치되는 전자기간섭 차폐층;
    상기 기판의 하부면에 배치되는 정상 그라운드 패드;
    상기 기판의 하부면에서 상기 정상 그라운드 패드와 이격되도록 배치되는 테스트용 그라운드 패드;
    상기 기판의 상부면에서 상기 전자기간섭(EMI) 차폐층과 접촉되도록 배치되며, 상기 정상 그라운드 패드 및 상기 칩에 모두 연결되는 제1 본딩패드; 및
    상기 기판의 상부면에서 상기 전자기간섭(EMI) 차폐층과 접촉되도록 배치되며, 상기 테스트용 그라운드 패드와는 연결되지만 상기 칩과는 연결되지 않는 제2 본딩패드를 포함하는 전자기간섭 차폐층을 갖는 반도체 패키지의 테스트 방법에 있어서,
    상기 정상 그라운드 패드, 상기 제1 본딩패드, 상기 전자기간섭 차폐층, 상기 제2 본딩패드, 및 상기 테스트용 그라운드 패드로 이루어지는 루프를 구성하는 단계;
    상기 루프에 전류를 흘려 저항값을 검출하는 단계; 및
    검출된 상기 저항값에 따라 상기 루프의 상태를 판정하는 단계를 포함하는 전자기간섭 차폐층을 갖는 반도체 패키지의 테스트 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 루프를 구성하는 단계 및 저항값을 검출하는 단계는, 상기 정상 그라운드 패드 및 테스트용 그라운드 패드에 각각 연결되는 전류발생원 및 저항검출기를 포함하는 테스트 장비를 이용하여 수행하는 전자기간섭 차폐층을 갖는 반도체 패키지의 테스트 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 테스트 장비는, 상기 저항검출기의 출력에 따라 상기 루프의 상태를 판정하여 출력하는 프로세서를 더 포함하는 전자기간섭 차폐층을 갖는 반도체 패키지의 테스트 방법.
  23. 삭제
  24. 삭제
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 기판을 관통하여 상기 제1 본딩패드 및 정상 그라운드 패드를 전기적으로 연결시키는 제1 연결배선; 및
    상기 기판을 관통하여 상기 제2 본딩패드 및 테스트 그라운드 패드를 전기적으로 연결시키는 제2 연결배선을 더 포함하는 전자기간섭 차폐층을 갖는 반도체 패키지지의 테스트 방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 기판 위에서 상기 칩과 수직 방향 또는 수평 방향을 따라 배치되는 이종 칩 또는 동종 칩을 더 포함하는 전자기간섭 차폐층을 갖는 반도체 패키지지의 테스트 방법.
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