TWI443349B - 具有偵知晶片斷裂結構之半導體裝置 - Google Patents

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Description

具有偵知晶片斷裂結構之半導體裝置
本發明係有關於2011年5月18日所提出之日本專利申請No.2011-111673，其所揭露者全體皆引用作為本說明書之內容。
本發明係有關於半導體裝置，係具有偵知半導體晶片斷裂之測試結構(或偵知晶片斷裂結構)。
製造半導體裝置時，切割、安裝或加熱之應力等有時會導致半導體晶片斷裂。舉例而言，日本公開專利H06-244254(專利文獻1)係揭示利用一種結構來偵知此一斷裂之方法。透過測量半導體晶片周圍之電導體(electric conductor)電阻而偵知斷裂之存在。
對應於專利US 2009/057925 A1(專利文獻2)之日本公開專利2009-54862A揭示一種偵知半導體晶片是否有斷裂之技術，係透過佈線(wiring)及複數之電極接墊(electrode pads)來偵知沿著半導體晶片整個周圍之斷裂，並從連接於佈線兩端之該等電極接墊中，偵知所選定電極接墊之間的電阻變化。
上述專利文獻於此整體引用作為參考。對於堆疊複數之半導體晶片之堆疊型(stack type)半導體裝置，專利文獻1及2所揭示之偵知方法並未考慮到偵知每一半導體晶片之斷裂。於專利文獻2所揭示之堆疊型半導體裝置 中，當複數之半導體晶片堆疊時，用來偵知斷裂之接墊係為共接。因此，即使能夠確認堆疊型半導體裝置中任一半導體晶片之斷裂發生，具有斷裂之半導體晶片仍無法被識別出來。
當將專利文獻1所揭示之結構用於堆疊型半導體裝置時，係將第12B圖中具有電導體之半導體晶片70堆疊起來，用以偵知斷裂，如第12A圖所示，即使能夠偵知最外部半導體晶片(Slice0)之斷裂，內部半導體晶片之斷裂仍無法被偵知出來。
一方面，本發明提供一種具有偵知晶片斷裂結構之半導體裝置，係包括：一半導體基板，係包括彼此相對之第一及第二主要面；一第一穿隧電極，係穿透該半導體基板；複數之第二穿隧電極，每一第二穿隧電極穿透該半導體基板；一第一端點，係形成於該半導體基板之該第一主要面上；複數之第二端點，係形成於該半導體基板之該第一主要面上；一第三端點，係形成於該半導體基板之該第二主要面上；複數之第四端點，係形成於該半導體基板之該第二主要面上；以及一導線，係形成於該半導體基板之該第一主要面上。將該第一端點垂直對齊並電性連接至該第一穿隧電極。將每一第二端點垂直對齊一相關之第二穿隧電極，並電性連接至與該相關之第二端點不垂直對齊之另一第二穿隧電極。將該第三端點垂直對齊並電性連接至該第 一穿隧電極。將每一第四端點垂直對齊並電性連接至一相關之第二穿隧電極。該導線包括一第一末端及一第二末端，其中，將該第一末端電性連接至該第一端點，並將該第二末端電性連接至該等第二端點之一。
另一方面，本發明提供一種具有偵知晶片斷裂結構之半導體裝置，係包括：一第一半導體晶片及與該第一半導體晶片堆疊之一第二半導體晶片。該第一半導體晶片包括：一第一半導體基板，係包括彼此相對之第一及第二主要面；一第一穿隧電極，係穿透該第一半導體基板；複數之第二穿隧電極，每一第二穿隧電極穿透該第一半導體基板；一第一端點，係形成於該第一半導體基板之該第一主要面上，將該第一端點垂直對齊並電性連接至該第一穿隧電極；複數之第二端點，係形成於該第一半導體基板之該第一主要面上，將每一第二端點垂直對齊一相關之第二穿隧電極，並電性連接至與該相關之第二穿隧電極不垂直對齊之另一第二穿隧電極；一第三端點，係形成於該第一半導體基板之該第二主要面上，將該第三端點垂直對齊並電性連接至該第一穿隧電極；複數之第四端點，係形成於該第一半導體基板之該第二主要面上，將每一第四端點垂直對齊並電性連接至一相關之第二穿隧電極；及一第一導線，係形成於該第一半導體基板之該第一主要面上，該第一導線包括一第一末端及一第二末端，其中，將該第一末端電性連接至該第一端點，並將該第二末端電性連接至該等第二端點其中之一。進一步，與該第一半導體晶片堆疊 之該第二半導體晶片包括：一第二半導體基板，係包括彼此相對之第三及第四主要面；一第五端點，係形成於該第二半導體基板之該第三主要面上，將該第五端點電性連接至該第一半導體晶片之該第三端點；複數之第六端點，係形成於該第二半導體基板之該第三主要面上，將每一第六端點電性連接至該第一半導體晶片之一相關之第四端點；及一第二導線，係形成於該第二半導體基板之該第三主要面上，該第二導線包括一第三末端及一第四末端，其中，將該第三末端電性連接至該第五端點，並將該第四末端電性連接至該等第六端點其中之一。
 《第一實施例》
下文係配合示範性實施例說明本發明。惟本發明並不侷限於用來說明之示範性實施例，且所屬技術領域中具有通常知識者可利用本發明之技術來實現其他示範性實施例。
第1圖係顯示依據本發明第一實施例之半導體裝置25之剖面圖及平面圖，其中，四個半導體晶片被堆疊於階層(layer)中，且半導體晶片具有斷裂測試結構。第1B圖係為第1A圖箭頭所示方向之平面圖，而第1A圖係為沿著第1B圖之A-A’線之剖面圖。於此實施例中，首先形成記憶體裝置之晶片堆疊(半導體晶片)21-24，並將其安裝於記憶體控制器(未圖示)及轉接板(interposer)(未圖 示)之上，用以製造堆疊型半導體裝置。亦可將本發明應用於包括記憶體裝置之堆疊及記憶體裝置之外的任何裝置(邏輯元件等)之晶片堆疊。
第2圖係顯示第1圖所示之第一實施例之電路方塊圖。內部電路15包括具有記憶體單元之記憶體單元陣列(memory cell array)11，讀/寫控制電路12等。讀/寫控制電路12係為控制記憶體單元陣列11之寫入資料操作及記憶體單元陣列11之讀取資料操作之電路。將內部電路15之每一電路連接至多個信號端20a、20b、20c及20d之對應端。將每一信號端20a、20b、20c及20d連接至對應之穿透矽通孔(through-silicon via)TSV，係用以作為穿隧半導體(矽)基版之穿隧電極(penetration electrodes)，且內部電路15之每一電路經由對應之穿透矽通孔TSV進行記憶體控制器之信號傳送/接收。
信號端20a-20d係包括時脈端、命令端、位址端及資料端。時脈端接收外部所提供之時脈信號CLK，命令端接收外部之命令信號CMD，而位址端接收外部所提供之位址信號ADD。資料端從讀/寫控制電路12接收資料DATA，於讀取操作期間將該資料輸出至外部，並於寫入操作期間從外部接收該資料DATA及將該資料傳送至讀/寫控制電路12。讀/寫控制電路12根據時脈信號CLK、命令信號CMD及位址信號ADD，用以控制記憶體單元陣列11之讀取操作及寫入操作。
第2圖係說明沿著半導體晶片21周圍所設置之(正面) 第一測試端621h及(正面)第二測試端622h-625h，此一說明用以清楚地顯示半導體晶片21之電性連接。最好以第1B圖所示方式設置(正面)第一測試端621h及(正面)第二測試端622h-625h，使得沿著周圍設置用於斷裂檢查之導線(conductive line)61之一部份較長。
如第1B圖所示，半導體晶片(如記憶體裝置)21之正面包括內部電路15，且於半導體晶片上，係沿著半導體晶片周圍提供用於斷裂檢查之導線61。舉例來說，當半導體晶片斷裂使得導線61斷線時，導線61之電阻異常上升。可經由測試端62測量導線61之上升電阻。
將導線61之一端連接至測試端621h(第一測試端)，並將另一端連接至測試端625h(第二測試端之一)。於任一半導體晶片21-24中，連接關係可為相同。換句話說，不需要將半導體晶片21-24製造為導線61與正面測試端之連接互異之複數之記憶體晶片。
如第1B圖所示，於半導體晶片21中，從圖示之左側形成用於斷裂測試之五個(正面)測試端62 h(621h-625h)。亦將用於斷裂測試之五個(背面)測試端62t(621t-625t)(進一步參考第3圖)形成於對面(背面)上，以對應(正面)測試端62 h(621h-625h)，即穿過基板之相對位置(opposite position)。其中，將正面測試端621h及背面測試端621t作為第一測試端(端點相連而為一對)，亦將正面測試端622h-625h及背面測試端622t-625t作為第二測試端(被設置於相對位置之端點 彼此成一對，非因連接而成一對)。
正面測試端621h及背面測試端621t係為一對第一測試端，並利用穿透矽通孔TSVT1相互電性連接來進行測試。另一方面，正面測試端622h係為第二測試端之一，並未被連接至設置於其相對位置之背面測試端622t，而是利用穿透矽通孔TSVT2被連接至背面測試端625t。利用對應之穿透矽通孔TSVT3-5，各自將正面測試端623h連接至背面測試端622t、正面測試端624h連接至背面測試端623t、以及正面測試端625h連接至背面測試端624t。換言之，將每一正面測試端連接至下一端點所在位置上所設置之背面端點。如下所述，當堆疊記憶體裝置21-24時，係以螺旋方式形成記憶體裝置之穿透矽通孔TSVT2-5之連接模式(當向上時，相對水平位置會被改變至堆疊之下一階級(階層))。
第3A-3B圖係顯示第1圖之堆疊型半導體裝置之詳細剖面圖，第3A圖係顯示一半導體晶片(21-24為相同)剖面圖，且第3B圖係顯示第3A圖所示之四個半導體晶片21-24堆疊於其中之半導體裝置剖面圖。為方便起見，相較於第3A圖，係將第3B圖倒置說明。也就是說，於第3B圖中，係將半導體晶片朝下堆疊，然而，可將本發明應用於半導體晶片朝上堆疊之裝置中。半導體晶片之基板10係包括半導體基板及具有一多階層結構(multi-layered structure)之裝置階層。
第3B圖之虛線係說明導線61，用以表示電性連接， 然而，導線61實際上係沿著記憶體晶片表面之周圍(參考第1B圖)，因此並不會出現於剖面圖中。
半導體晶片21-24之正面測試端621h係經由下一階級(位於下方)晶片之背面測試端621t而被共同連接。圖中最下方之半導體晶片21之正面測試端由於沒有下一階級之晶片而為開路(open)。
經由穿透矽通孔TSVT2-5來連接半導體晶片21-24之正面測試端622h-625h，將端點移動至下一個。具體地舉例而言，經由半導體晶片23之背面測試端625t、半導體晶片23之正面測試端622h、半導體晶片22之背面測試端622t、半導體晶片22之正面測試端623h、及半導體晶片21之背面測試端623t，用以將圖中最上方之半導體晶片24之正面測試端625h電性連接至半導體晶片21之正面測試端624h。類似地，將半導體晶片23之正面測試端的625h電性連接至半導體晶片21之正面測試端623h，以及將半導體晶片22之正面測試端625h電性連接至半導體晶片21之正面測試端622h。
參考上述之結構，重點在於導線61之電性連接關係，將半導體晶片21-24之導線61之一端(連接至正面測試端621h之所在面上之末端)共同連接至半導體晶片21之正面測試端621h。另一方面，將另一端(連接至正面測試端625h之所在面上之末端)各自連接至半導體晶片21對應之正面測試端622h-625h。具體地，將半導體晶片21之導線61之另一端電性連接至半導體晶片21之正面測試端 625h，將半導體晶片22之導線61之另一端電性連接至半導體晶片21之正面測試端622h，將半導體晶片23之導線61之另一端電性連接至半導體晶片21之正面測試端623h，並將半導體晶片24之導線61之另一端電性連接至半導體晶片21之正面測試端624h。
根據上述之結構，透過測量半導體晶片21之正面測試端621h與半導體晶片21之任一正面測試端622h-625h之間的電阻，即使於堆疊狀態下，也能夠檢查各半導體晶片21-24中存在之斷裂，換句話說，於堆疊狀態下，任何半導體晶片之記憶體晶片有斷裂時，具有斷裂之晶片能夠被識別出來。
第4A-4B圖係說明於第1圖之半導體裝置中，每一半導體晶片之斷裂檢查方法。第4A圖係說明半導體晶片21之斷裂檢查，而第4B圖係說明半導體晶片24之斷裂檢查。當檢查半導體晶片21之斷裂時，可測量測試端621及測試端625之間的電阻，而當檢查半導體晶片24之斷裂時，可測量測試端621及測試端624之間的電阻。以此方式，即使堆疊後，亦能夠個別地檢查各半導體晶片之斷裂。
於此實施例中，因為每一組正面測試端(621h-625h)與位於正面測試端之相對位置之每一組背面測試端(621t-625t)係沿著一條直線(線性)排列，即排成一列(row)，因此，正面測試端622h於對面(背面)之下一個位置上並沒有測試端，並被連接至位於對面另一端之背面測試端625t。然而，舉例來講(未圖示)，可將這些測 試端以環形(ring-shaped)方式設置。於此情況下，能夠將兩面上之各測試端連接至對面之測試端，用以移動至下一個(依次)。如上所述，當堆疊此半導體晶片時，整體上係以螺旋方式連接半導體晶片之穿透矽通孔TSVT2-5。
於此實施例中，儘管將任一測試端規則地連接至對面之下一測試端，本發明亦可以應用於將測試端規則地連接至對面之相隔一或多個測試端之所在位置之端點。然其缺點在於結構變得複雜，最好是將測試端連接至對面端點旁邊位置所設置之測試端，這是最簡單的。
第5圖係顯示依據本發明修改實施例之半導體裝置。如第5圖所示，半導體裝置具有用於安裝之支撐凸塊(support bump)45。將用於安裝之支撐凸塊45配置到用於斷裂檢查之第一端。由於既定之焊球(ball)配置，中央之凸塊通常難以用於測試。另一方面，其優點在於可將支撐焊球作為用於斷裂檢查之測試端，因為毋需保證支撐焊球之電子特性。
第6圖係顯示依據第5圖實施例之另一修改實施例。如第6圖所示，係將用於安裝之支撐凸塊45間的接墊46連接至支撐凸塊，用以從接墊46來測試半導體裝置。當難以接觸支撐凸塊45，且接觸支撐凸塊45會對安裝造成影響時，便無法接觸支撐凸塊45來進行測試。於此情況下，可透過接觸接墊46來檢查斷裂。
《第二實施例》
第7圖係顯示依據本發明第二實施例之半導體裝置剖 面圖。於每一半導體晶片(記憶體裝置)21-24中，將選擇器55透過半導體晶片之穿透矽通孔(TSV)連接至第三測試端626h、626t(正面和背面)，且選擇器55從複數之輸入信號，其對應於具有選擇器之各半導體晶片之模式電阻(mode resister)47(參考第8圖)之輸出信號，之間切換輸出。也就是說，可透過模式電阻設定命令來改變模式電阻47之設定，用以執行選擇器55之輸出。
第8圖係顯示依據第二實施例之半導體裝置之電路方塊圖。信號端20a-20d係包括時脈端、命令端、位址端及資料端。時脈端接收外部所提供之時脈信號CLK，命令端接收外部之命令信號CMD，而位址端接收外部所提供之位址信號ADD。資料端從讀/寫控制電路12接收資料DATA，於讀取操作期間將該資料輸出至外部，並於寫入操作期間從外部接收該資料DATA及將該資料傳送至讀/寫控制電路12。讀/寫控制電路12根據時脈信號CLK、命令信號CMD及位址信號ADD，用以控制記憶體單元陣列11之讀取操作及寫入操作。
第8圖係說明沿著半導體晶片21周圍所設置之(正面)第一測試端621h及(正面)第二測試端622h-625h，此一說明用以清楚地顯示半導體晶片21之電性連接。最好以第1B圖所示方式設置(正面)第一測試端621h及(正面)第二測試端622h-625h，使得沿著周圍設置之用於斷裂檢查之導線61之一部份較長。
舉例而言，測試輸出控制電路47為一模式電阻，用以 形成一測試輸出控制信號，係被提供至選擇器55來切換選擇器55之輸出，以對應於命令信號CMD及位址信號ADD。對應於測試輸出控制信號，選擇器55電性連接任一(正面)第二測試端622h-625h及(正面)第三測試端626h。
在記憶體裝置21-24及記憶體控制器堆疊於其中之記憶體系統中，可將第7圖之測試端621h作為接地端，並可經由選擇器55將第7圖之第三測試端626h連接至用於一般操作之端點(622h-625h)其中之一。根據此結構，記憶體器系統能夠偵知每一半導體晶片之斷裂，而不增加外部端點(SB)。換言之，透過測試端626h及621h之間的漏電流(leakage current)能夠偵知每一半導體晶片之斷裂。
《第三實施例》
第9A-9C圖係說明第三實施例。係以相同符號表示與第3圖相同之元件，並省略重複之說明。於此實施例中，上晶片(top chip)24’與其他半導體晶片21-23不同，並不具有穿透矽通孔。堆疊半導體晶片21-23及24’，使得電路15以朝下方式形成於一表面上，因此上晶片24’並不需要穿透矽通孔。係省略穿透矽通孔之形成步驟，並可形成相同於其他半導體晶片21-23之記憶體電路、測試端、信號端、用來連接每一穿透矽通孔與對應端點之多階層導線等。可利用與第3圖實施例相同之方式來執行上晶片24’之斷裂檢查，其包括其他半導體晶片21-23之斷裂檢查。
第10圖係說明依據第一至第三實施例之安裝半導體 晶片堆疊10實施例。為簡化說明，於此不加贅述用於斷裂檢查之正面及背面測試端、導線及用於測試之穿透矽通孔。於此實施例中，將半導體晶片堆疊10之各晶片形成通用記憶體(像是DRAM)，並將堆疊10安裝於用來控制各通用記憶體之記憶體控制器48上。各記憶體21-24(24’)之時脈端、命令端、位址端及資料端係被共同連接，並各自被連接至記憶體控制器48之對應端點。將記憶體控制器48安裝於封裝基板40上，並透過樹脂50全密封來製成一多晶片模組(multi-chip module)。將此模組、其他半導體晶片像是微處理器(MPU)、中央處理器(CPU)等、以及電子元件一起安裝於電路板80，即主板(mother board)上。封裝基板40，亦可被稱為電路板，可具有一絕緣體及於一表面以及/或者該絕緣體內部所形成之導體。封裝基板40可類似於作為主板之電路板80。將每一個封裝基板40及電路板80組成一佈線板，其包括複數之佈線(或互連導線)。這些佈線或互連導線可形成一多階層佈線結構。
第11圖係說明依據第一至第三實施例之安裝半導體晶片堆疊10之另一實施例。為簡化說明，於此不加贅述用於斷裂檢查之正面及背面測試端、導線及用於測試之穿透矽通孔。於此安裝實施例中，作為核心記憶體(core memory)之半導體晶片堆疊10之各晶片與記憶體控制器之間並無介面。具有介面功能之介面晶片60用來操作介面。將晶片60安裝於封裝基板40上，並將半導體晶片堆疊10安裝於晶片60上。將此模組及記憶體控制器70安裝於作 為主板之印刷電路板(printed circuit board)80上。
微處理器/微控制器，像是微處理器及中央處理器，本身可具有記憶體控制器48及70之功能。在沒有封裝基板40之情況下，可將記憶體控制器48以及/或者介面晶片60安裝於電路板80上。
儘管已根據上述實施例說明本發明，然而應注意的是在不脫離本發明之精神和範圍內，當可根據基本技術概念來改變與更動本發明(包括申請專利範圍及圖式)。進一步，需注意本發明以及/或者申請專利範圍所載元件之任意組合以及/或者選擇(包括圖式)可為申請專利範圍所涵蓋。換句話說，應注意的是，所屬領域中具有通常知識者可根據本發明所包括之申請專利範圍及圖式及技術概念來任意更動以及/或者修正本發明。
21-24‧‧‧半導體晶片
61‧‧‧導線
25‧‧‧半導體裝置
15‧‧‧內部電路
20a、20b、20c及20d‧‧‧信號端
62、62h、621h-625h、626h‧‧‧正面測試端
11‧‧‧記憶體單元陣列
12‧‧‧讀/寫控制電路
10‧‧‧基板
TSV、TSVT1-5‧‧‧穿透矽通孔
621t-625t、626t‧‧‧背面測試端
45‧‧‧支撐凸塊
46‧‧‧接墊
55‧‧‧選擇器
47‧‧‧模式電阻
24’‧‧‧上晶片
40‧‧‧封裝基板
48、70‧‧‧記憶體控制器
50‧‧‧樹脂
80‧‧‧電路板
60‧‧‧介面晶片
第1A、1B圖係顯示依據本發明第一實施例之具有半導體晶片堆疊之半導體裝置之剖面圖及平面圖，其中，半導體晶片具有斷裂測試結構。
第2圖係顯示依據本發明第一實施例之半導體裝置電路方塊圖。
第3A-3B圖係顯示依據第一實施例之堆疊型半導體裝置之詳細剖面圖。
第4A-4B圖係說明於第一實施例之半導體裝置中，每一階層之半導體晶片之斷裂檢查方法。
第5圖係顯示本發明修改實施例之半導體裝置。
第6圖係顯示第5圖實施例之另一修改實施例。
第7圖係顯示依據本發明第二實施例之半導體裝置剖面圖。
第8圖係顯示依據本發明第二實施例之半導體裝置之電路方塊圖。
第9A-9C圖係顯示本發明第三實施例之剖面圖。
第10圖係顯示於印刷電路板上安裝本發明實施例之各裝置剖面圖。
第11圖係顯示於印刷電路板上安裝本發明實施例之各裝置之另一剖面圖。
第12A-12B圖係顯示典型裝置之剖面圖及平面圖。
10‧‧‧基板
21-24‧‧‧半導體晶片
20a、20b、20c及20d‧‧‧信號端
TSV、TSVT1-5‧‧‧穿透矽通孔
621h-625h‧‧‧正面測試端
621t-625t‧‧‧背面測試端

Claims (20)

  1. 一種裝置，包括：一半導體基板，係包括彼此相對之第一及第二主要面；一第一穿隧電極，係穿透該半導體基板；複數之第二穿隧電極，每一第二穿隧電極穿透該半導體基板；一第一端點，係形成於該半導體基板之該第一主要面上，將該第一端點垂直對齊並電性連接至該第一穿隧電極；複數之第二端點，係形成於該半導體基板之該第一主要面上，將每一第二端點垂直對齊一相關之第二穿隧電極，並電性連接至與該相關之第二穿隧電極不垂直對齊之另一第二穿隧電極；一第三端點，係形成於該半導體基板之該第二主要面上，將該第三端點垂直對齊並電性連接至該第一穿隧電極；複數之第四端點，係形成於該半導體基板之該第二主要面上，將每一第四端點垂直對齊並電性連接至一相關之第二穿隧電極；以及一導線，係形成於該半導體基板之該第一主要面上，該導線包括一第一末端及一第二末端，其中，將該第一末端電性連接至該第一端點，並將該第二末端電性連接至該等第二端點之一。
  2. 如申請專利範圍第1項所述之裝置，其中，該導線沿著該半導體基板之周圍邊緣行進。
  3. 如申請專利範圍第1項所述之裝置，其中，所形成 之該半導體基板實質上為由第一、第二、第三和第四面所定義之矩形，並沿著該半導體基板之該第一、第二、第三和第四面來形成該導線。
  4. 如申請專利範圍第1項所述之裝置，其中，該半導體基板包括一電子電路形成於其中用以實現電路操作之一電路形成區，並圍繞該半導體基板之該電路形成區來形成該導線。
  5. 如申請專利範圍第4項所述之裝置，其中，該裝置更包括：複數之第三穿隧電極，每一第三穿隧電極形成於該電路形成區之中且穿透該半導體基板；複數之第五端點，係形成於該半導體基板之該第一主要面上，將每一第五端點垂直對齊並電性連接至一相關之第三穿隧電極；以及複數之第六端點，係形成於該半導體基板之該第二主要面上，將每一第六端點對齊並電性連接至一相關之第三穿隧電極。
  6. 如申請專利範圍第1項所述之裝置，其中，該裝置更包括：一第三穿隧電極，係穿透該半導體基板；一第五端點，係形成於該半導體基板之該第一主要面上，將該第五端點垂直對齊並電性連接至該第三穿隧電極；一第六端點，係形成於該半導體基板之該第二主要面上，將該第六端點垂直對齊並電性連接至該第三穿隧電 極；以及一選擇器，係形成於該半導體基板之該第一主要面上，該選擇器包括電性連接至該第三穿隧電極之一輸出節點及複數之輸入節點，每一輸入節點電性連接至一相關之第二穿隧電極。
  7. 一種裝置，包括：一第一半導體晶片，係包括：一第一半導體基板，係包括彼此相對之第一及第二主要面、一第一穿隧電極，係穿透該第一半導體基板、複數之第二穿隧電極，每一第二穿隧電極穿透該第一半導體基板、一第一端點，係形成於該第一半導體基板之該第一主要面上，將該第一端點垂直對齊並電性連接至該第一穿隧電極、複數之第二端點，係形成於該第一半導體基板之該第一主要面上，將每一第二端點垂直對齊一相關之第二穿隧電極，並電性連接至與該相關之第二穿隧電極不垂直對齊之另一第二穿隧電極、一第三端點，係形成於該第一半導體基板之該第二主要面上，將該第三端點垂直對齊並電性連接至該第一穿隧電極、複數之第四端點，係形成於該第一半導體基板之該第二主要面上，將每一第四端點垂直對齊並電性連接至 一相關之第二穿隧電極、及一第一導線，係形成於該第一半導體基板之該第一主要面上，該第一導線包括一第一末端及一第二末端，其中，將該第一末端電性連接至該第一端點，並將該第二末端電性連接至該等第二端點其中之一；以及一第二半導體晶片，係與該第一半導體晶片堆疊並包括：一第二半導體基板，係包括彼此相對之第三及第四主要面、一第五端點，係形成於該第二半導體基板之該第三主要面上，將該第五端點電性連接至該第一半導體晶片之該第三端點、複數之第六端點，係形成於該第二半導體基板之該第三主要面上，將每一第六端點垂直對齊並電性連接至該第一半導體晶片之一相關之第四端點、及一第二導線，係形成於該第二半導體基板之該第三主要面上，該第二導線包括一第三末端及一第四末端，其中，將該第三末端電性連接至該第五端點，並將該第四末端電性連接至該等第六端點其中之一。
  8. 如申請專利範圍第7項所述之裝置，其中，該第一半導體晶片之該等第二端點其中之一垂直對齊於該第二半導體晶片之該等第六端點其中之一。
  9. 如申請專利範圍第7項所述之裝置，其中，該第二半導體晶片更包括： 一第三穿隧電極，係穿透該第二半導體基板，將該第三穿隧電極垂直對齊並電性連接至該第五端點；複數之第四穿隧電極，每一第四穿隧電極穿透該第二半導體基板，將每一第四穿隧電極垂直對齊一相關之第六端點，並電性連接至與該相關之第六端點不垂直對齊之另一第六端點；一第七端點，係形成於該第二半導體基板之該第四主要面上，將該第七端點垂直對齊並電性連接至該第三穿隧電極；以及複數之第八端點，係形成於該第二半導體基板之該第四主要面上，將每一第八端點垂直對齊並電性連接至該第四穿隧電極之一。
  10. 如申請專利範圍第9項所述之裝置，其中，該第一半導體晶片之該等第二端點其中之一垂直對齊於該第二半導體晶片之該等第六端點其中之一。
  11. 如申請專利範圍第10項所述之裝置，其中，該第一半導體晶片更包括：一第五穿隧電極，係穿透該第一半導體基板；一第九端點，係形成於該第一半導體基板之該第一主要面上，將該第九端點垂直對齊並電性連接至該第五穿隧電極；一第十端點，係形成於該第一半導體基板之該第二主要面上，將該第十端點垂直對齊並電性連接至該第五穿隧電極；以及 一第一選擇器，係形成於該第一半導體基板之該第一主要面上，該第一選擇器包括電性連接至該第五穿隧電極之一第一輸出節點及複數之第一輸入節點，每一第一輸入節點電性連接至一相關之第二穿隧電極，且其中，該第二半導體晶片更包括：一第六穿隧電極，係穿透該第二半導體基板；一第十一端點，係形成於該第二半導體基板之該第三主要面上，將該第十一端點垂直對齊並電性連接至該第五穿隧電極，並將該第十一端點電性連接至該第一半導體晶片之該第十端點；一第十二端點，係形成於該第二半導體基板之該第四主要面上，將該第十二端點垂直對齊並電性連接至該第六穿隧電極；以及一第二選擇器，係形成於該第二半導體基板之該第三主要面上，該第二選擇器包括電性連接至該第六穿隧電極之一第二輸出節點及複數之第二輸入節點，每一第二輸入節點電性連接至一相關之第四穿隧電極。
  12. 如申請專利範圍第7項所述之裝置，其中，該第二半導體晶片無包括與該第五端點及該等第六端點各自電性連接之複數之穿隧電極。
  13. 如申請專利範圍第12項所述之裝置，其中，該第一半導體晶片之該等第二端點其中之一垂直對齊於該第二半導體晶片之該等第六端點其中之一。
  14. 如申請專利範圍第7項所述之裝置，更包括一第 三半導體晶片，係與該第一及第二半導體晶片堆疊，致使該第一半導體晶片夾在該第二及第三半導體晶片之間，該第三半導體晶片包括：一第三半導體基板，係包括彼此相對之第五及第六主要面；一第七穿隧電極，係穿透該第三半導體基板；複數之第八穿隧電極，每一第八穿隧電極穿透該第三半導體基板；一第十三端點，係形成於該第三半導體基板之該第五主要面上，將該第十三端點垂直對齊並電性連接至該第七穿隧電極；複數之第十四端點，係形成於該第三半導體基板之該第五主要面上，將每一第十四端點垂直對齊一相關之第八穿隧電極，並電性連接至與該相關之第八穿隧電極不垂直對齊之另一第八穿隧電極；一第十五端點，係形成於該第三半導體基板之該第六主要面上，將該第十五端點垂直對齊並電性連接至該第七穿隧電極，並將該第十五端點電性連接至該第一半導體晶片之該第一端點；複數之第十六端點，係形成於該第三半導體基板之該第六主要面上，將每一第十六端點垂直對齊並電性連接至一相關之第八穿隧電極，並將該第十六端點電性連接至該第一半導體晶片之一相關之第二端點；以及一第三導線，係形成於該第三半導體基板之該第五主 要面上，該第三導線包括一第五末端及一第六末端，其中，將該第五末端電性連接至該第十三端點，並將該第六末端電性連接至該等第十六端點其中之一。
  15. 如申請專利範圍第14項所述之裝置，其中，該第一半導體晶片之該等第二端點其中之一、該第二半導體晶片之該等第六端點其中之一及該第三半導體晶片之該等第十六端點其中之一互相垂直對齊。
  16. 一種裝置，包括：一第一半導體晶片，係包括：一第一半導體基板，係包括彼此相對之第一及第二主要面、一第一記憶體電路，係形成於該第一半導體基板之該第一主要面上、一第一穿隧電極，係穿透該第一半導體基板、複數之第二穿隧電極，每一第二穿隧電極穿透該第一半導體基板、一第一端點，係形成於該第一半導體基板之該第一主要面上，將該第一端點垂直對齊並電性連接至該第一穿隧電極、複數之第二端點，係形成於該第一半導體基板之該第一主要面上，將每一第二端點垂直對齊一相關之第二穿隧電極，並電性連接至與該相關之第二穿隧電極不垂直對齊之另一第二穿隧電極、一第三端點，係形成於該第一半導體基板之該第 二主要面上，將該第三端點垂直對齊並電性連接至該第一穿隧電極、複數之第四端點，係形成於該第一半導體基板之該第二主要面上，將每一第四端點垂直對齊並電性連接至一相關之第二穿隧電極、及一第一導線，係形成於該第一半導體基板之該第一主要面上，該第一導線包括一第一末端及一第二末端，其中，將該第一末端電性連接至該第一端點，並將該第二末端電性連接至該等第二端點其中之一；一第二半導體晶片，係與該第一半導體晶片堆疊，用以形成一晶片堆疊結構，該第二半導體晶片包括：一第二半導體基板，係包括彼此相對之第三及第四主要面、一第二記憶體電路，係形成於該第二半導體基板之該第三主要面上、一第五端點，係形成於該第二半導體基板之該第三主要面上，將該第五端點電性連接至該第一半導體晶片之該第三端點、複數之第六端點，係形成於該第二半導體基板之該第三主要面上，將每一第六端點電性連接至該第一半導體晶片之一相關之第四端點、及一第二導線，係形成於該第二半導體基板之該第三主要面上，該第二導線包括一第三末端及一第四末端，其中，將該第三末端電性連接至該第五端點’並將該第四 末端電性連接至該等第六端點其中之一；以及一控制器晶片，係被耦接至該晶片堆疊結構，以該第一及第二記憶體電路上執行資料讀取/寫入操作。
  17. 如申請專利範圍第16項所述之裝置，更包括一佈線板，係將該控制器晶片安裝於該佈線板上，並將該晶片堆疊結構安裝於該控制器晶片上。
  18. 如申請專利範圍第17項所述之裝置，更包括一絕緣材料，係形成於該佈線板上，用以封裝該控制器晶片及該晶片堆疊結構。
  19. 如申請專利範圍第17項所述之裝置，更包括一介面晶片、第一及第二佈線板，該介面晶片介於該控制器晶片及該晶片堆疊結構之間，用以於該控制器晶片之控制下控制該晶片堆疊結構，將該介面晶片安裝於該第一佈線板上，並將晶片堆疊結構安裝於該介面晶片上、及將該第一佈線板安裝於該第二佈線板上、以及將該控制器晶片安裝於該第二佈線板上。
  20. 如申請專利範圍第19項所述之裝置，更包括一絕緣材料，係形成於該第一佈線板上，用以封裝該介面晶片及該晶片堆疊結構。
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