KR102464198B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 층간 절연막 및 희생막을 형성하는 단계; 상기 층간 절연막 및 희생막을 관통하여 상기 기판의 일부와 접속하는 도전 패턴을 형성하는 단계; 상기 희생막을 제거하여 상기 도전 패턴의 일부를 돌출시키는 단계; 돌출된 상기 도전 패턴의 일부를 산화시키는 단계; 산화된 상기 도전 패턴의 일부를 제거하는 단계; 및 상기 도전 패턴의 나머지 상에 이와 접속하는 가변 저항 소자를 형성하는 단계를 포함할 수 있다.

Description

반도체 장치의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치 또는 시스템에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 가변 저항 소자의 특성 확보가 가능하고 공정 난이도가 낮은 반도체 장치의 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 층간 절연막 및 희생막을 형성하는 단계; 상기 층간 절연막 및 희생막을 관통하여 상기 기판의 일부와 접속하는 도전 패턴을 형성하는 단계; 상기 희생막을 제거하여 상기 도전 패턴의 일부를 돌출시키는 단계; 돌출된 상기 도전 패턴의 일부를 산화시키는 단계; 산화된 상기 도전 패턴의 일부를 제거하는 단계; 및 상기 도전 패턴의 나머지 상에 이와 접속하는 가변 저항 소자를 형성하는 단계를 포함할 수 있다.
위 실시예에 있어서, 상기 도전 패턴 형성 단계는, 상기 층간 절연막 및 상기 희생막을 선택적으로 식각하여 홀을 형성하는 단계; 상기 홀을 충분히 매립하는 두께의 도전 물질을 형성하는 단계; 및 상기 희생막이 드러날 때까지 상기 도전 물질을 연마하는 단계를 포함할 수 있다. 상기 희생막은, 상기 도전 물질과 실질적으로 동일한 연마 속도를 가질 수 있다. 상기 도전 물질은, 금속을 포함하고, 상기 희생막은, 상기 금속의 질화물을 포함할 수 있다. 상기 희생막은, 상기 도전 패턴 및 상기 층간 절연막과 상이한 식각 속도를 가질 수 있다. 상기 가변 저항 소자의 하면의 폭은, 상기 도전 패턴의 나머지의 상면의 폭보다 클 수 있다. 상기 가변 저항 소자는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 이들 사이에 개재되는 터널 베리어층을 포함할 수 있다. 상기 도전 패턴의 나머지와 상기 층간 절연막은 평탄화된 상면을 가질 수 있다. 상기 돌출된 상기 도전 패턴의 일부를 산화시키는 단계는, 자연 산화에 의해 상기 희생막 제거 공정과 동시에 수행될 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 층간 절연막 및 희생막을 형성하는 단계; 상기 층간 절연막 및 희생막을 관통하여 상기 기판의 일부와 접속하는 초기 하부 전극을 형성하는 단계 단계; 상기 희생막을 제거하여 상기 초기 하부 전극의 일부를 돌출시키는 단계; 돌출된 상기 초기 하부 전극의 일부를 산화시키는 단계; 산화된 상기 초기 하부 전극의 일부를 제거하여 가변 저항 소자의 하부 전극을 형성하는 단계; 및 상기 하부 전극 상에 이와 접속하는 상기 가변 저항 소자 나머지를 형성하는 단계를 포함할 수 있다.
위 실시예에 있어서, 상기 초기 하부 전극 형성 단계는, 상기 층간 절연막 및 상기 희생막을 선택적으로 식각하여 홀을 형성하는 단계; 상기 홀을 충분히 매립하는 두께의 도전 물질을 형성하는 단계; 및 상기 희생막이 드러날 때까지 상기 도전 물질을 연마하는 단계를 포함할 수 있다. 상기 희생막은, 상기 도전 물질과 실질적으로 동일한 연마 속도를 가질 수 있다. 상기 도전 물질은, 금속을 포함하고, 상기 희생막은, 상기 금속의 질화물을 포함할 수 있다. 상기 희생막은, 상기 초기 하부 전극 및 상기 층간 절연막과 상이한 식각 속도를 가질 수 있다. 상기 가변 저항 소자의 나머지의 하면의 폭은, 상기 하부 전극의 상면의 폭보다 클 수 있다. 상기 가변 저항 소자의 나머지는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 이들 사이에 개재되는 터널 베리어층을 포함할 수 있다. 상기 하부 전극과 상기 층간 절연막은 평탄화된 상면을 가질 수 있다. 상기 돌출된 상기 초기 하부 전극의 일부를 산화시키는 단계는, 자연 산화에 의해 상기 희생막 제거 공정과 동시에 수행될 수 있다.
상술한 실시예들에 의한 반도체 장치의 제조 방법에 의하면, 가변 저항 소자의 특성 확보가 가능하고 공정 난이도가 낮을 수 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 6 내지 도 8은 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도면을 설명하기에 앞서, 본 발명의 일 실시예에 따른 반도체 장치에 관하여 간략히 설명한다. 본 실시예의 반도체 장치는, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 소자를 포함할 수 있다. 이 가변 저항 소자는 저항 상태에 따라 서로 다른 데이터를 저장할 수 있으므로 메모리 셀로 기능할 수 있다. 특히, 본 실시예의 가변 저항 소자는, 강자성 물질을 포함하고 고정된 자화 방향을 갖는 고정층(pinned layer), 강자성 물질을 포함하고 변경 가능한 자화 방향을 갖는 자유층(free layer) 및 이들 사이에 개재된 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물을 포함할 수 있다. MTJ 구조물의 고정층 및 자유층의 자화 방향이 서로 평행한 경우, 가변 저항 소자는 저저항 상태로서 예컨대, 데이터 '1'을 저장할 수 있다. 반대로, MTJ 구조물의 고정층 및 자유층의 자화 방향이 서로 반평행한 경우, 가변 저항 소자는 고저항 상태로서, 예컨대, 데이터 '0'을 저장할 수 있다.
위와 같은 가변 저항 소자에서는 요구되는 특성을 만족시키기 위한 다양한 조건들이 존재하는데, 특히 을 이루는 층들의 평탄도를 확보하는 것이 매우 중요하다. MTJ 구조물을 형성하는 층들 중 일부에 굴곡이 있는 경우, 가변 저항 소자의 여러가지 특성이 열화되기 때문이다. 일례로서, MTJ 구조물의 터널 베리어층이 평탄도가 열악한 면 상에 형성되어 휘어지는 경우, 닐 커플링(Neel coupling) 현상에 의한 MTJ 구조물의 특성 열화가 발생할 수 있다. 본 실시예에서는, MTJ 구조물 아래에 위치하는 구조물의 형상을 개선함으로써 MTJ 구조물을 이루는 층들의 평탄도를 확보하여 가변 저항 소자의 특성을 향상시키고자 한다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 요구되는 소정의 하부 구조물(미도시됨)이 형성된 기판(100)이 제공될 수 있다. 기판(100)에는 예컨대, 가변 저항 소자로의 전압 또는 전류의 공급을 제어하는 억세스 소자(미도시됨)가 형성될 수 있다. 이 억세스 소자로는, 예컨대, 트랜지스터, 다이오드 등이 이용될 수 있다.
이어서, 기판(100) 상에 제1 층간 절연막(110) 및 제1 층간 절연막(110)을 관통하는 하부 콘택 플러그(120)를 형성할 수 있다. 제1 층간 절연막(110)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다. 하부 콘택 플러그(120)는 가변 저항 소자의 아래에서 가변 저항 소자로 전류 또는 전압을 공급하는 통로로서, 상단은 가변 저항 소자와 접속하고 하단은 기판(100)의 억세스 소자와 접속할 수 있다. 하부 콘택 플러그(120)는 Ti, W 등과 같은 금속 물질, TiN, WN, TaN 등과 같은 금속 질화물 또는 이들의 조합을 포함할 수 있다. 하부 콘택 플러그(120)는 제1 층간 절연막(110)을 선택적으로 식각하여 기판(100)의 일부를 노출시키는 홀을 형성한 후, 그 결과물 상에 홀을 충분히 매립하는 두께의 도전 물질을 증착하고 제1 층간 절연막(110)의 상면이 드러날 때까지 도전 물질을 에치백(etchback) 또는 CMP(Chemical Mechanical Polishing)하는 방식으로 형성될 수 있다.
이어서, 제1 층간 절연막(110) 및 하부 콘택 플러그(120) 상에 제2 층간 절연막(130) 및 희생막(140)을 순차적으로 형성하고, 희생막(140) 및 제2 층간 절연막(130)을 선택적으로 식각하여 하부 콘택 플러그(120)를 노출시키는 홀을 형성한 후, 결과물 상에 이 홀을 충분히 매립하는 두께의 하부 전극용 도전막(150)을 형성할 수 있다. 여기서, 제2 층간 절연막(130)은 하부 전극이 형성될 공간을 제공하기 위한 것으로서, 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다. 희생막(140)은 후속 공정으로 제거될 막으로서, 하부 전극용 도전막(150)과 실질적으로 동일한 연마 속도를 가지면서, 소정 습식 또는 건식 식각 조건에서 하부 전극용 도전막(150) 및 제2 층간 절연막(130)과 상이한 식각 속도를 갖는 물질을 포함할 수 있다. 일례로서, 하부 전극용 도전막(150)이 Ta, Ti 등과 같은 금속을 포함하는 경우, 희생막(140)은 TaN, TiN 등 해당 금속의 질화물을 포함할 수 있다. 그러나, 이에 한정되는 것은 아니며, 희생막(140)은 하부 전극용 도전막(150)과 상이한 물질이면서도 연마 속도가 동일 및/또는 유사한 다양한 금속 또는 금속 질화물 예컨대, Ta, W, Co, Ti 등을 포함할 수 있다. 하부 전극용 도전막(150)은 후속 공정으로 패터닝되어 가변 저항 소자의 최하부를 구성하는 하부 전극으로 기능할 수 있다.
도 2를 참조하면, 희생막(140)이 드러날 때까지 하부 전극용 도전막(150)에 대해 연마를 수행할 수 있다. 그 결과, 희생막(140) 및 제2 층간 절연막(130)에 의해 측벽이 둘러싸이는 초기 하부 전극(150A)이 형성될 수 있다. 이때, 희생막(140) 및 하부 전극용 도전막(150)의 연마 속도가 실질적으로 동일하기 때문에, 초기 하부 전극(150A)은 평탄화된 상면을 가질 수 있고, 나아가, 희생막(140)과 평탄화된 상면을 가질 수 있다. 본 도면에서, 초기 하부 전극(150A)의 측벽이 하부 콘택 플러그(120)의 측벽과 정렬되어 있으나, 다른 실시예도 가능할 수 있다. 즉, 초기 하부 전극(150A)은 하부 콘택 플러그(120)와 다른 공정 단계에서 패터닝되기 때문에, 하부 콘택 플러그(120)와 정렬되지 않는 측벽을 가질 수 있다.
도 3을 참조하면, 희생막(140)을 제거할 수 있다. 희생막(140)의 제거는 습식 식각 또는 건식 식각 방식에 의할 수 있다. 희생막(140)이 하부 전극용 도전막(150) 및 제2 층간 절연막(130)과 상이한 식각 속도를 갖는 물질로 형성되는 경우, 초기 하부 전극(150A) 및 제2 층간 절연막(130)의 손실을 최소화하면서 희생막(140)만을 선택적으로 제거할 수 있다. 그 결과, 초기 하부 전극(150A)의 일부는 제2 층간 절연막(130)보다 위로 돌출될 수 있다(도면부호 150B 참조).
여기서, 초기 하부 전극(150A)의 돌출부(150B)는 희생막(140)의 제거 과정에서 자연 산화되거나 또는 희생막(140) 제거 후 수행되는 임의의 산화 공정을 통하여 산화될 수 있고, 그에 따라 금속 산화물을 포함할 수 있다. 초기 하부 전극(150A)의 돌출부(150B)를 제외한 나머지 부분은 산화되지 않을 수 있고, 이를 이하, 하부 전극(150C)이라 하기로 한다. 하부 전극(150C)은 가변 저항 소자의 일부로서 가변 저항 소자의 최하부에 위치하여 하부 콘택 플러그(120)와 가변 저항 소자를 접속시키면서, 아울러 하부 전극(150C) 상에 위치하는 층이 목적하는 결정 구조를 갖도록 성장하는 것을 돕는 역할을 수행할 수 있다.
도 4를 참조하면, 하부 전극(150C) 상의 돌출부(150B)를 제거할 수 있다. 돌출부(150B)의 제거는, 습식 식각 또는 건식 식각 방식에 의할 수 있다. 특히, 돌출부(150B)의 제거는 RF(Radio Frequency) 식각 방식에 의할 수 있다. 본 공정 결과, 제2 층간 절연막(130)에 의해 측벽이 둘러싸이면서 평탄화된 상면을 갖는 하부 전극(150C)이 획득될 수 있다. 하부 전극(150C)의 상면은 제2 층간 절연막(130)의 상면과도 평탄화될 수 있다.
도 5를 참조하면, 평탄화된 상면을 갖는 도 4의 공정 결과물 상에 하부 전극(150C)과 접속하는 가변 저항 소자의 나머지 부분 즉, MTJ 구조물(160) 및 상부 전극(170)을 형성할 수 있다.
MTJ 구조물(160)은 강자성 물질을 포함하고 변경 가능한 자화 방향을 갖는 자유층(162), 강자성 물질을 포함하고 고정된 자화 방향을 갖는 고정층(166) 및 이들 사이에 개재되는 터널 베리어층(164)을 포함할 수 있다. 자유층(162)과 고정층(166)의 상하 위치는 서로 뒤바뀔 수 있다. 자유층(162)은 자화 방향에 따라 서로 다른 데이터를 저장할 수 있으므로 스토리지층 등으로 불릴 수 있다. 고정층(166)은 자유층(162)과 대비될 수 있는 층으로서 레퍼런스층 등으로 불릴 수 있다. 자유층(162) 및 고정층(166)은 강자성(ferromagnetic) 물질 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Co-Fe 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Co-Fe-B 합금 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 자유층(162) 및 고정층(166)의 자화 방향은 층 표면에 대해 실질적으로 수직일 수 있다. 터널 베리어층(164)은 가변 저항 소자의 데이터 쓰기 동작시 전자를 터널링시킴으로써 자유층(162)의 자화 방향 변화를 가능하게 할 수 있다. 터널 베리어층(164)은 예컨대, Al2O3, MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
상부 전극(170)은 가변 저항 소자의 최상부에 위치하여 상부 전극(170) 상에 위치하는 상부 콘택 플러그(190)와 가변 저항 소자를 서로 접속시키는 역할을 수행할 수 있다. 상부 전극(170)은 금속, 금속 질화물 등 다양한 도전 물질을 포함할 수 있다.
MTJ 구조물(160) 및 상부 전극(170)의 형성은, 평탄화된 상면을 갖는 하부 전극(150C) 및 제2 층간 절연막(130) 상에 MTJ 구조물(160) 및 상부 전극(170) 형성을 위한 물질층들을 증착한 후, 하나의 마스크를 이용하여 이 물질층들을 선택적으로 식각하는 방식에 의할 수 있다. 여기서, MTJ 구조물(160)의 하면 폭은 하부 전극(150C)의 상면 폭 이상일 수 있고, 그에 따라 MTJ 구조물(160)에 의해 하부 전극(150C)의 상면은 노출되는 부분 없이 완전히 가려질 수 있다. 이 경우, MTJ 구조물(160) 및 상부 전극(170) 형성을 위한 식각 공정에서 하부 전극(150C)이 드러나서 하부 전극(150C)으로부터 생성되는 도전성 부산물이 MTJ 구조물(160) 및 상부 전극(170)의 측벽에 부착되어 누설 경로로 작용하는 문제점이 방지될 수 있다. 다만, MTJ 구조물(160)이 하부 전극(150C) 및 제2 층간 절연막(130)의 경계 상에 위치하여 휘어질 가능성이 있으나, 전술한 공정 과정들(도 1 내지 도 4 참조)에 의해 하부 전극(150C) 및 제2 층간 절연막(130)이 평탄화된 상면을 가지므로, 이러한 휘어짐 문제도 방지될 수 있다.
이상으로 설명한 공정에 의하여, 하부 전극(150C), MTJ 구조물(160) 및 상부 전극(170)이 적층된 가변 저항 소자(R)가 형성될 수 있다. 가변 저항 소자(R)는 하부 전극(150C), MTJ 구조물(160) 및 상부 전극(170) 외에, 가변 저항 소자(R)의 특성을 향상시키거나 공정 과정을 용이하게 하기 위한 하나 이상의 층을 더 포함할 수 있다.
이어서, MTJ 구조물(160) 및 상부 전극(170)을 덮는 제3 층간 절연막(180)을 형성한 후, 제3 층간 절연막(180)을 관통하여 가변 저항 소자의 상부 전극(170)과 접속하는 상부 콘택 플러그(190)를 형성할 수 있다. 상부 콘택 플러그(190)는 가변 저항 소자의 위에서 가변 저항 소자로 전류 또는 전압을 공급하는 통로로서, 하단은 가변 저항 소자와 접속하고, 상단은 소정 배선(미도시됨) 등에 접속할 수 있다. 상부 콘택 플러그(190)는 Ti, W 등과 같은 금속 물질, TiN, WN, TaN 등과 같은 금속 질화물 또는 이들의 조합을 포함할 수 있다. 상부 콘택 플러그(190)는 제3 층간 절연막(180)을 선택적으로 식각하여 상부 전극(170)의 상면을 노출시키는 홀을 형성한 후, 그 결과물 상에 홀을 충분히 매립하는 두께의 도전 물질을 증착하고 제3 층간 절연막(180)의 상면이 드러날 때까지 도전 물질을 에치백 또는 CMP하는 방식으로 형성될 수 있다.
이상으로 설명한 공정에 의하여 도 5에 도시된 것과 같은 반도체 장치가 획득될 수 있다.
이러한 반도체 장치 및 그 제조 방법에 의하면, 가변 저항 소자(R)의 MTJ 구조물(160)은 하부 전극(150C)의 상면 전부를 덮기 때문에, 하부 전극(150C)으로부터 발생하는 도전성 부산물을 차단할 수 있는 효과가 있다. 나아가, MTJ 구조물(160)이 하부 전극(150C) 및 제2 층간 절연막(130)의 경계 상에 위치하더라도 평탄한 상면 상에 형성되므로, MTJ 구조물(160)을 형성하는 층들의 평탄도 확보 및 그로 인한 가변 저항 소자(R)의 특성 확보가 가능할 수 있다.
도 6 내지 도 8은 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
도 6을 참조하면, 요구되는 소정의 하부 구조물(미도시됨)이 형성된 기판(200) 상에 제1 층간 절연막(210) 및 희생막(230)을 형성할 수 있다.
이어서, 희생막(230) 및 제1 층간 절연막(210)을 관통하여 기판(200)의 일부와 접속하는 초기 하부 콘택 플러그(220A)를 형성할 수 있다. 초기 하부 콘택 플러그(220A)의 형성은, 제1 층간 절연막(210) 및 희생막(230)을 선택적으로 식각하여 기판(200)의 일부를 노출시키는 홀을 형성한 후, 그 결과물 상에 홀을 충분히 매립하는 두께의 도전 물질을 증착하고 희생막(230)의 상면이 드러날 때까지 도전 물질을 연마하는 방식에 의할 수 있다. 여기서, 희생막(230)은 후속 공정으로 제거될 막으로서, 초기 하부 콘택 플러그(220A)와 실질적으로 동일한 연마 속도를 가지면서, 초기 하부 콘택 플러그(220A) 및 제1 층간 절연막(210)과 상이한 식각 속도를 갖는 물질을 포함할 수 있다. 일례로서, 초기 하부 콘택 플러그(220A)가 Ta, Ti 등과 같은 금속을 포함하는 경우, 희생막(230)은 TaN, TiN 등 해당 금속의 질화물을 포함할 수 있다. 그 결과, 초기 하부 콘택 플러그(220A)는 평탄한 상면을 가질 수 있고, 나아가, 희생막(230)과도 평탄화된 상면을 가질 수 있다.
도 7을 참조하면, 희생막(230)을 제거할 수 있다. 그 결과, 초기 하부 콘택 플러그(220A)의 일부는 제1 층간 절연막(210)보다 위로 돌출될 수 있다(도면부호 220B 참조).
여기서, 초기 하부 콘택 플러그(220A)의 돌출부(220B)는 희생막(230)의 제거 과정에서 자연 산화되거나 또는 희생막(230) 제거 후 수행되는 임의의 산화 공정을 통하여 산화될 수 있고, 그에 따라 금속 산화물을 포함할 수 있다. 초기 하부 콘택 플러그(220A)의 돌출부(220B)를 제외한 나머지 부분은 산화되지 않을 수 있고, 이를 이하, 하부 콘택 플러그(220C)라 하기로 한다.
도 8을 참조하면, 하부 콘택 플러그(220C) 상의 돌출부(220B)를 제거할 수 있다. 본 공정 결과, 제1 층간 절연막(210)에 의해 측벽이 둘러싸이면서 제1 층간 절연막(210)의 상면과 평탄화된 상면을 갖는 하부 콘택 플러그(220C)가 획득될 수 있다.
이어서, 평탄화된 상면을 갖는 제1 층간 절연막(210) 및 하부 콘택 플러그(220C) 상에 가변 저항 소자(R) 즉, 하부 전극(250), MTJ 구조물(260) 및 상부 전극(270)을 형성할 수 있다. 가변 저항 소자(R)는 하부 콘택 플러그(220C) 및 제1 층간 절연막(210) 상에 하부 전극(250), MTJ 구조물(260) 및 상부 전극(270) 형성을 위한 물질층들을 증착한 후, 하나의 마스크를 이용하여 이 물질층들을 선택적으로 식각하는 방식에 의할 수 있다. 여기서, 가변 저항 소자(R)의 하면 폭은 하부 콘택 플러그(220C)의 상면 폭 이상일 수 있고, 그에 따라 하부 콘택 플러그(220C)의 상면은 노출되는 부분 없이 완전히 가려질 수 있다. 따라서, 하부 콘택 플러그(220C)로부터의 도전성 부산물이 가변 저항 소자(R) 측벽에 부착되어 누설 경로로 작용하는 문제점이 방지될 수 있다. 또한, 가변 저항 소자(R)를 이루는 층들이 평탄한 상면 상에 위치하므로, 하부 콘택 플러그(220C) 및 제1 층간 절연막(210)의 경계 상에서 휘어지는 문제도 해결될 수 있다.
이어서, 가변 저항 소자(R)를 덮는 제2 층간 절연막(280)을 형성한 후, 제2 층간 절연막(280)을 관통하여 가변 저항 소자(R)의 상부 전극(270)과 접속하는 상부 콘택 플러그(290)를 형성할 수 있다.
이상으로 설명한 공정에 의하여 도 8에 도시된 것과 같은 반도체 장치가 획득될 수 있다.
이러한 반도체 장치 및 그 제조 방법에 의하면, 가변 저항 소자(R)는 하부 콘택 플러그(220C)의 상면 전부를 덮기 때문에, 하부 콘택 플러그(220C)로부터 발생하는 도전성 부산물을 차단할 수 있는 효과가 있다. 나아가, 가변 저항 소자(R)가 평탄한 상면 상에 형성되므로, 가변 저항 소자(R)를 형성하는 층들의 평탄도 ㅎ확보 및 그로 인한 가변 저항 소자(R)의 특성 확보가 가능할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 110: 제1 층간 절연막
120: 하부 콘택 플러그 130: 제2 층간 절연막
140: 희생막 150: 하부 전극용 도전막
150A: 초기 하부 전극 150B: 돌출부
150C: 하부 전극 160: MTJ 구조물
R: 가변 저항 소자 170: 상부 전극
180: 제3 층간 절연막 190: 상부 콘택 플러그
180: 캡핑층 190: 상부 전극

Claims (18)

  1. 기판 상에 층간 절연막 및 희생막을 형성하는 단계;
    상기 층간 절연막 및 희생막을 관통하여 상기 기판의 일부와 접속하는 도전 패턴을 형성하는 단계;
    상기 희생막을 제거하여 상기 도전 패턴의 일부를 돌출시키는 단계;
    돌출된 상기 도전 패턴의 일부를 산화시키면서, 상기 도전 패턴의 상기 일부를 제외한 나머지는 산화시키지 않는 단계;
    산화된 상기 도전 패턴의 일부를 전부 제거하여 상기 도전 패턴의 상기 나머지의 표면을 노출시키는 단계; 및
    노출된 상기 도전 패턴의 상기 나머지의 표면과 직접 접촉하는 가변 저항 소자를 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 도전 패턴 형성 단계는,
    상기 층간 절연막 및 상기 희생막을 선택적으로 식각하여 홀을 형성하는 단계;
    상기 홀을 충분히 매립하는 두께의 도전 물질을 형성하는 단계; 및
    상기 희생막이 드러날 때까지 상기 도전 물질을 연마하는 단계를 포함하는
    반도체 장치의 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2 항에 있어서,
    상기 희생막은,
    상기 도전 물질과 실질적으로 동일한 연마 속도를 갖는
    반도체 장치의 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제2 항에 있어서,
    상기 도전 물질은, 금속을 포함하고,
    상기 희생막은, 상기 금속의 질화물을 포함하는
    반도체 장치의 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 희생막은,
    상기 도전 패턴 및 상기 층간 절연막과 상이한 식각 속도를 갖는
    반도체 장치의 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 가변 저항 소자의 하면의 폭은, 상기 도전 패턴의 나머지의 상면의 폭보다 큰
    반도체 장치의 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 가변 저항 소자는,
    변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 이들 사이에 개재되는 터널 베리어층을 포함하는
    반도체 장치의 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 도전 패턴의 나머지와 상기 층간 절연막은 평탄화된 상면을 갖는
    반도체 장치의 제조 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 돌출된 상기 도전 패턴의 일부를 산화시키는 단계는,
    자연 산화에 의해 상기 희생막 제거 공정과 동시에 수행되는
    반도체 장치의 제조 방법.
  10. 기판 상에 층간 절연막 및 희생막을 형성하는 단계;
    상기 층간 절연막 및 희생막을 관통하여 상기 기판의 일부와 접속하는 초기 하부 전극을 형성하는 단계 단계;
    상기 희생막을 제거하여 상기 초기 하부 전극의 일부를 돌출시키는 단계;
    돌출된 상기 초기 하부 전극의 일부를 산화시키면서, 상기 초기 하부 전극의 상기 일부를 제외한 나머지는 산화시키지 않는 단계;
    산화된 상기 초기 하부 전극의 일부를 전부 제거하여 상기 초기 하부 전극의 상기 나머지로 이루어지고 노출된 표면을 갖는 가변 저항 소자의 하부 전극을 형성하는 단계; 및
    상기 하부 전극의 상기 노출된 표면과 직접 접촉하는 상기 가변 저항 소자의 나머지를 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 초기 하부 전극 형성 단계는,
    상기 층간 절연막 및 상기 희생막을 선택적으로 식각하여 홀을 형성하는 단계;
    상기 홀을 충분히 매립하는 두께의 도전 물질을 형성하는 단계; 및
    상기 희생막이 드러날 때까지 상기 도전 물질을 연마하는 단계를 포함하는
    반도체 장치의 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 희생막은,
    상기 도전 물질과 실질적으로 동일한 연마 속도를 갖는
    반도체 장치의 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 도전 물질은, 금속을 포함하고,
    상기 희생막은, 상기 금속의 질화물을 포함하는
    반도체 장치의 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 희생막은,
    상기 초기 하부 전극 및 상기 층간 절연막과 상이한 식각 속도를 갖는
    반도체 장치의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 가변 저항 소자의 나머지의 하면의 폭은, 상기 하부 전극의 상면의 폭보다 큰
    반도체 장치의 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 가변 저항 소자의 나머지는,
    변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 이들 사이에 개재되는 터널 베리어층을 포함하는
    반도체 장치의 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 하부 전극과 상기 층간 절연막은 평탄화된 상면을 갖는
    반도체 장치의 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서,
    상기 돌출된 상기 초기 하부 전극의 일부를 산화시키는 단계는,
    자연 산화에 의해 상기 희생막 제거 공정과 동시에 수행되는
    반도체 장치의 제조 방법.

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