KR102134019B1 - 볼 랜드를 포함하는 기판 및 반도체 패키지와, 그 제조방법 - Google Patents

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Abstract

본 기술의 기판은, 코어의 제1면 표면에 형성된 볼랜드 패드부; 코어를 관통하면서 볼랜드 패드부를 노출시키는 개구부; 코어의 제1면과 대향하는 제2면에 개구부를 둘러싸게 배치된 복수 개의 서브 패턴들로 구성된 제1 더미 볼랜드; 및 인접하는 서브 패턴들 사이에 배치된 제1 벤트홀을 포함한다.

Description

볼 랜드를 포함하는 기판 및 반도체 패키지와, 그 제조방법{Substrate and semiconductor package having ball land, and the methods of fabricating the same}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 솔더 접합 부분의 신뢰성을 향상시킬 수 있는 볼 랜드를 포함하는 기판 및 반도체 패키지와, 그 제조방법에 관한 것이다.
전자 기기들에 요구되는 전자 소자는 다양한 능동 및 수동 회로 요소들을 포함하고 있으며, 이러한 회로 요소들은 반도체 칩(chip) 또는 다이(die)로 불리기도 하는 반도체 기판에 집적될 수 있다. 집적회로의 전자 소자들은 인쇄회로 기판(PCB) 또는 실리콘 인터포저(Si interposer)와 같이 회로 배선을 포함하는 패키지(package) 기판에 실장(mounting)된 패키지로, 컴퓨터나 모바일(mobile) 기기 또는 데이터 스토리지(data storage)와 같은 전자 기기의 인쇄회로보드(printed circuit board)에 장착될 수 있다.
반도체 칩을 패키지 기판에 실장시켜 전기적으로 연결시킬 때, 또는 반도체 칩과 반도체 칩을 상호 전기적으로 연결시킬 때, 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 이용한 연결 구조가 적용되고 있다. 그런데, 솔더 볼을 볼랜드에 부착한 후, 신뢰성 테스트를 진행하는 경우 솔더 볼과 볼 랜드의 계면, 즉, 솔더 접합 부분에서 접촉 불량이 발생하여 신뢰성이 저하되는 문제가 있다. 예를 들어, 솔더 볼과 볼 랜드 사이가 완전히 접촉되지 못하여 보이드(void)가 유발되는 불량이 야기되고 있다. 볼 랜드 상에 솔더볼이 완전히 접촉되지 못하여 보이드가 유발되면 반도체 패키지의 신뢰성이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 솔더 접합 특성을 향상시키기 위해 솔더 볼 랜드 및 솔더 레지스트 개방 영역의 구조가 개선된 볼 랜드를 포함하는 기판 및 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 위와 같은 볼 랜드를 포함하는 기판 및 반도체 패키지를 제조하는 방법을 제공하는 것이다.
본 발명의 일 예에 따른 기판은, 코어의 제1면 표면에 형성된 볼랜드 패드부; 상기 코어를 관통하면서 상기 볼랜드 패드부를 노출시키는 개구부; 상기 코어의 제1면과 대향하는 제2면에 상기 개구부를 둘러싸게 배치된 복수 개의 서브 패턴들로 구성된 제1 더미 볼랜드; 및 인접하는 상기 서브 패턴들 사이에 배치된 제1 벤트홀(vent hole)을 포함한다.
본 발명의 일 예에 따른 반도체 패키지는, 일 표면에 볼랜드 패드부가 형성되고, 상기 볼랜드 패드부를 노출시키는 개구부를 포함하는 코어와, 상기 코어의 타 표면에 상기 개구부를 둘러싸게 배치된 복수 개의 서브 패턴들로 구성된 제1 더미 볼랜드, 그리고 상기 서브 패턴들 사이를 이격시키는 제1 벤트홀을 포함하는 기판; 상기 개구부를 제외한 기판의 노출부분을 덮는 솔더 마스크 패턴; 및 상기 기판 상에 배치되어 상기 기판과 전기적으로 연결된 반도체 칩을 포함한다.
본 발명의 일 예에 따른 반도체 패키지의 제조방법은, 일 표면에 볼랜드 패드부가 형성되고, 상기 볼랜드 패드부를 노출시키는 개구부를 포함하는 코어와, 상기 코어의 타 표면에 상기 개구부를 둘러싸게 배치된 복수 개의 서브 패턴들로 구성된 제1 더미 볼랜드, 그리고 상기 서브 패턴들 사이를 이격시키는 제1 벤트홀을 포함하는 기판을 준비하는 단계; 상기 기판 상에 상기 개구부를 제외한 기판의 노출부분을 덮는 솔더 마스크 패턴을 형성하는 단계; 상기 기판 상에 반도체 칩을 배치하는 단계; 상기 기판과 상기 반도체 칩을 연결시키는 단계; 및 상기 제1 더미 볼랜드에 형성되면서 상기 개구부를 채우는 접속단자를 형성하는 단계를 포함한다.
본 발명의 다른 예에 따른 반도체 패키지는, 일 표면에 볼랜드 패드부가 형성되고, 상기 볼랜드 패드부를 노출시키는 개구부를 포함하는 코어와, 상기 코어의 타 표면에 상기 개구부를 둘러싸게 배치된 복수 개의 서브 패턴들로 구성된 더미 볼랜드, 그리고 상기 서브 패턴들 사이를 이격시키는 벤트홀을 포함하는 기판; 상기 개구부 및 상기 서브 패턴들을 제외한 기판의 노출부분을 덮는 솔더 마스크 패턴; 및 상기 기판 상에 배치되어 상기 기판과 전기적으로 연결된 반도체 칩을 포함한다.
본 기술에 따르면, 솔더 볼이 개구부의 내부를 완전히 채우면서 코어의 표면 위에 형성된 더미 볼랜드와 밀착하여 솔더 볼과, 볼랜드 패드부 및 더미 볼랜드 사이의 접촉력을 향상시킬 수 있다.
또한, 솔더 볼 리플로우시, 보이드가 벤트홀 사이로 빠져나는 과정에서 더미 볼랜드의 서브 패턴들 사이의 벤트홀까지 솔더 볼이 완전히 채움으로써 볼랜드 패드부와 솔더 볼 사이의 보이드(void) 발생을 억제할 수 있다. 이에 따라 솔더 접합 신뢰성을 향상시킬 수 있다.
도 1a은 본 발명의 일 예에 따른 볼 랜드를 포함하는 기판을 나타내보인 도면이다.
도 1b는 도 1a의 I-I'방향으로 자른 단면을 측면에서 바라본 도면이다.
도 1c는 도 1a에서 더미 볼랜드가 형성된 부분을 나타내보인 평면도이다.
도 1d는 더미 볼랜드의 다른 예를 나타내보인 평면도이다.
도 2a은 본 발명의 다른 예에 따른 볼 랜드를 포함하는 기판을 나타내보인 도면이다.
도 2b는 도 2a에서 더미 볼랜드가 형성된 부분을 나타내보인 평면도이다.
도 3 내지 도 13c는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 나타내보인 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1a은 본 발명의 일 예에 따른 볼 랜드를 포함하는 기판을 나타내보인 도면이고, 도 1b는 도 1a의 I-I'방향으로 자른 단면을 측면에서 바라본 도면이다. 도 1c는 도 1a에서 더미 볼랜드가 형성된 부분을 나타내보인 평면도이다. 그리고 도 1d는 더미 볼랜드의 다른 예를 나타내보인 평면도이다.
도 1a 내지 도 1c를 참조하면, 본 예에 따른 기판(103)은 코어(100)의 제1면(105) 표면에 제1 볼랜드 패드부(130a), 제1 회로배선패턴(130b) 및 제2 볼랜드 패드부(130c)이 형성되어 있고, 코어(100)를 관통하면서 제1 또는 제2 볼랜드 패드부(130a, 130c)의 표면 일부를 노출시키는 개구부(120)를 포함한다. 여기서 제2 볼랜드 패드부(130c)는 별도로 분리된 볼랜드 패드부로 형성하지 않고, 제1 회로배선 패턴(130b)에서 개구부(120)에 의해 노출된 일부분을 제2 볼랜드 패드부(130c) 역할을 하도록 할 수도 있다.
본 실시예에 따른 기판(103)은 반도체 칩이 실장되어 반도체 패키지를 구성할 수 있는 기판일 수 있다. 코어(100) 상에 형성된 제1 회로배선패턴(130b)은 기판(103) 위에 실장되는 반도체 칩과의 전기적 연결을 위한 것으로, 도전성 재질, 예컨대 구리(Cu)를 포함하여 이루어진다. 코어(100)를 관통하는 개구부(120)는 볼랜드 패드부(130a) 방향으로 갈수록 개구 면적이 좁아지도록 경사를 가지게 형성될 수 있다. 또는, 도시되지 않았지만 개구부는 개구 면적의 변화 없이 수직으로 형성될 수도 있다.
코어(100)의 제1면(105)과 대향하는 제2면(110) 표면에는 제1 더미 볼랜드(140)가 형성되어 있다. 제1 더미 볼랜드(140)는 복수 개의 서브 패턴들(140a, 140b, 140c, 140d)을 포함하여 구성될 수 있다. 서브 패턴들(140a, 140b, 140c, 140d)은 개구부(120)를 둘러싸게 배치되어 있다. 서브 패턴들(140a, 140b, 140c, 140d)은 도 1c에서 도시한 바와 같이, 개구부(120)를 원형(ring) 형상으로 둘러싸게 배치될 수 있다. 서브 패턴들(140a, 140b, 140c, 140d) 사이를 소정 간격만큼 이격시키는 벤트홀(vent hole, 142)이 배치될 수 있다. 예를 들어, 제1 서브 패턴(140a)은 제4 서브 패턴(140d)과 서로 대각선으로 마주보게 배치될 수 있고, 제2 서브 패턴(140b)은 제3 서브 패턴(140c)과 서로 대각선으로 마주보게 배치될 수 있다. 그러나 서브 패턴들의 배치가 이에 한정되는 것은 아니다. 일 예에서, 벤트홀(142)은 균일한 폭을 가지지만, 경우에 따라서는 서브 패턴들(140a, 140b, 140c, 140d) 사이에서 서로 다른 폭을 가질 수 있다. 코어(100) 상에 형성된 볼랜드 패드부(130a) 는 도전성 재질, 예컨대 구리(Cu), 니켈, 금 등을 포함하여 구성될 수 있다. 제1 더미 볼랜드(140)를 구성하는 서브 패턴들(140a, 140b, 140c, 140d)은 솔더와의 젖음성이 있는 물질, 예컨대 구리, 니켈, 금 등을 포함하여 구성될 수 있다.
본 실시예에서는 서브 패턴들이 4개인 구성을 예로 들고 있지만, 꼭 이에 한정되는 것은 아니다. 서브 패턴은 2개나 3개, 또는 5개 이상일 수 있다. 이 경우, 각각의 서브 패턴 사이에 벤트홀(142)이 배치된다. 또는, 도 1d에 도시한 바와 같이, 제1 더미 볼랜드(140)는 개구부(120)를 따라 C자형으로 형성되는 하나의 서브 패턴으로 이루어질 수도 있다. 제1 더미 볼랜드(140)가 하나의 서브 패턴으로 이루어질 경우, 벤트홀(142)은 서브 패턴의 한 쪽 끝과 다른 한쪽 끝 사이에 배치되게 된다.
본 실시예의 볼 랜드 구조에서는, 솔더볼(미도시함)을 마운팅 하고 리플로우 하면 솔더볼이 제1 또는 제2 볼랜드 패드부(130a, 130c)와 접합되면서 개구부(120)의 내부를 완전히 채우게 된다. 동시에, 솔더볼은 제1 더미 볼랜드(140)와 접합된다. 여기서 벤트홀(143)은 서브 패턴들(140a, 140b, 140c, 140d) 사이에 배치되어 보이드가 빠져나가지 못하고 트랩(trap)되는 것을 방지하는 역할을 한다. 이에 따라 보이드 발생을 억제하여 솔더 접합 신뢰성을 향상시킴으로써 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 2a은 본 발명의 다른 예에 따른 볼 랜드를 포함하는 기판을 나타내보인 도면이고, 도 2b는 도 2a에서 더미 볼랜드가 형성된 부분을 나타내보인 평면도이다.
도 2a 및 도 2b를 참조하면, 본 발명의 다른 예에 따른 기판(203)은 코어(200)의 제1면(205) 표면에 제1 볼랜드 패드부(230a), 제1 회로배선패턴(230b) 및 제2 볼랜드 패드부(230c)이 형성되어 있고, 코어(200)를 관통하면서 제1 또는 제2 볼랜드 패드부(230a, 230c)의 표면 일부를 노출시키는 개구부(220)를 포함한다. 코어(200) 상에 형성된 제1 회로배선패턴(230b)은 기판(203) 위에 실장되는 반도체 칩과의 전기적 연결을 위한 것이다. 여기서 제2 볼랜드 패드부(230c)는 별도로 분리된 볼랜드 패드부로 형성하지 않고, 제1 회로배선 패턴(230b)에서 개구부(120)에 의해 노출된 일부분을 제2 볼랜드 패드부(230c) 역할을 하도록 할 수도 있다.
코어(200)의 제2면(210) 표면에는 제1 더미 볼랜드(240) 및 제1 더미 볼랜드(240)의 외주면을 따라 소정 간격만큼 이격하여 배치된 제2 더미 볼랜드(241)가 형성되어 있다. 제1 더미 볼랜드(240)는 복수 개의 서브 패턴들(240a, 240b, 240c, 240d)을 포함하여 구성되고, 제2 더미 볼랜드(241)는 복수 개의 서브 패턴들(241a, 241b, 241c, 241d)을 포함하여 구성될 수 있다.
제1 더미 볼랜드(241)의 서브 패턴들(240a, 240b, 240c, 240d)들은 개구부(220)을 둘러싸게 배치되어 있다. 여기서 제1 더미 볼랜드(240)의 서브 패턴들(240a, 240b, 240c, 240d) 사이를 소정 간격만큼 이격시키는 제1 벤트홀(242a)이 배치될 수 있다. 또한, 제2 더미 볼랜드(241)의 서브 패턴들(241a, 241b, 241c, 241d) 사이를 각각 소정 간격만큼 이격시키는 제2 벤트홀(242b)이 배치될 수 있다. 복수 개의 서브 패턴들로 이루어진 제1 더미 볼랜드(240) 및 제2 더미 볼랜드(241)은 각각 제1 또는 제2 벤트홀(242a, 242b)을 사이에 두고 서브 패턴들이 방사형으로 배치될 수 있다. 일 예에서, 제1 또는 제2 벤트홀(242a, 242b)은 균일한 폭을 가지게 형성되지만, 경우에 따라서는 제1 더미 볼랜드(240)의 서브 패턴들(240a, 240b, 240c, 240d) 사이에 배치된 제1 벤트홀(242a)과, 제2 더미 볼랜드(241)의 서브 패턴들(241a, 241b, 241c, 241d) 사이에 배치된 제2 벤트홀(242b)이 서로 다른 폭을 가지게 형성될 수 있다. 여기서 제1 및 제2 더미 볼랜드(240, 240) 사이는 절연층, 즉, 코어(200)가 노출되어 있으므로 이후 솔더 접합을 위한 리플로우 공정을 진행시 솔더와 금속적으로 접합되지 않는다.
도 3 내지 도 13b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 3을 참조하면, 기판(1003)을 준비한다. 기판(1003)은 코어(1000)의 양 표면, 즉, 제1면(1015) 및 제2면(1020)에 제1 도전층(1005) 및 제2 도전층(1010)을 각각 접합하여 구성할 수 있다. 코어(1000)는 절연층을 포함하여 구성할 수 있다. 제1 도전층(1005) 또는 제2 도전층(1010)은 구리(Cu)를 포함하여 형성할 수 있다. 코어(1000)의 제1면(1015) 및 제2면(1020)에 형성된 제1 또는 제2 도전층(1005, 1010)은 압력과 온도를 인가하여 코어(1000) 표면상에 접합하여 구성할 수 있다.
도 4a 및 도 4b를 참조하면, 코어(1000)의 제1면(1015)에 형성된 제1 도전층(도 3의 1005)을 패터닝하여 제1 볼랜드 패드부(1030a), 제1 회로배선패턴(1030b) 및 제2 볼랜드 패드부(1030c)를 형성한다. 여기서 제2 볼랜드 패드부(1030c)는 제1 볼랜드 패드부(1030a)와 같이 별도로 분리된 볼랜드 패드부를 형성하지 않고, 제1 회로배선 패턴(1030b)의 일부분을 제2 볼랜드 패드부(1030c) 역할을 하도록 할 수도 있다. 이와 함께 코어(1000)의 제2면(1020)에 형성된 제2 도전층(도 3의 1010)을 패터닝하여 더미 볼랜드(1040)을 형성한다. 도 4a의 코어(1000)의 제2면(1020)에서 바라본 평면도인 도 4b를 참조하면, 더미 볼랜드(1040)는 복수 개의 서브 패턴들(1040a, 1040b, 1040c, 1040d)을 포함하여 형성될 수 있다. 더미 볼랜드(1040)의 서브 패턴들(1040a, 1040b, 1040c, 1040d)들은 이후 제1 개구부가 형성될 영역 주위를 둘러싸게 배치되어 있다. 여기서 더미 볼랜드(1040)의 서브 패턴들(1040a, 1040b, 1040c, 1040d) 사이에는 각각의 서브 패턴들을 소정 간격만큼 이격시키는 벤트홀(1042)이 배치된다.
도 5를 참조하면, 기판(1003)의 코어(1000)를 선택적으로 가공하여 제1 개구부(1060)를 형성한다. 제1 개구부(1060)를 형성하기 위한 가공 공정은 일 예로서, 기계적 드릴링법 또는 레이저 가공법에 의하여 수행될 수 있다. 레이저 가공법을 수행하여 제1 개구부(1060)를 형성하는 경우에는 이산화탄소(CO2) 레이저를 이용하여 수행할 수 있다. 레이저 가공법을 적용할 경우, 코어(1000)의 제2 면(1020) 방향에서 레이저를 조사하여 제1 볼랜드 패드부(1030a) 또는 제2 볼랜드 패드부(1030c) 중 이후 솔더 볼이 접속될 부분이 노출될 때까지 코어(1000)를 식각하는 방법으로 제1 개구부(1060)를 형성할 수 있다. 제1 개구부(1060)를 형성하기 위한 가공 공정은 더미 볼랜드(1040)를 배리어막으로 하여 수행할 수 있다. 코어(1000)를 관통하는 제1 개구부(1060)는 제1 볼랜드 패드부(1030a) 또는 제2 볼랜드 패드부(1030c) 방향으로 갈수록 개구 면적이 좁아지도록 경사를 가지게 형성될 수 있다. 또는, 도시되지 않았지만 제1 개구부(1060)는 개구 면적의 변화 없이 수직으로 형성될 수도 있다.
이 경우, 더미 볼랜드(1040)는 제1 개구부(1060)를 둘러싸게 배치될 수 있다. 여기서 더미 볼랜드(1040)의 서브 패턴들(1040a, 1040b, 1040c, 1040d) 사이에는 각각의 서브 패턴들을 소정 간격만큼 이격시키는 벤트홀(1042, 도 4b 참조)이 배치된다. 벤트홀은 추후 구체적으로 설명하기로 한다.
도 7은 도 6의 제2 개구부(1060)가 형성된 부분을 I-I'방향으로 자른 단면을 측면에서 바라본 도면이고, 도 8은 도 6의 더미 볼랜드(1040)가 형성된 부분을 코어(1000)의 제2 면(1020)에서 나타내보인 평면도이다.
도 6 내지 도 8을 참조하면, 기판(1003) 상에 솔더 마스크 패턴(1070a, 1070b)을 형성한다. 이를 위해 먼저 코어(1000) 상에 솔더 레지스트층을 형성한다. 솔더 레지스트층은 유동성을 가지는 솔더 레지스트 잉크를 도포하여 형성할 수 있다. 솔더 레지스트 잉크는 회로간 및 기판과 외부의 절연성을 유지하고, 화학약품이나 외부의 물리적인 힘에 대해 기판을 보호하는 성질을 가진 물질로서 고분자를 포함한 유기/무기 성분으로 구성될 수 있다. 다음에 솔더 레지스트층 상에 노광 및 현상 공정을 진행하여 솔더 마스크 패턴(1070a, 1070b)을 형성한다. 솔더 마스크 패턴(1070a, 1070b)은 제 1 솔더 마스크 패턴(1070a) 및 제 2 솔더 마스크 패턴(1070b)을 포함할 수 있다. 제 1 솔더 마스크 패턴(1070a)은 코어의 제1 면(1015) 위에 형성되며, 이를 통해 제 1 회로배선패턴(1030b) 중 일부를 노출시키는 본드 핑거(1031)가 형성된다. 한편, 본드 핑거(1031) 또는 제1 회로배선패턴(1030b) 등은 도 6에서 모두 전기적으로 연결되어 있지 않은 것으로 보이나, 이는 단면도일뿐, 전기적으로 회로 패턴을 이루어 일부가 연결되거나 연결되지 않을 수 있다. 제 2 솔더 마스크 패턴은 제1 개구부(1060) 및 더미 볼랜드를 노출시킨다.
솔더 마스크 패턴(1070a, 1070b)은 솔더 마스크 한정형(SMD: Solder mask defined type) 구조로 형성한다. 솔더 마스크 한정형(SMD) 구조는 솔더 레지스트층이 볼 랜드 가장자리의 일부분을 덮는 형상으로 형성되어 볼 랜드 영역이 솔더 마스크 패턴에 의하여 한정되어 있는 구조를 말한다. 이에 따라, 제 2 솔더 마스크 패턴(1070b)은 제1 개구부(1060)를 노출하면서 더미 볼랜드(1040) 표면의 일부 영역(A)을 덮게 형성된다.
한편, 도면에 비록 도시되지 않았으나, 솔더 마스크 패턴(1070a, 1070b)은 솔더 마스크 비한정형(NSMD: Non-solder mask defined type) 구조로 형성될 수도 있다. 솔더 마스크 비한정형(NSMD) 구조는 더미 볼랜드가 솔더 레지스트층에 덮이지 않고 완전히 드러나 있는 구조를 말한다. 솔더 마스크 패턴이 솔더 마스크 비한정형 구조인 경우에는, 제 2 솔더 마스크 패턴(1070b)은 제1 개구부(1060) 및 더미 볼랜드(1040) 표면이 완전히 노출되도록 형성된다.
도 7 및 도 8을 참조하면, 더미 볼랜드(1040)의 서브 패턴들(1040a, 1040b, 1040c, 1040d)은 제1 개구부(1060) 및 제1 또는 제2 볼랜드 패드부(1030a, 1030c)를 원형(ring) 형상, 구체적으로 동심원 형상으로 둘러싸게 배치될 수 있다. 여기서 인접하는 더미 볼랜드(1040)의 서브 패턴들(1040a, 1040b, 1040c, 1040d) 사이를 소정 간격만큼 이격시키면서 코어(1000) 표면을 노출시키는 벤트홀(1042)이 배치된다. 본 실시예에서는 솔더 마스크 한정형(SMD) 구조로 형성됨에 따라, 서브 패턴들(1040a, 1040b, 1040c, 1040d)의 표면 일부(A, 도 8 참조)가 제2 솔더 마스크 패턴(1070b)으로 덮여 있다.
도 9를 참조하면, 기판(1003) 상에 반도체 칩(1080)을 부착한다. 반도체 칩 내에는 트랜지스터와 같은 액티브 소자들이 형성되어 있으며, 경우에 따라서는 커패시터, 레지스터 등과 같은 패시브 소자들도 형성될 수 있다. 반도체 칩(1080)은 양끝 가장자리부에 형성된 전극 패드(미도시함)를 포함하게 구성된다. 반도체 칩(1080) 상에는 기판(1003)과의 전기적 연결을 위해 도전성 재질, 예컨대 알루미늄(Al)이나 구리(Cu)로 이루어진 연결 패드(1084)가 배치될 수 있다. 기판(1003)과 반도체 칩(1080)은 연결 패드(1084)를 매개로 접속 단자(1085), 예컨대 범프를 이용하여 부착될 수 있다. 반도체 칩(1080)의 접속 단자(1085)는 기판(1003)의 본딩 패드(1031) 상에 부착될 수 있다. 한편, 도시하지 않았으나, 다른 예에서 반도체 칩(1080)은 접착층(미도시함)을 이용하여 기판(1003) 상에 부착될 수도 있다. 반도체 칩(1080)은 도전성 와이어(미도시함)를 이용한 와이어 본딩(wire bonding) 공정으로 기판(1003)과 전기적으로 연결될 수 있다. 와이어 본딩 공정은 도전성 와이어를 반도체 칩(1080)과 기판(1003)을 전기적으로 연결시키는 매개체로 사용되는 것으로, 이 경우, 도전성 와이어의 일측단부는 반도체 칩(1080)의 상부면에 형성된 전극 패드에 접합되고, 도전성 와이어의 타측단부는 코어(1000)의 제1 회로배선패턴(1030b)에 접합하게 형성될 수 있다.
도 11은 도 10의 솔더 볼(1095)이 형성된 부분을 I-I'방향으로 자른 단면을 측면에서 바라본 도면이고, 도 12은 도 11의 솔더 볼(1095)이 형성된 부분을 코어(1000)의 제2 면(1020)에서 나타내보인 평면도이다.
도 10 내지 도 12를 참조하면, 기판(1003) 상에 부착된 반도체 칩(1080)을 몰딩 수지층(1090)으로 매몰하는 몰딩 공정을 수행한다. 몰딩 수지층(1090)은 에폭시(epoxy)를 포함할 수 있다. 몰딩 수지층(1090)은 반도체 칩(1080) 및 기판(1003)의 노출된 표면들을 덮게 된다.
다음에 제1 개구부(도 9의 1060)를 채우는 솔더 볼(1095)을 형성한다. 반도체 칩을 패키지 기판에 실장시켜 전기적으로 연결시킬 때, 또는 반도체 칩과 반도체 칩을 상호 전기적으로 연결시킬 때, 기판(1003) 및 반도체 칩(1080)은 솔더 볼(1095)이 제1 개구부(1060)의 내부를 채우는 솔더 접합을 통해 전기적으로 연결될 수 있다. 솔더 볼(1095)은 제1 볼랜드 패드부(1030a) 또는 제2 볼랜드 패드부(1030c) 상에 구형의 솔더 볼을 제공하고, 솔더 볼을 리플로우시키는 과정을 통해 형성시킬 수 있다. 다른 예에서 구형의 솔더 볼 대신 도금(plating) 또는 스텐실 프린팅 방법 등도 적용될 수 있다.
도 11 및 도 12를 참조하면, 솔더볼(1095)은 인접하는 더미 볼랜드(1040)의 서브 패턴들(1040a, 1040b, 1040c, 1040d, 도 8 참조) 사이에 배치된 벤트홀(1042)을 채우게 형성될 수 있다. 솔더 볼(1095)이 제1 개구부(1060)의 내부를 채우면서 코어(1000)의 표면 위에 형성된 더미 볼랜드(1040)의 서브 패턴들(1040a, 1040b, 1040c, 1040d)들과 밀착됨으로써 솔더 볼(1095)와 제1 볼랜드 패드부(1030a) 또는 제2 볼랜드 패드부(1030c)와 더미 볼랜드(1040) 사이의 접촉력을 향상시킬 수 있다. 또한, 솔더 볼(1095)을 리플로우시 보이드가 벤트홀(1042) 사이로 빠져나가는 과정에서 서브 패턴들(1040a, 1040b, 1040c, 1040d) 사이의 벤트홀(1042)까지 채움으로써 제1 볼랜드 패드부(1030a) 또는 제2 볼랜드 패드부(1030c)와 솔더 볼(1095) 사이의 보이드(void) 발생을 억제할 수 있다. 이에 따라 접합 신뢰성을 향상시킬 수 있다.
다른 예에서, 더미 볼랜드는 더미 볼랜드가 겹겹이 배치된 구성으로 형성할 수도 있다. 도 13a는 더미 볼랜드가 겹겹이 배치된 구조를 나타내보인 평면도이고, 도 13b는 더미 볼랜드 상에 솔더 레지스트가 형성된 구조를 나타내보인 평면도이다. 그리고 도 13c는 도 13b의 더미 볼랜드 상에 솔더 볼이 배치된 구조를 나타내보인 단면도이다.
도 13a 내지 도 13c를 참조하면, 코어(1000)의 제2 면(1020) 표면에는 제1 더미 볼랜드(1040) 및 제1 더미 볼랜드(1040)의 외측에 소정 간격만큼 이격하여 배치된 제2 더미 볼랜드(1041)가 형성되어 있다. 제1 더미 볼랜드(1040)는 개구부(1060) 주변을 둘러싸게 형성될 수 있다. 여기서 제1 더미 볼랜드(1040)는 복수 개의 서브 패턴들(1040a, 1040b, 1040c, 240d)을 포함하여 구성되고, 제2 더미 볼랜드(1041)는 복수 개의 서브 패턴들(1041a, 1041b, 1041c, 1041d)을 포함하여 구성될 수 있다. 여기서 제1 더미 볼랜드(240)의 서브 패턴들(1040a, 1040b, 1040c, 240d) 사이를 이격시키는 제1 벤트홀(1042a)이 배치되고, 또한, 제2 더미 볼랜드(241)의 서브 패턴들(1041a, 1041b, 1041c, 1041d) 사이를 각각 이격시키는 제2 벤트홀(1042b)이 배치될 수 있다.
그리고 상술한 제1 더미 볼랜드(1040) 및 제2 더미 볼랜드(1041)가 배치된 코어(1000) 상에 솔더 볼(1095)을 접합하면, 도 13b에 도시한 바와 같이, 솔더 볼(1095)은 인접하는 제1 더미 볼랜드(1040) 및 제2 더미 볼랜드(1041) 사이에 배치된 제1 및 제2 벤트홀(1042a, 1042b)을 채우게 형성될 수 있다. 솔더 볼(1095)이 제1 개구부(1060)의 내부를 채우면서 코어(1000)의 표면 위에 형성된 제1 및 제2 더미 볼랜드(1040, 1041)의 서브 패턴들(1040a, 1040b, 1040c, 1040d, 1041a, 1041b, 1041c, 1041d)과 밀착됨으로써 솔더 볼(1095)과 제1 또는 제2 볼랜드 패드부(1030a, 1030c) 및 제1 및 제2 더미 볼랜드(1040, 1041) 사이의 접촉력을 향상시킬 수 있다.
한편, 본 발명의 실시예에서는 솔더 마스크 한정형(SMD)을 실시예로 설명하였으나, 솔더 마스크 한정형(SMD) 구조 대신에 솔더 마스크 비한정형(NSMD: Non-solder mask defined type)구조를 적용하여 솔더볼을 배치할 수도 있다.
도 14 및 도 15는 본 발명의 다른 예에 따른 솔더 마스크 비한정형 구조를 적용한 반도체 패키지를 나타내보인 도면들이다. 여기서 도 15는 도 14의 솔더 볼(2095)이 형성된 부분을 코어(1000)의 제2 면(1020)에서 나타내보인 평면도이다. 도 14에서 도 3 내지 도 13b와 동일한 참조부호는 동일한 요소를 나타내며, 따라서 중복된 설명은 생략하기로 한다.
도 14 및 도 15를 참조하면, 본 발명의 다른 예에 따른 기판(1003)은 코어(1000)의 제1면(1005) 표면에 제1 볼랜드 패드부(1030a), 제1 회로배선패턴(1030b) 및 제2 볼랜드 패드부(1030c)이 형성되어 있고, 코어(1000)를 관통하면서 제1 또는 제2 볼랜드 패드부(1030a, 1030c)의 표면 일부를 노출시키는 개구부(1060)를 포함한다. 코어(1000)를 관통하는 개구부(1060)는 제1 또는 제2 볼랜드 패드부(1030a, 1030c) 방향으로 갈수록 개구 면적이 좁아지도록 경사를 가지게 형성될 수 있다. 또는, 도시되지 않았지만 개구부는 개구 면적의 변화 없이 수직으로 형성될 수도 있다.
코어(1000)의 제1면(1015)과 대향하는 제2면(1020) 표면에는 제1 더미 볼랜드(1040)가 형성되어 있다. 제1 더미 볼랜드(1040)는 복수 개의 서브 패턴들(1040a, 1040b, 1040c, 1040d)을 포함하여 구성될 수 있다. 서브 패턴들(1040a, 1040b, 1040c, 1040d)은 개구부(1060)를 둘러싸게 배치되어 있다. 서브 패턴들(1040a, 1040b, 1040c, 1040d) 사이를 소정 간격만큼 이격시키는 벤트홀(1042)이 배치될 수 있다.
기판(1003)의 양면에 솔더 마스크 패턴(2070a, 2070b)가 형성된다. 솔더 마스크 패턴은 코어(1000)의 제1면(1015) 상에 형성된 제1 솔더 마스크 패턴(2070a) 및 제2 면(1020) 상에 형성된 제2 솔더 마스크 패턴(2070b)을 포함한다. 제 1 솔더 마스크 패턴(2070a)은 코어의 제1 면(1015) 위에 형성되며, 이를 통해 제 1 회로배선패턴(1030b) 중 일부를 노출시키는 본드 핑거(1031)가 형성된다. 제 2 솔더 마스크 패턴(2070b)은 솔더 마스크 비한정형 구조(NSMD)로 형성된다. 이에 따라, 제 2 솔더 마스크 패턴(2070b)은 제1 개구부(1060) 및 더미 볼랜드(1040) 표면이 완전히 노출되도록 형성된다.
제2 솔더 마스크 패턴(2070b)에 의해 노출된 더미 볼랜드(1040) 상에 솔더볼(1095)가 형성된다. 솔더볼(1095)은 제1 개구부(1060)의 내부를 채우고, 인접하는 더미 볼랜드(1040)의 서브 패턴들(1040a, 1040b, 1040c, 1040d, 도 15 참조) 사이에 배치된 벤트홀(1042)을 채우게 형성될 수 있다. 솔더 볼(1095)이 제1 개구부(1060)의 내부를 채우면서 코어(1000)의 표면 위에 형성된 더미 볼랜드(1040)의 서브 패턴들(1040a, 1040b, 1040c, 1040d)들과 밀착됨으로써 솔더 볼(1095)와 제1 볼랜드 패드부(1030a) 또는 제2 볼랜드 패드부(1030c)와 더미 볼랜드(1040) 사이의 접촉력을 향상시킬 수 있다.
기판(1003) 상에는 접속 단자(1085), 예를 들어 범프가 구비된 반도체 칩(1080)이 부착된다. 반도체 칩(1080)의 접속 단자(1085)는 기판(1003)의 본딩 패드(1031) 상에 부착될 수 있다. 그리고 기판(1003)의 노출된 표면들과, 기판(1003) 상에 부착된 반도체 칩(1080)은 몰딩 수지층(1090)으로 매몰되어 있다.
100, 200, 1000: 코어 103, 203, 1003: 기판
130a, 230a, 1030a, 1030c: 볼랜드 패드부
130b, 230b, 1030b: 제1 회로배선패턴
140, 240, 1040: 제1 더미 볼랜드 241, 1041: 제2 더미 볼랜드
142, 242: 벤트홀

Claims (29)

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  7. 제1표면에 볼랜드 패드부가 형성되고, 상기 볼랜드 패드부를 노출시키는 개구부를 포함하는 코어와, 상기 제1표면에 반대되는 상기 코어의 제2표면에 상기 개구부를 둘러싸게 배치된 복수 개의 서브 패턴들로 구성된 제1 더미 볼랜드, 그리고 상기 서브 패턴들 사이를 이격시키는 제1 벤트홀을 포함하는 기판;
    상기 제1 더미 볼랜드에 형성되면서 상기 개구부 및 상기 제1 벤트홀을 채우고 상기 볼랜드 패드부에 접속하는 솔더 볼;
    상기 개구부를 제외한 기판의 노출부분을 덮는 솔더 마스크 패턴; 및
    상기 기판 상에 배치되어 상기 기판과 전기적으로 연결된 반도체 칩을 포함하고,
    상기 제1표면에 위치하는 상기 볼랜드 패드부와 상기 제2표면에 위치하는 상기 제1더미 볼랜드는 상기 코어의 두께만큼의 단차를 가지며 배치된 반도체 패키지.
  8. 삭제
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  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1 더미 볼랜드의 서브 패턴들은 상기 개구부의 외주면을 원형 형상으로 둘러싸게 배치된 반도체 패키지.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 서브 패턴들은 상기 개구부의 외주면을 C자 형상으로 둘러싸게 배치된 반도체 패키지.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 기판은 상기 제1 더미 볼랜드들의 외주면을 따라 소정 간격 이격하여 배치된 복수 개의 다른 서브 패턴들을 포함하여 구성된 제2 더미 볼랜드를 더 포함하는 반도체 패키지.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제2 더미 볼랜드는 상기 다른 서브 패턴들 사이에 배치된 제2 벤트홀을 포함하는 반도체 패키지.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 솔더 볼은 상기 제1 더미 볼랜드 및 제2 더미 볼랜드에 형성되면서 상기 제2 더미 볼랜드의 다른 서브 패턴들 사이의 제2 벤트홀까지 완전히 채우는 반도체 패키지.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 솔더 마스크 패턴은 상기 솔더 마스크 패턴의 일부가 상기 제1 더미 볼 랜드의 서브 패턴들의 가장자리 부분을 일부 덮는 형상으로 형성된 반도체 패키지.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 볼랜드 패드부, 제1 더미 볼랜드 및 제2 더미 볼랜드는 도전성 재질로 이루어진 반도체 패키지.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10991669B2 (en) 2012-07-31 2021-04-27 Mediatek Inc. Semiconductor package using flip-chip technology
TWI562295B (en) 2012-07-31 2016-12-11 Mediatek Inc Semiconductor package and method for fabricating base for semiconductor package
TWI684389B (zh) * 2015-04-17 2020-02-01 王忠寶 一種電路板結構
KR101666757B1 (ko) * 2015-07-13 2016-10-24 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US20190074247A1 (en) * 2016-04-15 2019-03-07 Chung-Pao Wang Printed circuit board and method of packaging the same
US9922924B1 (en) * 2016-11-03 2018-03-20 Micron Technology, Inc. Interposer and semiconductor package
CN110167251A (zh) * 2018-02-10 2019-08-23 欣强电子（清远）有限公司 一种具有加速孔的光模块线路板结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267462A (ja) * 2000-03-17 2001-09-28 Hitachi Chem Co Ltd 半導体パッケージ用チップ支持基板、半導体装置及び半導体装置の製造方法
JP2002026066A (ja) * 2000-07-03 2002-01-25 Mitsuba Corp 電気、電子のチップ部品構造
JP2006269508A (ja) * 2005-03-22 2006-10-05 Hitachi Ltd プリント配線板および浸食状態判定方法
KR100723529B1 (ko) * 2006-05-10 2007-05-30 삼성전자주식회사 홀을 갖는 솔더볼 랜드를 구비하는 회로기판 및 이를구비하는 반도체 패키지

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5253526A (en) * 1990-05-30 1993-10-19 Copal Company Limited Capacitive acceleration sensor with free diaphragm
JPH1117091A (ja) * 1997-06-19 1999-01-22 Toppan Printing Co Ltd リードフレームの製造方法
KR20010060876A (ko) 1999-12-28 2001-07-07 윤종용 솔더 접합부가 구비된 회로기판을 포함하는 비지에이 패키지
JP2003100798A (ja) * 2001-09-26 2003-04-04 Mitsubishi Electric Corp 半導体装置
US6762503B2 (en) * 2002-08-29 2004-07-13 Micron Technology, Inc. Innovative solder ball pad structure to ease design rule, methods of fabricating same and substrates, electronic device assemblies and systems employing same
JP2004247427A (ja) * 2003-02-12 2004-09-02 Toyota Motor Corp 多層プリント基板製造方法
CN100342526C (zh) * 2003-08-22 2007-10-10 全懋精密科技股份有限公司 有电性连接垫金属保护层的半导体封装基板结构及其制法
JP4253280B2 (ja) * 2003-12-05 2009-04-08 三井金属鉱業株式会社 プリント配線基板の製造方法
KR100630698B1 (ko) 2004-08-17 2006-10-02 삼성전자주식회사 솔더볼 접착 신뢰도를 높이는 반도체 패키지 및 그 제조방법
JP2006169508A (ja) * 2004-11-18 2006-06-29 Mitsui Chemicals Polyurethanes Inc ポリエーテルポリオール、その製造方法および用途
KR100764055B1 (ko) 2006-09-07 2007-10-08 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지 및 칩 스케일 패키지의 제조방법
JP4433058B2 (ja) * 2008-01-30 2010-03-17 株式会社デンソー 電子装置及びその製造方法
US8349721B2 (en) * 2008-03-19 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding
JP5117270B2 (ja) * 2008-04-25 2013-01-16 シャープ株式会社 配線基板、半導体装置、ならびに半導体装置の製造方法
JP5000621B2 (ja) * 2008-10-17 2012-08-15 ルネサスエレクトロニクス株式会社 半導体装置
KR101101550B1 (ko) 2009-09-14 2012-01-02 삼성전기주식회사 솔더 볼 및 반도체 패키지
CN103369813A (zh) * 2012-04-11 2013-10-23 鸿富锦精密工业（深圳）有限公司 印刷电路板结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267462A (ja) * 2000-03-17 2001-09-28 Hitachi Chem Co Ltd 半導体パッケージ用チップ支持基板、半導体装置及び半導体装置の製造方法
JP2002026066A (ja) * 2000-07-03 2002-01-25 Mitsuba Corp 電気、電子のチップ部品構造
JP2006269508A (ja) * 2005-03-22 2006-10-05 Hitachi Ltd プリント配線板および浸食状態判定方法
KR100723529B1 (ko) * 2006-05-10 2007-05-30 삼성전자주식회사 홀을 갖는 솔더볼 랜드를 구비하는 회로기판 및 이를구비하는 반도체 패키지

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