JP5117270B2 - 配線基板、半導体装置、ならびに半導体装置の製造方法 - Google Patents

配線基板、半導体装置、ならびに半導体装置の製造方法 Download PDF

Info

Publication number
JP5117270B2
JP5117270B2 JP2008116210A JP2008116210A JP5117270B2 JP 5117270 B2 JP5117270 B2 JP 5117270B2 JP 2008116210 A JP2008116210 A JP 2008116210A JP 2008116210 A JP2008116210 A JP 2008116210A JP 5117270 B2 JP5117270 B2 JP 5117270B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
pattern
wiring board
hole
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008116210A
Other languages
English (en)
Other versions
JP2009267163A (ja
Inventor
義樹 曽田
和亮 龍見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2008116210A priority Critical patent/JP5117270B2/ja
Priority to US12/988,697 priority patent/US8436456B2/en
Priority to PCT/JP2009/055065 priority patent/WO2009130958A1/ja
Publication of JP2009267163A publication Critical patent/JP2009267163A/ja
Application granted granted Critical
Publication of JP5117270B2 publication Critical patent/JP5117270B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H05K3/305—Affixing by adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09072—Hole or recess under component or special relationship between hole and component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09772—Conductors directly under a component but not electrically connected to the component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/0989—Coating free areas, e.g. areas other than pads or lands free of solder resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1178—Means for venting or for letting gases escape
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Structure Of Printed Boards (AREA)

Description

本発明は、外部接続端子をエリアアレイ状に配置した面実装タイプの半導体装置、およびそれに用いられる配線基板に関するものであり、特に、その半導体装置の製造時および実装基板搭載時に加えられる熱により半導体装置内部に溜まった水分が気化膨張することで発生する半導体装置の膨張を低減する配線基板、およびそれを用いた半導体装置、ならびにその半導体装置の製造方法に関するものである。
近年の電子機器の小型化の傾向に添うものとして、また組立工程の自動化に適合するものとして、ＱＦＰ（Quad Flat Package）型やＢＧＡ（Ball Grid Allay）型のＣＳＰ（Chip Size Package/Chip Scale Package）の半導体装置が広く用いられている。そして、特に、この半導体装置における半導体チップの信号処理の高速化・高機能化により、より多くの外部接続端子が必要になってきているため、外部接続端子が半導体装置底面に２次元的に配置されるＢＧＡ型が多く採用されている。
図８はＢＧＡ型ＣＳＰの半導体装置１１０の断面構造を示しており、同図における下側の図は後述する半導体装置１１０に発生する不具合を示している。
半導体装置１１０は、配線基板１０１の上面の半導体チップ搭載領域１０２上に半導体チップ１０３が搭載され、半導体チップ１０３の電極パッド部と配線基板１０１のワイヤボンド端子部とが金属細線（ワイヤ）１０７で電気的に接続されている。そして、これら半導体チップ１０３および金属細線１０７を覆うように樹脂１０８により封止されている。また、配線基板１０１の下面には、半田ボールなどの金属製の外部接続端子１０９が形成されている。以上のような半導体装置１１０におけるパッケージ構造は、現在ＢＧＡ型パッケージの主流の構造であり、小型化と電気特性とにおいて他の半導体パッケージに比べて有利な構造を備えているため、携帯電話機や携帯ゲーム機などの携帯型電子機器に多く採用されている。
ところで、以上のような半導体装置１１０の製造時における外部接続端子１０９の形成時には、リフロー炉などの加熱装置により外部接続端子１０９に用いられる半田を溶融して形成する方法が取られていることが多い。また、半導体装置１１０の実装基板搭載時には、実装基板に半田ペーストやフラックスを供給してその上に半導体装置１１０を搭載し、上記加熱装置で外部接続端子１０９である半田ボールを溶融して実装基板に接続する手法が一般的である。
ここで、外部接続端子１０９を構成する半田ボールは、近年環境への配慮から、その材料が共晶半田から無鉛半田へと変わりつつある。無鉛半田は共晶半田に比べ融点が高いため、上述のような半導体装置１１０の製造時および実装基板搭載時などにおけるリフロー工程での加熱温度が上昇する傾向にある。具体的には、上記加熱温度が２０度〜３０度程度上昇する傾向にある。
このようにリフロー工程における加熱温度が上昇すると、その熱により半導体装置１１０の内部に吸湿された水分が気化膨張し、それによって半導体装置１１０の外形が変形して不良となったり、実装できなくなったり、また、配線が断線するなどの問題を生じる（図８における下側の図参照）。
より具体的に説明すると、上述の半導体装置１１０のような、配線基板上に半導体チップを搭載してワイヤボンディングかつ樹脂封止を行って形成するような半導体装置では、組み立て後に吸湿した水分が半導体チップと配線基板との接着部分を中心に各材料間の界面付近に溜まる傾向がある。中でも半導体チップと配線基板との界面部分（すなわち、半導体装置１１０においては半導体チップ搭載領域１０２の部分）に多くの水分が溜まる傾向にある。この水分がリフロー工程における熱によって気化膨張し、それによって特に半導体チップ搭載領域下の配線基板が大きく膨張し、上述のような外形の変形などの不具合が発生する。このような問題は、薄い配線基板を用いている半導体装置においてより多く発生する傾向にある。
そこで、以上のような問題を解決するため、半導体チップと配線基板とをシートタイプ接着剤で接着する構造の半導体装置では、配線基板との密着性を上げるために、配線基板においてソルダーレジストを重ね塗りしてその下にある配線パターンの凹凸による影響を小さくする方法がとられている。また、半導体チップ搭載領域における配線基板の一部に貫通穴を設けて半導体装置内部に溜まった水分を排出させる方法がとられている。
図９はこの貫通穴を設けて溜まった水分を排出させる方法を適用した半導体装置１１０である半導体装置１１０ａの断面構造を示しており、同図における下側の図は後述する半導体装置１１０ａに発生する不具合（問題）を示している。同図に示すように、半導体装置１１０ａでは、半導体チップ搭載領域１０２における配線基板１０１に貫通穴１１１を設けて溜まった水分を排出させている。
しかしながら、まず、配線基板においてソルダーレジストを重ね塗りしてその下にある配線パターンの凹凸による影響を小さくする方法では、配線基板製造工程においてソルダーレジストを塗布する工程を複数回実施することになり、製造工程の増加、ひいては製造コストの増加を招くという問題を生じる。また、配線基板の一部に貫通穴を設けて半導体装置内部に溜まった水分を排出させる方法では、溜まった水分をすべて排出することが不可能であり、水分が残った領域において、換言すれば半導体チップ搭載領域において貫通穴を設けた部分以外の領域において膨張が発生するという問題を生じる。
本発明は、上記の問題点を鑑みてなされたものであり、半導体装置の製造時および実装基板搭載時に加えられる熱により半導体装置内部に溜まった水分が気化膨張することで発生する半導体装置の膨張を低減する配線基板、およびそれを用いた半導体装置、ならびに半導体装置の製造方法を提供することにある。
本発明に係る配線基板は、上記課題を解決するために、少なくとも１つの半導体チップを搭載するための半導体チップ搭載領域を有する面とは反対側の面に外部接続端子が設けられ、少なくとも上記半導体チップ搭載領域にソルダーレジストが塗布されている配線基板において、上記半導体チップ搭載領域に上記配線基板を貫通する少なくとも１つの貫通穴が設けられ、上記半導体チップ搭載領域におけるソルダーレジストに上記貫通穴に通ずる溝状パターンが設けられ、かつ、上記半導体チップ搭載領域を有する面側の上記貫通穴周辺近傍にメタルパターンが設けられていることを特徴としている。
また、本発明に係る半導体装置の製造方法は、上記課題を解決するために、少なくとも１つの半導体チップを搭載するための半導体チップ搭載領域を有する面とは反対側の面に外部接続端子が設けられる配線基板を備えている半導体装置の製造方法であって、上記半導体チップ搭載領域に上記配線基板を貫通する少なくとも１つの貫通穴を形成する貫通穴形成工程と、上記半導体チップ搭載領域を有する面側における上記貫通穴周辺近傍にメタルパターンを形成するメタルパターン形成工程と、上記貫通穴および上記メタルパターンを形成した配線基板にソルダーレジストを塗布するレジスト塗布工程と、上記貫通穴に塗布されたソルダーレジストを除去するレジスト除去工程と、上記半導体チップ搭載領域におけるソルダーレジストに上記貫通穴に通ずる溝状パターンを形成する溝状パターン形成工程とを有することを特徴としている。
上記の構成および方法によれば、本発明に係る配線基板は、半導体チップ搭載領域に配線基板を貫通する少なくとも１つの貫通穴を設けている。これにより、上記半導体チップ搭載領域に溜まった水分を上記半導体チップ搭載領域から排出することができる。また、上記配線基板は、上記半導体チップ搭載領域におけるソルダーレジストに上記貫通穴に通ずる溝状パターンを設けている。これにより、この溝状パターンを用いて上記半導体チップ搭載領域に溜まった水分を上記貫通穴に誘導することができる。
つまり、上記配線基板は、上記半導体チップ搭載領域に溜まった水分を上記溝状パターンにより上記貫通穴に誘導して上記半導体チップ搭載領域から効率よく排出することができる。このため、上記配線基板を用いた半導体装置の製造時および実装基板搭載時では、その際に加えられる熱によって半導体装置内部において気化膨張を生じず、それゆえに半導体装置の膨張を低減することができる。以上により、半導体装置の膨張を低減する配線基板および半導体装置の製造方法を提供することができるという効果を奏する。
また、本発明に係る配線基板は、上記メタルパターンは、上記貫通穴の端部から０．５ｍｍ以内の領域に設けられていることが好ましい。
また、本発明に係る半導体装置の製造方法は、上記メタルパターン形成工程において、上記メタルパターンは上記貫通穴の端部から０．５ｍｍ以内の領域に形成することが好ましい。
上記半導体チップ搭載領域に上記貫通穴を設けたことで、上記半導体チップ搭載領域に搭載される半導体チップに外部接続端子が設けられている面方向へのストレスが加わる。そこで、上記の構成および方法のように上記半導体チップ搭載領域を有する面側の上記貫通穴周辺近傍にメタルパターンを設けることで、上記半導体チップを支持する力を高めて上記ストレスを低減することができる。
また、上記の構成および方法のように上記メタルパターンを上記貫通穴の端部から０．５ｍｍ以内の領域に設ける、つまり上記貫通穴に極めて近い部分に設けることで、上記半導体チップを支持する力がより高まって上記ストレスをより低減することができる。
本発明に係る配線基板は、上記溝状パターンは１つの上記貫通穴に対して複数の溝状パターンが形成され、上記複数の溝状パターンは上記貫通穴を中心として互いに点対称となるようにそれぞれ形成されていることが好ましい。
上記の構成によれば、上記溝状パターンを均一的に形成することになるので、上記ストレスが部分的に印加されるような状態が生じ難い。
本発明に係る配線基板は、上記溝状パターンは、１つの上記貫通穴に対して複数の溝状パターンが形成され、上記複数の溝状パターンは、上記貫通穴を中心とした円状の形状を有する第１溝状パターン部と、当該第１溝状パターン部と上記貫通穴とを接続する第２溝状パターン部とからなることが好ましい。
本発明に係る配線基板は、上記溝状パターンは、上記貫通穴から伸びる螺旋状の形状を有するように形成されていることが好ましい。
本発明に係る配線基板は、上記溝状パターンは直線状、ギザギザ状、もしくは曲線状の形状を有することが好ましい。
本発明に係る配線基板は、上記半導体チップ搭載領域には、自身に含まれる配線パターンの末端が上記半導体チップ搭載領域内では開放されている形状のダミー配線パターンが設けられていることが好ましい。
また、本発明に係る半導体装置の製造方法は、上記レジスト塗布工程前に、上記配線基板に、配線パターンの末端が上記半導体チップ搭載領域内では開放されている形状のダミー配線パターンを含む所望の配線パターンを形成する配線パターン形成工程をさらに有することが好ましい。
上記の構成および方法によれば、上記半導体チップ搭載領域に形成されるダミー配線パターンは、自身に含まれる配線パターンの末端が上記半導体チップ搭載領域内では開放されているので、半導体チップが搭載された場合、当該半導体チップの下で閉塞した部分を形成することがない。閉塞した部分があると水分が溜まるが、閉塞した部分がないということで、つまり、半導体チップと上記配線基板との間では水分が集中的に溜まらない構造となっている。そのため、熱が加えられても、水分が膨張することによる半導体装置における不具合を防止することができる。このように、上記形状のダミー配線パターンを配置することで、簡易な構成でコストをかけずに、水分が膨張することによる半導体装置における不具合を防止することができる。具体的には、半導体装置の外形が変形して不良になったり、実装基板に実装できなくなったり、また、内部の配線が断線したりする、といった不具合を防ぐことができる。よって、上記構成の配線基板を用いることで、信頼性のある高品質な半導体装置を製造することができる。なお、上記搭載領域における、上記ダミー配線に含まれる全ての配線パターンの末端が上記半導体チップ搭載領域内で開放した形状であれば、より確実に水分が膨張することによる不具合を防ぐことができる。
また、すなわち、上記配線基板は、上記ダミー配線パターンを設けることにより上記半導体チップ搭載領域において水分が集中的に溜まらないようにするとともに、上記貫通穴および上記溝状パターンを設けることにより水分が溜まってしまったとしてもこの水分を効率よく排出することができるようにしたものである。これにより、上記配線基板を用いた半導体装置において、その製造時および実装基板搭載時における熱による膨張は確実に低減され、その結果外形が変形して不良になったり、実装基板に実装できなくなったり、また、内部の配線が断線したりする、といった不具合を確実に防ぐことができる。
本発明に係る半導体装置は、上記課題を解決するために、半導体チップ搭載領域に半導体チップが搭載され、かつ、上記半導体チップ搭載領域を有する面とは反対側の面に外部接続端子が形成されている上記配線基板を備えていることを特徴としている。
また、本発明に係る半導体装置は、上記半導体チップはシート状接着剤により上記配線基板へ搭載され、上記半導体チップと上記配線基板とは導電性の金属細線により電気的に接続され、上記半導体チップと上記金属細線とを覆うように樹脂が設けられて樹脂封止されていることが好ましい。
また、本発明に係る半導体装置の製造方法は、上記配線基板の上記半導体チップ搭載領域にシート状接着剤を用いて半導体チップを搭載する半導体チップ搭載工程と、上記半導体チップと上記配線基板とを導電性の金属細線を用いて電気的に接続する接続工程と、上記半導体チップと上記金属細線とを覆うように樹脂を設けて樹脂封止する樹脂封止工程とをさらに有することが好ましい。
上記の構成および方法によれば、本発明に係る半導体装置は、上記半導体チップ搭載領域に溜まった水分を上記溝状パターンによって上記貫通穴に誘導して上記半導体チップ搭載領域から効率よく排出することができる上記配線基板を用いている。このため、上記半導体装置の製造時および実装基板搭載時において、その際に加えられる熱によって上記半導体装置内部において気化膨張を生じず、それゆえに上記半導体装置の膨張を低減することができる。以上により、半導体装置の膨張を低減する半導体装置を提供することができるという効果を奏する。
本発明の一つに係る配線基板は、半導体チップ搭載領域に配線基板を貫通する少なくとも１つの貫通穴が設けられているとともに、上記半導体チップ搭載領域におけるソルダーレジストに上記貫通穴に通ずる溝状パターンが設けられていることを特徴としている。
上記の構成によれば、上記配線基板は、上記半導体チップ搭載領域に溜まった水分を上記溝状パターンにより上記貫通穴に誘導して上記半導体チップ搭載領域から効率よく排出することができる。このため、上記配線基板を用いた半導体装置の製造時および実装基板搭載時では、その際に加えられる熱によって半導体装置内部において気化膨張を生じず、それゆえに半導体装置の膨張を低減することができる。
本発明の実施形態について図１〜図７を用いて説明すると以下の通りである。
図１は本実施形態に係る配線基板１０の平面（上面）構造を示しており、図２は本実施形態に係る半導体装置３０の断面構造を示している。図２は、図１におけるＡ−Ａ´部分の断面を示している。
（半導体装置の構造）
半導体装置３０は、図２に示すように、配線基板１０の上面の半導体チップ搭載領域１５上にシート状接着剤１６を介して半導体チップ１７が搭載され、半導体チップ１７の電極パッド部（不図示）と配線基板１０のワイヤボンド端子部（不図示）とが金属細線（ワイヤ）１８で電気的に接続されている。そして、これら半導体チップ１７および金属細線１８を覆うように樹脂１９により封止されている。また、配線基板１０の上面とは反対側の面である下面には外部接続端子２０が形成されている。
配線基板１０の基材１としては、絶縁材であれば良く、例えばガラス繊維にエポキシ樹脂を含浸したコア基板、ポリイミドもしくはガラスクロスを含浸したエポキシ基板、あるいはアラミド樹脂基板等が挙げられる。本実施形態では、ガラス繊維にエポキシ樹脂を含浸したコア基板を用いる。また、このコア基板の上下両面に銅箔（銅箔１ａ）を貼り合わせた両面銅張り基板を用いる。配線基板１０の基材１は、近年の電子機器の小型化・薄型化に伴い、その厚みが０．２ｍｍ以下のものが好ましい。本実施形態では、０．０６ｍｍの厚みのものを用いた。しかしながら、これに限らず、０．０４ｍｍ〜０．０６ｍｍの厚みのものでもよい。
配線基板１０は、基材１の上下両面にその上下両面における銅箔により形成された配線パターン８を有する。この配線パターン８の厚みは１０〜２０（ｕｍ）程度である。しかしながら、配線パターン８は配線パターンの密度によりさらに薄くなる場合や厚くなる場合がある。本実施形態では１５ｕｍとした。
また、配線基板１０は、配線基板１０を貫通する（配線基板１０の上下両面に到達する）貫通穴１１を有する。この貫通穴１１は、配線基板１０の上下両面における配線パターン間の電気的接続を確保するための貫通穴１１ａ（不図示）と、配線基板１０と半導体装置１７との界面部分（半導体チップ搭載領域１５）に溜まっている水分を排出するための貫通穴１１ｂとを有する。貫通穴１１ａはその内部に銅メッキが施されているが、貫通穴１１ｂには施さない。貫通穴１１ａ，１１ｂはともに小径化することが好ましく、その直径（φ）が０．２ｍｍ以下が好ましい。本実施形態では０．１ｍｍとした。このように貫通穴１１ａ，１１ｂが同径であるとそれらを効率よく製造できるため好ましいが、異なった径でも加工は可能である。
貫通穴１１ｂは、１個でも複数個でも良い。ただし、複数個設ける場合には配線パターン８における信号配線パターンなどの影響の無い範囲で設ける必要がある。また、配線基板１０の上面側における貫通穴１１ｂ周辺近傍にはメタルパターン（メタルパターン１３）が設けられている。より具体的には、貫通穴１１ｂの端部から０．５ｍｍ以内の範囲（図中における“ａ”の領域）にメタルパターンが設けられている。
また、配線基板１０は、配線パターン８上に、配線パターン８における、半導体チップ１７の電極パッド部と金属細線１８を用いてワイヤボンディングされるワイヤボンド端子部、および外部接続端子２０を形成するランド部を除いて、絶縁性のソルダーレジスト（ソルダーレジスト９）が塗布されている。なお、配線基板１０の基材１を０．０４ｍｍ〜０．０６ｍｍの厚みとした場合、ソルダーレジストまでを含んだ配線基板１０の厚みは０．１ｍｍ前後である。
シート状接着剤１６は、半導体チップ１７の回路形成面とは反対側の面（裏面）に貼り付けられており、半導体チップ１７を配線基板１０へ接着する。このように半導体チップ１７の配線基板１０への接着にシート状接着剤１６を用いれば、その接着の密着性を向上させることができる。
上述のようにシート状接着剤１６を半導体チップ１７の裏面に貼り付けておく場合は、ウェハ状態の段階でその裏面にシート接着剤１６を貼り付けておき、その後ウェハをチップ状に切断する。もしくは、ダイシングシートの接着材成分をウェハの裏面に転写すればよい。また、シート状接着剤１６を半導体チップ１７の裏面に貼り付けておくのではなく、配線基板１０の半導体チップ搭載領域１５上に貼り付けておいてもよい。
半導体チップ１７は、特に規定するものではないが、本実施形態では０．３３ｍｍの厚みのものを使用した。半導体チップ１７は、近年の電子機器の高機能化に伴い、複数段に積層する場合もある。この場合の厚みとしては、搭載段数等にもよるが、およそ７０〜４００（ｕｍ）程度となる。
金属細線１８は、金もしくは銅からなる細線を用いる。その断面径は、例えば金線であれば２０〜３０（μｍ）程度のものが好ましい。本実施形態では断面径が２５μｍの金線を用いた。
封止樹脂１９は、エポキシ系もしくはビフェニール系の熱硬化型の樹脂が好ましい。本実施形態ではエポキシ系樹脂を用いた。
外部接続端子２０は、半田のみからなる半田ボール、もしくは中心部に銅などからなる金属ボールあるいは樹脂からなる樹脂ボールを有しその周りが半田で覆われた半田ボールを用いる。後者の金属ボールなどを有する半田ボールの場合、半導体装置３０を実装基板へ搭載した場合に、半導体装置３０−実装基板間のクリアランスを一定値以上に保つことができる。また、この半田ボールを形成する半田は、近年環境への配慮から、共晶半田から無鉛半田へと変わってきている。また、半田ボールの径は外部接続端子２０のピッチなどにより異なる。
（配線基板の構造）
次に、配線基板１０の平面構造について説明する。
配線基板１０に設けられている配線パターン８には、図１に示すような、信号配線パターン３，４，５およびダミー配線パターン６が含まれている。信号配線パターン４は貫通穴１１ａと接続される部分であり、信号配線パターン５はワイヤボンド端子部として用いられる部分であり、信号配線パターン３は信号配線パターン４と信号配線パターン５との間を結ぶ部分である。また、貫通穴１１ａで接続された反対面側には外部接続端子用ランドが設けられている。
ダミー配線パターン６は、半導体チップ搭載領域１５に設けられている。本実施形態では、ダミー配線パターン６は、図１に示すように、半導体チップ搭載領域１５の中央部から配線基板１０の周囲の４辺にそれぞれ向かうように、配線とスペースとが交互に並んだパターンとなっており、半導体チップ搭載領域１５において閉塞しないパターンとなるように形成されている。また、実際のデバイスで使用している（信号配線パターン３の）配線幅、配線間隔と同じ配線密度で均等ラインを引き出したパターンとなっている。
すなわち、ダミー配線パターン６は、配線基板１０に半導体チップ１７を搭載した場合、その下の領域で部分的に水分が溜まりやすくなる部分を作らないような形状になっている。かつ、極端に半導体チップ１７と配線基板１０とが接着する部分も無いようになっている。よって、半導体チップ搭載領域１５で均一に水分が広がる。そのため、半導体装置３０の製造時および実装基板搭載時に加えられる熱による水分の気化膨張による力を分散することができる。そして、この結果、以下に説明する半導体装置に生じる膨れを抑えることができる。
以上に説明したように、配線基板１０において半導体チップ搭載領域１５に形成されるダミー配線パターン６は、自身に含まれる全ての配線の末端が半導体チップ搭載領域１５内では開放されている形状となっている。よって、半導体チップ１７が搭載された場合、当該半導体チップ１７の下で閉塞した部分を形成することがない。閉塞した部分があると水分が溜まるが、閉塞した部分がないので、つまり、半導体チップ１７と配線基板１０との間では水分が集中的に溜まらない構造となっている。そのため、熱が加えられても、水分は溜まっていないので、あるいは、水分は出ていくので、水分が膨張することによる半導体装置の膨張を防止することができる。それゆえに、半導体装置の外形が変形して不良になったり、実装基板に実装できなくなったり、また、内部の配線が断線したりする、といった不具合を防ぐことができる。
次に、貫通穴１１ｂは、図１に示すように、半導体チップ搭載領域１５の中央部に設けている。そして、配線基板１０の上下両面において、貫通穴１１ｂの端部から配線基板１０の周囲の方向へ０．０７ｍｍの領域までソルダーレジストを除去している。なお、本実施形態では貫通穴１１ｂを１個のみ設けているが、これに限らず複数個設けてもよい。
また、配線基板１０の上面側において、配線パターン８上に設けられている半導体チップ搭載領域１５におけるソルダーレジストに貫通穴１１ｂに通ずる溝状パターン１２を設けている。本実施形態では、貫通穴１１ｂに対し４個の溝状パターン１２を設けている。溝状パターン１２は、直線状の形状を有しており、かつ、貫通穴１１ｂを中心として互いに点対称となるようにそれぞれ形成されている。本実施形態では、配線基板１０の周囲の４方向へ伸びるように形成されており、配線基板１０の上面を真上から見た場合にＸ字状になるように形成されている。このように溝状パターン１２を形成すれば、溝状パターン１２を均一的に形成することになるので、後述するストレスが部分的に印加されるような状態が生じ難い。なお、溝状パターン１２は、以上のように対称になるように設けることに限られるわけではなく、非対称であっても良いし、後述する他の形状であってもよい。
また、溝状パターン１２は、その幅が０．１ｍｍ程度であることが好ましい。ただし、この幅は配線パターン８との位置関係などによって最適値が異なってくる。本実施形態では０．０７ｍｍとした。また、溝状パターン１２は、完全に開口（すなわち、下に設けられている配線パターン８が見える状態、換言すれば配線パターン８が露出している状態）していてもよいし、開口せずある程度の深さを有しているものでもよい。また、溝状パターン１２は、基本的に配線パターン８と重ならない領域に配置するが、重なっても特に問題はない。
また、配線基板１０の上面側における貫通穴１１ｂ周辺近傍に、具体的には貫通穴１１ｂの端部から配線基板１０の周囲の方向へ０．５ｍｍ以内の領域（図中における“ａ”の領域）にメタルパターン１３を設けている。本実施形態では０．２ｍｍの領域に設けた。また、メタルパターン１３は、溝状パターン１２が設けられた領域に設けてもよいし、それ以外の領域に設けてもよい。本実施形態では、溝状パターン１２が設けられた領域以外の領域に設けた。なお、メタルパターン１３を溝状パターン１２が設けられた領域に設ける場合で、かつ、溝状パターン１２が完全に開口している場合は、メタルパターン１３が露出することになるため、その露出するメタルパターン上にメッキを施しておくことが信頼性の観点から好ましい。
以上のように貫通穴１１ｂを設けることで、半導体チップ搭載領域１５に溜まった水分を半導体チップ搭載領域１５から排出することができる。また、以上のように溝状パターン１２を設けることで、この溝状パターン１２を用いて半導体チップ搭載領域１５に溜まった水分を貫通穴１１ｂに誘導することができる。つまり、貫通穴１１ｂおよび溝状パターン１２を設けることで、半導体チップ搭載領域１５に溜まった水分を溝状パターン１２により貫通穴１１ｂに誘導して半導体チップ搭載領域１５から効率よく排出することができる。このため、配線基板１０を用いた半導体装置３０の製造時および実装基板搭載時では、その際に加えられる熱によって半導体装置３０内部において気化膨張を生じず、それゆえに半導体装置３０の膨張を低減することができる。この結果、半導体装置の外形が変形して不良になったり、実装基板に実装できなくなったり、また、内部の配線が断線したりする、といった不具合を防ぐことができる。
すなわち、配線基板１０は、ダミー配線パターン６を設けることにより半導体チップ搭載領域１５（半導体チップ１７（シート状接着剤１６）と配線基板１０との間）において水分が集中的に溜まらないようにするとともに、貫通穴１１ｂおよび溝状パターン１２を設けることにより水分が溜まってしまったとしてもこの水分を効率よく排出することができるようにしたものである。これにより、配線基板１０を用いた半導体装置３０において、その製造時および実装基板搭載時における熱による膨張は確実に低減され、その結果外形が変形して不良になったり、実装基板に実装できなくなったり、また、内部の配線が断線したりする、といった不具合を確実に防ぐことができる。
また、半導体チップ搭載領域１５に貫通穴１１ｂを設けたことで、樹脂封止時に加わる圧力で半導体チップ搭載領域１５に搭載される半導体チップ１７に外部接続端子２０が設けられている下面方向へのストレスが加わる。そこで、以上のように配線基板１０の上面側の貫通穴１１ｂ周辺近傍にメタルパターン１３を設けていることで、半導体チップ１７を支持する力を高めて上記ストレスを低減することができる。また、以上のようにメタルパターン１３を貫通穴１１ｂの端部から０．５ｍｍ以内の領域に設ける、つまり貫通穴１１ｂに極めて近い部分に設けることで、半導体チップ１７を支持する力がより高まって上記ストレスをより低減することができる。
（配線基板の変更例）
以上説明した配線基板１０は、上述の構成に限らず例えば以下のような構成であってもよい。図３は配線基板１０の変更例である配線基板１０ａの平面構造を示しており、図４は配線基板１０の他の変更例である配線基板１０ｂの平面構造を示しており、図５は配線基板１０のさらに他の変更例である配線基板１０ｃの平面構造を示しており、図６は配線基板１０のさらに他の変更例である配線基板１０ｄの平面構造を示している。なお、配線基板１０ａ〜１０ｄは、配線基板１０のダミー配線パターン６、溝状パターン１２、もしくはその双方の形態を変更したものである。以下では、説明の便宜上、この変更部分についてのみ説明を行い、配線基板１０の部材と同一の機能を有する部材には同一の部材番号を付し、その説明を省略する。
まず、配線基板１０ａは、図３に示すように、直線状の形状を有している溝状パターン１２に代えて、ギザギザ状の形状を有している溝状パターン１２ａを設けている。溝状パターン１２は、このように直線状だけでなくギザギザ状であってもよく、また、図示はしていないが曲線状であってもよい。
次に、配線基板１０ｂは、図４に示すように、ダミー配線パターン６をベタパターンでとしたダミー配線パターン６ｂを設けている。
次に、配線基板１０ｃは、図５に示すように、溝状パターン１２の貫通穴１１ｂとは反対側の端部を半導体チップ搭載領域１５の端部まで延長した構造である溝状パターン１２ｃを設けている。また、配線基板１０ｃは、ベタパターンであるダミー配線パターン６ｂに大小２つの四角形の辺となるようなスペース（抜きパターン）を設けた構造であるダミー配線パターン６ｃを設けている。
次に、配線基板１０ｄは、図６に示すように、ベタパターンであるダミー配線パターン６ｂを設けている。また、配線基板１０ｄは、溝状パターン１２ｃの幅を狭くした溝状パターン部（第２溝状パターン部）と、貫通穴１１ｂを中心とした大小４個の（少なくとも１個設けてあればよい）円状の形状を有する（円の円周となるようなスペースを設けた構造である）溝状パターン部（第１溝状パターン部）とを有し、それら各溝状パターン部がそれぞれの溝状パターン部が交差する箇所において結合されている溝状パターン１２ｄを設けている。
また、溝状パターン１２は、以上説明した各構成に限らず、例えば貫通穴１１ｂから伸びる螺旋状の形状を有する溝状パターン（不図示）であってもよい。
（半導体装置の製造方法）
次に、半導体装置３０の製造方法について説明する。図７は、半導体装置３０の製造工程を示している。
まず、図７（ａ）に示すように、配線基板１０の基材１を用意する。本実施形態では、上述のように、基材１として、厚みが０．０６ｍｍの、ガラス繊維にエポキシ樹脂を含浸したコア基板の両面に銅箔１ａを貼り合わせた両面銅張り基板を用いた。
次に、図７（ｂ）に示すように、基材１にドリルもしくはレーザによって貫通穴１１（貫通穴１１ａ，１１ｂ）を形成する（貫通穴形成工程）。本実施形態では、ドリルによって、貫通穴１１ａ，１１ｂともに直径が０．１ｍｍのものを形成した。次に、形成した貫通穴１１ａ，１１ｂに銅メッキを施す。なお、図７（ｂ）では貫通穴１１の穴全体をメッキで埋めているが、上下両面の配線パターンが導通できるのであれば穴周辺部のみでも構わない。
次に、貫通穴１１を形成した基材１の上下両面に所望の配線パターン８を形成する（配線パターン形成工程）。この配線パターン８の形成は公知のサブトラクティブ工法によって行った。簡単に説明すると、まず、基材１の上下両面における銅箔１ａ上にパターンニング用のドライフィルムを貼り付け、マスクパターンにより位置決め、露光、かつエッチングを行ってドライフィルムのパターンを形成する。そして、そのドライフィルムのパターンを元に基材１の上下両面における銅箔１ａをエッチングより加工して所望の配線パターン８を形成する。このとき、貫通穴１１ｂの穴内部およびその周辺部のメタルも除去する。
なお、配線パターン８の形成は、上述したサブトラクティブ工法に限らず、例えばアディティブ工法もしくはセミアディティブ工法によって行ってもよい。その場合は、基板の上下両面に薄層の銅箔を残した基板もしくは全く銅箔のない基板に貫通穴を設け、その後銅メッキにより所望の配線パターンを形成するとともに貫通穴内部の導通を確保することとなる。なお、この場合は、貫通穴１１ａの穴内部のみメッキを施して貫通穴１１ｂの穴内部にはメッキは施さない。
次に、図７（ｃ）に示すように、配線基板１０の上面側（基材１の上面側）において貫通穴１１ｂ周囲の配線パターン８を除去する。ただし、メタルパターン１３を形成するために、貫通穴１１ｂの端部から０．５ｍｍ以内の領域（本実施形態では０．２ｍｍの領域）には配線パターン８を残しておく（メタルパターン形成工程）。
次に、図７（ｄ）に示すように、貫通穴１１および配線パターン８などを形成した基材１の上下両面にスクリーン印刷法もしくはロールコータ法を用いてソルダーレジスト９を塗布する（ソルダーレジスト塗布工程）。本実施形態ではスクリーン印刷法で形成した。このとき、貫通穴１１ａの穴全体にメッキを施さずに穴周辺部のみに施している場合には、貫通穴１１ａの穴内部はソルダーレジスト９で埋める。
次いで、ワイヤボンド端子部、外部接続端子用ランド部、および貫通穴１１ｂなどのソルダーレジスト９から露出している必要がある部分に対応する部分が開口するように、一般的なリソグラフィ法を用いてソルダーレジスト９を所望の形状に整形する（ソルダーレジスト除去工程）。本実施形態では、ソルダーレジストを除去する部分をパターンニングしたマスクを用いてレジストを感光して硬化させた後、不要部分のソルダーレジストを除去して必要な部分を開口させた。このとき、所望の溝状パターン１２を形成する（溝状パターン形成工程）。次いで、開口させた部分にメッキを施す。このメッキは、ワイヤボンド接続が可能なニッケル、パラジウム、もしくは金などを用いて行う。
次に、図７（ｅ）に示すように、配線基板１０の半導体チップ搭載領域１５上にシート状接着剤１６を用いて半導体チップ１７を搭載する（半導体チップ搭載工程）。本実施形態では、半導体チップ１７は０．３３ｍｍの厚みのものを用いた。次いで、ワイヤボンディングを行って半導体チップ１７の電極パッド部と配線基板１０のワイヤボンド端子部とを金属細線１８によって電気的に接続する（接続工程）。本実施形態では、金属細線１８として断面径が２５μｍの金線を用いた。
次に、図７（ｆ）に示すように、トランスファーモールド法により半導体チップ１７および金属細線１８を樹脂１９にて覆って樹脂封止を行う（樹脂封止工程）。本実施形態では、封止樹脂１９としてエポキシ系樹脂を用いた。
次に、図７（ｇ）に示すように、配線基板１０の下面に外部接続端子２０を形成する（外部接続端子形成工程）。本実施形態では、配線基板１０の下面における外部接続端子用ランド部にフラックスを塗布した後に半田ボールを各外部接続端子用ランド部に配列して搭載し、リフロー炉で加熱して半田ボールを溶融させて配線基板１０に固着させて形成した。半田ボールには無鉛の半田ボールを用いた。最後に個片化して半導体装置３０が完成する。
以上説明した半導体装置３０は、いわゆるＢＧＡ型のパッケージ構造を有している。しかしながら、これに限らず、本発明に係る半導体装置は、例えばＬＧＡ（Land Grid Array）型のパッケージ構造を有していてもよい。本発明に係る配線基板の構造は、このような面実装型のパッケージ構造を有する半導体装置において、また、薄型化された半導体装置ならびに環境への配慮から外部接続端子に無鉛の半田が使用されている半導体装置において、有利である。なお、上記ＬＧＡ型とは、外部接続端子を、上記ＢＧＡ型のように半田などの金属ボールを用いて形成するのではなく、半田ペーストなどを塗布して後溶融させて０．１ｍｍ以下程度で形成する、もしくは半田を供給せずに基板のメタルランドのみとしているものである。
また、本発明の半導体装置は、以下のような半導体パッケージとして表現してもよい。すなわち、上記いずれかの配線基板とその上面側に半導体チップを搭載し、導電性の細線により半導体チップと配線基板を導通し、半導体チップと導電性の細線とを覆うように樹脂で封止し、配線基板下面側には外部接続用端子を形成した半導体パッケージ、と表現してもよい。
また、本発明に係る半導体装置は、以上のように面実装型のパッケージ構造を有しており、小型化と電気特性とにおいて他の半導体パッケージに比べて有利な構造を備えているため、携帯電話機や携帯ゲーム機などの携帯型電子機器に好適に適用することができる。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、例えば電子機器等に搭載・内蔵される半導体装置に利用可能であり、特に面実装型のパッケージ構造を有した半導体装置、薄型化された半導体装置、および環境への配慮から外部接続端子に無鉛の半田が使用されている半導体装置に有効である。
本発明の実施形態に係る配線基板の平面図である。 本発明の実施形態に係る図１に示した配線基板を備える半導体装置の断面図である。 図１に示した配線基板の変更例である配線基板の平面図である。 図１に示した配線基板の他の変更例である配線基板の平面図である。 図１に示した配線基板のさらに他の変更例である配線基板の平面図である。 図１に示した配線基板のさらに他の変更例である配線基板の平面図である。 図２に示した半導体装置の製造工程を示す図である。 従来の半導体装置の断面図である。 従来の半導体装置の断面図である。
符号の説明
６ ダミー配線パターン
８ 配線パターン
９ ソルダーレジスト
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ 配線基板
１１ｂ 貫通穴
１２ 溝状パターン
１３ メタルパターン
１５ 半導体チップ搭載領域
１６ シート状接着剤
１７ 半導体チップ
１８ 金属細線（ワイヤ）
１９ 樹脂
２０ 外部接続端子
３０ 半導体装置

Claims (13)

  1. 少なくとも１つの半導体チップを搭載するための半導体チップ搭載領域を有する面とは反対側の面に外部接続端子が設けられ、少なくとも上記半導体チップ搭載領域にソルダーレジストが塗布されている配線基板において、
    上記半導体チップ搭載領域に上記配線基板を貫通する少なくとも１つの貫通穴が設けられ、上記半導体チップ搭載領域におけるソルダーレジストに上記貫通穴に通ずる溝状パターンが設けられ、かつ、上記半導体チップ搭載領域を有する面側の上記貫通穴周辺近傍にメタルパターンが設けられていることを特徴とする配線基板。
  2. 上記メタルパターンは、上記貫通穴の端部から０．５ｍｍ以内の領域に設けられていることを特徴とする請求項１に記載の配線基板。
  3. 上記溝状パターンは１つの上記貫通穴に対して複数の溝状パターンが形成され、
    上記複数の溝状パターンは上記貫通穴を中心として互いに点対称となるようにそれぞれ形成されていることを特徴とする請求項１または２に記載の配線基板。
  4. 上記溝状パターンは、１つの上記貫通穴に対して複数の溝状パターンが形成され、
    上記複数の溝状パターンは、上記貫通穴を中心とした円状の形状を有する第１溝状パターン部と、当該第１溝状パターン部と上記貫通穴とを接続する第２溝状パターン部とからなることを特徴とする請求項１または２に記載の配線基板。
  5. 上記溝状パターンは、上記貫通穴から伸びる螺旋状の形状を有するように形成されていることを特徴とする請求項１または２に記載の配線基板。
  6. 上記溝状パターンは直線状、ギザギザ状、もしくは曲線状の形状を有することを特徴とする請求項３〜５のいずれか一項に記載の配線基板。
  7. 上記半導体チップ搭載領域には、自身に含まれる配線パターンの末端が上記半導体チップ搭載領域内では開放されている形状のダミー配線パターンが設けられていることを特徴とする請求項１〜６のいずれか一項に記載の配線基板。
  8. 半導体チップ搭載領域に半導体チップが搭載され、かつ、上記半導体チップ搭載領域を有する面とは反対側の面に外部接続端子が形成されている請求項１〜７のいずれか一項に記載の配線基板を備えていることを特徴とする半導体装置。
  9. 上記半導体チップはシート状接着剤により上記配線基板へ搭載され、
    上記半導体チップと上記配線基板とは導電性の金属細線により電気的に接続され、
    上記半導体チップと上記金属細線とを覆うように樹脂が設けられて樹脂封止され、
    上記半導体チップ搭載領域を有する面とは反対側の面に外部接続端子が設けられていることを特徴とする請求項８に記載の半導体装置。
  10. 少なくとも１つの半導体チップを搭載するための半導体チップ搭載領域を有する面とは反対側の面に外部接続端子が設けられる配線基板を備えている半導体装置の製造方法であって、
    上記半導体チップ搭載領域に上記配線基板を貫通する少なくとも１つの貫通穴を形成する貫通穴形成工程と、
    上記半導体チップ搭載領域を有する面側における上記貫通穴周辺近傍にメタルパターンを形成するメタルパターン形成工程と、
    上記貫通穴および上記メタルパターンを形成した配線基板にソルダーレジストを塗布するレジスト塗布工程と、
    上記貫通穴に塗布されたソルダーレジストを除去するレジスト除去工程と、
    上記半導体チップ搭載領域におけるソルダーレジストに上記貫通穴に通ずる溝状パターンを形成する溝状パターン形成工程とを有することを特徴とする半導体装置の製造方法。
  11. 上記メタルパターン形成工程において、上記メタルパターンは上記貫通穴の端部から０．５ｍｍ以内の領域に形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 上記レジスト塗布工程前に、上記配線基板に、配線パターンの末端が上記半導体チップ搭載領域内では開放されている形状のダミー配線パターンを含む所望の配線パターンを形成する配線パターン形成工程をさらに有することを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 上記配線基板の上記半導体チップ搭載領域にシート状接着剤を用いて半導体チップを搭載する半導体チップ搭載工程と、
    上記半導体チップと上記配線基板とを導電性の金属細線を用いて電気的に接続する接続工程と、
    上記半導体チップと上記金属細線とを覆うように樹脂を設けて樹脂封止する樹脂封止工程と、
    上記半導体チップ搭載領域を有する面とは反対側の面に外部接続端子を形成する外部接続端子形成工程とをさらに有することを特徴とする請求項１２に記載の半導体装置の製造方法。
JP2008116210A 2008-04-25 2008-04-25 配線基板、半導体装置、ならびに半導体装置の製造方法 Expired - Fee Related JP5117270B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008116210A JP5117270B2 (ja) 2008-04-25 2008-04-25 配線基板、半導体装置、ならびに半導体装置の製造方法
US12/988,697 US8436456B2 (en) 2008-04-25 2009-03-16 Wiring board, semiconductor device and method for manufacturing semiconductor device
PCT/JP2009/055065 WO2009130958A1 (ja) 2008-04-25 2009-03-16 配線基板、半導体装置、ならびに半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008116210A JP5117270B2 (ja) 2008-04-25 2008-04-25 配線基板、半導体装置、ならびに半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2009267163A JP2009267163A (ja) 2009-11-12
JP5117270B2 true JP5117270B2 (ja) 2013-01-16

Family

ID=41216698

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008116210A Expired - Fee Related JP5117270B2 (ja) 2008-04-25 2008-04-25 配線基板、半導体装置、ならびに半導体装置の製造方法

Country Status (3)

Country Link
US (1) US8436456B2 (ja)
JP (1) JP5117270B2 (ja)
WO (1) WO2009130958A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011064873A1 (ja) 2009-11-27 2011-06-03 トヨタ自動車株式会社 半導体装置およびその製造方法
JP5609710B2 (ja) * 2011-02-23 2014-10-22 富士通株式会社 結露検知装置、電子機器、及び結露検知方法
KR102134019B1 (ko) * 2013-11-25 2020-07-14 에스케이하이닉스 주식회사 볼 랜드를 포함하는 기판 및 반도체 패키지와, 그 제조방법
KR102214512B1 (ko) * 2014-07-04 2021-02-09 삼성전자 주식회사 인쇄회로기판 및 이를 이용한 반도체 패키지
US10468340B2 (en) * 2017-06-16 2019-11-05 Advanced Semiconductor Engineering, Inc. Wiring structure and semiconductor package having the same
JP6898203B2 (ja) * 2017-10-27 2021-07-07 株式会社 日立パワーデバイス パワー半導体モジュール
JP2022047632A (ja) * 2020-09-14 2022-03-25 力成科技股▲分▼有限公司 配線基板、半導体装置及びその製造方法半導体装置及びその製造方法半導体装置及びその製造方法
WO2024057709A1 (ja) * 2022-09-14 2024-03-21 ソニーセミコンダクタソリューションズ株式会社 半導体パッケージ、および、電子装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10233463A (ja) * 1997-01-27 1998-09-02 Toshiba Corp 半導体装置およびその製造方法
JP3494593B2 (ja) 1999-06-29 2004-02-09 シャープ株式会社 半導体装置及び半導体装置用基板
JP3654116B2 (ja) * 2000-03-10 2005-06-02 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US6949808B2 (en) * 2001-11-30 2005-09-27 Matsushita Electric Industrial Co., Ltd. Solid-state imaging apparatus and manufacturing method thereof
JP3669500B2 (ja) * 2002-01-29 2005-07-06 シャープ株式会社 半導体装置の製造方法
JP4581768B2 (ja) * 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
JP5000105B2 (ja) * 2005-06-28 2012-08-15 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
JP2009267163A (ja) 2009-11-12
WO2009130958A1 (ja) 2009-10-29
US20110042828A1 (en) 2011-02-24
US8436456B2 (en) 2013-05-07

Similar Documents

Publication Publication Date Title
JP4312766B2 (ja) 半導体装置
US9627309B2 (en) Wiring substrate
JP5117270B2 (ja) 配線基板、半導体装置、ならびに半導体装置の製造方法
US9627308B2 (en) Wiring substrate
JP5138277B2 (ja) 配線基板およびその製造方法
US6285086B1 (en) Semiconductor device and substrate for semiconductor device
US20170033036A1 (en) Printed wiring board, semiconductor package, and method for manufacturing printed wiring board
KR980012316A (ko) 반도체 장치 및 그 제조 방법
JP4659802B2 (ja) 絶縁性配線基板、これを用いた半導体パッケージ、および絶縁性配線基板の製造方法
US7714417B2 (en) Substrate for mounting semiconductor element and method of manufacturing the same
JP5000105B2 (ja) 半導体装置
JP2010232616A (ja) 半導体装置及び配線基板
KR100475337B1 (ko) 고전력칩스케일패키지및그제조방법
KR100629887B1 (ko) 금속 칩스케일 반도체패키지 및 그 제조방법
JP4856410B2 (ja) 半導体装置
JP2007035863A (ja) 半導体装置
JP3875407B2 (ja) 半導体パッケージ
JPH10154768A (ja) 半導体装置及びその製造方法
JP3600138B2 (ja) 半導体装置
JP2002151627A (ja) 半導体装置、その製造方法および実装方法
TWI575619B (zh) 半導體封裝結構及其製作方法
CN117096126A (zh) 封装基板及其制法
KR100781146B1 (ko) 탭 본딩을 이용한 비지에이 패키지 및 그 제조방법
KR20100025218A (ko) 반도체 디바이스 및 그 제조 방법
JP2007012715A (ja) 半導体装置及び基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100826

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120918

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121017

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5117270

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151026

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees