KR102090289B1 - 산화물 스퍼터링 타겟, 이를 이용한 박막 트랜지스터 및 그 제조 방법 - Google Patents

산화물 스퍼터링 타겟, 이를 이용한 박막 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

박막 트랜지스터를 제공한다. 본 발명의 일실시예에 따른 박막 트랜지스터는 게이트 전극, 소스 전극, 상기 소스 전극과 동일층에 위치하며 상기 소스 전극과 마주보는 드레인 전극, 상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극 사이에 위치하는 산화물 반도체층 그리고 상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극 사이에 위치하는 게이트 절연막을 포함하고, 상기 산화물 반도체층은 산화 탈륨을 포함한다.

Description

산화물 스퍼터링 타겟, 이를 이용한 박막 트랜지스터 및 그 제조 방법{OXIDE SPUTTERING TARGET, THIN FILM TRANSISTOR USING THE SAME AND METHOD FOR MANUFACTURING THIN FILM TRANSISTOR}
본 발명은 산화물 스퍼터링 타겟, 이를 이용한 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
현재 박막 트랜지스터(Thin film transistor)는 디스플레이 분야에서 스위칭 및 구동 소자로 이용되고 있으며, 다양한 응용 분야에 이용되고 있다.
디스플레이의 구동 및 스위칭 소자로서 사용되는 것으로, 비정질 실리콘 박막트랜지스터(a-Si TFT)가 있다. 이는 저가의 비용으로 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 가장 널리 쓰이는 소자이다. 그러나, 비정질 실리콘(amorphous silicon)이 많이 사용되고 있지만, 전하 이동도가 낮기 때문에, 고성능 박막 트랜지스터를 제조하는데 한계가 있다. 또한, 다결정 실리콘(polysilicon)을 사용하는 경우, 전하 이동도가 높아 고성능 박막 트랜지스터의 제조가 용이하지만, 원가가 비싸고 균일도가 낮아 대형의 박막 트랜지스터 표시판을 제조하는데 한계가 있다.
이에 따라, 비정질 실리콘보다 전자 이동도가 높고 전류의 ON/OFF 비율이 높으면서, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구가 진행되고 있다.
산화물 반도체 소자로 최근 각광을 받는 것으로 ZnO, IZO(InZnO), GIZO(GaInZnO), IZTO(InZnSnO) 등이 소개되었다. 산화물 반도체 소자는 저온 공정으로 제작이 가능하고 비정질 상이기 때문에 대면적화가 용이한 장점을 가진다. 현재, 이동도(mobility)가 높은 산화물 반도체 물질층, 즉 산화물계 물질층을 박막 트랜지스터의 채널 영역에 사용하기 위한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 새로운 산화물 스퍼터링 타겟, 이를 이용하여 이동도가 증가된 박막 트랜지스터 및 그 제조 방법을 제공하는데 있다.
본 발명의 일실시예에 따른 산화물 스퍼터링 타겟은 탈륨(Thallium; Tl) 그리고 인듐, 아연, 주석, 및 갈륨 중 적어도 하나를 포함한다.
상기 산화물은 탈륨, 아연 및 주석을 포함할 수 있다.
상기 산화물에서 탈륨의 원자수비는 10%이상일 수 있다.
상기 산화물에서 탈륨의 원자수비는 30%이상일 수 있다.
상기 산화물에서 아연과 주석의 원자수비는 1이상일 수 있다.
상기 산화물에서 탈륨의 원자수비는 20%이상일 수 있다.
상기 산화물에서 아연과 주석의 원자수비는 2이상일 수 있다.
상기 산화물에서 아연과 주석의 원자수비는 1이상일 수 있다.
본 발명의 일실시예에 따른 박막 트랜지스터는 게이트 전극, 소스 전극, 상기 소스 전극과 동일층에 위치하며 상기 소스 전극과 마주보는 드레인 전극, 상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극 사이에 위치하는 산화물 반도체층 그리고 상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극 사이에 위치하는 게이트 절연막을 포함하고, 상기 산화물 반도체층은 산화 탈륨 그리고 인듐, 아연, 주석, 및 갈륨 중 적어도 하나를 포함한다.
상기 산화물 반도체층은 탈륨, 아연 및 주석을 포함할 수 있다.
상기 산화물 반도체층에서 탈륨의 원자수비는 30%이상일 수 있다.
상기 산화물 반도층에서 아연과 주석의 원자수비는 1이상일 수 있다.
상기 산화물 반도체층에서 탈륨의 원자수비는 20%이상일 수 있다.
상기 산화물 반도체층에서 아연과 주석의 원자수비는 2이상일 수 있다.
상기 게이트 전극은 상기 산화물 반도체층 아래에 위치하고, 상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체층 위에 위치할 수 있다.
상기 산화물 반도체층의 채널부를 덮으며 상기 소스 전극 및 상기 드레인 전극이 서로 마주보는 측면의 가장자리와 중첩하는 식각 방지막을 더 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극 위에 위치하고, 상기 소스 전극과 상기 드레인 전극 사이에서 상기 식각 방지막의 노출된 상부면을 덮는 절연막을 더 포함할 수 있다.
본 발명의 일실시예에 따른 박막 트랜지스터 제조 방법은 기판 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계, 상기 기판 위에 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층 위에 서로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계 그리고 상기 소스 전극 및 상기 드레인 전극 위에 보호막을 형성하는 단계를 포함하고, 상기 산화물 반도체층은 산화 탈륨 그리고 인듐, 아연, 주석, 및 갈륨 중 적어도 하나를 포함하는 스퍼터링 타겟을 이용하여 형성한다.
상기 산화물 반도체층은 탈륨, 아연 및 주석을 포함하는 스퍼터링 타겟을 이용하여 형성할 수 있다.
본 발명의 일실시예에 따르면, 인듐 대비하여 유효 질량이 작고, 이동도가 증가된 탈륨을 포함한 산화물 스퍼터링 타겟을 이용하여 박막 트랜지스터의 채널을 형성함으로써 유효 질량이 작고, 이동도가 증가된 박막 트랜지스터를 구현할 수 있다.
도 1은 인듐 및 탈륨을 포함하는 산화물 박막 트랜지스터에서 원자수비에 따른 유효 질량을 나타내는 그래프이다.
도 2는 인듐 및 탈륨을 포함하는 산화물 박막 트랜지스터에서 원자수비에 따른 이동도를 나타내는 그래프이다.
도 3은 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 4는 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 5 내지 도 8은 본 발명의 일실시예에 따른 박막 트랜지스터 제조 방법을 나타내는 단면도이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
본 발명의 일실시예에 따른 산화물 스퍼터링 타겟은 탈륨(Tl)을 포함한다. 탈륨(Tl)은 인듐(In)과 마찬가지로 주기율표상 3B족에 속하는 원소이다. 탈륨을 포함하는 신규한 산화물 스퍼터링 타겟은, 예를 들어 TlSnZnO은 탈륨 옥사이드(Thallium Oxide), 징크 옥사이드(Zinc Oxide), 틴 옥사이드(Tin Oxide), 갈륨 옥사이드(Gallium Oxide) 각각의 파우더를 가지고, 비율에 맞게 수용성 매질에 수시간 혼합한 후에 현탁액을 만든다. 이 현탁액에 바인더가 되는 폴리비닐알코올 등을 더해 건조한 후, 고체 물질 안의 바인더를 없애기 위해 대기 중 섭씨 600도 전후로 수시간 고온에서 굽는다. 이 고체 물질을 대기 또는 산소 분위기에서 섭씨 1000도 전후의 온도로 수시간 이상 소결하여 타겟 재료의 덩어리를 만들 수 있다. 여기서, Tl2O3(대략 섭씨 700도)는 In2O3(섭씨 1910도)보다 융점이 낮기 때문에 저온으로 반응시킬 수 있다.
탈륨은 인듐과 동일한 원자가 전자를 갖기 때문에 격자 구조는 유사하나 인듐보다 S오비탈이 크다. 탈륨에서는 S오비탈이 크기 때문에 전자 경로(electron path)가 잘 형성된다.
본 실시예에 따른 산화물에서 탈륨의 원자수비는 10%이상으로 설계할 수 있고, 이 때 아연과 주석의 원자수비는 1이상인 것이 바람직하다.
앞의 실시예와 달리 산화물에 포함된 탈륨의 원자수비는 30%이상으로 설계할 수도 있다. 이 때, 아연과 주석의 원자수비는 1이상인 것이 바람직하다.
앞의 실시예와 달리 산화물에 포함된 탈륨의 원자수비는 20%이상으로 설계할 수도 있다. 이 때, 아연과 주석의 원자수비는 2이상인 것이 바람직하다.
본 실시예에 따른 산화물 스퍼터링 타겟은 인듐 옥사이드(Indium Oxide)를 더 포함할 수 있다.
본 발명의 일실시예에 따른 박막 트랜지스터는 앞서 설명한 탈륨을 포함하는 산화물을 사용하여 반도체층을 형성할 수 있다.
Zn/Sn가 일정비(1이상)인 Zn, Sn, 3B족 물질을 포함한 산화물 반도체인 AlZTO(AlZnSnO), GZTO(GaZnSnO), IZTO(InZnSnO)의 이동도의 최고치는 각각 대략 15cm2/Vs, 25cm2/Vs, 32cm2/Vs 이다. 이와 같이 S궤도의 크기 차이에 의해서 전하 이동도(mobility)는 커진다. 본 실시예는, 이러한 개념(concept)을 탈륨에 확장하여 실증한 것이다.
산화물 반도체에 대하여 압이니시오(Ab-inito) 분자궤도법을 통해 밴드 구조를 계산하여 유효 질량을 계산할 수 있다. 이 때, 유효 질량과 이동성의 관계는 비정질에서 유사한 관계에 있다고 가정하여, 계산한 유효 질량에서 이동도를 계산할 수 있다.
Figure 112013048366296-pat00001
상기와 같은 방법으로 인듐(In)과 탈륨(Tl)의 유효 질량을 계산하여 인듐(In)의 실제 이동도를 사용하여 탈륨(Tl)의 이동도를 추정하였다. 구체적으로, IZTO(InZnSnO)와 TlSnZnO의 이동도를 측정하였다. 여기서, 인듐(In)과 탈륨(Tl) 모두 아연(Zn)과 주석(Sn)의 원자수비는 1이상으로 설계하였다. 또한, μ = C X τ / m*의 C X τ는 결정 구조에 의존하는 정수이기 때문에 결정 구조가 유사한 인듐(In)과 탈륨(Tl)에서 동일한 정수라고 가정한다.
도 1은 인듐 및 탈륨을 포함하는 산화물 박막 트랜지스터에서 원자수비에 따른 유효 질량을 나타내는 그래프이다. 도 1의 가로축에서 인듐(In) 또는 탈륨(Tl)의 조성비(Composition ratio)는 산화물에서의 원자수비를 나타낸다. 그래프의 기울기를 비교하면 유효 질량의 저하에 따른 효과는 탈륨을 사용하는 것이 인듐을 사용하는 것보다 3배 이상이다.
도 2는 인듐 및 탈륨을 포함하는 산화물 박막 트랜지스터에서 원자수비에 따른 이동도를 나타내는 그래프이다.
인듐(In)의 원자수비가 40%이고, 아연(Zn)과 주석(Sn)의 원자수비가 1이상인 경우에 이동도 30 cm2/Vs을 달성할 수 있다. 이에 대응하여 탈륨(Tl)의 경우에는 아연(Zn)과 주석(Sn)의 원자수비가 1이상인 동일한 조건을 가지면서도 탈륨(Tl)의 원자수비가 대략 10%의 원자수비만 가지고도 이동도 10 cm2/Vs에 도달할 수 있다.
도 2를 참고하면, 아연(Zn)과 주석(Sn)의 비율을 1에서 2로 변경하여 실험한 결과로 이동도가 대략 5 cm2/Vs 만큼 높아지는 것을 알 수 있다. 아연(Zn)과 주석(Sn)의 비율을 3:1로 하여 계산한 결과를 도 2에서 파선(dashed line)으로 나타내었다.
도 2를 일부 해석하면, 탈륨의 원자수비 30%이고, 아연(Zn)과 주석(Sn)의 비율이 1일 때와 탈륨의 원자수비 20%이고, 아연(Zn)과 주석(Sn)의 비율이 2일 때 동일하게 이동도 40 cm2/Vs을 달성할 수 있다. 이에 반해, 인듐(In)의 경우에는 원자수비가 70% 이상이 되어야 상기 언급한 이동도 40 cm2/Vs를 달성할 수 있는 점에서 불리하다.
도 3은 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
기판(110) 위에 게이트 전극(124)이 위치한다. 기판(110)은 절연 기판일 수 있으며, 플라스틱 또는 유리 등을 포함할 수 있다.
게이트 전극(124)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu), 구리망간(CuMn)과 같은 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등을 포함할 수 있다. 또는 게이트 전극(124)은 ITO(indium tin oxide), IZO(indium zinc oxide), AZO(aluminium doped ZnO) 등의 투명성 도전 물질을 포함할 수도 있다.
본 실시예에서는 게이트 전극(124)이 단일막으로 형성되는 것으로 설명하였으나, 이에 한정되지 않고 이중막 또는 삼중막 형태 등으로 형성될 수 있다.
이중막 구조를 갖는 경우, 게이트 전극(124)은 하부막 및 상부막으로 형성될 수 있고, 하부막은 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 탄탈늄(Ta), 탄탈늄 합금, 망간(Mn), 망간 합금 중에서 선택된 하나로 이루어질 수 있다. 상부막은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중 선택된 하나로 이루어질 수 있다. 삼중막 구조의 경우, 서로 물리적 성질이 다른 막들이 조합되어 형성될 수 있다
게이트 전극(124) 위에 게이트 절연막(140)이 위치한다. 게이트 절연막(140)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드(SiON), 유기 절연 물질 등을 포함할 수 있다. 게이트 절연막(140)은 두 개 이상의 절연막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 예를 들어, 게이트 절연막(140)의 상층부는 실리콘 옥사이드, 하층부는 실리콘 나이트라이드일 수 있으며, 또는 상층부는 실리콘 옥사이드, 하층부는 실리콘 옥시나이트라이드(SiON)일 수 있다. 산화물 반도체(154)와 접촉하는 게이트 절연막(140)이 산화물을 포함하는 경우, 채널층의 열화를 방지할 수 있다.
게이트 절연막(140) 위에 산화물 반도체층(154)이 위치한다.
본 실시예에 따른 산화물 반도체층(154)은 앞서 설명한 탈륨(Tl)을 포함할 수 있다. 산화물 반도체층(154)은 인듐(In), 아연(Zn), 주석(Sn), 갈륨(Ga) 중 적어도 하나를 더 포함할 수 있다.
또한, 여기서 산화물 반도체층(154)은 절연 특성을 가진 상태에서 반도체 특성을 확보하기 위해 열처리될 수 있다. 열처리 온도는 350도 이상 550도 이하일 수 있다. 열처리 온도가 550도를 넘게 되면 비정질 특성을 상실할 수 있고, 350도 보다 낮으면 반도체 특성 발현이 어려울 수 있다.
본 실시예에 따른 산화물 반도체층(154)에서 탈륨의 원자수비는 10%이상으로 설계할 수 있고, 이 때 아연과 주석의 원자수비는 1이상인 것이 바람직하다.
앞의 실시예와 달리 산화물 반도체층(154)에 포함된 탈륨의 원자수비는 30%이상으로 설계할 수도 있다. 이 때, 아연과 주석의 원자수비는 1이상인 것이 바람직하다.
앞의 실시예와 달리 산화물에 포함된 탈륨의 원자수비는 20%이상으로 설계할 수도 있다. 이 때, 아연과 주석의 원자수비는 2이상인 것이 바람직하다.
본 실시예에서 산화물 반도체층(154)은 스퍼터링 방법으로 형성할 수 있다.
산화물 반도체층(154) 위에 소스 전극(173) 및 드레인 전극(175)이 산화물 반도체층(154)의 채널 부분을 노출하면서 서로 마주보고 있다.
소스 전극(173) 및 드레인 전극(175) 위에는 산화물 반도체층(154)의 채널 부분을 덮으면서 보호막(180)이 위치한다. 보호막(180)은 질화 규소 또는 산화 규소로 형성할 수 있다.
도 4는 본 발명의 일실시예에 따른 박막 트랜지스터를 나타내는 단면도이다.
도 4를 참고하면, 도 3의 실시예와 달리 에치 스톱퍼(Etch Stopper 구조를 나타낸다. 구체적으로, 기판(110) 위에 박막 트랜지스터에서 제어 전극에 해당하는 게이트 전극(124)이 위치하고, 게이트 전극(124)을 덮도록 기판(110) 위에 게이트 절연막(140)이 위치한다.
산화물 반도체층(154)의 채널 영역에 대응하는 위치에 식각 방지막(165)이 위치한다. 식각 방지막(165)의 가장자리와 중첩하도록 소스 전극(173) 및 드레인 전극(175)이 반도체층(154) 위에 서로 이격되어 위치한다. 소스 전극(173) 및 드레인 전극(175)이 이격된 위치에서 식각 방지막(165)이 부분적으로 노출될 수 있다. 식각 방지막(165)은 실리콘 계열의 산화물 또는 질화물로 형성될 수 있다.
소스 전극(173) 및 드레인 전극(175) 위에 보호막(180)이 위치한다. 보호막(180)은 소스 전극(173)과 드레인 전극(175)이 서로 이격된 공간을 채우며 형성되고, 상기 이격된 공간에 의해 노출되어 있는 식각 방지막(165)을 덮도록 형성된다.
앞에서 설명한 차이점 외에 도 3에서 설명한 내용은 도 4의 실시예에 대부분 적용할 수 있다.
또한, 도 3 및 도 4에서 설명한 실시예는 채널부를 포함하는 반도체층 하부에 게이트 전극이 위치하는 바텀 게이트 구조로 설명되었으나, 이에 한정되지 않고 반도체층 상부에 게이트 전극이 위치하는 탑 게이트 구조에도 적용 가능하다.
도 5 내지 도 8은 본 발명의 일실시예에 따른 박막 트랜지스터 제조 방법을 나타내는 단면도이다.
도 5를 참고하면, 게이트 전극(124)을 덮도록 기판(110) 위에 게이트 절연막(140)을 형성한다. 게이트 절연막(140)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드(SiON)로 형성할 수 있고, 스퍼터링 방법 등으로 형성할 수 있다. 여기서는 단일막 형태로 설명하였으나, 게이트 절연막(140)은 실리콘 옥사이드, 실리콘 나이트라이드 또는 실리콘 옥사이드와 실리콘 옥시나이트라이드(SiON)의 이중막으로 형성될 수 있다. 이 때, 실리콘 옥사이드로 형성되는 막은 하기 설명할 반도체층(154)에 인접한 층이 될 수 있다.
도 6을 참고하면, 게이트 절연막(140) 위에 반도체 물질층을 형성한 후 패터닝하여 반도체층(154)을 형성한다. 반도체층(154)은 산화물 반도체로 형성할 수 있다. 본 실시예에서 산화물 반도체는 앞에서 설명한 탈륨(Tl)을 포함할 수 있다. 산화물 반도체층(154)은 인듐(In), 아연(Zn), 주석(Sn), 갈륨(Ga) 중 적어도 하나를 더 포함할 수 있다.
본 실시예에서 반도체 물질층을 형성할 때 화학 기상 증착법, 스퍼터링 방법, 펄스 레이저 증착법(Pulsed laser deposition), 원자층 증착법(Atomic layer deposition), 스핀 코팅법, 잉크젯 프린팅, 롤투롤 방법, 나노 임프린팅 방법 등을 사용하여 형성할 수 있으나, 스퍼터링 방법을 사용하는 것이 바람직하다.
도 7을 참고하면, 반도체층(154)의 채널 영역에 대응하는 위치에 식각 방지막(ES)을 형성한다. 식각 방지막(ES)은 실리콘 계열의 산화물 또는 질화물로 형성될 수 있다. 식각 방지막(ES)은 이후 공정에서 발생할 수 있는 산화 규소(SiO2)나 수증기가 반도체층(154)의 채널부를 침투하는 것을 방지하는 역할을 할 수 있다.
도 8을 참고하면, 식각 방지막(ES)의 가장자리와 중첩하도록 소스 전극(173) 및 드레인 전극(175)을 형성한다. 소스 전극(173) 및 드레인 전극(175)은 게이트 전극(124)을 중심으로 서로 마주본다. 소스 전극(173) 및 드레인 전극(175)이 이격된 위치에서 식각 방지막(ES)은 부분적으로 노출되어 있다.
소스 전극(173) 및 드레인 전극(175)은 알루미늄이나 알루미늄 합금 등 알루미늄 계열 금속, 은이나 은 합금 등 은 계열 금속, 구리나 구리망간과 같은 구리 합금 등 구리 계열 금속, 몰리브덴이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬, 탄탈륨 및 티타늄 따위로 만들어질 수 있다. 예를 들어, 몰리브덴 합금으로 Mo-Nb, Mo-Ti가 있다. 또는 소스 전극(173) 및 드레인 전극(175)은 ITO, IZO, AZO 등의 투명성 도전 물질로 만들어질 수도 있다. 소스 전극(173) 및 드레인 전극(175)은 두 개 이상의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 예를 들어, Mo/Al/Mo, Mo/Al, Mo/Cu, CuMn/Cu, Ti/Cu 등이 있다.
식각 방지막(ES)의 노출된 면과, 소스 전극(173) 및 드레인 전극(175)을 덮도록 게이트 절연막(140) 위에 보호막(180)을 형성한다. 보호막(180)은 산화 규소, 질화 규소, 산질화 규소(SiON) 또는 유기막 등으로 형성할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110 기판 124 게이트 전극
154 반도체층 173 소스 전극
175 드레인 전극 180 보호막
ES 식각 방지막

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  9. 게이트 전극,
    소스 전극,
    상기 소스 전극과 동일층에 위치하며 상기 소스 전극과 마주보는 드레인 전극,
    상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극 사이에 위치하는 산화물 반도체층, 그리고
    상기 게이트 전극과 상기 소스 전극 또는 상기 드레인 전극 사이에 위치하는 게이트 절연막을 포함하고,
    상기 산화물 반도체층은 산화 탈륨 그리고 인듐, 아연, 주석, 및 갈륨 중 적어도 하나를 포함하고,
    상기 산화물 반도체층에서 탈륨의 원자수비는 10% 이상인 박막 트랜지스터.
  10. 제9항에서,
    상기 산화물 반도체층은 탈륨, 아연 및 주석을 포함하는 박막 트랜지스터.
  11. 제10항에서,
    상기 산화물 반도체층에서 탈륨의 원자수비는 30%이상인 박막 트랜지스터.
  12. 제11항에서,
    상기 산화물 반도체층에서 아연과 주석의 원자수비는 1이상인 박막 트랜지스터.
  13. 제10항에서,
    상기 산화물 반도체층에서 탈륨의 원자수비는 20%이상인 박막 트랜지스터.
  14. 제13항에서,
    상기 산화물 반도체층에서 아연과 주석의 원자수비는 2이상인 박막 트랜지스터.
  15. 제9항에서,
    상기 게이트 전극은 상기 산화물 반도체층 아래에 위치하고, 상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체층 위에 위치하는 박막 트랜지스터.
  16. 제15항에서,
    상기 산화물 반도체층의 채널부를 덮으며 상기 소스 전극 및 상기 드레인 전극이 서로 마주보는 측면의 가장자리와 중첩하는 식각 방지막을 더 포함하는 박막 트랜지스터.
  17. 제16항에서,
    상기 소스 전극 및 상기 드레인 전극 위에 위치하고, 상기 소스 전극과 상기 드레인 전극 사이에서 상기 식각 방지막의 노출된 상부면을 덮는 절연막을 더 포함하는 박막 트랜지스터.
  18. 기판 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계,
    상기 기판 위에 산화물 반도체층을 형성하는 단계,
    상기 산화물 반도체층 위에 서로 마주하는 소스 전극 및 드레인 전극을 형성하는 단계 그리고
    상기 소스 전극 및 상기 드레인 전극 위에 보호막을 형성하는 단계를 포함하고,
    상기 산화물 반도체층은 산화 탈륨 그리고 인듐, 아연, 주석, 및 갈륨 중 적어도 하나를 포함하는 스퍼터링 타겟을 이용하여 형성하고,
    상기 산화물 반도체층에서 탈륨의 원자수비는 10% 이상인 박막 트랜지스터 제조 방법.
  19. 제18항에서,
    상기 산화물 반도체층은 탈륨, 아연 및 주석을 포함하는 스퍼터링 타겟을 이용하여 형성하는 박막 트랜지스터 제조 방법.
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