KR101437779B1 - 산화물 반도체층을 갖는 박막트랜지스터 및 이의 제조방법 - Google Patents

산화물 반도체층을 갖는 박막트랜지스터 및 이의 제조방법 Download PDF

Info

Publication number
KR101437779B1
KR101437779B1 KR1020130052407A KR20130052407A KR101437779B1 KR 101437779 B1 KR101437779 B1 KR 101437779B1 KR 1020130052407 A KR1020130052407 A KR 1020130052407A KR 20130052407 A KR20130052407 A KR 20130052407A KR 101437779 B1 KR101437779 B1 KR 101437779B1
Authority
KR
South Korea
Prior art keywords
semiconductor layer
oxide semiconductor
metal
metal dots
substrate
Prior art date
Application number
KR1020130052407A
Other languages
English (en)
Inventor
홍진표
강태성
구자현
김태윤
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to KR1020130052407A priority Critical patent/KR101437779B1/ko
Application granted granted Critical
Publication of KR101437779B1 publication Critical patent/KR101437779B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02623Liquid deposition
    • H01L21/02628Liquid deposition using solutions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

박막트랜지스터 및 이의 제조방법을 제공한다. 박막트랜지스터는 기판 상에 위치하는 게이트 전극을 구비한다. 상기 게이트 전극 상에 게이트 절연막이 위치한다. 상기 게이트 절연막 상에 산화물 반도체층이 위치한다. 상기 산화물 반도체층 상에 금속 도트들이 위치한다. 상기 산화물 반도체층의 양단에 소오스 전극과 드레인 전극이 각각 접속한다.

Description

산화물 반도체층을 갖는 박막트랜지스터 및 이의 제조방법 {Thin Film Transistor Having Oxide Semiconductor and Method for Fabricating the Same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 박막트랜지스터에 관한 것이다.
산화물 반도체 박막트랜지스터는 산화물 반도체를 채널층으로 사용한 박막트랜지스터를 의미한다. 이러한 산화물 반도체 박막트랜지스터는 기존의 비정질 실리콘층을 사용한 박막트랜지스터에 비해 높은 전자이동도를 나타내며 다결정 실리콘층을 사용한 박막트랜지스터에 비해 우수한 균일도를 나타내는 장점이 있다.
이러한 산화물 반도체는 그 내부의 산소 공공이 전도성 전하를 제공하는 역할을 하고 있다. 외부의 산소 또는 수분이 산화물 반도체에 흡착하는 경우 전하 농도 변화가 발생할 수 있고, 그 결과 외부 환경에 따라 산화물 반도체 박막트랜지스터의 전기적 특성 변화가 발생할 수 있다. 따라서, 산화물 반도체 박막트랜지스터를 제조할 때 보호막을 적용하려는 시도가 있다(대한민국 공개특허 2011-0032360).
또한, 산화물 반도체의 전자이동도는 더욱 향상될 필요가 있다.
본 발명이 해결하고자 하는 과제는 전하이동도가 향상되면서도 산소 또는 수분 등 외부 기체에 의해 전기적 특성 변화가 적은 박막트랜지스터 및 이의 제조방법을 제공함에 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 박막트랜지스터를 제공한다. 박막트랜지스터는 기판 상에 위치하는 게이트 전극을 구비한다. 상기 게이트 전극 상에 게이트 절연막이 위치한다. 상기 게이트 절연막 상에 산화물 반도체층이 위치한다. 상기 산화물 반도체층 상에 금속 도트들이 위치한다. 상기 산화물 반도체층의 양단에 소오스 전극과 드레인 전극이 각각 접속한다.
상기 금속 도트들은 상기 산화물 반도체층의 일함수와 같거나 혹은 이에 비해 낮은 일함수를 가질 수 있다. 이와 더불어서 또는 이와 별도로 상기 금속 도트들은 상기 산화물 반도체층을 구성하는 금속에 비해 산화도가 더 클 수 있다. 구체적으로, 상기 금속 도트들은 상기 산화물 반도체층을 구성하는 금속의 표준 전극 전위에 비해 음의 방향으로 큰 표준 전극 전위를 가질 수 있다.
상기 산화물 반도체층은 다결정 구조를 갖는 반도체층일 수 있다. 일 예로서, 상기 산화물 반도체층은 ZnO층일 수 있다. 이 경우, 상기 금속 도트들은 Al, In, Ag, Ta, W, Ti, Mo, Ca, 및 이들 각각의 합금으로 이루어진 군에서 선택될 수 있다. 또는, 상기 금속 도트들은 Mn, Ti, Al, Ce, Na, Ca, K, Li, Zr, Ga, Cr, Co, Ni, Fe, Nb, V, Te, Mg, Cs, 및 이들 각각의 합금으로 이루어진 군에서 선택될 수 있다.
상기 기판은 고분자 기판일 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 박막트랜지스터의 제조방법을 제공한다. 먼저, 기판 상에 게이트 전극을 형성한다. 상기 게이트 전극 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 산화물 반도체층을 형성한다. 상기 산화물 반도체층 상에 금속 도트들을 형성한다. 상기 산화물 반도체층의 양단에 접속하는 소오스 전극과 드레인 전극을 형성한다.
상기 산화물 반도체층은 용액 공정을 사용하여 형성할 수 있다. 구체적으로, 상기 산화물 반도체층은 금속염과 용매를 포함하는 용액 조성물을 상기 게이트 절연막 상에 코팅한 후 이를 열처리하여 형성할 수 있다.
본 발명에 따르면, 전하이동도가 향상되면서도 산소 또는 수분 등 외부 기체에 의해 전기적 특성 변화가 적은 박막트랜지스터를 얻을 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터를 나타낸 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막트랜지스터를 나타낸 단면도이다.
도 3 및 도 4는 제조예에 따른 박막트랜지스터의 VG-ID 커브들을 나타내는 그래프들이다.
도 5 및 도 6은 비교예에 따른 박막트랜지스터의 VG-ID 커브들을 나타내는 그래프들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
본 명세서에서 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한, 본 명세서에서 위쪽, 상(부), 상면 등의 방향적인 표현은 아래쪽, 하(부), 하면 또는 옆쪽, 측(부), 측면 등의 의미로도 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며, 절대적인 방향을 의미하는 것처럼 한정적으로 이해되어서는 안 된다.
또한, 본 명세서에서 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터를 나타낸 단면도이다.
도 1을 참조하면, 기판(10)이 제공된다. 기판(10)은 유리, 금속, 반도체, 또는 고분자 기판일 수 있다. 고분자 기판은 일 예로서 PET 기판일 수 있고, 반도체 기판은 일 예로서 결정성 실리콘 기판일 수 있고, 금속 기판은 일 예로서 SUS 기판일 수 있다.
기판(10) 상에 버퍼층(11)이 형성될 수 있다. 버퍼층(11)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 복합층으로 형성될 수 있다. 버퍼층(11)은 기판(10)으로부터 후술하는 반도체층으로 유입될 수 있는 불순물을 차단하기 위한 층일 수 있다. 그러나, 버퍼층(11)을 형성하는 것은 생략될 수 있다.
버퍼층(11) 상에 게이트 전극(G)을 형성할 수 있다. 게이트 전극(G)은 알루미늄, 은, 구리, 몰리브덴, 크롬, 티타늄, 탄탈륨, 및 이들 각각의 합금들을 포함하는 군에서 선택되는 하나의 금속 전극일 수 있다. 그러나, 이에 한정되지 않고 기판(10)이 반도체 또는 금속 기판인 경우, 버퍼층(11)과 게이트 전극(G)의 형성이 생략되고 기판(10) 자체가 게이트 전극으로서의 역할을 수행할 수도 있다.
게이트 전극(G) 상에 게이트 절연막(15)이 형성될 수 있다. 게이트 절연막(15)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 복합막일 수 있다.
게이트 절연막(15) 상에 산화물 반도체층(C)을 형성할 수 있다. 산화물 반도체층(C)은 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, 또는 GaInZnO일 수 있다. 산화물 반도체층(C)은 다결정 구조를 갖는 반도체층 일 예로서, ZnO막일 수 있다. 다결정 구조를 갖는 산화물 반도체층(C)은 비정질 구조를 갖는 산화물 반도체 예를 들어, InGaZnO에 비해 전하 이동도가 높을 수 있다. 또한, InGaZnO에 비해 가격이 비싼 In 또는 Ga를 사용하지 않음에 따라 공정단가를 낮출 수 있는 장점 또한 있을 수 있다. 그러나, 다결정 구조를 갖는 산화물 반도체층은 그 내부에 존재하는 그레인 바운더리가 전하 트랩 사이트로 작용함에 따라 전하 이동도가 제한될 수 있는단점이 있을 수 있다.
산화물 반도체층(C)은 기상증착법 일 예로서 스퍼터링법, 또는 용액 공정을 통해 형성된 반도체층일 수 있다. 산화물 반도체층(C)을 용액 공정을 사용하여 형성하는 경우, 금속염과 용매를 포함하는 용액 조성물을 게이트 절연막(15) 상에 코팅한 후 이를 열처리하여 산화물 반도체층(C)을 형성할 수 있다. 이 때, 금속염은 금속 아세테이트(metal acetate), 금속 나이트레이트(metal nitrate) 또는 금속 하이드록사이드(metal hydroxide)일 수 있다. 산화물 반도체층(C)이 ZnO막인 경우에, 상기 금속염은 아연염일 수 있다. 아연염은 ZnO 파우더와 암모늄 하이드록사이드(NH4OH)를 사용하여 얻어질 수 있다. 이와 같이 용액 공정을 통해 형성한 산화물 반도체층(C)은 열처리 과정에서 용매의 증발로 인해 다공성 구조를 가질 수 있다. 이 경우, 외부의 산소 및 수분의 흡착이 쉬워질 수 있고 이는 산화물 반도체층(C)의 전하 이동도의 변화를 유발할 수 있다.
이 후, 산화물 반도체층(C) 상에 소오스 전극(S)과 드레인 전극(D)을 형성할 수 있다. 소오스 전극(S)과 드레인 전극(D)은 섀도우 마스크를 사용하면서 금속을 증착함으로써 형성될 수 있다. 소오스 전극(S)과 드레인 전극(D)은 알루미늄, 은, 구리, 몰리브덴, 크롬, 티타늄, 탄탈륨, 및 이들 각각의 합금들을 포함하는 군에서 선택되는 하나의 금속 전극들일 수 있다.
소오스 전극(S)와 드레인 전극(D) 사이에 노출된 산화물 반도체층(C) 상에 금속 도트들(20)을 형성할 수 있다. 그러나, 이에 한정되는 것은 아니고 산화물 반도체층(C) 상에 금속 도트들(20)을 형성한 후, 소오스 전극(S)과 드레인 전극(D)을 형성할 수도 있다. 산화물 반도체층(C) 상에 약 1nm 내지 10nm의 두께를 갖는 매우 얇은 금속층을 형성하는 경우, 이 금속층은 연속된 층으로 형성되지 않고 도시된 바와 같은 금속 도트들(20)로 형성될 수 있다. 이 때, 금속 도트들(120)을 형성하는 것은 기상증착법, 일 예로서 열 증착법, 전자빔 증착법, 스퍼터링법, 화학기상증착법 등을 사용하여 형성할 수 있다.
다른 예로서, AAO 템플레이트를 산화물 반도체층(C) 상에 배치한 후 기상증착법을 수행하여 금속 도트들(20)을 형성할 수도 있다. 또는, 기상증착법, 스핀코팅법, 또는 프린팅 등의 방법을 사용하여 금속막을 형성한 후, 이를 어닐링 일 예로서 레이저 어닐링하거나, 또는 반응성 이온 식각법을 사용하여 식각하여 금속 도트들(20)을 형성할 수 있다. 금속 도트들(20)은 1 내지 50nm의 크기를 가질 수 있다.
이러한 방법을 사용하여 금속 도트들(20)을 형성하는 경우, 비교적 낮은 온도(약 250도 이하)에서 금속 도트들(20)을 형성할 수 있으므로, 산화물 반도체층(C) 특히 용액 공정법을 사용하여 형성된 산화물 반도체층(C)의 손상을 줄일 수 있고, 또한 기판(10)이 고분자 기판 등의 플렉서블 기판인 경우 기판(10)에 가하는 열적 손상을 최소화할 수 있다.
금속 도트들(20)은 산화물 반도체층(C)의 일함수와 같거나 혹은 이에 비해 낮은 일함수를 가질 수 있다. 이 경우, 금속 도트들(20)은 산화물 반도체층(C)에 오믹 접촉할 수 있다. 나아가, 산화물 반도체층(C)이 그레인 바운더리를 갖는 다결정 구조를 갖는 경우, 그레인 바운더리 내로 금속 도트들(20)로부터의 금속이 확산에 의해 유입될 수 있고 이 경우 그레인 바운더리에 의한 전하 트랩 확률을 줄일 수 있다. 이에 따라, 전하 손실을 줄일 수 있고 또한 전하이동도의 증가를 가져올 수 있다. 산화물 반도체층(C)이 ZnO (일함수는 약 4.45eV) 기반의 산화물 반도체층 인 경우에 이러한 금속 도트들(20)은 Al, In, Ag, Ta, W, Ti, Mo, Ca, 또는 이들 각각의 합금일 수 있다.
금속 도트들(20)은 산화물 반도체층(C)을 구성하는 금속에 비해 산화도가 더 큰 금속일 수 있다. 이 경우, 외부에서 산소 또는 수분이 유입되어 들어오더라도 산화물 반도체층(C) 내의 산소공공에 비해 금속 도트들(120)이 먼저 산화될 수 있어, 산화물 반도체층(C) 내로 산소 또는 수분이 유입되는 것을 막을 수 있다. 그 결과, 산화물 반도체층(C) 내의 산소공공 레벨 변화를 막을 수 있어, 박막트랜지스터의 전기적 특성 변화를 줄일 수 있다. 이에 따라, 금속 도트들(120) 자체가 패시베이션층으로서의 역할을 수행할 수 있다. 이는 앞서 설명한 바와 같이, 산화물 반도체층(C)이 용액공정을 통해 형성되어 다공성을 갖는 경우 산소 또는 수분에 더욱 취약할 수 있는데, 금속 도트들(120) 형성을 통해 산소 또는 수분이 산화물 반도체층(C)으로 유입되는 것을 방지할 수 있어 더욱 큰 효과를 나타낼 수 있다. 일 예로서, 금속 도트들(20)은 산화물 반도체층(C)을 구성하는 금속의 표준 전극 전위에 비해 음의 방향으로 큰 표준 전극 전위를 가질 수 있다. 구체적으로, 산화물 반도체층(C)이 ZnO (표준 전극 전위는 약 -0.7V) 기반의 산화물 반도체층 인 경우에 금속 도트들(20)은 Mn, Ti, Al, Ce, Na, Ca, K, Li, Zr, Ga, Cr, Co, Ni, Fe, Nb, V, Te, Mg, Cs, 또는 이들 각각의 합금일 수 있다.
금속 도트들(20)은 산화물 반도체층(C)의 일함수와 같거나 혹은 이에 비해 낮은 일함수를 가지면서, 산화물 반도체층(C)을 구성하는 금속에 비해 산화도가 더 클 수 있다. 이 경우, 금속 도트들(20)은 Al 또는 Ti, Ca 또는 이들 각각의 합금일 수 있다.
한편, 금속 도트들(20)의 종류를 선택함에 따라 산화물 반도체층(20)의 전하이동도가 조절될 수 있으므로, 박막트랜지스터의 문턱 전압 조절 또한 가능할 수 있다.
이러한 박막트랜지스터는 유기전계발광장치, 액정표시장치, 전자종이, 플렉서블 표시장치, 이미지 센서, 전자 테크 분야에 적용가능하다.
도 2은 본 발명의 다른 실시예에 따른 박막트랜지스터를 나타낸 단면도이다. 본 실시예에 따른 박막트랜지스터는 후술하는 것을 제외하고는 도 1을 참조하여 설명한 박막트랜지스터와 실질적으로 동일할 수 있다.
도 2를 참조하면, 금속 도트들(20)을 형성하기 전에 소오스 전극(S)과 드레인 전극(D)의 측벽 상에 절연 스페이서(17)를 형성할 수 있다. 절연 스페이서(17)를 형성함으로써, 금속 도트들(20)과 소오스 전극(S) 또는 드레인 전극(D) 사이에 단락이 발생하는 것을 방지할 수 있다. 절연 스페이서(17)를 형성하는 것은 금속 도트들(20)을 형성하기 전에 소오스 드레인 전극들(S, D)이 형성된 기판 상에 절연막을 적층한 후 이를 이방성 식각함으로써 수행할 수 있다. 절연 스페이서(17)는 실리콘 산화물 또는 실리콘 질화물일 수 있다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예들에 의해 한정되는 것은 아니다.
<실험예들; examples>
<박막트랜지스터 제조예>
단결정 실리콘 기판 상에 단결정 실리콘 기판을 열산화하여 약 100nm의 실리콘 산화막을 형성하였다. 실리콘 산화막 상에 스핀코팅 방법을 사용하여 5~40nm의 ZnO 반도체층을 형성하였다. ZnO 반도체층 상에 Al 금속을 섀도우 마스크를 사용하여 증착함으로써, 소오스 및 드레인 전극들을 형성하였다. 소오스 전극과 드레인 전극 사이에 노출된 ZnO 반도체층 상에 열증착법을 사용하여 수 nm 크기의 Al 도트들을 형성하였다.
<비교예>
Al 도트들을 형성하지 않은 것을 제외하고는 제조예와 동일한 방법을 사용하여 박막트랜지스터를 제조하였다.
도 3은 제조예에 따른 박막트랜지스터의 게이트 전극에 기입된 시간동안 약 20V의 전압을 인가한 후 측정한 VG-ID 커브들(VD=10V)을 나타낸 그래프이고, 도 4는 제조예에 따른 박막트랜지스터의 게이트 전극에 기입된 시간동안 약 -20V의 전압을 인가한 후 측정한 VG-ID 커브들(VD=10V)을 나타낸 그래프이다.
도 5는 비교예에 따른 박막트랜지스터의 게이트 전극에 기입된 시간동안 약 20V의 전압을 인가한 후 측정한 VG-ID 커브들(VD=10V)을 나타낸 그래프이다. 도 6은 비교예에 따른 박막트랜지스터의 게이트 전극에 기입된 시간동안 약 -20V의 전압을 인가한 후 측정한 VG-ID 커브들(VD=10V)을 나타낸 그래프이다. 이 때, 단결정 실리콘 기판은 게이트 전극으로서의 역할을 수행하였다.
도 3, 도 4, 도 5 및 도 6을 참조하면, 제조예에 따른 박막트랜지스터는 게이트 전극에 20V(도 3) 또는 -20V(도 4)의 전압을 0초, 400초, 1200초, 1600초, 2000초, 2800초, 또는 3200초 인가한 후, VG-ID 커브를 측정하더라도 거의 동일한 커브를 얻을 수 있음을 알 수 있다. 반면, Al 도트들을 형성하지 않은 비교에에 따른 박막트랜지스터는 게이트 전극에 20V(도 5) 또는 -20V(도 6)의 전압을 0초, 400초, 1200초, 1600초, 2000초, 2800초, 또는 3200초 인가한 후, 측정된 VG-ID 커브들이 모두 다른 또는 제조예에 비해 변화가 심한 프로파일을 갖는 것을 알 수 있다. 따라서, 제조예 따른 박막트랜지스터는 극심한 환경에서도 신뢰성있는 균일한 전기적 특성을 나타낼 수 있음을 알 수 있다. 이는 금속 도트가 패시베이션의 역할을 매우 양호하게 수행함에 따른 결과로 이해될 수 있다.
또한, 제조예에 따른 박막트랜지스터의 반도체층은 약 11.36 cm2/Vs의 전하 이동도를 나타내는 반면, 비교예에 따른 박막트랜지스터의 반도체층은 약 1 내지 3 cm2/Vs의 전하이동도를 나타내었다. 이러한 결과로부터, 금속 도트 내의 금속이 반도체층 내로 유입되어 그레인 바운더리에서 발생되는 전하 손실을 줄인 것을 예측할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (20)

  1. 기판 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 산화물 반도체층;
    상기 산화물 반도체층 상에 위치하는 금속 도트들; 및
    상기 산화물 반도체층의 양단에 접속하는 소오스 전극과 드레인 전극을 포함하는 박막트랜지스터.
  2. 제1항에 있어서,
    상기 금속 도트들은 상기 산화물 반도체층의 일함수와 같거나 혹은 이에 비해 낮은 일함수를 갖는 박막트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 금속 도트들은 상기 산화물 반도체층을 구성하는 금속에 비해 산화도가 더 큰 박막트랜지스터.
  4. 제3항에 있어서,
    상기 금속 도트들은 상기 산화물 반도체층을 구성하는 금속의 표준 전극 전위에 비해 음의 방향으로 큰 표준 전극 전위를 갖는 박막트랜지스터.
  5. 제1항에 있어서,
    상기 산화물 반도체층은 다결정 구조를 갖는 반도체층인 박막트랜지스터.
  6. 제1항 또는 제5항에 있어서,
    상기 산화물 반도체층은 ZnO층인 박막트랜지스터.
  7. 제6항에 있어서,
    상기 금속 도트들은 Al, In, Ag, Ta, W, Ti, Mo, Ca, 및 이들 각각의 합금으로 이루어진 군에서 선택되는 금속인 박막트랜지스터.
  8. 제6항에 있어서,
    상기 금속 도트들은 Mn, Ti, Al, Ce, Na, Ca, K, Li, Zr, Ga, Cr, Co, Ni, Fe, Nb, V, Te, Mg, Cs,및 이들 각각의 합금으로 이루어진 군에서 선택되는 금속인 박막트랜지스터.
  9. 제1항에 있어서,
    상기 기판은 고분자 기판인 박막트랜지스터.
  10. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 게이트 절연막을 형성하는 단계
    상기 게이트 절연막 상에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 상에 금속 도트들을 형성하는 단계; 및
    상기 산화물 반도체층의 양단에 접속하는 소오스 전극과 드레인 전극을 형성하는 단계를 포함하는 박막트랜지스터 제조방법.
  11. 제10항에 있어서,
    상기 금속 도트들은 상기 산화물 반도체층의 일함수와 같거나 혹은 이에 비해 낮은 일함수를 갖는 박막트랜지스터 제조방법.
  12. 제10항 또는 제11항에 있어서,
    상기 금속 도트들은 상기 산화물 반도체층을 구성하는 금속에 비해 산화도가 더 큰 박막트랜지스터 제조방법.
  13. 제12항에 있어서,
    상기 금속 도트들은 상기 산화물 반도체층을 구성하는 금속의 표준 전극 전위에 비해 음의 방향으로 큰 표준 전극 전위를 갖는 박막트랜지스터 제조방법.
  14. 제10항에 있어서,
    상기 산화물 반도체층은 용액 공정을 사용하여 형성하는 박막트랜지스터 제조방법.
  15. 제14항에 있어서,
    상기 산화물 반도체층은 금속염과 용매를 포함하는 용액 조성물을 상기 게이트 절연막 상에 코팅한 후 이를 열처리하여 형성하는 박막트랜지스터 제조방법.
  16. 제10항에 있어서,
    상기 산화물 반도체층은 다결정 구조를 갖는 반도체층인 박막트랜지스터 제조방법.
  17. 제10항 또는 제16항에 있어서,
    상기 산화물 반도체층은 ZnO층인 박막트랜지스터 제조방법.
  18. 제17항에 있어서,
    상기 금속 도트들은 Al, In, Ag, Ta, W, Ti, Mo, Ca, 및 이들 각각의 합금으로 이루어진 군에서 선택되는 금속인 박막트랜지스터 제조방법.
  19. 제17항에 있어서,
    상기 금속 도트들은 Mn, Ti, Al, Ce, Na, Ca, K, Li, Zr, Ga, Cr, Co, Ni, Fe, Nb, V, Te, Mg, Cs, 및 이들 각각의 합금으로 이루어진 군에서 선택되는 금속인 박막트랜지스터 제조방법.
  20. 제10항에 있어서,
    상기 기판은 고분자 기판인 박막트랜지스터 제조방법.


KR1020130052407A 2013-05-09 2013-05-09 산화물 반도체층을 갖는 박막트랜지스터 및 이의 제조방법 KR101437779B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130052407A KR101437779B1 (ko) 2013-05-09 2013-05-09 산화물 반도체층을 갖는 박막트랜지스터 및 이의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130052407A KR101437779B1 (ko) 2013-05-09 2013-05-09 산화물 반도체층을 갖는 박막트랜지스터 및 이의 제조방법

Publications (1)

Publication Number Publication Date
KR101437779B1 true KR101437779B1 (ko) 2014-09-12

Family

ID=51759366

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130052407A KR101437779B1 (ko) 2013-05-09 2013-05-09 산화물 반도체층을 갖는 박막트랜지스터 및 이의 제조방법

Country Status (1)

Country Link
KR (1) KR101437779B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113875022A (zh) * 2019-06-04 2021-12-31 堺显示器制品株式会社 薄膜晶体管及其制造方法以及显示装置
CN113875022B (zh) * 2019-06-04 2024-05-14 堺显示器制品株式会社 薄膜晶体管及其制造方法以及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106647A (ja) * 1993-09-30 1995-04-21 Hitachi Ltd 超電導素子
JP2008004791A (ja) 2006-06-23 2008-01-10 Sony Corp 負性抵抗素子およびその製造方法ならびに単電子トンネル素子およびその製造方法ならびに光センサおよびその製造方法ならびに機能素子およびその製造方法
KR20100046576A (ko) * 2008-10-27 2010-05-07 삼성전자주식회사 트랜지스터 및 이를 포함하는 반도체 소자
KR20110071712A (ko) * 2009-12-21 2011-06-29 삼성전자주식회사 투명한 연결배선을 구비한 이미지 센서

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106647A (ja) * 1993-09-30 1995-04-21 Hitachi Ltd 超電導素子
JP2008004791A (ja) 2006-06-23 2008-01-10 Sony Corp 負性抵抗素子およびその製造方法ならびに単電子トンネル素子およびその製造方法ならびに光センサおよびその製造方法ならびに機能素子およびその製造方法
KR20100046576A (ko) * 2008-10-27 2010-05-07 삼성전자주식회사 트랜지스터 및 이를 포함하는 반도체 소자
KR20110071712A (ko) * 2009-12-21 2011-06-29 삼성전자주식회사 투명한 연결배선을 구비한 이미지 센서

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113875022A (zh) * 2019-06-04 2021-12-31 堺显示器制品株式会社 薄膜晶体管及其制造方法以及显示装置
CN113875022B (zh) * 2019-06-04 2024-05-14 堺显示器制品株式会社 薄膜晶体管及其制造方法以及显示装置

Similar Documents

Publication Publication Date Title
JP5328414B2 (ja) トップゲート型の電界効果型トランジスタ及びその製造方法並びにそれを備えた表示装置
KR101980196B1 (ko) 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
US7691715B2 (en) Method of fabricating oxide semiconductor device
JP6006558B2 (ja) 半導体装置及びその製造方法
US9825180B2 (en) Thin-film transistor and method for manufacturing same
KR20230156281A (ko) 반도체 장치
JP2008300518A (ja) アモルファス酸化物及び電界効果型トランジスタ
KR101372734B1 (ko) 액상공정을 이용한 박막 트랜지스터 및 그 제조방법
JP5552440B2 (ja) トランジスタの製造方法
JPWO2010098101A1 (ja) トランジスタ、トランジスタの製造方法及びその製造装置
CN107331698B (zh) 一种薄膜晶体管及其制作方法、阵列基板、显示装置
JP2012028481A (ja) 電界効果型トランジスタ及びその製造方法
TWI640492B (zh) 氧化物半導體薄膜、氧化物半導體薄膜之製造方法及使用其之薄膜電晶體
CN105552128B (zh) 半导体器件和制造半导体器件的方法
KR20150136726A (ko) 산화물 반도체 박막 트랜지스터의 제조방법
KR101488623B1 (ko) 산화물 박막 트랜지스터 제조방법
KR101437779B1 (ko) 산화물 반도체층을 갖는 박막트랜지스터 및 이의 제조방법
JP2011258804A (ja) 電界効果型トランジスタ及びその製造方法
WO2015186354A1 (ja) 薄膜トランジスタ及びその製造方法
US20150108468A1 (en) Thin film transistor and method of manufacturing the same
JP5612299B2 (ja) トランジスタの作製方法
CN114730806A (zh) 一种薄膜晶体管的制作方法
KR102090289B1 (ko) 산화물 스퍼터링 타겟, 이를 이용한 박막 트랜지스터 및 그 제조 방법
CN113169232A (zh) 薄膜晶体管及其制造方法
KR102180511B1 (ko) 박막 트랜지스터 표시판 및 이의 제조 방법

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant