KR102443028B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명의 일 실시 형태에 따른 반도체 패키지는 절연층, 상기 절연층 상에 배치된 배선층 및 상기 절연층을 관통하여 상기 배선층과 접속된 접속 비아를 포함하는 연결구조체와, 상기 연결구조체 상에 배치되며, 적어도 하나의 관통홀을 갖는 프레임과, 상기 연결구조체 상에서 상기 프레임의 적어도 하나의 관통홀 배치된 반도체칩 및 수동부품과, 상기 수동부품 및 프레임의 적어도 일부를 덮는 제1 봉합재, 상기 프레임 상부에 배치된 프레임 배선층, 및 상기 프레임 상부에서 상기 반도체칩 주변에 배치되며 상기 프레임 배선층과 이격된 마킹 영역을 포함하며, 상기 마킹 영역 중 적어도 일부는 상기 제1 봉합재에 의해 커버되지 않고 노출된 형태이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체칩을 다수의 수동부품과 함께 하나의 패키지 내에 실장하여 모듈화한 반도체 패키지에 관한 것이다.
모바일용 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이를 위해서 인쇄회로기판(PCB) 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, 모듈화에 대한 관심이 지속적으로 높아지고 있다.
한편, 종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 메인보드와 같은 인쇄회로기판 상에 개별의 수동소자와 반도체 패키지를 표면실장기술(SMT)을 이용하여 각각 실장하는 방식이다. 이 방식은 가격적인 장점은 있으나, 부품간 최소 간격 유지에 따라 넓은 실장 면적이 요구되며, 부품간 전자파 간섭(EMI)이 크고, 반도체칩과 수동부품간의 거리가 멀어 전기적인 노이즈가 증가하는 문제가 있다.
본 개시의 여러 목적 중 하나는 반도체칩과 수동부품의 실장 면적을 최소화할 수 있고, 반도체칩과 수동부품간 전기적 경로를 최소화할 수 있으며, 나아가, 반도체칩의 실장 정밀도가 향상된 반도체 패키지를 제공하는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 형태를 통하여 반도체 패키지의 신규한 구조를 제안하고자 하며, 구체적으로, 절연층, 상기 절연층 상에 배치된 배선층 및 상기 절연층을 관통하여 상기 배선층과 접속된 접속 비아를 포함하는 연결구조체와, 상기 연결구조체 상에 배치되며, 적어도 하나의 관통홀을 갖는 프레임과, 상기 연결구조체 상에서 상기 프레임의 적어도 하나의 관통홀 배치된 반도체칩 및 수동부품과, 상기 수동부품 및 프레임의 적어도 일부를 덮는 제1 봉합재, 상기 프레임 상부에 배치된 프레임 배선층, 및 상기 프레임 상부에서 상기 반도체칩 주변에 배치되며 상기 프레임 배선층과 이격된 마킹 영역을 포함하며, 상기 마킹 영역 중 적어도 일부는 상기 제1 봉합재에 의해 커버되지 않고 노출된 형태이다.
일 실시 예에서, 상기 반도체칩의 적어도 일부를 덮는 제2 봉합재를 더 포함할 수 있다.
일 실시 예에서, 상기 제2 봉합재는 상기 반도체칩의 측면과 상면, 그리고 상기 제1 봉합재를 덮는 형태일 수 있다.
일 실시 예에서, 상기 제1 및 제2 봉합재는 불연속한 계면을 형성할 수 있다.
일 실시 예에서, 상기 제2 봉합재는 상기 마킹 영역 중 상기 제1 봉합재에 의하여 커버되지 않은 노출 영역을 덮을 수 있다.
일 실시 예에서, 상기 반도체칩 및 수동부품은 상기 적어도 하나의 관통홀 중 동일한 관통홀 내에 배치될 수 있다.
일 실시 예에서, 상기 제1 봉합재는 상기 동일한 관통홀을 채우며 상기 반도체칩은 상기 제1 봉합재에 형성된 관통홀 내에 배치될 수 있다.
일 실시 예에서, 상기 제1 봉합재에서 상기 관통홀을 형성하는 내벽에는 금속층이 배치될 수 있다.
일 실시 예에서, 상기 반도체칩 및 수동부품은 상기 적어도 하나의 관통홀 중 서로 다른 관통홀 내에 배치될 수 있다.
일 실시 예에서, 상기 프레임에서 상기 관통홀을 형성하는 내벽에는 금속층이 배치될 수 있다.
일 실시 예에서, 상기 마킹 영역은 금속 패턴 형태일 수 있다.
일 실시 예에서, 상기 마킹 영역과 상기 프레임 배선층은 동일 재질일 수 있다.
일 실시 예에서, 상기 마킹 영역은 상기 프레임 배선층과 물리적, 전기적으로 분리될 수 있다.
일 실시 예에서, 상기 마킹 영역은 상부에서 보았을 때 상기 반도체칩이 배치된 상기 프레임의 관통홀을 기준으로 대칭 구조일 수 있다.
일 실시 예에서, 상기 반도체칩은 접속패드가 상기 연결구조체와 마주하도록 배치될 수 있다.
본 개시의 여러 효과 중 일 효과로서 반도체칩과 다수의 수동부품의 실장 면적을 최소화할 수 있고, 반도체칩과 수동부품간 전기적 경로를 최소화할 수 있다. 나아가 반도체칩의 실장 정밀도가 향상된 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 반도체 패키지를 상부에서 본 평면도로서 반도체칩, 수동부품, 마킹 영역 등을 주요 구성으로 나타낸 것이다.
도 11 및 도 12는 변형된 예에 따른 반도체 패키지의 평면도를 나타낸다.
도 13 내지 도 15는 도 9의 반도체 패키지의 개략적인 제조 일례를 나타낸 공정도다.
도 16 내지 19는 본 발명의 변형 예에 따른 반도체 패키지를 나타낸다.
도 20은 본 발명의 실시 형태들에 따른 반도체 패키지를 전자기기에 적용하는 경우의 일 효과를 개략적으로 나타낸 평면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드 등의 인쇄회로기판(1110)이 수용되어 있으며, 이러한 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인쇄회로기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인쇄회로기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인쇄회로기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인쇄회로기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 배선층(2142), 접속패드(2122)와 배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인쇄회로기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 반도체칩과 수동부품의 실장 면적을 최소화할 수 있고, 반도체칩과 수동부품간 전기적 경로를 최소화할 수 있으며, 그럼에도 언듈레이션이나 크랙과 같은 공정 불량을 최소화할 수 있고, 나아가 레이저 비아홀 가공 등을 통하여 수동부품의 전극을 용이하게 접속비아와 연결시킬 수 있는, 새로운 구조의 반도체 패키지를 도면을 참조하여 설명한다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다. 도 10은 도 9의 반도체 패키지를 상부에서 본 평면도로서 반도체칩, 수동부품, 마킹 영역 등을 주요 구성으로 나타낸 것이다. 그리고 도 11 및 도 12는 변형된 예에 따른 반도체 패키지의 평면도를 나타내며, 도 10에 대응한다.
도 9 및 도 10을 참조하면, 일례에 따른 반도체 패키지(100)는 연결구조체(140), 프레임(111), 반도체칩(120) 및 수동부품(125, 126), 제1 봉합재(131)를 주요 구성으로 포함하며, 프레임(111) 상부에서 반도체칩(120) 주변에는 마킹 영역(114)이 배치된다. 또한, 반도체 패키지(100)는 제2 봉합재(132), 프레임 배선층(112), 패시베이션층(150), 언더범프금속층(160), 전기연결금속(170) 등을 더 포함할 수 있다.
연결구조체(140)는 절연층(141a, 141b), 절연층(141, 141b) 상에 배치된 배선층(142a, 142b) 및 절연층(141, 141b)을 관통하여 배선층(142a, 142b)과 접속된 접속 비아(143a, 143b)를 포함한다. 이러한 형태를 가짐으로써 연결구조체(140)는 반도체칩(120)의 접속 패드(122)를 재배선할 수 있다. 또한, 연결구조체(140)는 반도체칩(120)의 접속 패드(122)를 수동부품(125, 126) 등과 전기적으로 연결할 수 있다. 연결구조체(140)를 통하여 다양한 기능을 가지는 수십 내지 수백만의 반도체칩(120)의 접속 패드(122)가 각각 재배선 될 수 있다. 연결구조체(140)는 도면 보다 적은 수의 층으로, 또는 많은 수의 층으로 설계될 수 있다.
본 실시 형태의 경우, 절연층(141a, 141b)은 제1 절연층(141a)과 제2 절연층(141b)을 포함한다. 도시된 형태와 같이, 제1 절연층(141a)은 프레임(111) 및 수동부품(125, 126) 하측에 배치될 수 있으며, 제1 절연층(141a) 하면에는 제1 배선층(142a)과 제1 접속 비아(143a)가 배치될 수 있다. 또한, 제2 절연층(141b)은 제1 절연층(141a)의 하와 반도체칩(120)의 활성면에 배치되며 제1 배선층(142a)의 적어도 일부를 덮을 수 있으며, 제2 절연층(141b)의 하면에는 제2 배선층(142b) 및 제2 절연층(141b)을 관통하며 제1 및 제2 배선층(142a, 142b), 반도체칩(120)의 접속패드(122), 제2 배선층(142b)과 연결된 제2 접속비아(143b)를 배치될 수 있다. 연결구조체(140)가 상술한 구조를 가짐에 따라 반도체칩(120)이 배치된 영역과 수동부품(125, 126)이 배치된 영역의 레벨이 다를 수 있으며, 구체적으로, 도시된 형태와 같이, 연결구조체(140)는 반도체칩(120)이 배치된 영역의 레벨이 수동부품(125, 126)이 배치된 영역의 레벨보다 낮을 수 있다. 다만, 연결구조체(140)가 반드시 제1 및 제2 절연층(141a, 141b)을 포함해야 하는 것은 아니며 실시 형태에 따라서는 한 종류의 절연층만이 사용될 수도 있을 것이다.
제1 절연층(141a)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 실리카나 알루미나와 같은 무기필러를 포함하는 비감광성 절연물질, 예컨대 ABF를 사용할 수 있다. 이 경우 언듈레이션 문제 및 크랙 발생에 따른 불량 문제를 보다 효과적으로 해결할 수 있다. 또한, 제1 봉합재(131) 형성 물질의 블리딩에 의한 수동부품(125, 126)의 전극 오픈 불량의 문제도 효과적으로 해결할 수 있다. 즉, 제1 절연층(141a)으로는 무기필러를 포함하는 비감광성 절연물질을 사용하면 단순히 감광성 절연물질(PID)을 사용하는 경우의 문제를 보다 효과적으로 해결할 수 있다.
제2 절연층(141b)으로는 감광성 절연물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능해지는바, 반도체칩(120)의 수십 내지 수백만의 접속패드(122)를 통상의 경우와 마찬가지로 매우 효과적으로 재배선할 수 있다. 감광성 절연물질(PID)은 무기필러를 소량 포함하거나 또는 포함하지 않을 수 있다. 즉, 수동부품(125, 126)을 재배선하기 위한 제1 배선층(142a) 및 제1 접속비아(143a)가 형성되는 제1 절연층(141a)과 반도체칩(120)의 접속패드(122)를 재배선하기 위한 제2 배선층(142b) 및 제2 접속비아(143b)가 형성되는 제2 절연층(141b)의 물질을 선택적으로 제어함으로써, 보다 우수한 시너지 효과를 가질 수 있다.
한편, 필요에 따라서는 무기필러를 포함하는 비감광성 절연물질로 형성된 제1 절연층(141a)이 복수의 층일 수도 있고, 감광성 절연물질(PID)로 형성된 제2 절연층(141b)이 복수의 층일 수도 있으며, 이들 모두가 복수의 층일 수도 있다. 이 경우, 제1 봉합재(131)에 형성된 관통 홀(H1)은 제1 절연층(141a)을 관통하며, 제1 절연층(141a)이 복수의 층인 경우 복수의 층을 모두 관통할 수 있다.
제1 절연층(141a)은 제2 절연층(141b) 보다 열팽창계수(CTE: Coefficient of Thermal Expansion)가 작을 수 있다. 제1 절연층(141a)의 경우 무기필러를 포함하기 때문이다. 제2 절연층(141b)의 경우도 필요에 따라서 소량의 무기필러를 포함할 수 있으나, 이 경우 제1 절연층(141a)에 포함된 무기필러의 중량퍼센트가 제2 절연층(141b)의 무기필러의 중량퍼센트보다 클 수 있다. 따라서, 역시 제1 절연층(141a)의 열팽창계수(CTE)가 제2 절연층(141b)의 열팽창계수(CTE) 보다 작을 수 있다. 무기필러를 상대적으로 더 많이 갖는바 열팽창계수(CTE)가 상대적으로 작은 제1 절연층(141a)은 열경화 수축이 작은 등 워피지에 유리한바 상술한 바와 같이 언듈레이션이나 크랙 발생의 문제를 보다 효과적으로 해결할 수 있으며, 수동부품(125, 126)의 전극 오픈 불량의 문제도 보다 효과적으로 개선할 수 있다.
제1 배선층(142a)은 수동부품(125, 126)의 전극을 재배선하여 반도체칩(120)의 접속패드(122)와 전기적으로 연결할 수 있다. 즉, 재배선층(RDL)으로 기능할 수 있다. 제1 배선층(142a)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제1 배선층(142a)은 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드 등을 포함할 수 있다. 반도체칩(120)이 배치되는 관통홀(H1)이 제1 절연층(141a) 역시 관통하는바, 제1 배선층(142a)의 하면은 반도체칩(120)의 활성면과 실질적으로 동일 레벨에 위치할 수 있다. 즉, 제1 배선층(142a)의 하면은 반도체칩(120)의 활성면과 코플래너(Co-Planar) 할 수 있다.
제2 배선층(142b)은 반도체칩(120)의 접속패드(122)를 재배선하여 전기연결구조체(170)와 전기적으로 연결시킬 수 있다. 즉, 재배선층(RDL)으로 기능할 수 있다. 제2 배선층(142b)의 형성 물질 역시 상술한 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제2 배선층(142b) 역시 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 전기연결구조체 패드 등을 포함할 수 있다.
제1 접속비아(143a)는 수동부품(125, 126)과 제1 배선층(142a)을 전기적으로 연결한다. 제1 접속비아(143a)는 수동부품(125, 126) 각각의 전극과 물리적으로 접할 수 있다. 즉, 수동부품(125, 126)은 솔더범프 등을 이용하는 표면실장 형태가 아닌 임베디드 타입으로 제1 접속비아(143a)와 직접 접할 수 있다. 제1 접속비아(143a)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제1접속비아(143a)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 제1 접속비아(143a)의 형상은 테이퍼 형상일 수 있다.
제2 접속비아(143b)는 서로 다른 층에 형성된 제1 및 제2 배선층(142a, 142b)을 전기적으로 연결하며, 또한 반도체칩(120)의 접속패드(122)와 제2 배선층(142b)을 전기적으로 연결한다. 제2 접속비아(143b)는 반도체칩(120)의 접속패드(122)와 물리적으로 접할 수 있다. 즉, 반도체칩(120)은 베어 다이 형태로 별도의 범프 등이 없는 상태로 연결구조체(140)의 제2 접속비아(143b)와 직접 연결될 수 있다. 제2 접속비아(143b)의 형성 물질로는 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제2 접속비아(143b) 역시 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 제2 접속비아(143b)의 형상으로 역시 테이퍼 형상이 적용될 수 있다.
본 실시 형태에 따른 따른 반도체 패키지(100)는 수동부품(125, 126)이 반도체칩(120)과 함께 하나의 패키지 내에 배치되어 모듈화 되어 있다. 따라서, 부품간 간격을 최소화할 수 있는바 메인보드와 같은 인쇄회로기판에서의 실장 면적을 최소화할 수 있다. 또한, 반도체칩(120)과 수동부품(125, 126) 사이의 전기적인 경로를 최소화할 수 있는바 노이즈 문제를 개선할 수 있다. 또한, 한 번의 봉합이 아닌 두 단계 이상의 봉합 과정(131, 132)을 거치며, 따라서 수동부품(125, 126)의 실장 불량에 따른 반도체칩(120)의 수율 문제나, 따라서 수동부품(125, 126)의 실장시 발생하는 이물 영향 등을 최소화할 수 있다.
한편, 통상 반도체칩의 접속패드는 알루미늄(Al)으로 이루어져 있는바 레이저 비아(Laser-via) 가공시에 데미지를 받아 쉽게 손상될 수 있다. 따라서, 레이저 비아가 아닌 포토 비아(Phto-via) 가공으로 접속패드를 오픈시키는 것이 일반적이며, 이를 위해서 재배선층(RDL)을 형성하기 위하여 제공되는 절연층으로는 감광성 절연물질(PID)을 사용하고 있다. 다만, 수동부품의 하면에 재배선층(RDL)을 형성하기 위하여 동일하게 감광성 절연물질(PID)을 적층하는 경우에는, 수동부품의 전극 돌출로 인하여 언듈레이션(Undulation)이 발생할 수 있고, 그 결과 감광성 절연물질(PID)의 평탄성이 저하될 수 있다. 따라서, 평탄성을 높이기 위하여 두께가 두꺼운 감광성 절연물질(PID)을 이용해야 하는 불편이 있으며, 이 경우 감광성 절연물질(PID)의 두께로 인해 크랙이 쉽게 많이 발생하는 문제가 있다.
또한, 봉합재를 이용하여 수동부품을 봉합하는 경우, 수동부품의 전극으로 봉합재 형성 물질이 블리딩되는 문제가 발생할 수 있다. 이때, 재배선층(RDL)을 형성하기 위하여 감광성 절연물질(PID)을 사용하는 경우, 상술한 바와 같이 포토 비아 가공이 이용되는데, 이 경우 포토 비아 가공으로는 블리딩된 봉합재 형성 물질을 오픈시키기 어렵다. 따라서, 블리딩된 봉합재 형성 물질에 의하여 전극 오픈의 불량이 발생할 수 있으며, 그 결과 전기적 특성 저하를 유발할 수 있다.
반면, 일례에 따른 반도체 패키지(100)는 수동부품(125, 126)이 배치되는 관통홀(H)을 형성한 후 수동부품(125, 126)을 배치하며, 이후 1차적으로 수동부품(125, 126)을 재배선하기 위하여 제1 절연층(141a)과 제1 배선층(142a)을 형성한다. 그 후, 제1 절연층(141a)을 관통하는 관통홀(H1)을 제1 봉합재(131)에 형성하고 반도체칩(120)을 배치하며, 2차적으로 반도체칩(120)을 재배선하기 위한 제2 절연층(142b)과 제2 배선층(142b)을 형성할 수 있다. 즉, 반도체칩(120)이 배치되는 제1 봉합재(131)의 관통 홀(H1)은 프레임(111)뿐만 아니라 연결구조체(140)의 제1 절연층(141a) 역시 관통할 수 있으며, 이에 따라 반도체칩(120)의 활성면은 수동부품(125, 126) 각각의 하면 보다 하측에 위치하게 된다. 이 경우, 반도체칩(120)과 무관하게 제1 절연층(141a)의 재료를 선택할 수 있으며, 예컨대, 감광성 절연물질(PID)이 아닌 무기필러를 포함하는 비감광성 절연물질, 예컨대 ABF(Ajinomoto Build-up Film) 등을 사용할 수 있다. 이러한 필름 타입의 비감광성 절연물질은 평탄성이 우수하기 때문에 상술한 언듈레이션 문제 및 크랙 발생 문제를 보다 효과적으로 해결할 수 있다.
또한, 이러한 비감광성 절연물질은 레이저 비아로 개구를 형성하는바, 설사 수동부품(125, 126)의 전극에 제1 봉합재(131)의 물질이 블리딩된다 하여도, 레이저 비아를 통하여 효과적으로 전극을 오픈시킬 수 있다. 따라서, 전극 오픈 불량에 따른 문제도 해결할 수 있다.
더불어, 일례에 따른 반도체 패키지(100)는 제2 절연층(141b)으로는 통상의 경우와 마찬가지로 감광성 절연물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능해지는바, 반도체칩(120)의 수십 내지 수백만의 접속패드(122)를 통상의 경우와 마찬가지로 매우 효과적으로 재배선할 수 있다. 즉, 일례에 따른 반도체 패키지(100)의 구조는 수동부품(125, 126)을 재배선하기 위한 제1 배선층(142a) 및 제1 접속비아(143a)가 형성되는 제1 절연층(141a)과 반도체칩(120)의 접속패드(122)를 재배선하기 위한 제2 배선층(142b) 및 제2 접속비아(143b)가 형성되는 제2 절연층(141b)의 물질을 선택적으로 제어하는 것이 가능하여 우수한 시너지 효과를 가질 수 있다.
프레임(111)은 반도체 패키지(100)의 코어 영역을 이루어서 지지 기능 등을 수행할 수 있다. 프레임(111)용 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 실리카 등의 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다.
도시된 형태와 같이, 프레임(111)은 적어도 하나의 관통홀(H)을 포함하며, 본 실시 형태에서는 하나의 관통홀(H)을 갖는 구조에 해당한다. 이 경우, 도 11의 변형 예와 같이, 프레임(111)에서 관통홀(H)을 형성하는 내벽에는 금속층(152)이 배치될 수 있다. 이러한 금속층(152)은 각각 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 금속층(152)을 통하여 반도체칩(120) 및 수동부품(125, 126)의 전자파 차폐 및 방열을 도모할 수 있다. 금속층(152)은 프레임(111) 상면의 프레임 배선층(112)과 연결될 수 있고, 또한 그라운드로 이용될 수도 있으며, 이 경우 연결구조체(140)의 배선층(142a, 142b) 중 그라운드와 전기적으로 연결될 수 있다.
수동부품(125, 126)은 각각 독립적으로 MLCC(Multi Layer Ceramic Capacitor)나 LICC(Low Inductance Chip Capacitor)와 같은 커패시터(Capacitor), 파워 인덕터(Power Inductor)와 같은 인덕터(Inductor), 그리고 비즈(Bead) 등일 수 있다. 수동부품(125, 126)은 서로 다른 두께를 가질 수 있다. 또한, 수동부품(125, 126)은 반도체칩(120)과도 다른 두께를 가질 수 있다. 일례에 따른 반도체 패키지(100)는 두 단계 이상으로 이들을 캡슐화하는바, 이러한 두께 편차에 따른 불량 문제를 최소화 시킬 수 있다. 수동부품(125, 126)의 수는 특별히 한정되지 않으며, 도면에서 보다 더 많을 수도 있고, 더 적을 수도 있다.
제1 봉합재(131)는 수동부품(125, 126)을 각각 캡슐화한다. 또한, 프레임(111)의 관통홀(H)을 채우는 형상이며, 프레임(111) 상부의 적어도 일부를 덮는다. 제1 봉합재(131)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC와 같은 몰딩 물질을 사용할 수 있으며, 필요에 따라 감광성 재료, 즉 PIE(Photo Imagable Encapsulant)를 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
반도체칩(120)은 제1 봉합재(131)의 관통홀(H1) 내에 배치될 수 있으며, 접속패드(122)가 연결구조체(140)를 마주하도록 연결구조체(140)에 배치될 수 있다. 반도체칩(120)은 관통홀(H1)의 벽면과 소정거리 이격되어 관통홀(H1)의 벽면으로 둘러싸일 수 있으나, 필요에 따라 변형도 가능하다. 도시된 형태와 같이, 제1 봉합재(131)의 관통홀(H1)을 형성하는 금속층(151)이 배치될 수 있다. 이러한 금속층(151)은 각각 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 금속층(151)을 통하여 반도체칩(120) 및 수동부품(125, 126)의 전자파 차폐 및 방열을 도모할 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 전력관리 집적회로(PMIC: Power Management IC)일 수 있으나, 이에 한정되는 것은 아니며, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등일 수도 있다.
반도체칩(120)은 별도의 범프나 배선층이 형성되지 않은 베어(Bare) 상태의 집적회로일 수 있다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우 반도체칩(120)의 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성 물질로는 각각 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막(미도시) 등이 더 배치될 수도 있다. 한편, 반도체칩(120)은 접속패드(122)가 배치된 면이 활성면이 되며, 그 반대측이 비활성면이 된다. 이때, 반도체칩(120)의 활성면에 패시베이션막(123)이 형성된 경우에는 반도체칩(120)의 활성면은 패시베이션막(123)의 최하면을 기준으로 위치 관계를 판단한다.
본 실시 형태의 경우, 프레임(111) 상부에서 반도체칩(120) 주변에는 마킹 영역(114)이 프레임 배선층(112)과 이격되도록 배치되며, 이로부터 반도체칩(120)의 배치 영역을 정밀하게 제어할 수 있다. 도시된 형태와 같이, 마킹 영역(114)은 제1 봉합재(131)에 의해 커버되지 않고 노출된다. 도 9에서는 마킹 영역(114)의 전체 영역이 노출된 형태를 나타내고 있지만 마킹 영역(114)의 적어도 일부만 노출되는 것도 가능하다. 본 실시 형태와 같이 수동부품(125, 126)과 프레임(111)이 제1 봉합재(131)에 의하여 캡슐화되는 경우 마킹 영역(114)까지 덮일 수 있는데 이 경우, 반도체칩(120) 실장 시 마킹 영역(114)의 식별이 어려울 수 있고 이에 따라 반도체칩(120)의 위치 편차가 크고 실장 불량이 발생할 수 있다. 본 실시 형태에서는 마킹 영역(114)의 적어도 일부가 제1 봉합재(131)에 의하여 커버되지 않고 노출되도록 하여 반도체칩(120) 실장 시 정밀도가 향상되도록 하였다. 마킹 영역(114)은 제1 봉합재(131)의 일부를 제거하는 방법 등으로 노출될 수 있을 것이다.
한편, 마킹 영역(114)은 금속 패턴 형태일 수 있으며, 또한, 프레임(111)의 상면에는 형성된 프레임 배선층(112)과 동일 재질일 수 있다. 이 경우, 마킹 영역(114)은 프레임 배선층(112)과는 물리적, 전기적으로 분리될 수 있다. 예컨대, 프레임 배선층(112)과 마킹 영역(114)은 도전성 패턴의 일부를 제거하여 얻어질 수 있는데 이들 사이 영역을 제거함으로써 서로 분리될 수 있다. 또한, 정렬 마크로서 기능하기 위하여 마킹 영역(114)은 상부에서 보았을 때 반도체칩(120)이 배치된 프레임(111)의 관통홀(H)을 기준으로 대칭 구조일 수 있다. 예컨대, 마킹 영역(114)은 상부에서 보았을 때 반도체칩(120)의 4개의 모서리에 대응하는 영역에 배치될 수 있다. 다만, 마킹 영역(114)은 상부에서 보았을 때 원형으로 표현되어 있지만 그 형상은 필요에 따라 변경될 수 있다. 예컨대, 마킹 영역(114)은 상부에서 보았을 때 십자, 사각형, 고리형 등으로 구현될 수도 있을 것이다.
제2 봉합재(132)는 반도체칩(120)을 캡슐화한다. 또한, 제1 봉합재(131)의 관통홀(H1)을 채울 수 있으며, 제1 봉합재(131) 역시 캡슐화할 수 있다. 예컨대, 도시된 형태와 같이, 제2 봉합재(132)는 반도체칩(120)의 측면과 상면, 그리고 상기 제1 봉합재(131)를 덮는 형태로 구현될 수 있다. 제2 봉합재(132)는 절연물질을 포함하며, 예컨대, 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다. 이 경우, 도시된 형태와 같이, 제2 봉합재(132)는 마킹 영역(114) 중 제1 봉합재(131)에 의하여 커버되지 않은 노출 영역을 덮을 수 있다.
제1 봉합재(131)와 제2 봉합재(132)는 동일한 재료를 포함할 수 있고, 다른 재료를 포함할 수도 있다. 제1 봉합재(131)와 제2 봉합재(132)가 동일한 재료를 포함하는 경우라도 이들 사이의 경계는 불연속한 계면을 형성하여 경계가 확인될 수 있다. 제1 봉합재(131)와 제2 봉합재(132)는 유사한 물질을 포함하되, 색이 다를 수도 있다. 예를 들면, 제1 봉합재(131)가 제2 봉합재(132) 보다 투명할 수 있다. 즉, 경계가 분명할 수 있다. 필요에 따라서는, 제1 봉합재(131)는 절연물질로 구현하되, 제2 봉합재(132)는 자성물질로 구현할 수도 있다. 이 경우 제2 봉합재(132)는 EMI 흡수 효과를 가질 수 있다.
패시베이션층(150)은 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 연결구조체(140)의 배선층(142a, 142b)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(150)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니다.
언더범프금속층(160)은 전기연결금속(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 패시베이션층(150)의 개구부를 통하여 노출된 연결구조체(140)의 제2 배선층(142b)과 연결된다. 언더범프금속층(160)은 패시베이션층(150)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결금속(170)은 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 반도체 패키지(100)는 전기연결금속(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결금속(170)은 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결금속(170)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(170)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결금속(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결금속(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
한편, 도 9의 실시 형태에서는 반도체칩(120)과 수동부품(125, 126)이 프레임(111)에서 서로 동일한 관통홀(H)에 배치된 형태를 나타내고 있지만, 도 12와 같이 변형될 수 있다. 도 12의 변형 예의 경우, 반도체칩(120)과 수동부품(125, 126)은 프레임(111)에서 서로 다른 관통홀(H2, H3, H4)에 배치된 구조이며, 각각의 관통홀(H2, H3, H4)의 내벽에는 각각 금속층(151, 154, 155)이 배치될 수 있다.
도 13 내지 도 15는 도 9의 반도체 패키지의 개략적인 제조 일례를 나타낸 공정도다.
우선, 도 13에 도시된 형태와 같이, 표면에 프레임 배선층(112)과 마킹 영역(114)이 형성된 프레임(111)를 준비한다. 프레임(111)은 예컨대, 동박적층판(CCL)을 가공하여 얻어질 수 있다. 도 13은 프레임(111)의 표면에 프레임 배선층(112)과 마킹 영역(114)이 형성된 상태를 나타내고 있으나 필수적인 사항은 프레임 배선층(112)과 마킹 영역(114)은 후속 공정 중에 형성될 수도 있다. 프레임(111)에는 레이저 드릴 및/또는 기계적 드릴이나 샌드 블라스트 등을 이용하여 관통홀(H5)을 형성한다. 다음으로, 프레임(111)의 하측에 점착필름(210)을 부착하고, 관통홀(H5)에 수동부품(125, 126)을 배치한다. 점착필름(210)은 공지의 테이프일 수 있으나, 이에 한정되는 것은 아니다. 또한, 수동부품(125, 126)이 배치되는 관통홀(H5)은 2개의 영역으로 분리된 형태일 수 있지만, 하나로 연결된 형태일 수도 있다.
이후, 제1 봉합재(131)를 이용하여 프레임(111)과 수동부품(125, 126)을 캡슐화한다. 제1 봉합재(131)는 미경화 상태의 필름을 라미네이션한 후 경화하는 방법으로 형성할 수도 있고, 액상의 물질을 도포한 후 경화하는 방법으로 형성할 수도 있다. 다음으로, 점착필름(210)을 제거한다. 점착필름(210)을 떼어내는 방법으로는 기계적인 방법을 이용할 수 있다.
이후, 도 14에 도시된 형태와 같이, 점착필름(210)을 제거한 부위에 ABF 라미네이션 방법 등을 이용하여 제1 절연층(141a)을 형성하며, 프레임(111)의 일부를 제거하여 제1 봉합재(131)에 관통홀(H1)을 형성한다. 도 14는 프레임(111)이 제거된 형태를 나타내고 프레임(111)과 제1 봉합재(131)가 함께 제거되어 관통홀(H1)이 형성될 수도 있으며, 경우에 따라서는 제1 봉합재(131)만 제거될 수도 있다.
이후, 도 15에 도시된 형태와 같이, 마킹 영역(114)이 노출되도록 제1 봉합재(131)를 일부 제거하여 오픈 영역(h)을 형성하며, 레이저 가공 공정 등을 사용할 수 있을 것이다. 또한, 제1 절연층(141a)에 레이저 비아로 비아홀을 형성한 후, SAP나 MSAP와 같은 공지의 도금공정으로 제1 배선층(142a) 및 제1 접속비아(143a)를 형성한다. 즉, 제1 배선층(142a)과 제1 접속비아(143a)는 각각 시드층과 이보다 두께가 두꺼운 도체층으로 구성될 수 있다. 다음으로, 제1 절연층(141a)의 하부에 점착필름(211)을 부착하고, 그 위에 반도체칩(120)을 페이스-다운 형태로 부착한다. 다음으로, 제2 봉합재(132)로 제1 봉합재(131)와 반도체칩(120)을 캡슐화한다. 마찬가지로 제2 봉합재(132)는 미경화 상태의 필름을 라미네이션한 후 경화하는 방법으로 형성할 수도 있고, 액상의 물질을 도포한 후 경화하는 방법으로 형성할 수도 있다.
이후, 점착필름(211)을 제거한 후 제1 절연층(141a)과 반도체칩(120)의 활성면 상에 감광성 절연물질(PID)의 라미네이션 등으로 제2 절연층(141b)을 형성하고, 포토 비아로 비아홀을 형성한 후, 마찬가지로 공지의 도금공정으로 제2 배선층(142b) 및 제2 접속비아(143b)를 형성하여 연결구조체(140)를 형성한다. 제2 배선층(142b) 및 제2 접속비아(143b) 역시 시드층 및 도체층으로 구성될 수 있다. 다음으로, 공지의 라미네이션 방법이나 도포 방법으로 연결구조체(140) 상에 패시베이션층(150)을 형성할 수 있다. 또한, 도금공정으로 언더범프금속층(160)을 형성한다. 언더범프금속층(160) 역시 시드층 및 도체층으로 구성될 수 있다. 다음으로, 언더범프금속층(160) 상에 전기연결구조체(170)를 형성하면, 상술한 일례에 따른 반도체 패키지(100)가 제조될 수 있다.
도 16 내지 19는 본 발명의 변형 예에 따른 반도체 패키지를 나타내며, 이하 상술한 실시 형태에서 변형된 부분을 중심으로 설명한다.
우선, 도 16의 실시 형태에 따른 반도체 패키지는 제2 봉합재(132) 상에 배치된 백사이드 금속층(181)을 더 포함하는 구조이다. 이 경우, 백사이드 금속층(181)을 커버하는 커버층(190)이 채용되어 백사이드 금속층(181)을 보호할 수 있다. 커버층(190)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 커버층(190)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 패시베이션층(150)과 커버층(190)은 서로 동일한 물질을 포함함으로써, 대칭의 효과로 열팽창계수(CTE)를 제어하는 역할을 수행할 수도 있다.
백사이드 금속층(181)은 반도체칩(120)과 수동부품(125, 126)을 커버하도록 배치될 수 있으며, 제1 및 제2 봉합재(131, 132)을 관통하는 백사이드 금속비아(182)를 통하여 프레임 배선층(112) 등과 연결될 수 있다. 백사이드 금속층(181)과 백사이드 금속비아(182)를 통하여 반도체칩(120)과 수동부품(125, 126)이 차폐층으로 둘러싸일 수 있으므로 EMI 차폐 효과 및 방열 효과를 더욱 개선할 수 있다. 백사이드 금속층(181)과 백사이드 금속비아(182)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 백사이드 금속층(181)과 백사이드 금속비아(182)는 그라운드로 이용될 수도 있으며, 이 경우 금속층(151), 프레임 배선층(112) 등을 거쳐 연결구조체(140)의 배선층(142a, 142b) 중 그라운드와 전기적으로 연결될 수 있다. 백사이드 금속층(181)은 제2 봉합재(132)의 상면의 대부분을 덮는 판(plane) 형태일 수 있다.
도 17의 실시 형태에 따른 반도체 패키지는 프레임(111)은 하면 및 상면 상에 각각 배치된 배선층(112a) 및 프레임(111)을 관통하여 이들을 연결하는 배선 비아(113)를 포함한다. 또한, 도시된 형태와 같이 배선 비아(113)는 모래시계 형상을 가질 수 있다. 관통홀을 형성하는 금속층(113)이 형성된 구조이며, 반도체칩(120)의 전자파 차폐, 방열 기능 등을 수행할 수 있다. 이러한 금속층(115)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 18의 실시 형태에 따른 반도체 패키지 역시 프레임의 형태가 변형되었으며, 구체적으로, 연결구조체(140)와 접하는 제1 프레임(111a), 연결구조체(140)와 접하며 제1 프레임(111a)에 매립된 제1 배선층(112a), 제1 프레임(111a)의 제1 배선층(112a)이 매립된 측의 반대측에 배치된 제2 배선층(112b), 제1 프레임(111a) 상에 배치되며 제2 배선층(112b)의 적어도 일부를 덮는 제2 프레임(111b), 및 제2 프레임(111b) 상에 배치된 제3 배선층(112c)을 포함한다. 제1 내지 제3 배선층(112a, 112b, 112c)은 접속패드(122)와 전기적으로 연결된다. 제1 및 제2 배선층(112a, 112b)과 제2 및 제3 배선층(112b, 112c)은 각각 제1 및 제2 프레임(111a, 111b)을 관통하는 제1 및 제2 배선 비아(113a, 113b)를 통하여 전기적으로 연결된다.
제1 배선층(112a)은 제1 프레임(111a)의 내부로 리세스될 수 있다. 이와 같이, 제1 배선층(112a)이 제1프레임(111a) 내부로 리세스되어 제1 프레임(111a)의 하면과 제1 배선층(112a)의 하면이 단차를 가지는 경우, 제1 봉합재(131) 형성 물질이 블리딩되어 제1 배선층(112a)을 오염시키는 것을 방지할 수도 있다. 배선층(112a, 112b, 112c)의 두께는 연결구조체(140)의 배선층(142b)의 두께보다 두꺼울 수 있다.
프레임(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
제1 배선 비아(113a)를 위한 홀을 형성할 때 제1 배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1 배선 비아(113a)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1 배선 비아(113a)는 제2 배선층(112b)의 패드 패턴과 일체화될 수 있다. 또한, 제2 배선 비아(113b)를 위한 홀을 형성할 때 제2 배선층(112b)의 일부 패드가 스토퍼 역할을 수행할 수 있는바, 제2 배선 비아(113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2 배선 비아(113b)는 제 3배선층(112c)의 패드 패턴과 일체화될 수 있다.
도 19의 실시 형태의 경우, 반도체 패키지는 제1 프레임(111a), 제1 프레임(111a)의 하면 및 상면에 각각 배치된 제1 배선층(112a) 및 제2 배선층(112b), 제1프레임(112a)의 하면에 배치되며 제1 배선층(112a)의 적어도 일부를 덮는 제2 프레임(111b), 제2 프레임(111b)의 하면에 배치된 배선층(111c), 제1 프레임(111a)의 상면에 배치되어 제2 배선층(112b)의 적어도 일부를 덮는 제3 프레임(111c), 및 제 3프레임(111c)의 상면에 배치된 제4 배선층(112d)을 포함한다. 제1 내지 제4 배선층(112a, 112b, 112c, 112d)는 접속패드(122)와 전기적으로 연결된다. 프레임에 더 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함하는바, 연결구조체(140)를 더욱 간소화할 수 있다. 따라서, 연결구조체(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 제1 내지 제4 배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 프레임(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3 배선 비아(113a, 113b, 113c)를 통하여 전기적으로 연결될 수 있다.
제1 프레임(111a)은 제2 프레임(111b) 및 제3 프레임(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1 프레임(111a)은 심재, 필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2 프레임(111c) 및 제3 프레임(111c)은 필러 및 절연수지를 포함하는 ABF 또는 PID 일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1 프레임(111a)을 관통하는 제1 배선 비아(113a)는 제2 및 제3 프레임(111b, 111c)을 관통하는 제2 및 제3 배선 비아(113b, 113c)보다 직경이 클 수 있다. 마찬가지로, 배선층(112a, 112b, 112c, 112d)의 두께는 연결구조체(140)의 배선층(142b)의 두께보다 두꺼울 수 있다.
도 20은 본 발명의 실시 형태들에 따른 반도체 패키지를 전자기기에 적용하는 경우의 일 효과를 개략적으로 나타낸 평면도다.
도면을 참조하면, 최근 모바일(1100A, 1100B)을 위한 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리(1180)가 차지하는 면적이 커지기 때문에, 이를 위해서 메인보드와 같은 인쇄회로기판(1101)의 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, PMIC 및 이에 따른 수동부품들을 포함하는 모듈(1150)이 차지할 수 있는 면적이 지속적으로 작아지고 있다. 이때, 상술한 실시 형태들에 따른 반도체 패키지를 모듈(1150)로 적용하는 경우, 사이즈 최소화가 가능하기 때문에, 이와 같이 좁아진 면적도 효과적으로 이용할 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기
1010: 메인보드
1020: 칩 관련 부품
1030: 네트워크 관련 부품
1040: 기타부품
1050: 카메라
1060: 안테나
1070: 디스플레이
1080: 배터리
1090: 신호라인
1100: 스마트 폰
1101: 바디
1110: 인쇄회로기판
1120: 부품
1130: 카메라
1121: 반도체 패키지
2200: 팬-인 반도체 패키지
2220: 반도체칩
2221: 바디
2222: 접속패드
2223: 패시베이션막
2240: 연결구조체
2241: 절연층
2242: 배선패턴
2243: 비아
2243h: 비아홀
2250: 패시베이션층
2251: 개구부
2260: 언더범프금속층
2270: 솔더볼
2280: 언더필 수지
2302: 인쇄회로기판
2500: 메인보드
2100: 팬-아웃 반도체 패키지
2120: 반도체칩
2121: 바디
2122: 접속패드
2130: 봉합재
2140: 연결구조체
2141: 절연층
2142: 배선층
2143: 비아
2150: 패시베이션층
2160: 언더범프금속층
2170: 솔더볼
100: 반도체 패키지
H, H1, H2, H3, H4, H5: 관통홀
111, 111a, 111b, 111c: 프레임
112a, 112b, 112c, 112d: 배선층
113, 113a, 113b, 113c: 배선비아
114: 마킹 영역
151, 152, 154, 155: 금속층
120: 반도체칩
121: 바디
122: 접속패드
123: 패시베이션막
125, 126: 수동부품
131, 132: 봉합재
140: 연결구조체
141a, 141b: 절연층
142a, 142b: 배선층
143a, 143b: 접속비아
150: 패시베이션층
160: 언더범프금속층
170: 전기연결구조체
181: 백사이드 금속층
182: 백사이드 금속비아
190: 커버층
210, 220: 점착필름
1100, 1100B: 모바일
1101: 인쇄회로기판
1150: 모듈
1180: 배터리

Claims (15)

  1. 절연층, 상기 절연층 상에 배치된 배선층 및 상기 절연층을 관통하여 상기 배선층과 접속된 접속 비아를 포함하는 연결구조체;
    상기 연결구조체 상에 배치되며, 적어도 하나의 관통홀을 갖는 프레임;
    상기 연결구조체 상에서 상기 프레임의 적어도 하나의 관통홀 배치된 반도체칩 및 수동부품;
    상기 수동부품 및 상기 프레임의 적어도 일부를 덮는 제1 봉합재;
    상기 반도체칩의 적어도 일부 및 상기 제1 봉합재의 적어도 일부를 덮는 제2 봉합재;
    상기 프레임 상부에 배치된 프레임 배선층; 및
    상기 프레임 상부에서 상기 반도체칩 주변에 배치되며 상기 프레임 배선층과 이격된 마킹 영역을 포함하며,
    상기 마킹 영역 중 적어도 일부는 상기 제1 봉합재에 의해 커버되지 않고 노출되고,
    상기 제2 봉합재는 상기 마킹 영역 중 상기 제1 봉합재에 의하여 커버되지 않은 노출 영역을 덮는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제2 봉합재는 상기 반도체칩의 측면과 상면, 그리고 상기 제1 봉합재의 상면을 덮는 형태인 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 및 제2 봉합재는 불연속한 계면을 형성하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 반도체칩 및 상기 수동부품은 상기 적어도 하나의 관통홀 중 동일한 관통홀 내에 배치된 반도체 패키지.
  5. 제4항에 있어서,
    상기 제1 봉합재는 상기 동일한 관통홀을 채우며 상기 반도체칩은 상기 제1 봉합재에 형성된 관통홀 내에 배치된 반도체 패키지.
  6. 제1항에 있어서,
    상기 반도체칩 및 상기 수동부품은 상기 적어도 하나의 관통홀 중 서로 다른 관통홀 내에 배치된 반도체 패키지.
  7. 제1항에 있어서,
    상기 마킹 영역은 금속 패턴 형태인 반도체 패키지.
  8. 제1항에 있어서,
    상기 마킹 영역과 상기 프레임 배선층은 동일 재질인 반도체 패키지.
  9. 제1항에 있어서,
    상기 마킹 영역은 상기 프레임 배선층과 물리적 및 전기적으로 분리된 반도체 패키지.
  10. 제1항에 있어서,
    상기 반도체칩은 접속패드가 상기 연결구조체와 마주하도록 배치된 반도체 패키지.
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