KR101452074B1 - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극;을 포함하며, 상기 세라믹 본체는 상기 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 액티브층과 상기 액티브층의 상부 또는 하부에 형성되는 커버층을 포함하며, 상기 액티브층은 상기 세라믹 본체의 길이-폭(L-W) 단면에서 상기 세라믹 본체의 길이 방향 중심부(R)를 기준으로 일측 단면에 형성되며 용량 형성을 위하여 다른 극성의 내부 전극이 적층 방향으로 마주하는 제1 영역(Ⅰ)과 용량 형성이 되지 않도록 동일 극성의 내부 전극이 적층 방향으로 마주하는 제2 영역(Ⅱ)이 적층 방향으로 배치되는 제1 블록 및 상기 세라믹 본체의 길이 방향 중심부(R)를 기준으로 타측 단면에 형성되며 상기 제1 영역(Ⅰ)과 상기 세라믹 본체의 길이 방향으로 마주하며, 용량 형성이 되지 않도록 동일 극성의 내부 전극이 적층 방향으로 마주하는 제3 영역(Ⅲ)과 상기 제2 영역(Ⅱ)과 상기 세라믹 본체의 길이 방향으로 마주하며, 용량 형성을 위하여 다른 극성의 내부 전극이 적층 방향으로 마주하는 제4 영역(Ⅳ)이 적층 방향으로 배치되는 제2 블록을 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
이러한 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에서 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터의 솔더를 통해 상기 적층 세라믹 커패시터가 실장된 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 방사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
상기 어쿠스틱 노이즈를 감소하기 위한 적층 세라믹 커패시터의 내부 구조에 관한 연구는 더 요구되는 실정이다.
일본특허공개공보 2008-091520
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판에 관한 것이다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극;을 포함하며, 상기 세라믹 본체는 상기 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 액티브층과 상기 액티브층의 상부 또는 하부에 형성되는 커버층을 포함하며, 상기 액티브층은 상기 세라믹 본체의 길이-폭(L-W) 단면에서 상기 세라믹 본체의 길이 방향 중심부(R)를 기준으로 일측 단면에 형성되며 용량 형성을 위하여 다른 극성의 내부 전극이 적층 방향으로 마주하는 제1 영역(Ⅰ)과 용량 형성이 되지 않도록 동일 극성의 내부 전극이 적층 방향으로 마주하는 제2 영역(Ⅱ)이 적층 방향으로 배치되는 제1 블록 및 상기 세라믹 본체의 길이 방향 중심부(R)를 기준으로 타측 단면에 형성되며 상기 제1 영역(Ⅰ)과 상기 세라믹 본체의 길이 방향으로 마주하며, 용량 형성이 되지 않도록 동일 극성의 내부 전극이 적층 방향으로 마주하는 제3 영역(Ⅲ)과 상기 제2 영역(Ⅱ)과 상기 세라믹 본체의 길이 방향으로 마주하며, 용량 형성을 위하여 다른 극성의 내부 전극이 적층 방향으로 마주하는 제4 영역(Ⅳ)이 적층 방향으로 배치되는 제2 블록을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 길이 방향 중심부(R)는 용량 형성을 위하여 다른 극성의 내부 전극이 적층 방향으로 마주할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 블록과 제2 블록은 복수 개가 서로 교대로 적층될 수 있다.
본 발명의 일 실시 예에서, 상기 유전체층은 두께가 1.8 μm 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 유전체층의 적층수는 200층 이상일 수 있다.
본 발명의 일 실시 예에서, 전압 인가시 상기 제1 영역(Ⅰ)과 제4 영역(Ⅳ)에서 상기 세라믹 본체의 길이 방향으로 대응되는 제1 및 제2 외부전극의 영역은 세라믹 본체의 내부 방향으로 수축할 수 있다.
본 발명의 일 실시 예에서, 전압 인가시 상기 제2 영역(Ⅱ)과 제3 영역(Ⅲ)에서 상기 세라믹 본체의 길이 방향으로 대응되는 제1 및 제2 외부전극 영역은 상기 세라믹 본체의 외측으로 팽창할 수 있다.
본 발명의 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터;를 포함하며, 상기 적층 세라믹 커패시터는, 복수의 유전체층이 적층된 세라믹 본체와 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극과 상기 세라믹 본체의 양 단면에 형성되며 상기 제1 및 제2 전극 패드와 솔더링으로 연결된 제1 및 제2 외부 전극을 포함하며, 상기 세라믹 본체는 상기 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 액티브층과 상기 액티브층의 상부 또는 하부에 형성되는 커버층을 포함하며, 상기 액티브층은 상기 세라믹 본체의 길이-폭(L-W) 단면에서 상기 세라믹 본체의 길이 방향 중심부(R)를 기준으로 일측 단면에 형성되며 용량 형성을 위하여 다른 극성의 내부 전극이 적층 방향으로 마주하는 제1 영역(Ⅰ)과 용량 형성이 되지 않도록 동일 극성의 내부 전극이 적층 방향으로 마주하는 제2 영역(Ⅱ)이 적층 방향으로 배치되는 제1 블록 및 상기 세라믹 본체의 길이 방향 중심부(R)를 기준으로 타측 단면에 형성되며 상기 제1 영역(Ⅰ)과 상기 세라믹 본체의 길이 방향으로 마주하며, 용량 형성이 되지 않도록 동일 극성의 내부 전극이 적층 방향으로 마주하는 제3 영역(Ⅲ)과 상기 제2 영역(Ⅱ)과 상기 세라믹 본체의 길이 방향으로 마주하며, 용량 형성을 위하여 다른 극성의 내부 전극이 적층 방향으로 마주하는 제4 영역(Ⅳ)이 적층 방향으로 배치되는 제2 블록을 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 길이 방향 중심부(R)는 용량 형성을 위하여 다른 극성의 내부 전극이 적층 방향으로 마주할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 블록과 제2 블록은 복수 개가 서로 교대로 적층될 수 있다.
본 발명의 일 실시 예에서, 상기 유전체층은 두께가 1.8 μm 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 유전체층의 적층수는 200층 이상일 수 있다.
본 발명의 일 실시 예에서, 전압 인가시 상기 제1 영역(Ⅰ)과 제4 영역(Ⅳ)에서 상기 세라믹 본체의 길이 방향으로 대응되는 제1 및 제2 외부전극의 영역은 세라믹 본체의 내부 방향으로 수축할 수 있다.
본 발명의 일 실시 예에서, 전압 인가시 상기 제2 영역(Ⅱ)과 제3 영역(Ⅲ)에서 상기 세라믹 본체의 길이 방향으로 대응되는 제1 및 제2 외부전극 영역은 상기 세라믹 본체의 외측으로 팽창할 수 있다.
본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터에서 발생되는 진동을 감소시켜 인쇄회로기판 실장시 어쿠스틱 노이즈를 감소시키는 효과가 있다.
또한, 본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터에 있어서 세라믹 본체의 길이-폭 방향에서 내부전극의 적층 배치를 용량 형성부와 비용량 형성부가 서로 마주하도록 함으로써 어쿠스틱 노이즈를 감소시키는 효과가 더욱 우수하다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터를 길이-두께 방향으로 절단하여 도시한 단면도이다.
도 3은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 4는 도 3의 적층 세라믹 커패시터 및 인쇄회로기판을 길이 방향으로 절단하여 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체의 길이 방향으로 제1 및 제2 외부 전극이 형성되는 면을 좌우 양 단면으로 설정하고, 이와 수직으로 교차되는 면을 좌우 측면으로 설정하여 함께 설명하기로 한다.
또한, 세라믹 본체의 상부 커버층이 형성된 상면을 ST 및 하부 커버층이 형성된 하면을 SB 로 나타내기로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터를 길이-두께 방향으로 절단하여 도시한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(110), 제1 및 제2 내부 전극(121, 122)을 갖는 액티브층(115), 상부 및 하부 커버층(112, 113) 및 세라믹 본체(110)의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
상기 세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 상기 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층(115)과, 상하 마진부로서 액티브층(115)의 상하부에 각각 형성된 상부 및 하부 커버층(112, 113)으로 구성될 수 있다.
상기 액티브층(115)은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(131, 132)을 반복적으로 적층하여 형성될 수 있으며, 상기 복수의 제1 및 제2 내부 전극(131, 132)은 상기 세라믹 본체(110)의 상면 및 하면에 수직으로 배치될 수 있다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.1 내지 10.0 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 상부 및 하부 커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
상기 상부 및 하부 커버층(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층(115)의 상하 면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
한편, 상기 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
또한, 상기 제1 및 제2 내부 전극(121, 122)은 유전체층(111)의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
또한, 상기 복수의 제1 및 제2 내부 전극(131, 132)은 상기 세라믹 본체(110)의 상면 및 하면에 수직으로 배치될 수 있다.
이로 인하여, 후술하는 바와 같이 상기 적층 세라믹 커패시터를 인쇄회로기판에 실장시 어쿠스틱 노이즈 감소의 효과가 있다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 상기 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 2를 참조하면, 상기 세라믹 본체(110)는 상기 복수의 제1 및 제2 내부 전극(121, 122)을 포함하여 용량이 형성되는 액티브층(115)과 상기 액티브층(115)의 상부 또는 하부에 형성되는 커버층(112, 113)을 포함하며, 상기 액티브층(115)은 상기 세라믹 본체(110)의 길이-폭(L-W) 단면에서 상기 세라믹 본체(110)의 길이 방향 중심부(R)를 기준으로 일측 단면에 형성되며 용량 형성을 위하여 다른 극성의 내부 전극이 적층 방향으로 마주하는 제1 영역(Ⅰ)과 용량 형성이 되지 않도록 동일 극성의 내부 전극이 적층 방향으로 마주하는 제2 영역(Ⅱ)이 적층 방향으로 배치되는 제1 블록 및 상기 세라믹 본체(110)의 길이 방향 중심부(R)를 기준으로 타측 단면에 형성되며 상기 제1 영역(Ⅰ)과 상기 세라믹 본체(110)의 길이 방향으로 마주하며, 용량 형성이 되지 않도록 동일 극성의 내부 전극이 적층 방향으로 마주하는 제3 영역(Ⅲ)과 상기 제2 영역(Ⅱ)과 상기 세라믹 본체(110)의 길이 방향으로 마주하며, 용량 형성을 위하여 다른 극성의 내부 전극이 적층 방향으로 마주하는 제4 영역(Ⅳ)이 적층 방향으로 배치되는 제2 블록을 포함할 수 있다.
본 발명의 일 실시 형태에 따르면, 상기 세라믹 본체(110)의 길이 방향 중심부(R)는 용량 형성을 위하여 다른 극성의 내부 전극이 적층 방향으로 마주할 수 있으나, 이에 제한되는 것은 아니다.
또한, 상기 제1 블록과 제2 블록은 복수 개가 서로 교대로 적층될 수 있으나, 이에 제한되는 것은 아니다.
상기 제1 블록은 상기 세라믹 본체(110)의 길이-폭(L-W) 단면에서 상기 세라믹 본체(110)의 길이 방향 중심부(R)를 기준으로 일측 단면에 형성되며 용량 형성을 위하여 다른 극성의 내부 전극이 적층 방향으로 마주하는 제1 영역(Ⅰ)과 용량 형성이 되지 않도록 동일 극성의 내부 전극이 적층 방향으로 마주하는 제2 영역(Ⅱ)이 적층 방향으로 배치될 수 있다.
상기 다른 극성의 내부 전극이 적층 방향으로 마주하는 제1 영역(Ⅰ)은 용량 형성을 위하여 제1 및 제2 내부전극(121, 122)이 교대로 적층되는 것을 의미할 수 있다.
상기 동일 극성의 내부 전극이 적층 방향으로 마주하는 제2 영역(Ⅱ)은 용량 형성이 되지 않도록 제1 내부전극(121) 또는 제2 내부전극(122)이 각각 서로 마주보며 적층되는 것을 의미할 수 있다.
상기와 같이 제1 영역(Ⅰ)과 제2 영역(Ⅱ)이 적층 방향으로 배치되고, 상기 세라믹 본체(110)의 길이 방향 중심부(R)를 기준으로 타측 단면에 형성되며 상기 제1 영역(Ⅰ)과 상기 세라믹 본체(110)의 길이 방향으로 마주하며, 용량 형성이 되지 않도록 동일 극성의 내부 전극이 적층 방향으로 마주하는 제3 영역(Ⅲ)과 상기 제2 영역(Ⅱ)과 상기 세라믹 본체(110)의 길이 방향으로 마주하며, 용량 형성을 위하여 다른 극성의 내부 전극이 적층 방향으로 마주하는 제4 영역(Ⅳ)이 적층 방향으로 배치됨으로써, 인쇄회로기판에 실장시 어쿠스틱 노이즈의 감소 효과가 우수할 수 있다.
즉, 용량 형성을 위하여 다른 극성의 내부 전극이 적층 방향으로 마주하는 상기 세라믹 본체(110)의 길이 방향 중심부(R)를 기준으로 상기와 같이 제1 블록과 제2 블록이 세라믹 본체(110)의 양 단면에 배치됨으로써, 중첩 영역을 분산시킬 수 있어 이로 인해 인쇄회로기판에 실장시 어쿠스틱 노이즈의 감소 효과가 있게 된다.
또한, 상기 유전체층(111)은 두께가 1.8 μm 이하일 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)의 두께가 1.8 μm를 초과하는 경우에 비하여, 상기 유전체층(111)의 두께가 1.8 μm 이하일 경우에 이를 포함하는 적층 세라믹 커패시터를 인쇄회로기판에 실장시 어쿠스틱 노이즈가 더욱 문제될 수 있다.
또한, 상기 유전체층(111)의 적층수는 특별히 제한되는 것은 아니나, 예를 들어 200층 이상일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)의 적층수가 200층 미만의 경우에 비하여, 상기 유전체층(111)의 적층수가 200층 이상일 경우에 이를 포함하는 적층 세라믹 커패시터를 인쇄회로기판에 실장시 어쿠스틱 노이즈가 더욱 문제될 수 있다.
상기와 같이 내부전극의 중첩 영역을 분산시킴으로써, 인쇄회로기판에 실장시 어쿠스틱 노이즈의 감소 효과에 관하여 도 2를 참조하여 좀 더 자세히 설명하도록 한다.
적층 세라믹 커패시터(100)의 양 단부에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 내부전극이 중첩된 영역과 중첩되지 않은 영역에서의 내부전극의 수축 및 팽창이 다른 양상으로 이루어지게 된다.
즉, 내부전극이 중첩된 영역에서는 내부전극이 세라믹 본체(110)의 두께 방향으로 팽창하게 되며, 중첩되지 않은 영역에서는 내부전극이 수축하게 된다.
따라서, 본 발명의 일 실시형태에 따르면, 내부전극이 중첩된 영역인 제1 영역(Ⅰ)과 제4 영역(Ⅳ)에서는 팽창이 일어나며, 중첩되지 않은 영역인 제2 영역(Ⅱ)과 제3 영역(Ⅲ)에서는 수축이 일어나게 된다.
이 경우, 팽창이 일어나는 상기 제1 영역(Ⅰ)과 제4 영역(Ⅳ)에서 상기 세라믹 본체(110)의 길이 방향으로 대응되는 제1 및 제2 외부전극(131, 132) 영역에서는 세라믹 본체의 내부 방향으로 수축이 일어나게 된다.
또한, 수축이 일어나는 상기 제2 영역(Ⅱ)과 제3 영역(Ⅲ)에서 상기 세라믹 본체(110)의 길이 방향으로 대응되는 제1 및 제2 외부전극(131, 132) 영역에서는 세라믹 본체의 외측으로 팽창이 일어나게 된다.
도 2를 참조할 경우, 상기의 수축 및 팽창 작용은 결국 상기 세라믹 본체(110)의 폭 방향으로 상기 제1 및 제2 외부전극(131, 132)이 각 영역별로 수축 및 팽창이 교대로 일어나게 된다.
상기와 같은 제1 및 제2 외부전극(131, 132)의 영역별 수축 및 팽창 작용으로 인하여 인쇄회로기판에 실장시 발생할 수 있는 어쿠스틱 노이즈의 영향을 최소화할 수 있는 효과가 있게 된다.
한편, 도 2를 참조할 경우 상기 세라믹 본체(110)의 길이 방향에서 제1 및 제2 외부전극(131, 132)의 대응되는 영역은 제1 외부전극(131)이 팽창할 경우, 제2 외부전극(132)은 수축하게 되고, 제1 외부전극(131)이 수축할 경우, 제2 외부전극(132)은 팽창하게 된다.
상기와 같은 결과로, 인쇄회로기판에 실장시 상기 세라믹 본체(110)의 길이 방향에서 제1 및 제2 외부전극(131, 132)의 대응되는 영역에서 팽창 및 수축이 상보적으로 일어남으로써, 어쿠스틱 노이즈를 일으킬 수 있는 제1 및 제2 외부전극의 팽창 및 수축 영향이 서로 상쇄하게 되어 어쿠스틱 노이즈 저감 효과가 있다.
실험예
본 발명의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8 ㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 내부 전극을 형성한다.
상기 세라믹 그린 시트를 약 370 층으로 적층하였다. 이 적층체를 85 ℃에서 1000 kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다.
압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230 ℃, 60 시간 유지하여 탈바인더를 진행하였다.
이후, 1200 ℃에서 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소분압하 환원분위기에서 소성하였다. 소성 후 적층 칩 커패시터의 칩 사이즈는 길이×폭(L×W)은 약 1.64 mm ×0.88 mm(L×W, 1608 사이즈)이었다. 여기서, 제작 공차는 길이×폭(L×W)으로 ±0.1 mm 내의 범위로 정하였고, 이를 만족하면 실험하여 어쿠스틱 노이즈 측정을 실시하였다.
다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
적층 세라믹 커패시터의 실장 기판
도 3 및 도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)을 포함한다.
이때, 적층 세라믹 커패시터(100)는 하부 커버층(113)이 하측에 배치되며 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
위와 같이 적층 세라믹 커패시터(100)가 인쇄회로기판(210)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.
이때, 제1 및 제2 전극 패드(221, 222)의 크기는 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 전극 패드(221, 222)를 연결하는 솔더링(230)의 양을 결정하는 지표가 될 수 있으며, 이러한 솔더링(230)의 양에 따라 어쿠스틱 노이즈의 크기가 조절될 수 있다.
따라서, 본 실시 형태에서와 같이, 상기 액티브층(115)이 상기 세라믹 본체(110)의 길이-폭(L-W) 단면에서 상기 세라믹 본체(110)의 길이 방향 중심부(R)를 기준으로 일측 단면에 형성되며 용량 형성을 위하여 다른 극성의 내부 전극이 적층 방향으로 마주하는 제1 영역(Ⅰ)과 용량 형성이 되지 않도록 동일 극성의 내부 전극이 적층 방향으로 마주하는 제2 영역(Ⅱ)이 적층 방향으로 배치되는 제1 블록 및 상기 세라믹 본체(110)의 길이 방향 중심부(R)를 기준으로 타측 단면에 형성되며 상기 제1 영역(Ⅰ)과 상기 세라믹 본체(110)의 길이 방향으로 마주하며, 용량 형성이 되지 않도록 동일 극성의 내부 전극이 적층 방향으로 마주하는 제3 영역(Ⅲ)과 상기 제2 영역(Ⅱ)과 상기 세라믹 본체(110)의 길이 방향으로 마주하며, 용량 형성을 위하여 다른 극성의 내부 전극이 적층 방향으로 마주하는 제4 영역(Ⅳ)이 적층 방향으로 배치되는 제2 블록을 포함하도록 배치함으로써, 어쿠스틱 노이즈를 더 감소시킬 수 있게 된다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 112 ; 상부 커버층
113 ; 하부 커버층 115 ; 액티브층
121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극 200 ; 실장 기판
210 ; 인쇄회로기판 221, 222 ; 제1 및 제2 전극 패드
230 ; 솔더링

Claims (14)

  1. 복수의 유전체층이 적층된 세라믹 본체;
    상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극; 및
    상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극;을 포함하며,
    상기 세라믹 본체는 상기 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 액티브층과 상기 액티브층의 상부 또는 하부에 형성되는 커버층을 포함하며, 상기 액티브층은 상기 세라믹 본체의 길이-폭(L-W) 단면에서 상기 세라믹 본체의 길이 방향 중심부(R)를 기준으로 일측 단면에 형성되며 용량 형성을 위하여 서로 다른 극성을 갖는 상기 제1 및 제2 내부 전극이 적층 방향으로 마주하는 제1 영역(Ⅰ)과 용량 형성이 되지 않도록 동일 극성을 갖는 상기 제1 내부 전극 또는 제2 내부 전극 중 어느 하나의 내부 전극이 적층 방향으로 마주하는 제2 영역(Ⅱ)이 적층 방향으로 배치되는 제1 블록 및 상기 세라믹 본체의 길이 방향 중심부(R)를 기준으로 타측 단면에 형성되며 상기 제1 영역(Ⅰ)과 상기 세라믹 본체의 길이 방향으로 마주하며, 용량 형성이 되지 않도록 동일 극성을 갖는 상기 제1 내부 전극 또는 제2 내부 전극 중 어느 하나의 내부 전극이 적층 방향으로 마주하는 제3 영역(Ⅲ)과 상기 제2 영역(Ⅱ)과 상기 세라믹 본체의 길이 방향으로 마주하며, 용량 형성을 위하여 서로 다른 극성을 갖는 상기 제1 및 제2 내부 전극이 적층 방향으로 마주하는 제4 영역(Ⅳ)이 적층 방향으로 배치되는 제2 블록을 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 세라믹 본체의 길이 방향 중심부(R)는 용량 형성을 위하여 다른 극성의 내부 전극이 적층 방향으로 마주하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 블록과 제2 블록은 복수 개가 서로 교대로 적층된 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 유전체층은 두께가 1.8 μm 이하인 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 유전체층의 적층수는 200층 이상인 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    전압 인가시 상기 제1 영역(Ⅰ)과 제4 영역(Ⅳ)에서 상기 세라믹 본체의 길이 방향으로 대응되는 제1 및 제2 외부전극의 영역은 세라믹 본체의 내부 방향으로 수축하는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    전압 인가시 상기 제2 영역(Ⅱ)과 제3 영역(Ⅲ)에서 상기 세라믹 본체의 길이 방향으로 대응되는 제1 및 제2 외부전극 영역은 상기 세라믹 본체의 외측으로 팽창하는 적층 세라믹 커패시터.
  8. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터; 를 포함하며,
    상기 적층 세라믹 커패시터는, 복수의 유전체층이 적층된 세라믹 본체와 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극과 상기 세라믹 본체의 양 단면에 형성되며 상기 제1 및 제2 전극 패드와 솔더링으로 연결된 제1 및 제2 외부 전극을 포함하며,
    상기 세라믹 본체는 상기 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 액티브층과 상기 액티브층의 상부 또는 하부에 형성되는 커버층을 포함하며, 상기 액티브층은 상기 세라믹 본체의 길이-폭(L-W) 단면에서 상기 세라믹 본체의 길이 방향 중심부(R)를 기준으로 일측 단면에 형성되며 용량 형성을 위하여 서로 다른 극성을 갖는 상기 제1 및 제2 내부 전극이 적층 방향으로 마주하는 제1 영역(Ⅰ)과 용량 형성이 되지 않도록 동일 극성을 갖는 상기 제1 내부 전극 또는 제2 내부 전극 중 어느 하나의 내부 전극이 적층 방향으로 마주하는 제2 영역(Ⅱ)이 적층 방향으로 배치되는 제1 블록 및 상기 세라믹 본체의 길이 방향 중심부(R)를 기준으로 타측 단면에 형성되며 상기 제1 영역(Ⅰ)과 상기 세라믹 본체의 길이 방향으로 마주하며, 용량 형성이 되지 않도록 동일 극성을 갖는 상기 제1 내부 전극 또는 제2 내부 전극 중 어느 하나의 내부 전극이 적층 방향으로 마주하는 제3 영역(Ⅲ)과 상기 제2 영역(Ⅱ)과 상기 세라믹 본체의 길이 방향으로 마주하며, 용량 형성을 위하여 서로 다른 극성을 갖는 상기 제1 및 제2 내부 전극이 적층 방향으로 마주하는 제4 영역(Ⅳ)이 적층 방향으로 배치되는 제2 블록을 포함하는 적층 세라믹 커패시터의 실장 기판.
  9. 제8항에 있어서,
    상기 세라믹 본체의 길이 방향 중심부(R)는 용량 형성을 위하여 다른 극성의 내부 전극이 적층 방향으로 마주하는 적층 세라믹 커패시터의 실장 기판.
  10. 제8항에 있어서,
    상기 제1 블록과 제2 블록은 복수 개가 서로 교대로 적층된 적층 세라믹 커패시터의 실장 기판.
  11. 제8항에 있어서,
    상기 유전체층은 두께가 1.8 μm 이하인 적층 세라믹 커패시터의 실장 기판.
  12. 제8항에 있어서,
    상기 유전체층의 적층수는 200층 이상인 적층 세라믹 커패시터의 실장 기판.
  13. 제8항에 있어서,
    전압 인가시 상기 제1 영역(Ⅰ)과 제4 영역(Ⅳ)에서 상기 세라믹 본체의 길이 방향으로 대응되는 제1 및 제2 외부전극의 영역은 세라믹 본체의 내부 방향으로 수축하는 적층 세라믹 커패시터의 실장 기판.
  14. 제8항에 있어서,
    전압 인가시 상기 제2 영역(Ⅱ)과 제3 영역(Ⅲ)에서 상기 세라믹 본체의 길이 방향으로 대응되는 제1 및 제2 외부전극 영역은 상기 세라믹 본체의 외측으로 팽창하는 적층 세라믹 커패시터의 실장 기판.
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