JP2010096951A - 映像データ伝送システムおよび映像データ伝送方法 - Google Patents
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Abstract
【課題】既存のソースドライバ及びゲートドライバを使用可能で、タイミングコントローラとソースドライバ間の伝送レートの増大に対応することができ、且つタイミングコントローラが出力する制御信号の数を削減可能な映像データ伝送システムを提供する
【解決手段】入力された映像データを表示手段に伝送する映像データ伝送システムであって、タイミングコントローラ101と、中継器107と、ソースドライバ102と、ゲートドライバ103とを備え、タイミングコントローラ101と中継器107とがCDR伝送ラインで接続され、中継器107とソースドライバ102及びゲートドライバ103とはバス接続又は1対1接続であり、映像データと表示手段を駆動する制御情報とが重畳されてCDR伝送ラインで伝送される。タイミングコントローラ101は映像データを圧縮して中継器107に出力し、中継器107は受け取った圧縮データを伸張してソースドライバ102に出力する。
【選択図】図1
【解決手段】入力された映像データを表示手段に伝送する映像データ伝送システムであって、タイミングコントローラ101と、中継器107と、ソースドライバ102と、ゲートドライバ103とを備え、タイミングコントローラ101と中継器107とがCDR伝送ラインで接続され、中継器107とソースドライバ102及びゲートドライバ103とはバス接続又は1対1接続であり、映像データと表示手段を駆動する制御情報とが重畳されてCDR伝送ラインで伝送される。タイミングコントローラ101は映像データを圧縮して中継器107に出力し、中継器107は受け取った圧縮データを伸張してソースドライバ102に出力する。
【選択図】図1
Description
本発明は、フラットパネルディスプレイ技術に関し、例えば、映像データ及び制御情報を表示手段に伝送する映像データ伝送システムおよび映像データ伝送方法に関する。
液晶パネルにおける映像データ伝送システムとして、バス形式を用いたRSDS(Reduced Swing Differential Signaling)や、mini−LVDS(Low Voltage Differential Signaling)等が提案され、利用されている。
図10は、従来のバス形式を用いた映像データ伝送システムの構成の一例を示すブロック図である。この従来のバス形式を用いた映像データ伝送システムは、タイミングコントローラ1001と、複数のソースドライバ1002と、複数のゲートドライバ1003とを備える。
ここで、タイミングコントローラ1001はコントロール基板1004上に配置され、ソースドライバ1002は、半数ずつ左右のソースドライバ基板1005に分けて配置される。
タイミングコントローラ1001は、バックエンド(図示せず)から入力された同期信号をもとに液晶パネル1000を駆動するための制御信号を生成すると共に、入力された映像データをライン方向に左右2分割し、左右それぞれのソースドライバ基板1005を介して各ソースドライバ1002に供給する。
ソースドライバ基板が左右2枚に分割されている理由は、基板の製造コスト等の問題から基板の長さは60cm程度が限界とされているためである。通常、ソースドライバ基板は、26〜50インチ程度までのパネルでは2分割、それ以上のサイズのパネルでは2分割又はそれ以上に分割する必要がある。
コントロール基板1004とソースドライバ基板1005は、一般的に別基板となっており、比較的信号線も多いため、信号線の接続はFPC(Flexible Printed Circuits)が用いられることが多い。
ソースドライバ1002に供給する信号は、映像データの他に、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等がある。また、ゲートドライバ1003に供給するGCK(ゲートドライバ用クロック)、GSP(ゲートスタートパルス)等のゲート系制御信号もソースドライバ基板経由で供給される。
ソースドライバ基板1005上の複数のソースドライバ1002に、映像データはバス形式で、スタートパルスはカスケード接続で、ラッチ信号及びクロックはマルチドロップで接続されている。
ソースドライバ基板1005上の最初のソースドライバ1002は、タイミングコントローラ1001から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ1002に供給する。
このように、映像データは次々にそれぞれのソースドライバ1002にサンプリングされる。すべてのソースドライバ1002が映像データをサンプリングした後、ソースドライバ1002は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。
このような動作を1ラインごとに行い、同時に、ゲートドライバ1003がGCK、GSP等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル1000に表示される。
ここで映像データは、RGB各8bitのデータで、図12に示すように、RGBそれぞれ4ペア(計12ペア)の差動信号線に分割され、各ソースドライバ1002にマルチドロップ接続されているクロックの立ち上がりと立ち下りの両方のエッジで転送される。
図10は、従来のバス形式を用いた映像データ伝送システムの構成の一例を示すブロック図である。この従来のバス形式を用いた映像データ伝送システムは、タイミングコントローラ1001と、複数のソースドライバ1002と、複数のゲートドライバ1003とを備える。
ここで、タイミングコントローラ1001はコントロール基板1004上に配置され、ソースドライバ1002は、半数ずつ左右のソースドライバ基板1005に分けて配置される。
タイミングコントローラ1001は、バックエンド(図示せず)から入力された同期信号をもとに液晶パネル1000を駆動するための制御信号を生成すると共に、入力された映像データをライン方向に左右2分割し、左右それぞれのソースドライバ基板1005を介して各ソースドライバ1002に供給する。
ソースドライバ基板が左右2枚に分割されている理由は、基板の製造コスト等の問題から基板の長さは60cm程度が限界とされているためである。通常、ソースドライバ基板は、26〜50インチ程度までのパネルでは2分割、それ以上のサイズのパネルでは2分割又はそれ以上に分割する必要がある。
コントロール基板1004とソースドライバ基板1005は、一般的に別基板となっており、比較的信号線も多いため、信号線の接続はFPC(Flexible Printed Circuits)が用いられることが多い。
ソースドライバ1002に供給する信号は、映像データの他に、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等がある。また、ゲートドライバ1003に供給するGCK(ゲートドライバ用クロック)、GSP(ゲートスタートパルス)等のゲート系制御信号もソースドライバ基板経由で供給される。
ソースドライバ基板1005上の複数のソースドライバ1002に、映像データはバス形式で、スタートパルスはカスケード接続で、ラッチ信号及びクロックはマルチドロップで接続されている。
ソースドライバ基板1005上の最初のソースドライバ1002は、タイミングコントローラ1001から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ1002に供給する。
このように、映像データは次々にそれぞれのソースドライバ1002にサンプリングされる。すべてのソースドライバ1002が映像データをサンプリングした後、ソースドライバ1002は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。
このような動作を1ラインごとに行い、同時に、ゲートドライバ1003がGCK、GSP等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル1000に表示される。
ここで映像データは、RGB各8bitのデータで、図12に示すように、RGBそれぞれ4ペア(計12ペア)の差動信号線に分割され、各ソースドライバ1002にマルチドロップ接続されているクロックの立ち上がりと立ち下りの両方のエッジで転送される。
また、特許文献1に記載されているように、1対1接続でソースドライバに映像データを伝送する方式も提案されている。
図11は、従来の1対1接続を用いた映像データ伝送システムの構成の一例を示すブロック図である。この従来の1対1接続を用いた映像データ伝送システムは、タイミングコントローラ1101と、複数のソースドライバ1102と、複数のゲートドライバ1103とを備える。
ここで、タイミングコントローラ1101はコントロール基板1104上に配置され、ソースドライバ1102は、半数ずつ左右のソースドライバ基板1105に分けて配置される。
タイミングコントローラ1101は、バックエンド(図示せず)から供給された同期信号をもとに液晶パネル1100を駆動するための制御信号を生成すると共に、入力された映像データをライン方向にソースドライバ1102の数分に分割し、ソースドライバ基板1105を介して各ソースドライバ1102に供給する。
ソースドライバ1102に供給する信号は、映像データの他に、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等がある。また、ゲートドライバ1103に供給するGCK(ゲートドライバ用クロック)、GSP(ゲートスタートパルス)等のゲート系制御信号もソースドライバ基板経由で供給される。
ソースドライバ基板1105上の複数のソースドライバ1102に、映像データはバス形式で、スタートパルス及びクロックはマルチドロップで接続されている。
ソースドライバ1102は、タイミングコントローラ1101から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。
このような動作を1ラインごとに行い、同時に、ゲートドライバ1103がGCK、GSP等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル1100に表示される。
ここで映像データは、各ソースドライバ1102に1ペアもしくは複数ペアの差動信号線に分割され、各ソースドライバ1102にマルチドロップ接続されているクロックの立ち上がりと立ち下がりの両方のエッジで転送される。
図11は、従来の1対1接続を用いた映像データ伝送システムの構成の一例を示すブロック図である。この従来の1対1接続を用いた映像データ伝送システムは、タイミングコントローラ1101と、複数のソースドライバ1102と、複数のゲートドライバ1103とを備える。
ここで、タイミングコントローラ1101はコントロール基板1104上に配置され、ソースドライバ1102は、半数ずつ左右のソースドライバ基板1105に分けて配置される。
タイミングコントローラ1101は、バックエンド(図示せず)から供給された同期信号をもとに液晶パネル1100を駆動するための制御信号を生成すると共に、入力された映像データをライン方向にソースドライバ1102の数分に分割し、ソースドライバ基板1105を介して各ソースドライバ1102に供給する。
ソースドライバ1102に供給する信号は、映像データの他に、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等がある。また、ゲートドライバ1103に供給するGCK(ゲートドライバ用クロック)、GSP(ゲートスタートパルス)等のゲート系制御信号もソースドライバ基板経由で供給される。
ソースドライバ基板1105上の複数のソースドライバ1102に、映像データはバス形式で、スタートパルス及びクロックはマルチドロップで接続されている。
ソースドライバ1102は、タイミングコントローラ1101から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。
このような動作を1ラインごとに行い、同時に、ゲートドライバ1103がGCK、GSP等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル1100に表示される。
ここで映像データは、各ソースドライバ1102に1ペアもしくは複数ペアの差動信号線に分割され、各ソースドライバ1102にマルチドロップ接続されているクロックの立ち上がりと立ち下がりの両方のエッジで転送される。
また、先行する特許出願(特願2008−44182号)に開示されているように、タイミングコントローラとソースドライバ間に受信バッファを設け、タイミングコントローラと受信バッファ間をCDR伝送ラインで接続し、映像データとソースドライバに対する制御信号を受信バッファ経由で伝送する方式も提案されている。
特開2000−155552号公報
特開2005−189804号公報
タイミングコントローラから出力される映像データの総ビットレートは、映像信号の画素数、フレーム周波数、色深度によって決定される。
例えば、フルHD(1920×1080画素)、フレーム周波数60Hz、色深度8ビットの場合、RGBのデータを伝送するには、1920×1080×60×3×8=2.986Gbps(約3Gbps)の伝送レートを必要とする。
例えば、フルHD(1920×1080画素)、フレーム周波数60Hz、色深度8ビットの場合、RGBのデータを伝送するには、1920×1080×60×3×8=2.986Gbps(約3Gbps)の伝送レートを必要とする。
また、最近では、フレーム周波数を120Hzとした倍速駆動、色深度の増加(例えば12bit化)、さらには、画素数をフルHDの縦横約2倍にした4K2K等が提案されてきており、必要な伝送レートは増加する一方である。
例えば、フルHD、フレーム周波数120Hz、色深度12bitの場合、タイミングコントローラから出力される映像データの総ビットレートは、上記の例の3倍の9Gbps、画素数を4K2Kにした場合は12倍の約36Gbpsの伝送レートを必要とする。
このように必要な伝送レートが増大すると、従来のバス接続方式では、伝送するクロック周波数を上げるか、差動信号線の数を増やす必要があるが、クロック周波数を上げていくと、クロックとデータ間のスキューマージンが厳しくなってきて、受信側で正しくデータを受け取れなくなる可能性がある。
また、信号線の増加は、配線数増加によるコストアップ、及びEMI(Electro Magnetic Interference:電磁波障害)増加の原因になる。
また、1対1接続において、例えば、液晶駆動出力端子が720ピン(RGBで1画素とすると240画素分)のソースドライバを用いると、フルHDで8個、4K2Kで16個のソースドライバを必要とし、フレーム周波数120Hz、色深度12bitの映像データを転送する場合、各ソースドライバに対し、フルHDで約1.125Gbps(9Gbps/8)、4K2Kで約2.25Gbps(36/16)の伝送レートが必要となる。
従来のクロックを別に伝送する方式では、差動信号線1ペアあたり約1Gbpsの伝送レートが限界とされており、1対1接続においても1つのソースドライバに複数ペアの差動信号線を接続する必要があり、信号線の増加は避けられない。
また、従来のバス接続及び1対1接続及び先行する特許出願(特願2008−44182号)に記載の映像データ伝送システムでは、ソースドライバに対する制御信号の一部、及びゲートドライバに対する制御信号等は、差動信号線とは別の信号として接続するため、その分の信号線も必要となる。
例えば、フルHD、フレーム周波数120Hz、色深度12bitの場合、タイミングコントローラから出力される映像データの総ビットレートは、上記の例の3倍の9Gbps、画素数を4K2Kにした場合は12倍の約36Gbpsの伝送レートを必要とする。
このように必要な伝送レートが増大すると、従来のバス接続方式では、伝送するクロック周波数を上げるか、差動信号線の数を増やす必要があるが、クロック周波数を上げていくと、クロックとデータ間のスキューマージンが厳しくなってきて、受信側で正しくデータを受け取れなくなる可能性がある。
また、信号線の増加は、配線数増加によるコストアップ、及びEMI(Electro Magnetic Interference:電磁波障害)増加の原因になる。
また、1対1接続において、例えば、液晶駆動出力端子が720ピン(RGBで1画素とすると240画素分)のソースドライバを用いると、フルHDで8個、4K2Kで16個のソースドライバを必要とし、フレーム周波数120Hz、色深度12bitの映像データを転送する場合、各ソースドライバに対し、フルHDで約1.125Gbps(9Gbps/8)、4K2Kで約2.25Gbps(36/16)の伝送レートが必要となる。
従来のクロックを別に伝送する方式では、差動信号線1ペアあたり約1Gbpsの伝送レートが限界とされており、1対1接続においても1つのソースドライバに複数ペアの差動信号線を接続する必要があり、信号線の増加は避けられない。
また、従来のバス接続及び1対1接続及び先行する特許出願(特願2008−44182号)に記載の映像データ伝送システムでは、ソースドライバに対する制御信号の一部、及びゲートドライバに対する制御信号等は、差動信号線とは別の信号として接続するため、その分の信号線も必要となる。
本発明は、このような実情を鑑みて成されたものであり、既存のソースドライバ及びゲートドライバを使用可能で、タイミングコントローラとソースドライバの間の伝送レートの増大に対応しつつ、信号線数を削減することができる映像データ伝送システムを提供するものである。
本発明は、入力された映像データを表示手段に伝送する映像データ伝送システムであって、タイミングコントローラと、中継器と、ソースドライバと、ゲートドライバとを備え、前記タイミングコントローラと前記中継器とがCDR伝送ラインで接続され、
前記中継器と前記ソースドライバ間の映像データはバス接続又は1対1で接続され、前記映像データと、前記ソースドライバ及び前記ゲートドライバが前記表示手段を駆動する制御情報とが重畳されて、前記CDR伝送ラインで伝送されるデータ伝送システムである。前記タイミングコントローラは映像データを圧縮して前記中継器に出力し、前記中継器は受け取った圧縮データを伸張して前記ソースドライバに出力する。
前記中継器と前記ソースドライバ間の映像データはバス接続又は1対1で接続され、前記映像データと、前記ソースドライバ及び前記ゲートドライバが前記表示手段を駆動する制御情報とが重畳されて、前記CDR伝送ラインで伝送されるデータ伝送システムである。前記タイミングコントローラは映像データを圧縮して前記中継器に出力し、前記中継器は受け取った圧縮データを伸張して前記ソースドライバに出力する。
そして、本発明の映像データ伝送システムは、入力された映像データを表示手段に伝送、表示する映像データ伝送システムであって、タイミングコントローラと、中継器と、複数のソースドライバと、複数のゲートドライバと、表示手段とを備え、前記タイミングコントローラは、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御情報を生成する制御情報生成手段と、前記映像データを伝送ラインの数に応じて分割する分割手段と、前記分割された映像データと前記制御情報とを重畳する重畳手段と、前記重畳された映像データ及び制御情報を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、前記ビット変換された映像データ及び制御情報をシリアル変換するシリアル変換手段と、前記シリアル変換された映像データ及び制御情報を、前記中継器に1対1接続で伝送する伝送手段とを備え、前記中継器は、前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御情報を受信する受信手段と、前記受信された映像データ及び制御情報からクロックを再生するクロック再生手段と、前記受信された映像データ及び制御情報をパラレル変換するパラレル変換手段と、前記パラレル変換された映像データ及び制御情報に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、前記逆ビット変換された映像データ及び制御情報を、映像データと制御情報とに分離する制御情報分離手段と、前記分離された映像データを伝送ラインの数に分割されている状態から一つ又は複数の映像データに結合する結合手段と、前記結合された映像データを前記ソースドライバに伝送するフォーマットに従い分割する分割手段と、前記分割手段で分割された映像データを、前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、前記分離された制御情報から、前記ソースドライバに供給するクロックを生成するクロック生成手段と、前記分離された制御情報から、前記ソースドライバと、前記ゲートドライバと、前記表示手段を駆動するための制御信号を生成し、出力する制御信号生成手段とを備え、前記ソースドライバと、前記ゲートドライバは、前記中継器から出力された映像データと制御信号を受信し、前記表示手段に映像データを伝送、表示することを特徴とする。
タイミングコントローラと中継器との間をCDR(Clock Data Recovery)伝送ラインで接続するため、クロックとデータとの間のスキューの問題を回避でき、より高速な映像データの伝送が可能になり、従来のソースドライバを使用しつつ、コントロール基板とソースドライバ基板との間の信号線数を削減することができる。
また、中継器とソースドライバとの間は、従来の映像データ伝送システムと同様にバス接続又は1対1接続を行うが、同じソースドライバ基板上での接続、もしくは隣り合うソースドライバ基板間の接続となるので、コントロール基板からFPCを介して接続する従来の映像データ伝送システムと比べ、クロックとデータ間のスキューマージン的にも、EMI的にも有利になる。
本発明の他の映像データ伝送システムは、入力された映像データを表示手段に伝送、表示する映像データ伝送システムであって、タイミングコントローラと、中継器と、複数のソースドライバと、複数のゲートドライバと、表示手段とを備え、前記タイミングコントローラは、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御情報を生成する制御情報生成手段と、前記映像データを圧縮する圧縮手段と、前記圧縮された圧縮映像データを伝送ラインの数に応じて分割する分割手段と、前記分割された圧縮映像データと前記制御情報とを重畳する重畳手段と、前記重畳された圧縮映像データ及び制御情報を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、前記ビット変換された圧縮映像データ及び制御情報をシリアル変換するシリアル変換手段と、前記シリアル変換された圧縮映像データ及び制御情報を、前記中継器に1対1接続で伝送する伝送手段とを備え、前記中継器は、前記タイミングコントローラから伝送される前記シリアル変換された圧縮映像データ及び制御情報を受信する受信手段と、前記受信された圧縮映像データ及び制御情報からクロックを再生するクロック再生手段と、前記受信された圧縮映像データ及び制御情報をパラレル変換するパラレル変換手段と、前記パラレル変換された圧縮映像データ及び制御情報に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、前記逆ビット変換された圧縮映像データ及び制御情報を、圧縮映像データと制御情報とに分離する制御情報分離手段と、前記分離された圧縮映像データを伝送ラインの数に分割されている状態から一つ又は複数の圧縮映像データに結合する結合手段と、前記結合された圧縮映像データを伸張する伸張手段と、前記伸張された映像データを前記ソースドライバに伝送するフォーマットに従い分割する分割手段と、前記分割手段で分割された映像データを、前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、前記分離された制御情報から、前記ソースドライバに供給するクロックを生成するクロック生成手段と、前記分離された制御情報から、前記ソースドライバと、前記ゲートドライバと、前記表示手段を駆動するための制御信号を生成し、出力する制御信号生成手段とを備え、前記ソースドライバと、前記ゲートドライバは、前記中継器から出力された映像データと制御信号を受信し、前記表示手段に映像データを伝送、表示することを特徴とする。
タイミングコントローラと中継器間の映像データを圧縮することにより、タイミングコントローラとソースドライバ基板との間の伝送レートを下げることが可能になる。
前記圧縮手段はDPCM圧縮によって前記映像データを圧縮してもよい。
前記圧縮手段はDPCM圧縮によって前記映像データを圧縮してもよい。
前記中継器が前記映像データを前記ソースドライバに伝送するフォーマットはバス接続方式であってもよい。前記中継器が前記映像データを前記ソースドライバに伝送するフォーマットは1対1接続方式であってもよい。
本発明の映像データ伝送システムは、既存のソースドライバ及びゲートドライバを使用可能で、タイミングコントローラとソースドライバの間の伝送レートの増大に対応しつつ、信号線数を削減することができる。
<第1の実施形態>
本発明の第1の実施形態の映像データ伝送システムを、図1乃至図4を参照して説明する。
図1は、本発明の第1の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。本例の映像データ伝送システムは、タイミングコントローラ101が搭載されたコントロール基板104と、中継器107が搭載された左画面用ソースドライバ基板105と、中継器が搭載されていない右画面用ソースドライバ基板106と、複数のソースドライバ102と、複数のゲートドライバ103とを備える。ソースドライバ102はFPC上に実装されており、左画面用ソースドライバ基板105及び右画面用ソースドライバ基板106に接続される。
図2は、タイミングコントローラ101の構成の一例を示すブロック図である。タイミングコントローラ101は、DPCM(Differential Pulse Code Modulation:差分パルスコード変調)圧縮部201と、分割部202と、制御情報重畳部203と、8B10B変換部204と、シリアル変換部205と、物理層206と、制御情報生成部207とを備える。制御情報重畳部203と、8B10B変換部204と、シリアル変換部205と、物理層206は、CDR伝送ラインの数だけ存在する。
タイミングコントローラ101は、バックエンド(図示せず)から入力された同期信号をもとに、制御情報生成部207で液晶パネル100を駆動するための制御情報を生成すると共に、入力された映像データを、DPCM圧縮部201で圧縮し、分割部202でCDR伝送ラインの数分に分割し、制御情報重畳部203で制御情報と重畳し、8B10B変換部204で受信側がクロック再生しやすい符号に変換した後、シリアル変換部205でシリアルデータに変換し、物理層206を介して出力する。
本発明の第1の実施形態の映像データ伝送システムを、図1乃至図4を参照して説明する。
図1は、本発明の第1の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。本例の映像データ伝送システムは、タイミングコントローラ101が搭載されたコントロール基板104と、中継器107が搭載された左画面用ソースドライバ基板105と、中継器が搭載されていない右画面用ソースドライバ基板106と、複数のソースドライバ102と、複数のゲートドライバ103とを備える。ソースドライバ102はFPC上に実装されており、左画面用ソースドライバ基板105及び右画面用ソースドライバ基板106に接続される。
図2は、タイミングコントローラ101の構成の一例を示すブロック図である。タイミングコントローラ101は、DPCM(Differential Pulse Code Modulation:差分パルスコード変調)圧縮部201と、分割部202と、制御情報重畳部203と、8B10B変換部204と、シリアル変換部205と、物理層206と、制御情報生成部207とを備える。制御情報重畳部203と、8B10B変換部204と、シリアル変換部205と、物理層206は、CDR伝送ラインの数だけ存在する。
タイミングコントローラ101は、バックエンド(図示せず)から入力された同期信号をもとに、制御情報生成部207で液晶パネル100を駆動するための制御情報を生成すると共に、入力された映像データを、DPCM圧縮部201で圧縮し、分割部202でCDR伝送ラインの数分に分割し、制御情報重畳部203で制御情報と重畳し、8B10B変換部204で受信側がクロック再生しやすい符号に変換した後、シリアル変換部205でシリアルデータに変換し、物理層206を介して出力する。
次に、制御信号の伝送方法について説明する。
制御信号は、ソースドライバ102に供給するクロックと、それ以外の制御信号に分類される。
ソースドライバ102に供給するクロックは、そのままCDR伝送ラインで送る事は出来ないので、クロックの周波数を決める情報、例えばPLLの入力クロック分周比、PLLのフィードバック分周の分周比、出力分周比等をクロック情報として伝送する。
その他の制御信号は、例えば波形基本情報とパラメータに分割する。ここで波形基本情報は毎ライン変化する可能性が高いので毎ライン伝送し、パラメータは毎ライン変化させる必要はない場合、複数ライン(例えば1フレーム)に分割して伝送しても良い。
尚、波形基本情報とパラメータは、制御信号と1対1の関係になるため、少なくとも制御信号の本数分必要となる。
制御信号は、ソースドライバ102に供給するクロックと、それ以外の制御信号に分類される。
ソースドライバ102に供給するクロックは、そのままCDR伝送ラインで送る事は出来ないので、クロックの周波数を決める情報、例えばPLLの入力クロック分周比、PLLのフィードバック分周の分周比、出力分周比等をクロック情報として伝送する。
その他の制御信号は、例えば波形基本情報とパラメータに分割する。ここで波形基本情報は毎ライン変化する可能性が高いので毎ライン伝送し、パラメータは毎ライン変化させる必要はない場合、複数ライン(例えば1フレーム)に分割して伝送しても良い。
尚、波形基本情報とパラメータは、制御信号と1対1の関係になるため、少なくとも制御信号の本数分必要となる。
図4(A)は、1ライン分のパケット化された映像データの一例を示す。本例では、受信側でクロック再生するためのクロック同期信号、有効データの先頭位置を特定するための同期信号の後に、クロック情報、波形基本情報、パラメータが制御情報として伝送され、その後に映像データが伝送される。
図4(B)は、波形基本情報とパラメータの一例で、本例では波形基本情報を3ビットとしている。波形基本情報の先頭ビットは波形の初期値、即ち基準位置での波形の極性を表し、後半の2ビットは波形を示す。波形は例えば “00”がハイインピーダンス、“01”が固定値(反転なし)、“10”は1箇所で反転、“11”が2箇所で反転を表す。
また、パラメータAは基準位置からの最初の反転箇所までのクロック数、パラメータBは最初の反転箇所から2つめの反転箇所までのクロック数を示す。
図4(B)において、例えば一番下の波形は、波形基本情報が“111”なので、初期値が‘1’で、反転箇所が2箇所ある事を示し、最初の反転箇所は基準位置からAクロックの位置、2つめの反転箇所は最初の反転箇所からBクロックの位置である事を示している。
また、パラメータAは基準位置からの最初の反転箇所までのクロック数、パラメータBは最初の反転箇所から2つめの反転箇所までのクロック数を示す。
図4(B)において、例えば一番下の波形は、波形基本情報が“111”なので、初期値が‘1’で、反転箇所が2箇所ある事を示し、最初の反転箇所は基準位置からAクロックの位置、2つめの反転箇所は最初の反転箇所からBクロックの位置である事を示している。
図3は、中継器107の構成の一例を示すブロック図である。中継器107は、物理層301と、PLL(Phase−Locked Loop:位相同期ループ)302と、パラレル変換部303と、10B8B変換部304と、制御情報分離部305と、結合部306と、DPCM伸張部307と、分割部308と、シリアル変換部309と、物理層310と、制御信号生成部311と、水晶発信器312と、入力分周部313と、パネル出力用PLL314と、フィードバック分周部315と、出力分周部316とを備える。
物理層301と、PLL302と、パラレル変換部303と、10B8B変換部304と、制御情報分離部305は、CDR伝送ラインの数だけ存在し、シリアル変換部309と、物理層310は、ソースドライバに接続する差動インターフェースのチャンネル数(例えばソースドライバ基板の数分)だけ存在する。
中継器107は、タイミングコントローラ101から供給される圧縮映像データを物理層301で受信し、受信データをもとにPLL302でクロックを再生し、パラレル変換部303でパラレル化した後、10B8B変換部304で8B10Bの逆変換を行い、制御情報分離部305で圧縮映像データと制御情報とに分離する。
分離された圧縮映像データは、結合部306で結合し、DPCM伸張部307でDPCM伸張し、分割部308でソースドライバに接続する差動インターフェースのチャンネル数分に分割し、シリアル変換部309でバス接続の伝送フォーマットに変換し、物理層310を介して出力する。
一方、制御情報分離部305で分離された制御情報のうち、ソースドライバ102に供給するクロック情報は、入力分周部313、フィードバック分周部315、出力分周部316に供給され、水晶発信器312で発振したクロックをパネル出力用PLL314で逓倍する際の設定値となる。
また、その他の制御情報は、制御信号生成部311にて、それぞれの制御信号に対応する波形基本情報とパラメータに基づいて制御信号が生成されて出力される。
本例では、ソースドライバに接続する差動インターフェースのチャンネル数は2で、中継器107からは左画面用と右画面用の映像データと制御信号が2チャンネルに分割されて出力される。
物理層301と、PLL302と、パラレル変換部303と、10B8B変換部304と、制御情報分離部305は、CDR伝送ラインの数だけ存在し、シリアル変換部309と、物理層310は、ソースドライバに接続する差動インターフェースのチャンネル数(例えばソースドライバ基板の数分)だけ存在する。
中継器107は、タイミングコントローラ101から供給される圧縮映像データを物理層301で受信し、受信データをもとにPLL302でクロックを再生し、パラレル変換部303でパラレル化した後、10B8B変換部304で8B10Bの逆変換を行い、制御情報分離部305で圧縮映像データと制御情報とに分離する。
分離された圧縮映像データは、結合部306で結合し、DPCM伸張部307でDPCM伸張し、分割部308でソースドライバに接続する差動インターフェースのチャンネル数分に分割し、シリアル変換部309でバス接続の伝送フォーマットに変換し、物理層310を介して出力する。
一方、制御情報分離部305で分離された制御情報のうち、ソースドライバ102に供給するクロック情報は、入力分周部313、フィードバック分周部315、出力分周部316に供給され、水晶発信器312で発振したクロックをパネル出力用PLL314で逓倍する際の設定値となる。
また、その他の制御情報は、制御信号生成部311にて、それぞれの制御信号に対応する波形基本情報とパラメータに基づいて制御信号が生成されて出力される。
本例では、ソースドライバに接続する差動インターフェースのチャンネル数は2で、中継器107からは左画面用と右画面用の映像データと制御信号が2チャンネルに分割されて出力される。
図1に戻り、中継器107から出力された左画面用の映像データと制御信号は、ソースドライバ基板105上でバス形式にてソースドライバ102に接続される。
一方、右画面用の映像データと制御信号は、ソースドライバ基板106に接続され、ソースドライバ基板106上でバス形式にてソースドライバ102に接続される。
前記制御信号には、ソース系制御信号として、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等と、ゲート系制御信号として、ゲートクロック(GCK)、ゲートスタートパルス(GSP)等の信号が含まれる。また、特許文献2に記載の、液晶画面の視野角改善のためのCSバスライン信号を生成するためのタイミング信号等、直接ソースドライバ102やゲートドライバ103に接続されない信号も含まれる。
一方、右画面用の映像データと制御信号は、ソースドライバ基板106に接続され、ソースドライバ基板106上でバス形式にてソースドライバ102に接続される。
前記制御信号には、ソース系制御信号として、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等と、ゲート系制御信号として、ゲートクロック(GCK)、ゲートスタートパルス(GSP)等の信号が含まれる。また、特許文献2に記載の、液晶画面の視野角改善のためのCSバスライン信号を生成するためのタイミング信号等、直接ソースドライバ102やゲートドライバ103に接続されない信号も含まれる。
ソースドライバ基板105又は106上の最初のソースドライバ102は、中継器107から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ102に供給する。
このように、映像データは次々にそれぞれのソースドライバ102にサンプリングされる。すべてのソースドライバ102が映像データをサンプリングした後、ソースドライバ102は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。
このような動作を1ラインごとに行い、同時に、ゲートドライバ103がGCK、GSP等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル100に表示される。
このように、映像データは次々にそれぞれのソースドライバ102にサンプリングされる。すべてのソースドライバ102が映像データをサンプリングした後、ソースドライバ102は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。
このような動作を1ラインごとに行い、同時に、ゲートドライバ103がGCK、GSP等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル100に表示される。
<第2の実施形態>
本発明の第2の実施形態の映像データ伝送システムを、図5及び図6を参照して説明する。
第2の実施形態は、中継器とソースドライバ間の接続がバス形式ではなく、1対1接続である点のみ上記第1の実施形態と異なる。
図5は、本発明の第2の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。本例の映像データ伝送システムは、タイミングコントローラ501が搭載されたコントロール基板504と、中継器507が搭載された左画面用ソースドライバ基板505と、中継器が搭載されていない右画面用ソースドライバ基板506と、複数のソースドライバ502と、複数のゲートドライバ503とを備える。ソースドライバ502はFPC上に実装されており、左画面用ソースドライバ基板505及び右画面用ソースドライバ基板506に接続される。
タイミングコントローラ501の構成は、図2に示す第1の実施形態のタイミングコントローラ101の構成と同様である。したがって、さらに詳細には説明しない。
また、制御信号の伝送方法についても、第1の実施形態の映像データ伝送システムと同様である。したがって、さらに詳細には説明しない。
本発明の第2の実施形態の映像データ伝送システムを、図5及び図6を参照して説明する。
第2の実施形態は、中継器とソースドライバ間の接続がバス形式ではなく、1対1接続である点のみ上記第1の実施形態と異なる。
図5は、本発明の第2の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。本例の映像データ伝送システムは、タイミングコントローラ501が搭載されたコントロール基板504と、中継器507が搭載された左画面用ソースドライバ基板505と、中継器が搭載されていない右画面用ソースドライバ基板506と、複数のソースドライバ502と、複数のゲートドライバ503とを備える。ソースドライバ502はFPC上に実装されており、左画面用ソースドライバ基板505及び右画面用ソースドライバ基板506に接続される。
タイミングコントローラ501の構成は、図2に示す第1の実施形態のタイミングコントローラ101の構成と同様である。したがって、さらに詳細には説明しない。
また、制御信号の伝送方法についても、第1の実施形態の映像データ伝送システムと同様である。したがって、さらに詳細には説明しない。
図6は、中継器507の構成の一例を示すブロック図である。中継器507は、物理層601と、PLL(Phase−Locked Loop:位相同期ループ)602と、パラレル変換部603と、10B8B変換部604と、制御情報分離部605と、結合部606と、DPCM伸張部607と、分割部608と、シリアル変換部609と、物理層610と、制御信号生成部611と、水晶発信器612と、入力分周部613と、パネル出力用PLL614と、フィードバック分周部615と、出力分周部616とを備える。
物理層601と、PLL602と、パラレル変換部603と、10B8B変換部604と、制御情報分離部605は、CDR伝送ラインの数だけ存在し、シリアル変換部609と、物理層610は、ソースドライバ502の数だけ存在する。
中継器507は、タイミングコントローラ501から供給される圧縮映像データを物理層601で受信し、受信データをもとにPLL602でクロックを再生し、パラレル変換部603でパラレル化した後、10B8B変換部604で8B10Bの逆変換を行い、制御情報分離部605で圧縮映像データと制御情報とに分離する。
分離された圧縮映像データは、結合部606で結合し、DPCM伸張部607でDPCM伸張し、分割部608でソースドライバ502の数分に分割し、シリアル変換部609で1対1接続の伝送フォーマットに変換し、物理層610を介して出力する。
一方、制御情報分離部605で分離された制御情報のうち、ソースドライバ502に供給するクロック情報は、入力分周部613、フィードバック分周部615、出力分周部616に供給され、水晶発信器612で発振したクロックをパネル出力用PLL614で逓倍する際の設定値となる。
また、その他の制御情報は、制御信号生成部611にて、それぞれの制御信号に対応する波形基本情報とパラメータに基づいて制御信号が生成されて出力される。
物理層601と、PLL602と、パラレル変換部603と、10B8B変換部604と、制御情報分離部605は、CDR伝送ラインの数だけ存在し、シリアル変換部609と、物理層610は、ソースドライバ502の数だけ存在する。
中継器507は、タイミングコントローラ501から供給される圧縮映像データを物理層601で受信し、受信データをもとにPLL602でクロックを再生し、パラレル変換部603でパラレル化した後、10B8B変換部604で8B10Bの逆変換を行い、制御情報分離部605で圧縮映像データと制御情報とに分離する。
分離された圧縮映像データは、結合部606で結合し、DPCM伸張部607でDPCM伸張し、分割部608でソースドライバ502の数分に分割し、シリアル変換部609で1対1接続の伝送フォーマットに変換し、物理層610を介して出力する。
一方、制御情報分離部605で分離された制御情報のうち、ソースドライバ502に供給するクロック情報は、入力分周部613、フィードバック分周部615、出力分周部616に供給され、水晶発信器612で発振したクロックをパネル出力用PLL614で逓倍する際の設定値となる。
また、その他の制御情報は、制御信号生成部611にて、それぞれの制御信号に対応する波形基本情報とパラメータに基づいて制御信号が生成されて出力される。
図5に戻り、中継器507から出力された左画面用の映像データと制御信号は、ソースドライバ基板505上で1対1接続にてソースドライバ502に接続される。
一方、右画面用の映像データと制御信号は、ソースドライバ基板506に接続され、ソースドライバ基板506上で1対1接続にてソースドライバ502に接続される。
前記制御信号には、ソース系制御信号として、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等と、ゲート系制御信号として、ゲートクロック(GCK)、ゲートスタートパルス(GSP)等の信号が含まれる。また、特許文献2に記載の、液晶画面の視野角改善のためのCSバスライン信号を生成するためのタイミング信号等、直接ソースドライバ502やゲートドライバ503に接続されない信号も含まれる。
ソースドライバ502は、中継器507から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。
このような動作を1ラインごとに行い、同時に、ゲートドライバ503がGCK、GSP等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル500に表示される。
一方、右画面用の映像データと制御信号は、ソースドライバ基板506に接続され、ソースドライバ基板506上で1対1接続にてソースドライバ502に接続される。
前記制御信号には、ソース系制御信号として、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等と、ゲート系制御信号として、ゲートクロック(GCK)、ゲートスタートパルス(GSP)等の信号が含まれる。また、特許文献2に記載の、液晶画面の視野角改善のためのCSバスライン信号を生成するためのタイミング信号等、直接ソースドライバ502やゲートドライバ503に接続されない信号も含まれる。
ソースドライバ502は、中継器507から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。
このような動作を1ラインごとに行い、同時に、ゲートドライバ503がGCK、GSP等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル500に表示される。
<第3の実施形態>
本発明の第3の実施形態の映像データ伝送システムを、図1、図7及び図8を参照して説明する。
第3の実施形態の映像データ伝送システムは、タイミングコントローラから中継器に送られる映像データをDPCM圧縮しないことを除けば、第1の実施形態の映像データ伝送システムと同様である。したがって、全体的な構成は、図1に示すものと同様であり、タイミングコントローラ101の代わりにタイミングコントローラ111を、中継器107の代わりに中継器117を備えるものとする。
本発明の第3の実施形態の映像データ伝送システムを、図1、図7及び図8を参照して説明する。
第3の実施形態の映像データ伝送システムは、タイミングコントローラから中継器に送られる映像データをDPCM圧縮しないことを除けば、第1の実施形態の映像データ伝送システムと同様である。したがって、全体的な構成は、図1に示すものと同様であり、タイミングコントローラ101の代わりにタイミングコントローラ111を、中継器107の代わりに中継器117を備えるものとする。
図7は、タイミングコントローラ111の構成の一例を示すブロック図である。タイミングコントローラ111は、分割部702と、制御情報重畳部703と、8B10B変換部704と、シリアル変換部705と、物理層706と、制御情報生成部707とを備える。制御情報重畳部703と、8B10B変換部704と、シリアル変換部705と、物理層706は、CDR伝送ラインの数だけ存在する。
タイミングコントローラ111は、バックエンド(図示せず)から入力された同期信号をもとに、制御情報生成部707で液晶パネル100を駆動するための制御情報を生成すると共に、入力された映像データを、分割部702でCDR伝送ラインの数分に分割し、制御情報重畳部703で制御情報と重畳し、8B10B変換部704で受信側がクロック再生しやすい符号に変換した後、シリアル変換部705でシリアルデータに変換し、物理層706を介して出力する。
ここで制御信号の伝送方法については、第1の実施形態の映像データ伝送システムと同様である。したがって、さらに詳細には説明しない。
タイミングコントローラ111は、バックエンド(図示せず)から入力された同期信号をもとに、制御情報生成部707で液晶パネル100を駆動するための制御情報を生成すると共に、入力された映像データを、分割部702でCDR伝送ラインの数分に分割し、制御情報重畳部703で制御情報と重畳し、8B10B変換部704で受信側がクロック再生しやすい符号に変換した後、シリアル変換部705でシリアルデータに変換し、物理層706を介して出力する。
ここで制御信号の伝送方法については、第1の実施形態の映像データ伝送システムと同様である。したがって、さらに詳細には説明しない。
図8は、中継器117の構成の一例を示すブロック図である。中継器117は、物理層801と、PLL(Phase−Locked Loop:位相同期ループ)802と、パラレル変換部803と、10B8B変換部804と、制御情報分離部805と、結合部806と、分割部808と、シリアル変換部809と、物理層810と、制御信号生成部811と、水晶発信器812と、入力分周部813と、パネル出力用PLL814と、フィードバック分周部815と、出力分周部816とを備える。
物理層801と、PLL802と、パラレル変換部803と、10B8B変換部804と、制御情報分離部805は、CDR伝送ラインの数だけ存在し、シリアル変換部809と、物理層810は、ソースドライバに接続する差動インターフェースのチャンネル数(例えばソースドライバ基板の数分)だけ存在する。
中継器117は、タイミングコントローラ111から供給される映像データを物理層801で受信し、受信データをもとにPLL802でクロックを再生し、パラレル変換部803でパラレル化した後、10B8B変換部804で8B10Bの逆変換を行い、制御情報分離部805で映像データと制御情報とに分離する。
分離された映像データは、結合部806で結合し、分割部808でソースドライバに接続する差動インターフェースのチャンネル数分に分割し、シリアル変換部809でバス接続の伝送フォーマットに変換し、物理層810を介して出力する。
一方、制御情報分離部805で分離された制御情報のうち、ソースドライバ102に供給するクロック情報は、入力分周部813、フィードバック分周部815、出力分周部816に供給され、水晶発信器812で発振したクロックをパネル出力用PLL814で逓倍する際の設定値となる。
また、その他の制御情報は、制御信号生成部811にて、それぞれの制御信号に対応する波形基本情報とパラメータに基づいて制御信号が生成されて出力される。
本例では、ソースドライバに接続する差動インターフェースのチャンネル数は2で、中継器117からは左画面用と右画面用の映像データと制御信号が2チャンネルに分割されて出力される。
物理層801と、PLL802と、パラレル変換部803と、10B8B変換部804と、制御情報分離部805は、CDR伝送ラインの数だけ存在し、シリアル変換部809と、物理層810は、ソースドライバに接続する差動インターフェースのチャンネル数(例えばソースドライバ基板の数分)だけ存在する。
中継器117は、タイミングコントローラ111から供給される映像データを物理層801で受信し、受信データをもとにPLL802でクロックを再生し、パラレル変換部803でパラレル化した後、10B8B変換部804で8B10Bの逆変換を行い、制御情報分離部805で映像データと制御情報とに分離する。
分離された映像データは、結合部806で結合し、分割部808でソースドライバに接続する差動インターフェースのチャンネル数分に分割し、シリアル変換部809でバス接続の伝送フォーマットに変換し、物理層810を介して出力する。
一方、制御情報分離部805で分離された制御情報のうち、ソースドライバ102に供給するクロック情報は、入力分周部813、フィードバック分周部815、出力分周部816に供給され、水晶発信器812で発振したクロックをパネル出力用PLL814で逓倍する際の設定値となる。
また、その他の制御情報は、制御信号生成部811にて、それぞれの制御信号に対応する波形基本情報とパラメータに基づいて制御信号が生成されて出力される。
本例では、ソースドライバに接続する差動インターフェースのチャンネル数は2で、中継器117からは左画面用と右画面用の映像データと制御信号が2チャンネルに分割されて出力される。
図1に戻り、中継器117から出力された左画面用の映像データと制御信号は、ソースドライバ基板105上でバス形式にてソースドライバ102に接続される。
一方、右画面用の映像データと制御信号は、ソースドライバ基板106に接続され、ソースドライバ基板106上でバス形式にてソースドライバ102に接続される。
前記制御信号には、ソース系制御信号として、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等と、ゲート系制御信号として、ゲートクロック(GCK)、ゲートスタートパルス(GSP)等の信号が含まれる。また、特許文献2に記載の、液晶画面の視野角改善のためのCSバスライン信号を生成するためのタイミング信号等、直接ソースドライバ102やゲートドライバ103に接続されない信号も含まれる。
ソースドライバ基板105又は106上の最初のソースドライバ102は、中継器117から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ102に供給する。
このように、映像データは次々にそれぞれのソースドライバ102にサンプリングされる。すべてのソースドライバ102が映像データをサンプリングした後、ソースドライバ102は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。
このような動作を1ラインごとに行い、同時に、ゲートドライバ103がGCK、GSP等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル100に表示される。
一方、右画面用の映像データと制御信号は、ソースドライバ基板106に接続され、ソースドライバ基板106上でバス形式にてソースドライバ102に接続される。
前記制御信号には、ソース系制御信号として、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等と、ゲート系制御信号として、ゲートクロック(GCK)、ゲートスタートパルス(GSP)等の信号が含まれる。また、特許文献2に記載の、液晶画面の視野角改善のためのCSバスライン信号を生成するためのタイミング信号等、直接ソースドライバ102やゲートドライバ103に接続されない信号も含まれる。
ソースドライバ基板105又は106上の最初のソースドライバ102は、中継器117から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ102に供給する。
このように、映像データは次々にそれぞれのソースドライバ102にサンプリングされる。すべてのソースドライバ102が映像データをサンプリングした後、ソースドライバ102は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。
このような動作を1ラインごとに行い、同時に、ゲートドライバ103がGCK、GSP等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル100に表示される。
<第4の実施形態>
本発明の第4の実施形態の映像データ伝送システムを、図5及び図9を参照して説明する。
第4の実施形態の映像データ伝送システムは、タイミングコントローラから中継器に送られる映像データをDPCM圧縮しないことを除けば、第2の実施形態の映像データ伝送システムと同様である。したがって、全体的な構成は、図5に示すものと同様であり、タイミングコントローラ501の代わりにタイミングコントローラ511を、中継器507の代わりに中継器517を備えるものとする。
タイミングコントローラ511の構成は、図7に示す第3の実施形態のタイミングコントローラ111の構成と同様である。したがって、さらに詳細には説明しない。
また、制御信号の伝送方法についても、第1の実施形態の映像データ伝送システムと同様である。したがって、さらに詳細には説明しない。
本発明の第4の実施形態の映像データ伝送システムを、図5及び図9を参照して説明する。
第4の実施形態の映像データ伝送システムは、タイミングコントローラから中継器に送られる映像データをDPCM圧縮しないことを除けば、第2の実施形態の映像データ伝送システムと同様である。したがって、全体的な構成は、図5に示すものと同様であり、タイミングコントローラ501の代わりにタイミングコントローラ511を、中継器507の代わりに中継器517を備えるものとする。
タイミングコントローラ511の構成は、図7に示す第3の実施形態のタイミングコントローラ111の構成と同様である。したがって、さらに詳細には説明しない。
また、制御信号の伝送方法についても、第1の実施形態の映像データ伝送システムと同様である。したがって、さらに詳細には説明しない。
図9は、中継器517の構成の一例を示すブロック図である。中継器517は、物理層901と、PLL(Phase−Locked Loop:位相同期ループ)902と、パラレル変換部903と、10B8B変換部904と、制御情報分離部905と、結合部906と、分割部908と、シリアル変換部909と、物理層910と、制御信号生成部911と、水晶発信器912と、入力分周部913と、パネル出力用PLL914と、フィードバック分周部915と、出力分周部916とを備える。
物理層901と、PLL902と、パラレル変換部903と、10B8B変換部904と、制御情報分離部905は、CDR伝送ラインの数だけ存在し、シリアル変換部909と、物理層910は、ソースドライバ502の数だけ存在する。
中継器517は、タイミングコントローラ501から供給される映像データを物理層901で受信し、受信データをもとにPLL902でクロックを再生し、パラレル変換部903でパラレル化した後、10B8B変換部904で8B10Bの逆変換を行い、制御情報分離部905で映像データと制御情報とに分離する。
分離された映像データは、結合部906で結合し、分割部908でソースドライバ502の数分に分割し、シリアル変換部909で1対1接続の伝送フォーマットに変換し、物理層910を介して出力する。
一方、制御情報分離部905で分離された制御情報のうち、ソースドライバ502に供給するクロック情報は、入力分周部913、フィードバック分周部915、出力分周部916に供給され、水晶発信器912で発振したクロックをパネル出力用PLL914で逓倍する際の設定値となる。
また、その他の制御情報は、制御信号生成部911にて、それぞれの制御信号に対応する波形基本情報とパラメータに基づいて制御信号が生成されて出力される。
図5に戻り、中継器517から出力された左画面用の映像データと制御信号は、ソースドライバ基板505上で1対1接続にてソースドライバ502に接続される。
一方、右画面用の映像データと制御信号は、ソースドライバ基板506に接続され、ソースドライバ基板506上で1対1接続にてソースドライバ502に接続される。
前記制御信号には、ソース系制御信号として、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等と、ゲート系制御信号として、ゲートクロック(GCK)、ゲートスタートパルス(GSP)等の信号が含まれる。また、特許文献2に記載の、液晶画面の視野角改善のためのCSバスライン信号を生成するためのタイミング信号等、直接ソースドライバ502やゲートドライバ503に接続されない信号も含まれる。
ソースドライバ502は、中継器517から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。
このような動作を1ラインごとに行い、同時に、ゲートドライバ503がGCK、GSP等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル500に表示される。
物理層901と、PLL902と、パラレル変換部903と、10B8B変換部904と、制御情報分離部905は、CDR伝送ラインの数だけ存在し、シリアル変換部909と、物理層910は、ソースドライバ502の数だけ存在する。
中継器517は、タイミングコントローラ501から供給される映像データを物理層901で受信し、受信データをもとにPLL902でクロックを再生し、パラレル変換部903でパラレル化した後、10B8B変換部904で8B10Bの逆変換を行い、制御情報分離部905で映像データと制御情報とに分離する。
分離された映像データは、結合部906で結合し、分割部908でソースドライバ502の数分に分割し、シリアル変換部909で1対1接続の伝送フォーマットに変換し、物理層910を介して出力する。
一方、制御情報分離部905で分離された制御情報のうち、ソースドライバ502に供給するクロック情報は、入力分周部913、フィードバック分周部915、出力分周部916に供給され、水晶発信器912で発振したクロックをパネル出力用PLL914で逓倍する際の設定値となる。
また、その他の制御情報は、制御信号生成部911にて、それぞれの制御信号に対応する波形基本情報とパラメータに基づいて制御信号が生成されて出力される。
図5に戻り、中継器517から出力された左画面用の映像データと制御信号は、ソースドライバ基板505上で1対1接続にてソースドライバ502に接続される。
一方、右画面用の映像データと制御信号は、ソースドライバ基板506に接続され、ソースドライバ基板506上で1対1接続にてソースドライバ502に接続される。
前記制御信号には、ソース系制御信号として、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等と、ゲート系制御信号として、ゲートクロック(GCK)、ゲートスタートパルス(GSP)等の信号が含まれる。また、特許文献2に記載の、液晶画面の視野角改善のためのCSバスライン信号を生成するためのタイミング信号等、直接ソースドライバ502やゲートドライバ503に接続されない信号も含まれる。
ソースドライバ502は、中継器517から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。
このような動作を1ラインごとに行い、同時に、ゲートドライバ503がGCK、GSP等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル500に表示される。
以上説明したように、本発明の映像データ伝送システムにおいては、タイミングコントローラと中継器との間をCDR(Clock Data Recovery)伝送ラインで接続するため、クロックとデータとの間のスキューの問題を回避でき、より高速な映像データの伝送が可能になり、従来のソースドライバを使用しつつ、コントロール基板とソースドライバ基板との間の信号線数を削減することができる。
また、中継器とソースドライバとの間は、従来の映像データ伝送システムと同様にバス接続又は1対1接続を行うが、同じソースドライバ基板上での接続、もしくは隣り合うソースドライバ基板間の接続となるので、コントロール基板からFPCを介して接続する従来の映像データ伝送システムと比べ、クロックとデータ間のスキューマージン的にも、EMI的にも有利になる。
また、タイミングコントローラと中継器間の映像データを圧縮することにより、コントロール基板とソースドライバ基板との間の伝送レートを下げることが可能になる。
更に、ソース系制御信号、ゲート系制御信号、液晶画面の視野角改善のためのCSバスライン信号を生成するためのタイミング信号等もCDRデータに重畳することが可能となり、コントロール基板とソースドライバ基板間の信号線の接続を大幅に削減する事が可能となる。
また、中継器とソースドライバとの間は、従来の映像データ伝送システムと同様にバス接続又は1対1接続を行うが、同じソースドライバ基板上での接続、もしくは隣り合うソースドライバ基板間の接続となるので、コントロール基板からFPCを介して接続する従来の映像データ伝送システムと比べ、クロックとデータ間のスキューマージン的にも、EMI的にも有利になる。
また、タイミングコントローラと中継器間の映像データを圧縮することにより、コントロール基板とソースドライバ基板との間の伝送レートを下げることが可能になる。
更に、ソース系制御信号、ゲート系制御信号、液晶画面の視野角改善のためのCSバスライン信号を生成するためのタイミング信号等もCDRデータに重畳することが可能となり、コントロール基板とソースドライバ基板間の信号線の接続を大幅に削減する事が可能となる。
本発明は、映像データ伝送システムに利用可能である。
100、500、1000、1010 液晶パネル
101、111、501、511、1001、1101 タイミングコントローラ
102、502、1002、1102 ソースドライバ
103、503、1003、1103 ゲートドライバ
104、504、1004、1104 コントロール基板
105、106、505、506、1005、1105 ソースドライバ基板
107、117、507、517 中継器
201 DPCM圧縮部
202、308、608、702、808、908 分割部
203、703 制御情報重畳部
204、704 8B10B変換部
205、309、609、705、809、909 シリアル変換部
206、301、310、601、610、706、801、810、901、910 物理層
207、707 制御情報生成部
311、611、811、911 制御信号生成部
302、602、802、902 PLL
303、603、803、903 パラレル変換部
304、604、804、904 10B8B変換部
305、605、805、905 制御情報分離部
306、606、806、906 結合部
307、607 DPCM伸張部
312、612、812、912 水晶発信器
313、613、813、913 入力分周部
314、614、814、914 パネル出力用PLL
315、615、815、915 フィードバック分周部
316、616、816,916 出力分周部
101、111、501、511、1001、1101 タイミングコントローラ
102、502、1002、1102 ソースドライバ
103、503、1003、1103 ゲートドライバ
104、504、1004、1104 コントロール基板
105、106、505、506、1005、1105 ソースドライバ基板
107、117、507、517 中継器
201 DPCM圧縮部
202、308、608、702、808、908 分割部
203、703 制御情報重畳部
204、704 8B10B変換部
205、309、609、705、809、909 シリアル変換部
206、301、310、601、610、706、801、810、901、910 物理層
207、707 制御情報生成部
311、611、811、911 制御信号生成部
302、602、802、902 PLL
303、603、803、903 パラレル変換部
304、604、804、904 10B8B変換部
305、605、805、905 制御情報分離部
306、606、806、906 結合部
307、607 DPCM伸張部
312、612、812、912 水晶発信器
313、613、813、913 入力分周部
314、614、814、914 パネル出力用PLL
315、615、815、915 フィードバック分周部
316、616、816,916 出力分周部
Claims (12)
- 入力された映像データを表示手段に伝送する映像データ伝送システムであって、
タイミングコントローラと、中継器と、ソースドライバと、ゲートドライバとを備え、
前記タイミングコントローラと前記中継器とがCDR伝送ラインで接続され、前記中継器と前記ソースドライバ間の映像データはバス接続又は1対1で接続され、前記映像データと、前記ソースドライバ及び前記ゲートドライバが前記表示手段を駆動する制御情報とが重畳されて、前記CDR伝送ラインで伝送されることを特徴とするデータ伝送システム。 - 前記タイミングコントローラは映像データを圧縮して前記中継器に出力し、前記中継器は受け取った圧縮データを伸張して前記ソースドライバに出力する請求項1記載のデータ伝送システム。
- 入力された映像データを表示手段に伝送する映像データ伝送システムであって、
タイミングコントローラと、中継器と、複数のソースドライバと、複数のゲートドライバとを備え、
前記タイミングコントローラは、
前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御情報を生成する制御情報生成手段と、
前記映像データを伝送ラインの数に応じて分割する分割手段と、
前記分割された映像データと前記制御情報とを重畳する重畳手段と、
前記重畳された映像データ及び制御情報を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、
前記ビット変換された映像データ及び制御情報をシリアル変換するシリアル変換手段と、
前記シリアル変換された映像データ及び制御情報を、前記中継器に1対1接続で伝送する伝送手段とを備え、
前記中継器は、
前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御情報を受信する受信手段と、
前記受信された映像データ及び制御情報からクロックを再生するクロック再生手段と、
前記受信された映像データ及び制御情報をパラレル変換するパラレル変換手段と、
前記パラレル変換された映像データ及び制御情報に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、
前記逆ビット変換された映像データ及び制御情報を、映像データと制御情報とに分離する制御情報分離手段と、
前記分離された映像データを伝送ラインの数に分割されている状態から一つ又は複数の映像データに結合する結合手段と、
前記結合された映像データを前記ソースドライバに伝送するフォーマットに従い分割する分割手段と、
前記分割手段で分割された映像データを、前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、
前記分離された制御情報から、前記ソースドライバに供給するクロックを生成するクロック生成手段と、
前記分離された制御情報から、前記ソースドライバと、前記ゲートドライバと、前記表示手段を駆動するための制御信号を生成し、出力する制御信号生成手段とを備え、
前記ソースドライバと前記ゲートドライバは、前記中継器から出力された映像データと制御信号を受信し、前記表示手段に映像データを伝送することを特徴とする映像データ伝送システム。 - 入力された映像データを表示手段に伝送する映像データ伝送システムであって、
タイミングコントローラと、中継器と、複数のソースドライバと、複数のゲートドライバとを備え、
前記タイミングコントローラは、
前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御情報を生成する制御情報生成手段と、
前記映像データを圧縮する圧縮手段と、
前記圧縮された圧縮映像データを伝送ラインの数に応じて分割する分割手段と、
前記分割された圧縮映像データと前記制御情報とを重畳する重畳手段と、
前記重畳された圧縮映像データ及び制御情報を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、
前記ビット変換された圧縮映像データ及び制御情報をシリアル変換するシリアル変換手段と、
前記シリアル変換された圧縮映像データ及び制御情報を、前記中継器に1対1接続で伝送する伝送手段とを備え、
前記中継器は、
前記タイミングコントローラから伝送される前記シリアル変換された圧縮映像データ及び制御情報を受信する受信手段と、
前記受信された圧縮映像データ及び制御情報からクロックを再生するクロック再生手段と、
前記受信された圧縮映像データ及び制御情報をパラレル変換するパラレル変換手段と、
前記パラレル変換された圧縮映像データ及び制御情報に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、
前記逆ビット変換された圧縮映像データ及び制御情報を、圧縮映像データと制御情報とに分離する制御情報分離手段と、
前記分離された圧縮映像データを伝送ラインの数に分割されている状態から一つ又は複数の圧縮映像データに結合する結合手段と、
前記結合された圧縮映像データを伸張する伸張手段と、
前記伸張された映像データを前記ソースドライバに伝送するフォーマットに従い分割する分割手段と、
前記分割手段で分割された映像データを、前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、
前記分離された制御情報から、前記ソースドライバに供給するクロックを生成するクロック生成手段と、
前記分離された制御情報から、前記ソースドライバと、前記ゲートドライバと、前記表示手段を駆動するための制御信号を生成し、出力する制御信号生成手段とを備え、
前記ソースドライバと前記ゲートドライバは、前記中継器から出力された映像データと制御信号を受信し、前記表示手段に映像データを伝送することを特徴とする映像データ伝送システム。 - 前記圧縮手段はDPCM圧縮によって前記映像データを圧縮する請求項4に記載の映像データ伝送システム。
- 前記中継器が前記映像データを前記ソースドライバに伝送するフォーマットはバス接続方式である請求項3乃至5のいずれか1項に記載の映像データ伝送システム。
- 前記中継器が前記映像データを前記ソースドライバに伝送するフォーマットは1対1接続方式である請求項3乃至5のいずれか1項に記載の映像データ伝送システム。
- 入力された映像データを表示手段に伝送する映像データ伝送方法であって、
タイミングコントローラにおいて、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御情報を生成する制御情報生成ステップと、
前記タイミングコントローラにおいて、前記映像データを伝送ラインの数に応じて分割する分割ステップと、
前記タイミングコントローラにおいて、前記分割された映像データと前記制御情報とを重畳する重畳ステップと、
前記タイミングコントローラにおいて、前記重畳された映像データ及び制御情報を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換ステップと、
前記タイミングコントローラにおいて、前記ビット変換された映像データ及び制御情報をシリアル変換するシリアル変換ステップと、
前記タイミングコントローラにおいて、前記シリアル変換された映像データ及び制御情報を、中継器に1対1接続で伝送する伝送ステップと、
前記中継器において、前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御情報を受信する受信ステップと、
前記中継器において、前記受信された映像データ及び制御情報からクロックを再生するクロック再生ステップと、
前記中継器において、前記受信された映像データ及び制御情報をパラレル変換するパラレル変換ステップと、
前記中継器において、前記パラレル変換された映像データ及び制御情報に、前記タイミングコントローラの前記ビット変換ステップにおいて行ったビット変換の逆変換を行う逆ビット変換ステップと、
前記中継器において、前記逆ビット変換された映像データ及び制御情報を、映像データと制御情報とに分離する制御情報分離ステップと、
前記中継器において、前記分離された映像データを伝送ラインの数に分割されている状態から一つ又は複数の映像信号に結合する結合ステップと、
前記中継器において、前記結合された映像データを前記ソースドライバに伝送するフォーマットに従い分割する分割ステップと、
前記中継器において、前記分割ステップで分割された映像データを、前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換ステップと、
前記中継器において、前記分離された制御情報から、前記ソースドライバに供給するクロックを生成するクロック生成ステップと、
前記中継器において、前記分離された制御情報から、前記ソースドライバと、ゲートドライバと、表示手段を駆動するための制御信号を生成し、出力する制御信号生成ステップと、
前記ソースドライバと前記ゲートドライバにおいて、前記中継器から出力された映像データと制御信号を受信し、前記表示手段に映像データを伝送するステップを含むことを特徴とする映像データ伝送方法。 - 入力された映像データを表示手段に伝送する映像データ伝送方法であって、
タイミングコントローラにおいて、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御情報を生成する制御情報生成ステップと、
前記タイミングコントローラにおいて、前記映像データを圧縮する圧縮ステップと、
前記タイミングコントローラにおいて、前記圧縮された圧縮映像データを伝送ラインの数に応じて分割する分割ステップと、
前記タイミングコントローラにおいて、前記分割された圧縮映像データと前記制御情報とを重畳する重畳ステップと、
前記タイミングコントローラにおいて、前記重畳された圧縮映像データ及び制御情報を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換ステップと、
前記タイミングコントローラにおいて、前記ビット変換された圧縮映像データ及び制御情報をシリアル変換するシリアル変換ステップと、
前記タイミングコントローラにおいて、前記シリアル変換された圧縮映像データ及び制御情報を、中継器に1対1接続で伝送する伝送ステップと、
前記中継器において、前記タイミングコントローラから伝送される前記シリアル変換された圧縮映像データ及び制御情報を受信する受信ステップと、
前記中継器において、前記受信された圧縮映像データ及び制御情報からクロックを再生するクロック再生ステップと、
前記中継器において、前記受信された圧縮映像データ及び制御情報をパラレル変換するパラレル変換ステップと、
前記中継器において、前記パラレル変換された圧縮映像データ及び制御情報に、前記タイミングコントローラの前記ビット変換ステップにおいて行ったビット変換の逆変換を行う逆ビット変換ステップと、
前記中継器において、前記逆ビット変換された圧縮映像データ及び制御情報を、圧縮映像データと制御情報とに分離する制御情報分離ステップと、
前記中継器において、前記分離された圧縮映像データを伝送ラインの数に分割されている状態から一つ又は複数の圧縮映像データに結合する結合ステップと、
前記中継器において、前記結合された圧縮映像データを伸張する伸張ステップと、
前記中継器において、前記伸張された映像データを前記ソースドライバに伝送するフォーマットに従い分割する分割ステップと、
前記中継器において、前記分割ステップで分割された映像データを、前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換ステップと、
前記中継器において、前記分離された制御情報から、前記ソースドライバに供給するクロックを生成するクロック生成ステップと、
前記中継器において、前記分離された制御情報から、前記ソースドライバと、ゲートドライバと、表示手段を駆動するための制御信号を生成し、出力する制御信号生成ステップと、
前記ソースドライバと前記ゲートドライバにおいて、前記中継器から出力された映像データと制御信号を受信し、前記表示手段に映像データを伝送するステップを含むことを特徴とする映像データ伝送方法。 - 前記圧縮ステップにおいて、DPCM圧縮によって前記映像データを圧縮する請求項9に記載の映像データ伝送方法。
- 前記中継器が前記映像データを前記ソースドライバに伝送するフォーマットはバス接続方式である請求項8乃至10のいずれか1項に記載の映像データ伝送方法。
- 前記中継器が前記映像データを前記ソースドライバに伝送するフォーマットは1対1接続方式である請求項8乃至10のいずれか1項に記載の映像データ伝送方法。
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JP2008267189A JP2010096951A (ja) | 2008-10-16 | 2008-10-16 | 映像データ伝送システムおよび映像データ伝送方法 |
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JP2008267189A JP2010096951A (ja) | 2008-10-16 | 2008-10-16 | 映像データ伝送システムおよび映像データ伝送方法 |
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---|---|
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