CN109935188B - 栅极驱动单元、方法、栅极驱动模组、电路及显示装置 - Google Patents

栅极驱动单元、方法、栅极驱动模组、电路及显示装置 Download PDF

Info

Publication number
CN109935188B
CN109935188B CN201910176221.7A CN201910176221A CN109935188B CN 109935188 B CN109935188 B CN 109935188B CN 201910176221 A CN201910176221 A CN 201910176221A CN 109935188 B CN109935188 B CN 109935188B
Authority
CN
China
Prior art keywords
control
pull
node
circuit
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910176221.7A
Other languages
English (en)
Other versions
CN109935188A (zh
Inventor
冯雪欢
李永谦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei BOE Zhuoyin Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei BOE Zhuoyin Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Hefei BOE Zhuoyin Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201910176221.7A priority Critical patent/CN109935188B/zh
Publication of CN109935188A publication Critical patent/CN109935188A/zh
Priority to PCT/CN2020/073141 priority patent/WO2020181924A1/zh
Priority to US16/768,536 priority patent/US11158226B2/en
Application granted granted Critical
Publication of CN109935188B publication Critical patent/CN109935188B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Electronic Switches (AREA)
  • Shift Register Type Memory (AREA)

Abstract

本发明提供一种栅极驱动单元、方法、栅极驱动模组、电路及显示装置。所述栅极驱动单元包括外部补偿控制信号输出端、栅极驱动信号输出端、外部补偿控制信号输出电路、栅极驱动信号输出电路、上拉控制电路和下拉节点控制电路，上拉控制电路用于在使能端输入的使能信号和本级驱动信号的控制下，控制第一节点的电位，在第一节点的电位、第一时钟信号端输入的第一时钟信号、第二时钟信号端输入的第二时钟信号和下拉节点的电位的控制下，控制上拉控制节点的电位，并在上拉控制节点的电位的控制下，控制上拉节点的电位，以使得在空白时间段中的预定时间段，能够控制上拉节点的电位为有效电压。本发明结构简单，并解决长时间顺序补偿会带来扫面线的问题。

Description

栅极驱动单元、方法、栅极驱动模组、电路及显示装置
技术领域
本发明涉及显示驱动技术领域，尤其涉及一种栅极驱动单元、方法、栅极驱动模组、电路及显示装置。
背景技术
现有的应用于具有外部补偿功能的像素电路的栅极驱动单元通常要由以下三个子电路组合而成：生成栅极驱动信号的栅极驱动子电路、生成检测信号的检测信号生成子电路(在空白时间段，检测信号的电位为有效电压，在显示周期，所述检测信号为无效电压)，以及输出该栅极驱动信号和该检测信号的复合脉冲信号(该复合脉冲信号即为外部补偿控制信号)，这样电路的结构非常复杂，无法满足高分辨率窄边框的要求；同时现有的栅极驱动电路是顺序扫描补偿的，但是长时间顺序补偿会在空白时间段带来扫面线(由于在对一级栅极驱动单元进行外部补偿时，在空白时间段，当所述外部补偿控制信号的电位为有效电压时，该行像素电路显示黑或白，则如果顺序补偿的话，会带来扫面线)。并且，在现有的栅极驱动单元中，在空白时间段中，上拉节点的电位不能被充分拉高，会导致输出异常。
发明内容
本发明的主要目的在于提供一种栅极驱动单元、方法、栅极驱动模组、电路及显示装置，解决现有的栅极驱动单元结构复杂，不利于实现窄边框，并解决现有技术中长时间顺序补偿会带来扫面线的问题。
为了达到上述目的，本发明提供了一种栅极驱动单元，包括外部补偿控制信号输出端、栅极驱动信号输出端、外部补偿控制信号输出电路、栅极驱动信号输出电路、上拉控制电路和下拉节点控制电路，其中，所述上拉控制电路用于在使能端输入的使能信号和本级驱动信号的控制下，控制第一节点的电位，在所述第一节点的电位、第一时钟信号端输入的第一时钟信号、第二时钟信号端输入的第二时钟信号和所述下拉节点的电位的控制下，控制上拉控制节点的电位，并在所述上拉控制节点的电位的控制下，控制上拉节点的电位，以使得在空白时间段中的预定时间段，能够控制所述上拉节点的电位为有效电压；
所述下拉节点控制电路用于控制所述下拉节点的电位；
所述外部补偿控制信号输出电路用于在所述上拉节点的电位的控制下，控制所述外部补偿控制信号输出端与外部补偿时钟信号端之间连通，在所述下拉节点的电位的控制下，控制所述外部补偿控制信号输出端与第一电压端之间连通；
所述栅极驱动信号输出电路用于在所述上拉节点的电位和所述下拉节点的电位的控制下，控制所述栅极驱动信号输出端输出栅极驱动信号。
实施时，所述本级驱动信号的波形与所述栅极驱动信号的波形相同。
实施时，所述上拉控制电路包括第一节点控制子电路、第二节点控制子电路、第三节点控制子电路、上拉控制节点控制子电路和上拉控制子电路；
所述第一节点控制子电路用于在所述使能信号的控制下，控制第一节点接入所述本级驱动信号，并控制维持所述第一节点的电位；
所述第二节点控制子电路用于在所述第二时钟信号的控制下，控制第二节点的电位；
所述第三节点控制子电路用于在所述第二节点的电位的控制下，控制第三节点与第二电压端之间连通；
所述上拉控制节点控制子电路用于在所述第一节点的电位的控制下，控制所述上拉控制节点与所述第一时钟信号端之间连通，并在所述下拉节点的电位的控制下，控制所述上拉控制节点与所述第三节点之间连通；
所述上拉控制子电路用于在所述上拉控制节点的电位的控制下，控制所述上拉节点与第三电压端之间连通。
实施时，所述第二节点控制子电路还用于在所述第一时钟信号的控制下，控制所述第二节点与所述第二电压端之间连通。
实施时，所述第一节点控制子电路包括第一控制晶体管和储能电容；
所述第一控制晶体管的控制极与所述第一时钟信号端连接，所述第一控制晶体管的第一极接入所述本级驱动信号，所述第一控制晶体管的第二极与所述第一节点连接；
所述储能电容的第一端与所述第一节点连接，所述储能电容的第二端与所述上拉控制节点连接。
实施时，所述第二节点控制子电路包括第二控制晶体管；
所述第二控制晶体管的控制极和所述第二控制晶体管的第一极都与所述第二时钟信号端连接，所述第二控制晶体管的第二极与所述第二节点连接。
实施时，所述第二节点控制子电路还包括第二节点复位晶体管；
所述第二节点复位晶体管的控制极与所述第一时钟信号端连接，所述第二节点复位晶体管的第一极与所述第二节点连接，所述第二节点复位晶体管的第二极与所述第二电压端连接。
实施时，所述第三节点控制子电路包括第三控制晶体管；
所述第三控制晶体管的控制极与所述第二节点连接，所述第三控制晶体管的第一极与所述第三节点连接，所述第三控制晶体管的第二极与所述第二电压端连接；
所述上拉控制节点控制子电路包括第四控制晶体管和第五控制晶体管；
所述第四控制晶体管的控制极与所述第一节点连接，所述第四控制晶体管的第一极与所述第一时钟信号端连接，所述第四控制晶体管的第二极与所述上拉控制节点连接；
所述第五控制晶体管的控制极与所述下拉节点连接，所述第五控制晶体管的第一极与所述上拉控制节点连接，所述第五控制晶体管的第二极与所述第三节点连接；
所述上拉控制子电路包括上拉控制晶体管；
所述上拉控制晶体管的控制极与所述上拉控制节点连接，所述上拉控制晶体管的第一极与所述上拉节点连接，所述上拉控制晶体管的第二极与所述第三电压端连接。
实施时，本发明所述的栅极驱动单元还包括上拉节点控制电路；
所述上拉节点控制电路分别与输入端、复位端、所述上拉节点、所述下拉节点、空白区复位端、第三电压端和第四电压端连接，用于在所述输入端输入的输入信号的控制下，控制所述上拉节点与所述第三电压端之间连通，在所述复位端输入的复位信号的控制下，控制所述上拉节点与所述第四电压端之间连通，在所述空白区复位端输入的空白区复位信号的控制下，控制所述上拉节点与所述第四电压端之间连通，在所述下拉节点的电位的控制下，控制所述上拉节点与所述第四电压端之间连通，并用于维持所述上拉节点的电位。
实施时，所述上拉节点控制电路包括第一上拉节点控制晶体管、第二上拉节点控制晶体管、第三上拉节点控制晶体管、第四上拉节点控制晶体管、第一存储电容和第二存储电容，其中，
所述第一上拉节点控制晶体管的控制极与所述输入端连接，所述第一上拉节点控制晶体管的第一极与所述第三电压端连接，所述第一上拉节点控制晶体管的第二极与所述上拉节点连接；
所述第二上拉节点控制晶体管的控制极与所述复位端连接，所述第二上拉节点控制晶体管的第一极与所述上拉节点连接，所述第二上拉节点控制晶体管的第二极与所述第四电压端连接；
所述第三上拉节点控制晶体管的控制极与所述空白区复位端连接，所述第三上拉节点控制晶体管的第一极与所述上拉节点连接，所述第三上拉节点控制晶体管的第二极与所述第四电压端连接；
所述第四上拉节点控制晶体管的控制极与所述下拉节点连接，所述第四上拉节点控制晶体管的第一极与所述上拉节点连接，所述第四上拉节点控制晶体管的第二极与所述第四电压端连接；
所述第一存储电容的第一端与所述上拉节点连接，所述第一存储电容的第二端与所述外部补偿控制信号输出端连接；
所述第二存储电容的第一端与所述上拉节点连接，所述第二存储电容的第二端与所述栅极驱动信号输出端连接。
实施时，所述下拉节点控制电路分别与第一控制电压端、所述上拉节点、所述下拉节点、所述第一节点、所述第一时钟信号端、所述输入端和第五电压端连接，用于在第一控制电压端输入的第一控制电压和所述上拉节点的电位的控制下，控制所述下拉节点的电位，并在所述第一节点的电位与所述第一时钟信号的控制下，控制所述下拉节点与所述第五电压端之间连通，在所述输入端输入的输入信号的控制下，控制所述下拉节点与所述第五电压端之间连通。
实施时，所述下拉节点控制电路包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管、第四下拉控制晶体管和第五下拉控制晶体管，其中，
所述第一下拉控制晶体管的控制极和所述第一下拉控制晶体管的第一极都与所述第一控制电压端连接，所述第一下拉控制晶体管的第二极与下拉节点连接；
所述第二下拉控制晶体管的控制极与所述上拉节点连接，所述第二下拉控制晶体管的第一极与所述下拉节点连接，所述第二下拉控制晶体管的第二极与所述第五电压端连接；
所述第三下拉控制晶体管的控制极与所述第一时钟信号端连接，所述第三下拉控制晶体管的第一极与所述下拉节点连接；
所述第四下拉控制晶体管的控制极与所述第一节点连接，所述第四下拉控制晶体管的第一极与所述第三下拉控制晶体管的第二极连接，所述第四下拉控制晶体管的第二极与所述第五电压端连接；
所述第五下拉控制晶体管的控制极与所述输入端连接，所述第五下拉控制晶体管的第一极与所述下拉节点连接，所述第五下拉控制晶体管的第二极与所述第五电压端连接。
实施时，所述外部补偿控制信号输出电路包括第一补偿输出晶体管和第二补偿输出晶体管，其中，
所述第一补偿输出晶体管的控制极与所述上拉节点连接，所述第一补偿输出晶体管的第一极与所述外部补偿时钟信号端连接，所述第一补偿输出晶体管的第二极与所述外部补偿控制信号输出端连接；
所述第二补偿输出晶体管的控制极与所述下拉节点连接，所述第二补偿输出晶体管的第一极与所述外部补偿控制信号输出端连接，所述第二补偿输出晶体管的第二极与所述第一电压端之间连通。
实施时，本发明所述的栅极驱动单元还包括进位信号输出端和进位信号输出电路；
所述进位信号输出电路用于在所述上拉节点的电位和所述下拉节点的电位的控制下，控制所述进位信号输出端输出进位信号；
所述本级驱动信号为由所述进位信号输出端提供的进位信号。
本发明还提供了一种栅极驱动方法，应用于上述的栅极驱动单元，在两显示周期之间设置有空白时间段，所述栅极驱动方法包括：
在显示周期，上拉控制电路在使能端输入的使能信号和本级驱动信号的控制下，控制第一节点的电位为有效电压，并维持所述第一节点的电位为有效电压；所述上拉控制电路在所述第一节点的电位、第一时钟信号端输入的第一时钟信号、第二时钟信号端输入的第二时钟信号和所述下拉节点的电位的控制下，控制上拉控制节点的电位为无效电压；
在设置于该显示周期之后的空白时间段中的预定时间段，所述上拉控制电路维持所述第一节点的电位为有效电压，所述上拉控制电路在所述第一节点的电位和所述第一时钟信号的控制下，控制上拉控制节点的电位，并在所述上拉控制节点的电位的控制下，控制上拉节点的电位为有效电压；外部补偿控制信号输出电路在所述上拉节点的电位的控制下，控制外部补偿控制信号输出端与外部补偿时钟信号端之间连通。
实施时，所述上拉控制电路包括第一节点控制子电路、第二节点控制子电路、第三节点控制子电路、上拉控制节点控制子电路和上拉控制子电路；在显示周期，第一时钟信号端输入无效电压，第二时钟信号端输入有效电压；所述预定时间段包括依次设置的时钟输入阶段和外部补偿输出阶段；所述栅极驱动方法包括：
在显示周期包括的输出阶段，使能端输入有效电压，本级驱动信号为有效电压，第一节点控制子电路控制第一节点接入所述本级驱动信号；上拉控制节点控制子电路控制所述上拉控制节点与所述第一时钟信号端之间连通；上拉控制子电路控制断开上拉节点与第三电压端之间的连接；
在所述显示周期包括的复位阶段和输出截止保持阶段，使能端输入无效电压，下拉节点的电位为有效电压，第一节点控制子电路维持所述第一节点的电位；第二节点控制子电路控制第二节点的电位为有效电压，第三节点控制子电路控制第三节点与第二电压端之间连通；上拉控制节点控制子电路控制所述上拉控制节点与所述第一时钟信号端之间连通，并控制上拉控制节点与第三节点之间连通；上拉控制子电路控制断开上拉节点与第三电压端之间的连接；
在设置于所述显示周期之后的空白时间段中的时钟输入阶段和外部补偿输出阶段，第一节点控制子电路维持所述第一节点的电位；
在该时钟输入阶段，所述第一时钟信号端输入有效电压，所述第二时钟信号端输入无效电压，上拉控制节点控制子电路控制所述上拉控制节点与所述第一时钟信号端之间连通，上拉控制子电路控制上拉节点与第三电压端之间连通，以控制上拉节点的电位为有效电压；
在该外部补偿输出阶段，所述第一时钟信号端输入有效电压，所述第二时钟信号端输入无效电压，第一节点控制子电路维持第一节点的电位为有效电压，上拉控制节点控制子电路控制上拉控制节点与所述第一时钟信号端之间连通，上拉控制子电路断开所述上拉节点与第三电压端之间的连接，使得上拉节点的电维持为有效电压；外部补偿时钟信号端输入有效电压，外部补偿控制信号输出电路控制外部补偿控制信号输出端与所述外部补偿时钟信号端之间连通。
实施时，所述空白时间段还包括设置于所述预定时间段之后的空白区复位阶段；所述栅极驱动方法还包括：
在该空白区复位阶段，使能端输入有效电压，本级驱动信号为无效电压，第一节点控制子电路控制第一节点接入所述本级驱动信号，以对第一节点的电位进行复位。
实施时，所述栅极驱动单元还包括上拉节点控制电路；所述栅极驱动方法还包括：
在所述空白区复位阶段，空白区复位端输入有效电压，以对所述上拉节点的电位进行复位。
本发明还提供了一种栅极驱动模组，包括上述的栅极驱动单元；所述栅极驱动单元为第N级栅极驱动单元；N为正整数；所述栅极驱动模组还包括第N+1级栅极驱动单元；
第N+1级栅极驱动单元中的上拉节点为第N+1上拉节点，第N+1级栅极驱动单元中的下拉节点为第N+1下拉节点，第N+1级栅极驱动单元中的上拉控制节点为所述第N级栅极驱动单元中的上拉控制节点；
所述第N+1级栅极驱动单元包括第N+1级上拉控制电路、第N+1级外部补偿控制信号输出端、第N+1级栅极驱动信号输出端、第N+1外部补偿控制信号输出电路、第N+1栅极驱动信号输出电路和第N+1下拉节点控制电路；
所述第N+1级上拉控制电路与所述第N上拉控制节点连接，用于在该第N上拉控制节点的电位的控制下，控制第N+1上拉节点与第三电压端之间连接；
所述第N+1下拉节点控制电路用于控制第N+1下拉节点的电位；
所述第N+1外部补偿控制信号输出电路用于在该第N+1上拉节点的电位的控制下，控制所述第N+1级外部补偿控制信号输出端与第二外部补偿时钟信号端之间连通，在该第N+1下拉节点的电位的控制下，控制所述外部补偿控制信号输出端与所述第一电压端之间连通；
所述第N+1栅极驱动信号输出电路用于在该第N+1上拉节点的电位和该第N+1下拉节点的电位的控制下，控制所述第N+1级栅极驱动信号输出端输出栅极驱动信号。
实施时，所述第N+1级栅极驱动单元还包括第N+1上拉节点控制电路；
所述第N+1上拉节点控制电路分别与输入端、复位端、所述第N+1上拉节点、所述第N+1下拉节点、空白区复位端、第三电压端和第四电压端连接，用于在所述输入端输入的输入信号的控制下，控制所述第N+1上拉节点与所述第三电压端之间连通，在所述复位端输入的复位信号的控制下，控制所述第N+1上拉节点与所述第四电压端之间连通，在所述空白区复位端输入的空白区复位信号的控制下，控制所述第N+1上拉节点与所述第四电压端之间连通，在所述第N+1下拉节点的电位的控制下，控制所述第N+1上拉节点与所述第四电压端之间连通，并用于维持所述第N+1上拉节点的电位。
实施时，所述第N级栅极驱动单元中的上拉控制电路为第N上拉控制电路；所述N上拉控制电路包括第一节点控制子电路、第二节点控制子电路、第三节点控制子电路、上拉控制节点控制子电路和上拉控制子电路；
所述第N+1下拉节点控制电路分别与第二控制电压端、所述第N+1上拉节点、所述第N+1下拉节点、所述第N级栅极驱动单元中的第一节点、第一时钟信号端、复位端和第五电压端连接，用于在所述第二控制电压输入的第二控制电压和所述N+1上拉节点的电位的控制下，控制所述第N+1下拉节点的电位，并在所述第一节点的电位与所述第一时钟信号端输入的第一时钟信号的控制下，控制所述N+1下拉节点与所述第五电压端之间连通，在输入端输入的输入信号的控制下，控制所述下拉节点与所述第五电压端之间连通。
实施时，所述第N级栅极驱动单元中的外部补偿控制信号输出电路为第N外部补偿控制信号输出电路，所述第N级栅极驱动单元中的栅极驱动信号输出电路为第N栅极驱动信号输出电路；所述第N级栅极驱动单元中的外部补偿控制信号输出端为第N级外部补偿控制信号输出端，所述第N级栅极驱动单元中的栅极驱动信号输出端为第N级栅极驱动信号输出端；所述第N级栅极驱动单元中的上拉节点为第N上拉节点，所述第N级栅极驱动单元中的下拉节点为第N下拉节点；
所述第N外部补偿控制信号输出电路还与所述第N+1下拉节点连接，用于在第N+1下拉节点的电位的控制下，对第N级外部补偿控制信号输出端进行复位；
所述第N栅极驱动信号输出电路还与所述第N+1下拉节点连接，用于在第N+1下拉节点的电位的控制下，对第N级栅极驱动信号输出端进行复位；
所述第N+1外部补偿控制信号输出电路还与所述第N下拉节点连接，用于在第N下拉节点的电位的控制下，对第N+1级外部补偿控制信号输出端进行复位；
所述第N+1栅极驱动信号输出电路还与所述第N下拉节点连接，用于在第N下拉节点的电位的控制下，对第N+1级栅极驱动信号输出端进行复位。
本发明还提供了一种栅极驱动电路，包括多级上述的栅极驱动模组。
实施时，第n级栅极驱动模组包括第N级栅极驱动单元和第N+1级栅极驱动单元；
在所述第n级栅极驱动模组中，输入端与第N-2级栅极驱动信号输出端连接，复位端与第N+4级栅极驱动信号输出端连接；n为正整数。
实施时，第n级栅极驱动模组包括第N级栅极驱动单元和第N+1级栅极驱动单元；所述第N级栅极驱动单元包括进位信号输出端和进位信号输出电路；
在所述第n级栅极驱动模组中，输入端与第N-2级进位信号输出端连接，复位端与第N+4级进位信号输出端连接；n为正整数。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的栅极驱动单元、方法、栅极驱动模组、电路及显示装置能够同时输出栅极驱动信号和外部补偿控制信号，简化了电路的结构，同时采用本发明实施例所述的栅极驱动单元可以进行随机补偿，通过采用随机补偿的功能，消除扫面线以及面板的亮度偏差，同时利用新的电路结构能够提高上拉节点的电位，增强电路信赖性。
附图说明
图1是本发明实施例所述的栅极驱动单元的结构图；
图2是具有外部补偿功能的像素电路的电路图；
图3是本发明又一实施例所述的栅极驱动单元的结构图；
图4是本发明再一实施例所述的栅极驱动单元的结构图；
图5是本发明另一实施例所述的栅极驱动单元的结构图；
图6是本发明又一实施例所述的栅极驱动单元的结构图；
图7是本发明再一实施例所述的栅极驱动单元的结构图；
图8是本发明另一实施例所述的栅极驱动单元的结构图；
图9A是本发明所述的栅极驱动单元的一具体实施例的电路图；
图9B是本发明所述的栅极驱动单元的另一具体实施例的电路图；
图10是本发明如图9A所示的栅极驱动单元的具体实施例的工作时序图；
图11是本发明实施例所述的栅极驱动模组的结构图；
图12是本发明另一实施例所述的栅极驱动模组的结构图；
图13是本发明所述的栅极驱动模组的一具体实施例的电路图；
图14是本发明所述的栅极驱动模组的该具体实施例的工作时序图；
图15是本发明所述的栅极驱动电路的一具体实施例的结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
如图1所示，本发明实施例所述的栅极驱动单元包括外部补偿控制信号输出端OUT1(N)、栅极驱动信号输出端OUT2(N)、外部补偿控制信号输出电路11、栅极驱动信号输出电路12、上拉控制电路13和下拉节点控制电路14，其中，
所述上拉控制电路13分别与使能端OE、第一时钟信号端、第二时钟信号端、上拉节点Q(N)、下拉节点QB(N)、第一节点H和上拉控制节点PUCN连接，用于在使能端OE输入的使能信号和本级驱动信号的控制下，控制第一节点H的电位，在所述第一节点H的电位、第一时钟信号端输入的第一时钟信号CLKA、第二时钟信号端输入的第二时钟信号CLKB和所述下拉节点QB(N)的电位的控制下，控制上拉控制节点PUCN的电位，并在所述上拉控制节点PUCN的电位的控制下，控制上拉节点Q(N)的电位，以使得在空白时间段中的预定时间段，能够控制所述上拉节点Q(N)的电位为有效电压；
所述下拉节点控制电路14用于控制所述下拉节点QB(N)的电位；
所述外部补偿控制信号输出电路11用于在所述上拉节点Q(N)的电位的控制下，控制所述外部补偿控制信号输出端OUT1(N)与外部补偿时钟信号端之间连通，在所述下拉节点QB(N)的电位的控制下，控制所述外部补偿控制信号输出端OUT1(N)与所述第一电压端之间连通；所述外部补偿时钟信号端用于输入外部补偿时钟信号CLKE_N，所述第一电压端用于输入第一电压V1；
所述栅极驱动信号输出电路12用于在所述上拉节点Q(N)的电位和所述下拉节点QB(N)的电位的控制下，控制所述栅极驱动信号输出端OUT2(N)输出栅极驱动信号。
在具体实施时，所述第一电压端可以为低电压端，但不以此为限。
在具体实施时，有效电压为能够使得栅极接入其的晶体管打开的电压，例如，当该晶体管为n型晶体管时，该有效电压可以为高电压；当该晶体管为p型晶体管时，该有效电压可以为低电压，但不以此为限。
在具体实施时，有效电压为能够使得栅极接入其的晶体管关断的电压，例如，当该晶体管为n型晶体管时，该有效电压可以为低电压；当该晶体管为p型晶体管时，该有效电压可以为高电压，但不以此为限。
本发明如图1所示的栅极驱动单元的实施例在工作时，在两显示周期之间设置有空白时间段，所述栅极驱动方法包括：
在显示周期，上拉控制电路13在使能端OE输入的使能信号和本级驱动信号SG(N)的控制下，控制第一节点H的电位为有效电压，并维持所述第一节点H的电位为有效电压；所述上拉控制电路13在所述第一节点H的电位、第一时钟信号端输入的第一时钟信号CLKA、第二时钟信号端输入的第二时钟信号CLKB和所述下拉节点QB(N)的电位的控制下，控制上拉控制节点PUCN的电位为无效电压；
在设置于该显示周期之后的空白时间段中的预定时间段，所述上拉控制电路13维持所述第一节点H的电位为有效电压，所述上拉控制电路13在所述第一节点H的电位和第一时钟信号端输入的第一时钟信号CLKA的控制下，控制上拉控制节点PUCN的电位，并在所述上拉控制节点PUCN的电位的控制下，控制上拉节点Q(N)的电位为有效电压；外部补偿控制信号输出电路11在所述上拉节点Q(N)的电位的控制下，控制外部补偿控制信号输出端OUT1(N)与外部补偿时钟信号端之间连通。
本发明实施例所述的栅极驱动单元能够同时输出栅极驱动信号和外部补偿控制信号，以能够同时为具有外部补偿功能的像素电路提供栅极驱动信号和外部补偿信号，简化了电路的结构，同时采用本发明实施例所述的栅极驱动单元可以进行随机补偿，通过采用随机补偿的功能，消除扫面线以及面板的亮度偏差。
在实际操作时，所述显示周期可以包括依次设置的输入阶段、输出阶段、复位阶段和输出截止保持阶段，在输入阶段和输出阶段，PU(N)的电位为有效电压，在输出阶段，栅极驱动信号输出端和外部补偿控制信号输出端都输出有效电压，在复位阶段和输出截止保持阶段，栅极驱动信号输出端和外部补偿控制信号输出端都输出无效电压。
在实际操作时，假设本发明实施例所述的栅极驱动单元为显示面板上的第N行(N为正整数)栅线提供相应的栅极驱动信号，则本发明实施例所述的栅极驱动单元即为栅极驱动电路包括的第N级栅极驱动单元，本级指的即为第N级。
在具体实施时，所述本级驱动信号SG(N)的波形与所述栅极驱动信号的波形相同。
根据一种具体实施方式，所述本级驱动信号SG(N)可以由栅极驱动信号输出端OUT2(N)提供；
根据另一种具体实施方式，当本发明实施例所述的栅极驱动单元包括进位信号输出电路和进位信号输出端时，所述本级驱动信号SG(N)可以由所述进位信号输出端提供。
如图2所示，具有外部补偿功能的像素电路可以包括数据写入晶体管T1、电容Cst、驱动晶体管T2、发光元件EL和外部补偿控制晶体管T3，T1的栅极与相应级栅极驱动信号输出端连接，T3的栅极与相应级外部补偿控制信号输出端连接，在图2中，标号为Data的为数据线，标号为ELVDD的为高电平，标号为ELVSS的为低电平，标号为SL的为外部补偿线，标号为GND的为地端，标号为Cs的为外部补偿线SL上的寄生电容。
具体的，所述上拉控制电路可以包括第一节点控制子电路、第二节点控制子电路、第三节点控制子电路、上拉控制节点控制子电路和上拉控制子电路；
所述第一节点控制子电路用于在所述使能信号的控制下，控制第一节点接入所述本级驱动信号，并控制维持所述第一节点的电位；
所述第二节点控制子电路用于在所述第二时钟信号的控制下，控制第二节点的电位；
所述第三节点控制子电路用于在所述第二节点的电位的控制下，控制第三节点与第二电压端之间连通；
所述上拉控制节点控制子电路用于在所述第一节点的电位的控制下，控制所述上拉控制节点与所述第一时钟信号端之间连通，并在所述下拉节点的电位的控制下，控制所述上拉控制节点与所述第三节点之间连通；
所述上拉控制子电路用于在所述上拉控制节点的电位的控制下，控制所述上拉节点与第三电压端之间连通。
在具体实施时，所述第二电压端可以为第一低电压端，所述第三电压端可以为高电压端，但不以此为限。
如图3所示，在本发明图1所示的栅极驱动单元的实施例的基础上，所述上拉控制电路包括第一节点控制子电路131、第二节点控制子电路132、第三节点控制子电路133、上拉控制节点控制子电路134和上拉控制子电路135，其中，
所述第一节点控制子电路131分别与使能端OE和第一节点H连接，用于在OE输入的使能信号的控制下，控制第一节点H接入所述本级驱动信号SG(N)，并控制维持所述第一节点H的电位；
所述第二节点控制子电路132分别与第二节点J和第二时钟信号端连接，用于在所述第二时钟信号CLKB的控制下，控制第二节点J的电位；
所述第三节点控制子电路133分别与第二节点J、第三节点M和第一低电压端连接，用于在所述第二节点J的电位的控制下，控制第三节点M与第一低电压端之间连通；所述第一低电压端用于输入第一低电压VGL1；
所述上拉控制节点控制子电路134分别与上拉控制节点PUCN、所述第一节点H、所述第一时钟信号端、下拉节点QB(N)和所述第三节点M连接，用于在所述第一节点H的电位的控制下，控制所述上拉控制节点PUCN与所述第一时钟信号端之间连通，并在所述下拉节点QB(N)的电位的控制下，控制所述上拉控制节点PUCN与所述第三节点M之间连通；
所述上拉控制子电路135分别与所述上拉控制节点PUCN、所述上拉节点Q(N)和高电压端连接，用于在所述上拉控制节点PUCN的电位的控制下，控制所述上拉节点Q(N)与所述高电压端之间连通；所述高电压端用于输入高电压VDD。
在图3所示的实施例中，第二电压端为第一低电压端，第三电压端为高电压端，但不以此为限。
本发明如图3所示的实施例在工作时，所述空白时间段中的预定时间段包括依次设置的时钟输入阶段和外部补偿输出阶段；所述栅极驱动方法包括：
在显示周期包括的输出阶段，使能端OE输入有效电压，本级驱动信号SG(N)为有效电压，第一节点控制子电路131控制第一节点H接入所述本级驱动信号SG(N)；上拉控制节点控制子电路134控制所述上拉控制节点PUCN接入CLKA；上拉控制子电路135控制断开上拉节点Q(N)接入高电压VDD；
在所述显示周期包括的复位阶段和输出截止保持阶段，使能端OE输入无效电压，下拉节点QB(N)的电位为有效电压，第一节点控制子电路131维持所述第一节点H的电位；第二节点控制子电路132控制第二节点J的电位为有效电压，第三节点控制子电路133控制第三节点M接入第一低电压VGL1；上拉控制节点控制子电路134控制所述上拉控制节点PUCN接入第一时钟信号CLKA，并控制上拉控制节点PUCN与第三节点M之间连通；上拉控制子电路135控制断开上拉节点Q(N)与所述高电压端之间的连接；
在设置于所述显示周期之后的空白时间段中的时钟输入阶段和外部补偿输出阶段，第一节点控制子电路131维持所述第一节点H的电位；
在该时钟输入阶段，所述第一时钟信号CLKA有效电压，所述第二时钟信号CLKB为无效电压，上拉控制节点控制子电路134控制所述上拉控制节点PUCN接入所述第一时钟信号端CLKA，上拉控制子电路135控制上拉节点Q(N)接入高电压VDD，以控制上拉节点Q(N)的电位为有效电压；
在该外部补偿输出阶段，所述第一时钟信号CLKA为有效电压，所述第二时钟信号CLKB为无效电压，第一节点控制子电路131维持第一节点H的电位为有效电压，上拉控制节点控制子电路134控制上拉控制节点PUCN接入所述第一时钟信号CLKA，上拉控制子电路135断开所述上拉节点Q(N)与所述高电压端之间的连接，使得上拉节点Q(N)的电维持为有效电压；外部补偿时钟信号端输入的外部补偿时钟信号CLKE_N为有效电压，外部补偿控制信号输出电路11控制外部补偿控制信号输出端OUT1(N)与所述外部补偿时钟信号端之间连通。
在具体实施时，所述第二节点控制子电路还可以用于在所述第一时钟信号的控制下，控制所述第二节点与所述第二电压端之间连通。
当所述第一时钟信号为有效电压时，所述第二节点控制子电路控制第二节点与第二电压端之间连通；当所述第一时钟信号为无效电压时，所述第二节点控制子电路控制第二节点与第二电压端之间不连通。
具体的，所述第一节点控制子电路可以包括第一控制晶体管和储能电容；
所述第一控制晶体管的控制极与所述第一时钟信号端连接，所述第一控制晶体管的第一极接入所述本级驱动信号，所述第一控制晶体管的第二极与所述第一节点连接；
所述储能电容的第一端与所述第一节点连接，所述储能电容的第二端与所述上拉控制节点连接。
具体的，所述第二节点控制子电路可以包括第二控制晶体管；
所述第二控制晶体管的控制极和所述第二控制晶体管的第一极都与所述第二时钟信号端连接，所述第二控制晶体管的第二极与所述第二节点连接。
具体的，所述第二节点控制子电路还可以包括第二节点复位晶体管；
所述第二节点复位晶体管的控制极与所述第一时钟信号端连接，所述第二节点复位晶体管的第一极与所述第二节点连接，所述第二节点复位晶体管的第二极与所述第二电压端连接。
具体的，所述第三节点控制子电路可以包括第三控制晶体管；
所述第三控制晶体管的控制极与所述第二节点连接，所述第三控制晶体管的第一极与所述第三节点连接，所述第三控制晶体管的第二极与所述第二电压端连接；
所述上拉控制节点控制子电路包括第四控制晶体管和第五控制晶体管；
所述第四控制晶体管的控制极与所述第一节点连接，所述第四控制晶体管的第一极与所述第一时钟信号端连接，所述第四控制晶体管的第二极与所述上拉控制节点连接；
所述第五控制晶体管的控制极与所述下拉节点连接，所述第五控制晶体管的第一极与所述上拉控制节点连接，所述第五控制晶体管的第二极与所述第三节点连接；
所述上拉控制子电路包括上拉控制晶体管；
所述上拉控制晶体管的控制极与所述上拉控制节点连接，所述上拉控制晶体管的第一极与所述上拉节点连接，所述上拉控制晶体管的第二极与所述第三电压端连接。
如图4所示，在图3所示的栅极驱动单元的实施例的基础上，所述第一节点控制子电路131包括第一控制晶体管M1和储能电容C1；
所述第一控制晶体管M1的栅极接入第一时钟信号CLKA，所述第一控制晶体管M1的漏极接入所述本级驱动信号SG(N)，所述第一控制晶体管M1的源极与所述第一节点H连接；
所述储能电容C1的第一端与所述第一节点H连接，所述储能电容的第二端C1与所述上拉控制节点PUCN连接。
所述第二节点控制子电路132包括第二控制晶体管M42；
所述第二控制晶体管M42的栅极和所述第二控制晶体管M42的漏极都接入所述第二时钟信号CLKB，所述第二控制晶体管M42的源极与所述第二节点J连接；
所述第三节点控制子电路133包括第三控制晶体管M43；
所述第三控制晶体管M43的栅极与所述第二节点J连接，所述第三控制晶体管M43的漏极与第三节点M连接，所述第三控制晶体管M43的源极接入第一低电压VGL1；
所述上拉控制节点控制子电路134包括第四控制晶体管M2和第五控制晶体管M4；
所述第四控制晶体管M2的栅极与所述第一节点H连接，所述第四控制晶体管M2的漏极接入所述第一时钟信号CLKA，所述第四控制晶体管M2的源极与所述上拉控制节点PUCN连接；
所述第五控制晶体管M4的栅极与所述下拉节点QB(N)连接，所述第五控制晶体管M4的漏极与所述上拉控制节点PUCN连接，所述第五控制晶体管M44的源极与所述第三节点M连接；
所述上拉控制子电路135包括上拉控制晶体管M5；
所述上拉控制晶体管M5的栅极与所述上拉控制节点PUCN连接，所述上拉控制晶体管M5的漏极与所述上拉节点Q(N)连接，所述上拉控制晶体管M5的源极接入高电压VDD。
在本发明实施例所述的栅极驱动单元中，所述第一节点控制子电路131包括储能电容C1，以在空白时间段中的时钟输入阶段(此时，CLKA为高电压，CLKB为低电压，QB(N)的电位为低电压，M2打开，M42和M4关断)，阻止上拉控制节点PUCN的电位由于漏电而降低，使得第一节点H的电位由于C1的二次自举而升高，所述上拉控制节点PUCN得到CLKA的无损高电位，Q(N)接入VDD，能够提高Q(N)的电位，确保Q(N)的电位为高电压，增强电路信赖性。
利用新的电路结构能够提高上拉节点的电位，增强电路信赖性
在图4所示的实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限；第二电压端为第一低电压端，第三电压端为高电压端，有效电压为高电压，无效电压为低电压，但不以此为限。
本发明如图4所示的栅极驱动单元的实施例在工作时，如果需要在一显示周期后的空白时间段控制OUT1(N)输出有效电压，
则在该显示周期的输出阶段，OE输入高电压，SG(N)为高电压，M1打开，以控制H的电位为高电压；C1维持H的电位为高电压；M2打开，CLKA为低电压，CLKB为高电压，M2打开，以使得PUCN接入CLKA，PUCN的电位为低电压，M5关断，以不影响显示；M42打开，以使得J的电位为高电压，M43打开，以使得M接入VGL1；此时QB(N)的电位为低电压，则M4关断；
在该显示周期的复位阶段和输出截止保持阶段，OE输入低电压，M1关断，C1维持H的电位为高电压，CLKA为低电压，M2打开；CLKB为高电压，M42打开，以使得J的电位为高电压，M43打开，M接入VGL1，并QB(N)的电位为高电压，M4打开，以控制M与PUCN之间连接，PUCN的电位为低电压，M5关断，以不影响显示；
在空白时间段中的时钟输入阶段，CLKA为高电压，CLKB为低电压，QB(N)的电位为低电压，M2打开，M42和M4关断，阻止上拉控制节点PUCN的电位由于漏电而降低，使得第一节点H的电位由于二次自举而升高，所述上拉控制节点PUCN得到CLKA的无损高电位，Q(N)接入VDD，以使得Q(N)的电位为高电压；
在空白时间段中的外部补偿输出阶段，CLKA为低电压，CLKB为高电压，H的电位维持为高电压，M2打开，以将PUCN的电位拉低，M5关断，Q(N)的电位被存储电容(所述存储电容包括设置于Q(N)与OUT1(N)之间的第一存储电容和设置于Q(N)与OUT2(N)之间的第二存储电容)维持为高电压；此时CLKE_N为高电压，CLKF_N为低电压，OUT1(N)输出高电压，OUT2(N)输出低电压。
在具体实施时，所述空白时间段还包括设置于所述外部补偿输出阶段之后的空白区复位阶段；
在该空白区复位阶段，使能端OE输入高电压，SG(N)为低电压，M1打开，H的电位为低电压，以对第一节点H的电位进行复位。
本发明如图4所示的栅极驱动单元的实施例在工作时，在显示周期，M42和M43对显示无影响，在空白时间段中的时钟输入阶段，CLKA为高电位，需要对sense(检测)行的上拉节点Q(N)写入高电位，CLKB也变为低电位，阻止上拉控制节点PUCN的电位由于漏电而降低，使得第一节点H的电位由于二次自举而升高，所述上拉控制节点PUCN得到CLKA的无损高电位，Q(N)写入高电位。
本发明如图4所示的栅极驱动单元的实施例在工作时，假设该栅极驱动单元与显示面板上的位于第N行(N为正整数)的栅线连接，该第N行为sense(检测)行，也即在空白时间段，需要向显示面板上的第N行像素电路(所述第N行像素电路为具有外部补偿功能的像素电路)提供外部补偿控制信号，需要在显示周期，当扫描至第N行栅线时，也即OUT2(N)输出高电平(也即OUT2(N)输出有效电压)时，控制OE输入有效电压，以将第一节点H的电位设置为有效电压，并第一节点H的电位在显示阶段和空白时间段中的预定时间段一直维持为有效电压，在空白时间段中的时钟输入阶段，CLKA为有效电压，则上拉控制节点PUCN的电位被置为有效电压，从而控制Q(N)的电位为有效电压，并Q(N)的电位在空白时间段中的外部补偿输出阶段一直维持为有效电压，在外部补偿输出阶段，CLKE_N为有效电压，则OUT1(N)输出有效电压，CLKF_N为无效电压，OUT2(N)输出无效电压。
具体的，所述第二节点控制子电路还可以包括第二节点复位晶体管；
所述第二节点复位晶体管的控制极与所述第一时钟信号端连接，所述第二节点复位晶体管的第一极与所述第二节点连接，所述第二节点复位晶体管的第二极与所述第二电压端连接。
当第一时钟信号端输入有效电压时，第二节点复位晶体管打开，以使得第二节点接入第二电压，当第一时钟信号端输入无效电压时，第二节点复位晶体管关断。
在具体实施时，本发明实施例所述的栅极驱动单元还可以包括上拉节点控制电路；
所述上拉节点控制电路分别与输入端、复位端、所述上拉节点、所述下拉节点、空白区复位端、第三电压端和第四电压端连接，用于在所述输入端输入的输入信号的控制下，控制所述上拉节点与所述第三电压端之间连通，在所述复位端输入的复位信号的控制下，控制所述上拉节点与所述第四电压端之间连通，在所述空白区复位端输入的空白区复位信号的控制下，控制所述上拉节点与所述第四电压端之间连通，在所述下拉节点的电位的控制下，控制所述上拉节点与所述第四电压端之间连通，并用于维持所述上拉节点的电位。
所述第三电压端可以为高电压端，所述第四电压端可以为第一低电压端，但不以此为限。
如图5所示，在本发明图1所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还包括上拉节点控制电路15；
所述上拉节点控制电路15分别与输入端Input、复位端Reset、所述上拉节点Q(N)、所述下拉节点QB(N)、空白区复位端TRST、高电压端和第一低电压端连接，用于在所述输入端Input输入的输入信号的控制下，控制所述上拉节点Q(N)与所述高电压端之间连通，在所述复位端Reset输入的复位信号的控制下，控制所述上拉节点Q(N)与所述第一低电压端之间连通，在所述空白区复位端TRST输入的空白区复位信号的控制下，控制所述上拉节点Q(N)与所述第一低电压端之间连通，在所述下拉节点QB(N)的电位的控制下，控制所述上拉节点Q(N)与所述第一低电压端之间连通，并用于维持所述上拉节点Q(N)的电位。
在具体实施时，在空白时间段中的空白区复位阶段，TRST输入的空白区复位信号为有效电压，所述上拉节点控制电路15在TRST输入的空白区复位信号的控制下，控制Q(N)接入第一低电压VGL1，以对上拉节点Q(N)的电位进行复位；
并在显示周期包括的输入阶段，Input输入的输入信号为高电压，所述上拉节点控制电路15控制Q(N)接入高电压VDD，以拉升Q(N)的电位；
在显示周期包括的输出阶段，所述上拉节点控制电路15维持Q(N)的电位为高电位；
在显示周期包括的复位阶段，Reset输入的复位信号为高电压，所述上拉节点控制电路15控制Q(N)接入VGL1；
在显示周期包括的输出截止阶段，QB(N)的电位为高电压，所述上拉节点控制电路15控制Q(N)接入VGL1。
具体的，所述上拉节点控制电路可以包括第一上拉节点控制晶体管、第二上拉节点控制晶体管、第三上拉节点控制晶体管、第四上拉节点控制晶体管、第一存储电容和第二存储电容，其中，
所述第一上拉节点控制晶体管的控制极与所述输入端连接，所述第一上拉节点控制晶体管的第一极与所述第三电压端连接，所述第一上拉节点控制晶体管的第二极与所述上拉节点连接；
所述第二上拉节点控制晶体管的控制极与所述复位端连接，所述第二上拉节点控制晶体管的第一极与所述上拉节点连接，所述第二上拉节点控制晶体管的第二极与所述第四电压端连接；
所述第三上拉节点控制晶体管的控制极与所述空白区复位端连接，所述第三上拉节点控制晶体管的第一极与所述上拉节点连接，所述第三上拉节点控制晶体管的第二极与所述第四电压端连接；
所述第四上拉节点控制晶体管的控制极与所述下拉节点连接，所述第四上拉节点控制晶体管的第一极与所述上拉节点连接，所述第四上拉节点控制晶体管的第二极与所述第四电压端连接；
所述第一存储电容的第一端与所述上拉节点连接，所述第一存储电容的第二端与所述外部补偿控制信号输出端连接；
所述第二存储电容的第一端与所述上拉节点连接，所述第二存储电容的第二端与所述栅极驱动信号输出端连接。
在具体实施时，所述下拉节点控制电路可以分别与第一控制电压端、所述上拉节点、所述下拉节点、所述第一节点、所述第一时钟信号端、所述输入端和第五电压端连接，用于在第一控制电压端输入的第一控制电压和所述上拉节点的电位的控制下，控制所述下拉节点的电位，并在所述第一节点的电位与所述第一时钟信号的控制下，控制所述下拉节点与所述第五电压端之间连通，在所述输入端输入的输入信号的控制下，控制所述下拉节点与所述第五电压端之间连通。
在具体实施时，所述第五电压端可以为第一低电压端，但不以此为限。
如图6所示，在图1所示的栅极驱动单元的实施例的基础上，所述下拉节点控制电路14分别与第一控制电压端、所述上拉节点Q(N)、所述下拉节点QB(N)、所述第一节点H、所述第一时钟信号端、所述输入端Input和第一低电压端连接，用于在第一控制电压端输入的第一控制电压VDDo和所述上拉节点Q(N)的电位的控制下，控制所述下拉节点QB(N)的电位，并在所述第一节点H的电位与所述第一时钟信号CLKA的控制下，控制所述下拉节点QB(N)接入第一低电压VGL1，在所述输入端Input输入的输入信号的控制下，控制所述下拉节点QB(N)接入第一低电压VGL。
本发明如图6所示的栅极驱动单元的实施例在工作时，在显示周期，VDDo可以为有效电压。
本发明如图6所示的栅极驱动单元的实施例在工作时，在显示周期，VDDo为有效电压，当Q(N)的电位为有效电压时，所述下拉节点控制电路14控制QB(N)的电位为无效电压；当Input输入有效电压时，QB(N)接入VGL；
在空白时间段中的时钟输入阶段，H的电位有效电压，并CLKA为有效电压，所述下拉节点控制电路14控制QB(N)接入VGL。
具体的，所述下拉节点控制电路可以包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管、第四下拉控制晶体管和第五下拉控制晶体管，其中，
所述第一下拉控制晶体管的控制极和所述第一下拉控制晶体管的第一极都与所述第一控制电压端连接，所述第一下拉控制晶体管的第二极与下拉节点连接；
所述第二下拉控制晶体管的控制极与所述上拉节点连接，所述第二下拉控制晶体管的第一极与所述下拉节点连接，所述第二下拉控制晶体管的第二极与所述第五电压端连接；
所述第三下拉控制晶体管的控制极与所述第一时钟信号端连接，所述第三下拉控制晶体管的第一极与所述下拉节点连接；
所述第四下拉控制晶体管的控制极与所述第一节点连接，所述第四下拉控制晶体管的第一极与所述第三下拉控制晶体管的第二极连接，所述第四下拉控制晶体管的第二极与所述第五电压端连接；
所述第五下拉控制晶体管的控制极与所述输入端连接，所述第五下拉控制晶体管的第一极与所述下拉节点连接，所述第五下拉控制晶体管的第二极与所述第五电压端连接。
在具体实施时，所述第五电压端可以为第一低电压端，但不以此为限。
如图7所示，在图6所示的栅极驱动单元的实施例的基础上，所述下拉节点控制电路14包括第一下拉控制晶体管M9、第二下拉控制晶体管M10、第三下拉控制晶体管M13、第四下拉控制晶体管M14和第五下拉控制晶体管M15，其中，
所述第一下拉控制晶体管M9的栅极和所述第一下拉控制晶体管M9的漏极都与所述第一控制电压端连接，所述第一下拉控制晶体管M9的源极与下拉节点QB(N)连接；所述第一控制电压端用于输入第一控制电压VDDo；
所述第二下拉控制晶体管M10的栅极与所述上拉节点Q(N)连接，所述第二下拉控制晶体管M10的漏极与所述下拉节点QB(N)连接，所述第二下拉控制晶体管M10的源极接入第一低电压VGL1；
所述第三下拉控制晶体管M13的栅极接入第一时钟信号CLKA，所述第三下拉控制晶体管M13的漏极与所述下拉节点QB(N)连接；
所述第四下拉控制晶体管M14的栅极与所述第一节点H连接，所述第四下拉控制晶体管M14的漏极与所述第三下拉控制晶体管M13的源极连接，所述第四下拉控制晶体管M14的源极接入第一低电压VGL1；
所述第五下拉控制晶体管M15的栅极与所述输入端Input连接，所述第五下拉控制晶体管M15的漏极与所述下拉节点QB(N)连接，所述第五下拉控制晶体管M15的源极接入所述第一低电压VGL1。
在图7所示的实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。
本发明如图7所示的实施例在工作时，在显示周期，VDDo可以为高电压，M9打开；
在显示周期包括的输入阶段和输出阶段，Q(N)的电位为高电压，M10打开，以拉低QB(N)的电位；
在显示周期包括的输入阶段，Input输入高电压，M15打开，以控制QB(N)接入VGL1；
在空白时间段包括的时钟输入阶段，H的电位为高电压，CLKA为高电压，M13和M14都打开，以控制QB(N)接入VGL1，拉低QB(N)的电压。
具体的，所述外部补偿控制信号输出电路可以包括第一补偿输出晶体管和第二补偿输出晶体管，其中，
所述第一补偿输出晶体管的控制极与所述上拉节点连接，所述第一补偿输出晶体管的第一极与所述外部补偿时钟信号端连接，所述第一补偿输出晶体管的第二极与所述外部补偿控制信号输出端连接；
所述第二补偿输出晶体管的控制极与所述下拉节点连接，所述第二补偿输出晶体管的第一极与所述外部补偿控制信号输出端连接，所述第二补偿输出晶体管的第二极与所述第一电压端之间连通。
在具体实施时，所述栅极驱动信号输出电路可以包括第一栅极驱动信号输出晶体管和第二栅极驱动信号输出晶体管，其中，
所述第一栅极驱动信号输出晶体管的控制极与所述上拉节点连接，所述第一栅极驱动信号输出晶体管的第一极与栅极驱动输出时钟信号端连接，所述第一栅极驱动信号输出晶体管的第二极与所述栅极驱动信号输出端连接；
所述第二栅极驱动信号输出晶体管的控制极与所述下拉节点连接，所述第二栅极驱动信号输出晶体管的第一极与所述栅极驱动信号输出端连接，所述第二栅极驱动信号输出晶体管的第二极与所述第一电压端连接。
在优选情况下，本发明实施例所述的栅极驱动单元还可以包括进位信号输出端和进位信号输出电路；
所述进位信号输出电路用于在所述上拉节点的电位和所述下拉节点的电位的控制下，控制所述进位信号输出端输出进位信号；
所述本级驱动信号为由所述进位信号输出端提供的进位信号。
本发明实施例优选采用进位信号输出端为相邻下一级栅极驱动单元的输入端提供输入信号，为相邻上一级栅极驱动单元的复位端提供复位信号，以提升栅极驱动信号输出端的驱动能力，此时，本级驱动信号可以为由所述进位信号输出端提供的进位信号。
如图8所示，在图1所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还包括进位信号输出端CR(N)和进位信号输出电路16；
所述进位信号输出电路16分别与上拉节点Q(N)、下拉节点QB(N)和进位信号输出端CR(N)连接，用于在所述上拉节点Q(N)的电位和所述下拉节点QB(N)的电位的控制下，控制所述进位信号输出端CR(N)输出进位信号；
并所述上拉控制电路13与CR(N)连接，CR(N)用于向上拉控制电路13提供本级驱动信号。
具体的，所述进位信号输出电路可以包括第一进位信号输出晶体管和第二进位信号输出晶体管；
所述第一进位信号输出晶体管的控制极与所述上拉节点连接，所述第一进位信号输出晶体管的第一极与进位输出时钟信号端连接，所述第一进位信号输出晶体管的第二极与所述进位信号输出端连接；
所述第二进位信号输出晶体管的控制极与所述下拉节点连接，所述第二进位信号输出晶体管的第一极与所述进位信号输出端连接，所述第二进位信号输出晶体管的第二极与第二电压端连接。
在具体实施时，所述进位输出时钟信号端输入的进位输出时钟信号与所述栅极驱动输出时钟信号端输入的栅极驱动输出时钟信号可以相同，但不以此为限。
下面通过一具体实施例来说明本发明所述的栅极驱动单元。
如图9A所示，本发明所述的栅极驱动单元的一具体实施例包括外部补偿控制信号输出端OUT1(N)、栅极驱动信号输出端OUT2(N)、进位信号输出端CR(N)、外部补偿控制信号输出电路11、栅极驱动信号输出电路12、上拉控制电路、下拉节点控制电路14、上拉节点控制电路和进位信号输出电路16，其中，
所述上拉控制电路包括第一节点控制子电路131、第二节点控制子电路132、第三节点控制子电路133、上拉控制节点控制子电路134和上拉控制子电路135，其中，
所述第一节点控制子电路131包括第一控制晶体管M1和储能电容C1；
所述第一控制晶体管M1的栅极接入第一时钟信号CLKA，所述第一控制晶体管M1的漏极与所述进位信号输出端CR(N)连接，所述第一控制晶体管M1的源极与所述第一节点H连接；
所述储能电容C1的第一端与所述第一节点H连接，所述储能电容的第二端C1与所述上拉控制节点PUCN连接。
所述第二节点控制子电路132包括第二控制晶体管M42；
所述第二控制晶体管M42的栅极和所述第二控制晶体管M42的漏极都接入所述第二时钟信号CLKB，所述第二控制晶体管M42的源极与所述第二节点J连接；
所述第三节点控制子电路133包括第三控制晶体管M43；
所述第三控制晶体管M43的栅极与所述第二节点J连接，所述第三控制晶体管M43的漏极与第三节点M连接，所述第三控制晶体管M43的源极接入第一低电压VGL1；
所述上拉控制节点控制子电路134包括第四控制晶体管M2和第五控制晶体管M4；
所述第四控制晶体管M2的栅极与所述第一节点H连接，所述第四控制晶体管M2的漏极接入所述第一时钟信号CLKA，所述第四控制晶体管M2的源极与所述上拉控制节点PUCN连接；
所述第五控制晶体管M4的栅极与所述下拉节点QB(N)连接，所述第五控制晶体管M4的漏极与所述上拉控制节点PUCN连接，所述第五控制晶体管M44的源极与所述第三节点M连接；
所述上拉控制子电路135包括上拉控制晶体管M5；
所述上拉控制晶体管M5的栅极与所述上拉控制节点PUCN连接，所述上拉控制晶体管M5的漏极与所述上拉节点Q(N)连接，所述上拉控制晶体管M5的源极接入高电压VDD；
所述上拉节点控制电路包括第一上拉节点控制晶体管M6、第二上拉节点控制晶体管M8、第三上拉节点控制晶体管M7、第四上拉节点控制晶体管M12、第一存储电容C2和第二存储电容C3，其中，
所述第一上拉节点控制晶体管M6的栅极与所述输入端Input连接，所述第一上拉节点控制晶体管M6的漏极接入高电压VDD，所述第一上拉节点控制晶体管M6的源极与所述上拉节点Q(N)连接；
所述第二上拉节点控制晶体管M8的栅极与所述复位端Reset连接，所述第二上拉节点控制晶体管M8的漏极与所述上拉节点Q(N)连接，所述第二上拉节点控制晶体管M8的源极接入第一低电压VGL1；
所述第三上拉节点控制晶体管M7的栅极与所述空白区复位端TRST连接，所述第三上拉节点控制晶体管M7的漏极与所述上拉节点Q(N)连接，所述第三上拉节点控制晶体管M7的源极接入第一低电压VGL1；
所述第四上拉节点控制晶体管M12的栅极与所述下拉节点QB(N)连接，所述第四上拉节点控制晶体管M12的漏极与所述上拉节点Q(N)连接，所述第四上拉节点控制晶体管M12的源极接入第一低电压VGL1；
所述第一存储电容C2的第一端与所述上拉节点Q(N)连接，所述第一存储电容C1的第二端与所述外部补偿控制信号输出端OUT1(N)连接；
所述第二存储电容C3的第一端与所述上拉节点Q(N)连接，所述第二存储电容C3的第二端与所述栅极驱动信号输出端OUT2(N)连接；
所述下拉节点控制电路14包括第一下拉控制晶体管M9、第二下拉控制晶体管M10、第三下拉控制晶体管M13、第四下拉控制晶体管M14和第五下拉控制晶体管M15，其中，
所述第一下拉控制晶体管M9的栅极和所述第一下拉控制晶体管M9的漏极都与所述第一控制电压端连接，所述第一下拉控制晶体管M9的源极与所述下拉节点QB(N)连接；所述第一控制电压端用于输入第一控制电压VDDo；
所述第二下拉控制晶体管M10的栅极与所述上拉节点Q(N)连接，所述第二下拉控制晶体管M10的漏极与所述下拉节点QB(N)连接，所述第二下拉控制晶体管M10的源极接入第一低电压VGL1；
所述第三下拉控制晶体管M13的栅极接入第一时钟信号CLKA，所述第三下拉控制晶体管M13的漏极与所述下拉节点QB(N)连接；
所述第四下拉控制晶体管M14的栅极与所述第一节点H连接，所述第四下拉控制晶体管M14的漏极与所述第三下拉控制晶体管M13的源极连接，所述第四下拉控制晶体管M14的第二极接入第一低电压VGL1；
所述第五下拉控制晶体管M15的栅极与所述输入端Input连接，所述第五下拉控制晶体管M15的漏极与所述下拉节点QB(N)连接，所述第五下拉控制晶体管M15的源极接入所述第一低电压VGL1；
所述外部补偿控制信号输出电路11包括第一补偿输出晶体管M19和第二补偿输出晶体管M20，其中，
所述第一补偿输出晶体管M19的栅极与所述上拉节点Q(N)连接，所述第一补偿输出晶体管M19的漏极接入外部补偿时钟信号CLKE_N，所述第一补偿输出晶体管M19的源极与所述外部补偿控制信号输出端OUT1(N)连接；
所述第二补偿输出晶体管M20的栅极与所述下拉节点QB(N)连接，所述第二补偿输出晶体管M20的漏极与所述外部补偿控制信号输出端OUT1(N)连接，所述第二补偿输出晶体管M20的源极接入第二低电压VGL2；
所述栅极驱动信号输出电路12包括第一栅极驱动信号输出晶体管M22和第二栅极驱动信号输出晶体管M23，其中，
所述第一栅极驱动信号输出晶体管M22的栅极与所述上拉节点Q(N)连接，所述第一栅极驱动信号输出晶体管M22的漏极与栅极驱动输出时钟信号端OUT2(N)连接，所述第一栅极驱动信号输出晶体管M22的源极与所述栅极驱动信号输出端OUT2(N)连接；
所述第二栅极驱动信号输出晶体管M23的栅极与所述下拉节点QB(N)连接，所述第二栅极驱动信号输出晶体管M23的漏极与所述栅极驱动信号输出端OUT2(N)连接，所述第二栅极驱动信号输出晶体管M23的源极接入第二低电压VGL2；
所述进位信号输出电路16包括第一进位信号输出晶体管M16和第二进位信号输出晶体管M17；
所述第一进位信号输出晶体管M16的栅极与所述上拉节点Q(N)连接，所述第一进位信号输出晶体管M16的漏极接入进位输出时钟信号CLKD_N，所述第一进位信号输出晶体管M16的源极与所述进位信号输出端CR(N)连接；
所述第二进位信号输出晶体管M17的栅极与所述下拉节点QB(N)连接，所述第二进位信号输出晶体管M17的漏极与所述进位信号输出端CR(N)连接，所述第二进位信号输出晶体管M17的源极接入第一低电压VGL1。
在图9A所示的栅极驱动单元的具体实施例中，所述输入端Input可以与第N-2级进位信号输出端CR(N-2)连接，所述复位端Reset可以与第N+4级进位信号输出端CR(N+4)连接，但不以此为限。
在图9A所示的栅极驱动单元的具体实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。
如图9B所示，在本发明所述的栅极驱动单元的另一具体实施例中，在本发明如图9A所示的栅极驱动单元的具体实施例的基础上，所述第二节点控制子电路132还包括第二节点控制晶体管M44；
M44的栅极与第一时钟信号端连接(M44的栅极接入第一时钟信号CLKA)，M44的漏极与第二节点J连接，M44的源极接入第一低电压VGL1。
在图9B所示的栅极驱动单元的另一具体实施例中，M44为n型薄膜晶体管，但不与以此为限。
在本发明所述的栅极驱动单元的另一具体实施例工作时，当CLKA为高电平时，M44打开，以控制第二节点J接入VGL1；当CLKA为低电平时，M44关断。
如图10所示，本发明如图9A所示的栅极驱动单元的具体实施例在工作时，显示周期TD包括输入阶段td1、输出阶段td2、复位阶段td3和输出截止保持阶段td4，空白时间段TB包括时钟输入阶段tb1、外部补偿控制信号输出阶段tb2和空白区复位阶段tb3；
在显示周期TD包括的输入阶段td1，Input输入高电压，Reset输入低电压，CLKB为高电压，CLKA为低电压，CLKD_N、CLKE_N和CLKF_N都为低电压，M6打开，Q(N)接入VDD，M10打开，以将QB(N)的电位拉低，M16、M19和M22都打开，CR(N)、OUT1(N)和OUT2(N)都输出低电平；M15打开，以控制QB(N)接入VGL1；
在显示周期TD包括的输出阶段td2，Input和Reset都输入低电压，CLKB为高电压，CLKA为低电压，CLKD_N、CLKE_N和CLKF_N都为高电压，C2和C3自举拉升Q(N)的电位，M16、M19和M22都打开，CR(N)、OUT1(N)和OUT2(N)都输出高电平；并此时OE输入高电平，M1打开，以使得H的电位为高电压，M2打开，PUCN接入CLKA，以使得PUCN的电位为低电压；并M42打开，以使得M43的栅极的电位为高电平，M43打开；此时QB(N)的电位为低电压，M4关断；
在输出阶段td2与复位阶段td3之间的保持阶段，Q(N)的电位维持为高电压，CLKD_N、CLKE_N和CLKF_N都为低电压，M16、M19和M22都打开，CR(N)、OUT1(N)和OUT2(N)都输出低电平；
在显示周期TD包括的复位阶段td3，CLKB为高电压，CLKA为低电压，Input输入低电压，Reset输入高电压，M8打开，以将Q(N)的电位拉低，M10关断，QB(N)的电位为高电压；M4打开，M42打开，M43打开，从而使得PUCN接入VGL1，M2打开，以使得PUCN的电位为低电平，M5关断；M17、M20和M23都打开，以控制CR(N)、OUT1(N)和OUT2(N)都输出低电平；
在显示周期TD包括的输出截止保持节点td4，CLKB为高电压，CLKA为低电压，Input输入低电压，Reset输入低电压，QB(N)的电位为高电压，Q(N)的电位为低电压，M10关断，M4打开，M42打开，M43打开，从而使得PUCN接入VGL1，M2打开，以使得PUCN的电位为低电平，M5关断；M17、M20和M23都打开，以控制CR(N)、OUT1(N)和OUT2(N)都输出低电平；
在空白时间段TB包括的时钟输入阶段tb1，CLKA为高电压，CLKB为低电压，OE输入高电压，M1打开，以控制H的电位为高电压，C1维持H的电位，M2打开，PUCN的电位为高电压，M5打开，Q(N)的电位为高电压，QB(N)的电位为低电压，M42和M4都关断；此时CLKD_N、CLKE_N和CLKF_N都为低电压，M16、M19和M22都打开，CR(N)、OUT1(N)和OUT2(N)都输出低电平；
在空白时间段TB包括的外部补偿控制信号输出阶段td2，OE输入低电平，M1关断，C1控制H的电位为高电平，M2打开，CLKB输入高电压，CLKA输入低电压，PUCN的电位为低电压，C2和C3维持Q(N)的电位，CLKD_N和CLKF_N都为低电压，CLKE_N为高电压，M16、M19和M22都打开，OUT1(N)输出高电压，CR(N)和OUT(2)都输出低电压；
在空白时间段包括的空白区复位阶段td3，OE输入高电压，TRST输入高电压，M1打开，CR(N)输入低电压，以将H的电位拉低，M7打开，以将Q(N)的电位拉低，以控制M16、M19和M22都关断。
本发明所述的栅极驱动单元的该具体实施例在工作时，在显示周期中的输出阶段，在CR(N)输出高电压时，OE也输入高电压，以对第一节点H充电，在显示周期的输出阶段、复位阶段和输出截止保持阶段，OE输入低电位，H的高电位会一直保持到空白时间段；在显示周期，M5一直处于关断状态。隔离了Sense(检测)预存电压点(所述Sense预存电压端即为第一节点H)对于显示的影响。Q(N)的电位呈现塔状波形，采用同一大尺寸的驱动晶体管(M16)形成CR输出的进位信号的上升沿和下降沿，并采用同一大尺寸的驱动晶体管(M22)形成OUT2(N)输出的栅极驱动信号的上升沿和下降沿，大大减小了版图的面积。
在图9A、图9B中，所有电容可以为TFT(薄膜晶体管)的寄生电容，也可以为外接电容。
本发明实施例所述的栅极驱动方法应用于上述的栅极驱动单元，在两显示周期之间设置有空白时间段，所述栅极驱动方法包括：
在显示周期，上拉控制电路在使能端输入的使能信号和本级驱动信号的控制下，控制第一节点的电位为有效电压，并维持所述第一节点的电位为有效电压；所述上拉控制电路在所述第一节点的电位、第一时钟信号端输入的第一时钟信号、第二时钟信号端输入的第二时钟信号和所述下拉节点的电位的控制下，控制上拉控制节点的电位为无效电压；
在设置于该显示周期之后的空白时间段中的预定时间，所述上拉控制电路维持所述第一节点的电位为有效电压，所述上拉控制电路在所述第一节点的电位和第一时钟信号端输入的第一时钟信号的控制下，控制上拉控制节点的电位，并在所述上拉控制节点的电位的控制下，控制上拉节点的电位为有效电压；外部补偿控制信号输出电路在所述上拉节点的电位的控制下，控制外部补偿控制信号输出端与外部补偿时钟信号端之间连通。
本发明实施例所述的栅极驱动方法能够同时输出栅极驱动信号和外部补偿控制信号，同时采用本发明实施例所述的栅极驱动方法可以进行随机补偿，通过采用随机补偿的功能，消除扫面线以及面板的亮度偏差。
具体的，所述上拉控制电路包括第一节点控制子电路、第二节点控制子电路、第三节点控制子电路、上拉控制节点控制子电路和上拉控制子电路；在显示周期，第一时钟信号端输入无效电压，第二时钟信号端输入有效电压；所述预定时间段包括依次设置的时钟输入阶段和外部补偿输出阶段；所述栅极驱动方法包括：
在显示周期包括的输出阶段，使能端输入有效电压，本级驱动信号为有效电压，第一节点控制子电路控制第一节点接入所述本级驱动信号；上拉控制节点控制子电路控制所述上拉控制节点与所述第一时钟信号端之间连通；上拉控制子电路控制断开上拉节点与第三电压端之间的连接；
在所述显示周期包括的复位阶段和输出截止保持阶段，使能端输入无效电压，下拉节点的电位为有效电压，第一节点控制子电路维持所述第一节点的电位；第二节点控制子电路控制第二节点的电位为有效电压，第三节点控制子电路控制第三节点与第二电压端之间连通；上拉控制节点控制子电路控制所述上拉控制节点与所述第一时钟信号端之间连通，并控制上拉控制节点与第三节点之间连通；上拉控制子电路控制断开上拉节点与第三电压端之间的连接；
在设置于所述显示周期之后的空白时间段中的时钟输入阶段和外部补偿输出阶段，第一节点控制子电路维持所述第一节点的电位；
在该时钟输入阶段，所述第一时钟信号端输入有效电压，所述第二时钟信号端输入无效电压，上拉控制节点控制子电路控制所述上拉控制节点与所述第一时钟信号端之间连通，上拉控制子电路控制上拉节点与第三电压端之间连通，以控制上拉节点的电位为有效电压；
在该外部补偿输出阶段，所述第一时钟信号端输入有效电压，所述第二时钟信号端输入无效电压，第一节点控制子电路维持第一节点的电位为有效电压，上拉控制节点控制子电路控制上拉控制节点与所述第一时钟信号端之间连通，上拉控制子电路断开所述上拉节点与第三电压端之间的连接，使得上拉节点的电维持为有效电压；外部补偿时钟信号端输入有效电压，外部补偿控制信号输出电路控制外部补偿控制信号输出端与所述外部补偿时钟信号端之间连通。
具体的，所述空白时间段还可以包括设置于所述预定时间段之后的空白区复位阶段；所述栅极驱动方法还可以包括：
在该空白区复位阶段，使能端输入有效电压，本级驱动信号为无效电压，第一节点控制子电路控制第一节点接入所述本级驱动信号，以对第一节点的电位进行复位。
在具体实施时，所述栅极驱动单元还包括上拉节点控制电路；所述栅极驱动方法还包括：
在所述空白区复位阶段，空白区复位端输入有效电压，以对所述上拉节点的电位进行复位。
本发明实施例所述的栅极驱动模组包括上述的栅极驱动单元；所述栅极驱动单元为第N级栅极驱动单元；N为正整数；所述栅极驱动模组还包括第N+1级栅极驱动单元；
第N+1级栅极驱动单元中的上拉节点为第N+1上拉节点，第N+1级栅极驱动单元中的下拉节点为第N+1下拉节点，第N+1级栅极驱动单元中的上拉控制节点为所述第N级栅极驱动单元中的上拉控制节点；
所述第N+1级栅极驱动单元包括第N+1级上拉控制电路、第N+1级外部补偿控制信号输出端、第N+1级栅极驱动信号输出端、第N+1外部补偿控制信号输出电路、第N+1栅极驱动信号输出电路和第N+1下拉节点控制电路；
所述第N+1上拉控制电路与所述第N上拉控制节点连接，用于在该第N上拉控制节点的电位的控制下，控制第N+1上拉节点与第三电压端之间连接；
所述第N+1下拉节点控制电路用于控制第N+1下拉节点的电位；
所述第N+1外部补偿控制信号输出电路用于在该第N+1上拉节点的电位的控制下，控制所述第N+1级外部补偿控制信号输出端与第二外部补偿时钟信号端之间连通，在该第N+1下拉节点的电位的控制下，控制所述外部补偿控制信号输出端与所述第一电压端之间连通；
所述第N+1栅极驱动信号输出电路用于在该第N+1上拉节点的电位和该第N+1下拉节点的电位的控制下，控制所述第N+1级栅极驱动信号输出端输出栅极驱动信号。
在本发明实施例所述的栅极驱动模组中，所述第N+1级栅极驱动单元中的上拉控制电路(也即第N+1上拉控制电路)与第N上拉控制节点连接，在第N上拉控制节点的电位的控制下，控制第N+1上拉节点的电位，也即第N+1上拉控制电路不包含第一节点控制子电路、第二节点控制子电路、第三节点控制子电路和上拉控制节点控制子电路，该第N+1上拉控制电路仅包括上拉控制子电路，并第N+1级栅极驱动单元不采用进位信号输出电路和相应级进位信号输出端，因而在能够简化栅极驱动模组的结构，依然能够实现第N+1级栅极驱动单元正常输出第N+1栅极驱动信号和第N+1外部补偿控制信号。
在本发明实施例中，所述第一电压端可以为低电压端，所述第三电压端可以为高电压端，但不以此为限。
如图11所示，本发明实施例所述的栅极驱动模组包括本发明如图8所示的栅极驱动单元的实施例；该栅极驱动单元为第N级栅极驱动单元SN；N为正整数；所述栅极驱动模组还包括第N+1级栅极驱动单元SN+1；
第N+1级栅极驱动单元SN+1中的上拉节点为第N+1上拉节点Q(N+1)，第N+1级栅极驱动单元中的下拉节点为第N+1下拉节点QB(N+1)，第N+1级栅极驱动单元中的上拉控制节点为所述第N级栅极驱动单元中的上拉控制节点PUCN；该上拉控制节点PUCN为第N上拉控制节点；
所述第N+1级栅极驱动单元SN+1包括第N+1上拉控制电路23、第N+1级外部补偿控制信号输出端OUT1(N+1)、第N+1级栅极驱动信号输出端OUT2(N+1)、第N+1外部补偿控制信号输出电路21、第N+1栅极驱动信号输出电路22和第N+1下拉节点控制电路24；
所述第N+1上拉控制电路23与所述第N上拉控制节点PUCN连接，用于在该第N上拉控制节点PUCN的电位的控制下，控制第N+1上拉节点Q(N+1)与高电压端之间连接；所述高电压端用于输入高电压VDD；
所述第N+1下拉节点控制电路24用于控制第N+1下拉节点QB(N+1)的电位；
所述第N+1外部补偿控制信号输出电路21用于在该第N+1上拉节点的电位的控制下，控制所述第N+1级外部补偿控制信号输出端OUT1(N+1)与第二外部补偿时钟信号端CLKE_N+1之间连通，在该第N+1下拉节点QB(N+1)的电位的控制下，控制所述外部补偿控制信号输出端OUT1(N+1)与所述第一电压端之间连通；所述第一电压端用于输入第一电压V1；
所述第N+1栅极驱动信号输出电路22用于在该第N+1上拉节点Q(N+1)的电位和该第N+1下拉节点QB(N+1)的电位的控制下，控制所述第N+1级栅极驱动信号输出端OUT2(N+1)输出栅极驱动信号。
在本发明实施例所述的栅极驱动模组中，所述第N+1级栅极驱动单元SN+1中的上拉控制电路(也即第N+1上拉控制电路)与第N上拉控制节点连接，在第N上拉控制节点的电位的控制下，控制第N+1上拉节点Q(N+1)的电位，也即第N+1上拉控制电路不包含第一节点控制子电路131、第二节点控制子电路132、第三节点控制子电路133、上拉控制节点控制子电路134，该第N+1上拉控制电路仅包括上拉控制子电路135，并第N+1级栅极驱动单元SN+1不采用进位信号输出电路和相应级进位信号输出端，因而在能够简化栅极驱动模组的结构，依然能够实现第N+1级栅极驱动单元SN+1正常输出第N+1栅极驱动信号和第N+1外部补偿控制信号。
本发明如图11所示的栅极驱动模组的实施例在工作时，当需要对第N+1行像素电路进行外部补偿时，则在显示周期的第N输出阶段，控制与第N栅极驱动单元连接的使能端输入有效电压，从而能够在空白时间段中的时钟输入阶段，控制PUCN的电位为有效电压，从而控制Q(N+1)的电位为有效电压，并使得在空白时间段中的外部补偿输出阶段，控制Q(N+1)的电位保持为有效电压，此时CLKE_2输入有效电压，则第N+1级栅极驱动单元中的第N+1级外部控制信号输出端OUT1(N+1)输出有效电压。
具体的，所述第N+1级栅极驱动单元还包括第N+1上拉节点控制电路；
所述第N+1上拉节点控制电路分别与输入端、复位端、所述第N+1上拉节点、所述第N+1下拉节点、空白区复位端、第三电压端和第四电压端连接，用于在所述输入端输入的输入信号的控制下，控制所述第N+1上拉节点与所述第三电压端之间连通，在所述复位端输入的复位信号的控制下，控制所述第N+1上拉节点与所述第四电压端之间连通，在所述空白区复位端输入的空白区复位信号的控制下，控制所述第N+1上拉节点与所述第四电压端之间连通，在所述第N+1下拉节点的电位的控制下，控制所述第N+1上拉节点与所述第四电压端之间连通，并用于维持所述第N+1上拉节点的电位。
在具体实施时，与所述第N+1上拉节点控制电路连接的输入端也即与第N上拉节点控制电路连接的输入端，与所述第N+1上拉节点控制电路连接的输入端也即与第N上拉节点控制电路连接的输出端，也即第N上拉节点控制电路和第N+1上拉节点控制电路共用一输入端，并第N上拉节点控制电路和第N+1上拉节点控制电路共用一复位端。
在具体实施时，所述第N级栅极驱动单元中的上拉控制电路为第N上拉控制电路；所述N上拉控制电路包括第一节点控制子电路、第二节点控制子电路、第三节点控制子电路、上拉控制节点控制子电路和上拉控制子电路；
所述第N+1下拉节点控制电路分别与第二控制电压端、所述第N+1上拉节点、所述第N+1下拉节点、所述第N级栅极驱动单元中的第一节点、第一时钟信号端、复位端和第五电压端连接，用于在所述第二控制电压输入的第二控制电压和所述N+1上拉节点的电位的控制下，控制所述第N+1下拉节点的电位，并在所述第一节点的电位与所述第一时钟信号端输入的第一时钟信号的控制下，控制所述N+1下拉节点与所述第五电压端之间连通，在输入端输入的输入信号的控制下，控制所述下拉节点与所述第五电压端之间连通。
在具体实施时，与所述第N+1下拉节点控制电路连接的第一节点也即与第N下拉节点控制电路连接的第一节点，第N上拉节点控制电路和第N+1上拉节点控制电路共用一第一节点。
具体的，所述第N级栅极驱动单元中的外部补偿控制信号输出电路为第N外部补偿控制信号输出电路，所述第N级栅极驱动单元中的栅极驱动信号输出电路为第N栅极驱动信号输出电路；所述第N级栅极驱动单元中的外部补偿控制信号输出端为第N级外部补偿控制信号输出端，所述第N级栅极驱动单元中的栅极驱动信号输出端为第N级栅极驱动信号输出端；所述第N级栅极驱动单元中的上拉节点为第N上拉节点，所述第N级栅极驱动单元中的下拉节点为第N下拉节点；
所述第N外部补偿控制信号输出电路还与所述第N+1下拉节点连接，用于在第N+1下拉节点的电位的控制下，对第N级外部补偿控制信号输出端进行复位；
所述第N栅极驱动信号输出电路还与所述第N+1下拉节点连接，用于在第N+1下拉节点的电位的控制下，对第N级栅极驱动信号输出端进行复位；
所述第N+1外部补偿控制信号输出电路还与所述第N下拉节点连接，用于在第N下拉节点的电位的控制下，对第N+1级外部补偿控制信号输出端进行复位；
所述第N+1栅极驱动信号输出电路还与所述第N下拉节点连接，用于在第N下拉节点的电位的控制下，对第N+1级栅极驱动信号输出端进行复位。
在具体实施时，本发明实施例所述的栅极驱动单元可以为本发明实施例所述的栅极驱动模组中的第一级栅极驱动单元，为本发明实施例所述的栅极驱动模组中的N级栅极驱动单元，本发明实施例所述的栅极驱动模组包括的第二级栅极驱动单元也即本发明实施例所述的栅极驱动电路中的第N+1级栅极驱动单元，该第N+1级栅极驱动单元不包括进位信号输出端和进位信号输出电路，并该第N+1级栅极驱动单元中的上拉节点控制电路仅包含上拉节点控制子电路，该第N+1上拉节点控制子电路与该第N级栅极驱动单元中的上拉控制节点N连接，用于在该上拉控制节点N的电位的控制下，控制该第N+1级栅极驱动单元中的上拉节点的电位；并第N+1级栅极驱动单元中的输入端与该第N级栅极驱动单元中的输入端连接，第N+1级栅极驱动单元中的复位端与该第N级栅极驱动单元中的复位端连接。
并且，所述第N级栅极驱动单元中的下拉节点可以为第一下拉节点，该第一下拉节点受该第N级栅极驱动单元中的上拉节点Q(N)和第一控制电压VDDo的控制，所述第N+1级栅极驱动单元中的下拉节点可以为第二下拉节点，该第二下拉节点受该第N+1级栅极驱动单元中的上拉节点和第二控制电压的控制。在本发明实施例所述的栅极驱动模组中，第N+1级栅极驱动单元中的进位信号输出电路可以还与该第二下拉节点连接，在该第二下拉节点的电位的控制下，对进位信号进行复位；第N+1级栅极驱动单元中的外部补偿控制信号输出电路可以还与该第二下拉节点连接，在该第二下拉节点的电位的控制下，对外部补偿控制信号进行复位；栅极驱动单元中的栅极驱动信号输出电路可以还与该第二下拉节点连接，在该第二下拉节点的电位的控制下，对栅极驱动信号进行复位；第N+1级栅极驱动单元中的外部补偿控制信号输出电路可以同时与该第一下拉节点和该第二下拉节点连接，在该第一下拉节点的电位和该第二下拉节点的电位的控制下，对外部补偿控制信号进行复位；栅极驱动单元中的栅极驱动信号输出电路可以还与该第二下拉节点连接，在该第一下拉节点的电位和该第二下拉节点的电位的控制下，对栅极驱动信号进行复位。
在具体实施时，显示时间可以包括多个显示时间段，所述显示时间段包括依次设置的第一电压提供阶段和第二电压提供阶段，在第一电压提供阶段，第一控制电压为高电压，第二控制电压为低电压，在第二电压提供阶段，第一控制电压为低电压，第二控制电压为高电压。通过如上电压设置，第一下拉节点的电位、第二下拉节点的电位交替为有效电压，从而可改善栅极与该第一下拉节点连接的晶体管的阈值电压漂移，以及栅极与该第二下拉节点连接的晶体管的阈值电压漂移，也可以改善栅极与第一控制电压端连接的晶体管的阈值电压漂移，并改善栅极与第二控制电压端连接的晶体管的阈值电压漂移。
如图12所示，在图11所示的栅极驱动模组的实施例的基础上，
所述第N级栅极驱动单元SN中的外部补偿控制信号输出电路11为第N外部补偿控制信号输出电路，所述第N级栅极驱动单元SN中的栅极驱动信号输出电路12为第N栅极驱动信号输出电路，所述第N级栅极驱动单元SN中的进位信号输出电路16为第N进位信号输出电路；所述第N级栅极驱动单元SN中的外部补偿控制信号输出端OUT1(N)为第N级外部补偿控制信号输出端，所述第N级栅极驱动单元SN中的栅极驱动信号输出端OUT2(N)为第N级栅极驱动信号输出端；所述第N级栅极驱动单元SN中的上拉节点Q(N)为第N上拉节点，所述第N级栅极驱动单元SN中的下拉节点QB(N)为第N下拉节点；
所述第N外部补偿控制信号输出电路11还与所述第N+1下拉节点QB(N+1)连接，用于在第N+1下拉节点QB(N+1)的电位的控制下，对第N级外部补偿控制信号输出端OUT1(N)进行复位；
所述第N栅极驱动信号输出电路12还与所述第N+1下拉节点QB(N+1)连接，用于在第N+1下拉节点QB(N+1)的电位的控制下，对第N级栅极驱动信号输出端OUT2(N)进行复位；
所述第N进位信号输出电路16还与所述第N+1下拉节点QB(N+1)连接，用于在第N+1下拉节点QB(N+1)的电位的控制下，对第N级进位信号输出端CR(N)进行复位；
所述第N+1外部补偿控制信号输出电路21还与所述第N下拉节点QB(N)连接，用于在第N下拉节点Q(N)的电位的控制下，对第N+1级外部补偿控制信号输出端OUT1(N)进行复位；
所述第N+1栅极驱动信号输出电路22还与所述第N下拉节点QB(N)连接，用于在第N下拉节点QB(N)的电位的控制下，对第N+1级栅极驱动信号输出端OUT2(N)进行复位。
在优选情况下，SN也与QB(N+1)连接，SN+1也与QB(N)连接，也即第N外部补偿控制信号输出电路11在QB(N)的电位和QB(N+1)的电位的控制下，对OUT1(N)进行复位，第N栅极驱动信号输出电路12在QB(N)的电位和QB(N+1)的电位的控制下，对OUT2(N)进行复位，第N+1外部补偿控制信号输出电路21在QB(N)的电位和QB(N+1)的电位的控制下，对OUT1(N+1)进行复位，第N+1栅极驱动信号输出电路22在QB(N)的电位和QB(N+1)的电位的控制下，对OUT2(N+1)进行复位。并且控制QB(N)的电位和QB(N+1)的电位反相，也即，当QB(N)的电位为有效电压时，QB(N+1)的电位为无效电压；当QB(N+1)的电位为有效电压时，QB(N)的电位为无效电压；从而能够改善栅极与QB(N)连接的晶体管和栅极的阈值电压漂移与QB(N+1)连接的晶体管的阈值电压漂移。
如图13所示，本发明实施例所述的栅极驱动模组包括第N级栅极驱动单元SN和第N+1级栅极驱动单元SN+1；
所述第N级栅极驱动单元SN包括如图9A所示的栅极驱动单元的具体实施例以及第一复位电路；图9A中的下拉节点QB(N)为第N下拉节点；
所述第一复位电路包括第一复位晶体管M18、第二复位晶体管M21、第三复位晶体管M24和第四复位晶体管M11；
所述第N+1级栅极驱动单元SN+1包括第N+1级外部补偿控制信号输出端OUT1(N+1)、第N+1级栅极驱动信号输出端OUT2(N+1)、第N+1外部补偿控制信号输出电路、第N+1栅极驱动信号输出电路、第N+1上拉控制电路23、第N+1下拉节点控制电路和第N+1上拉节点控制电路；
所述第N+1上拉控制电路23包括第N+1上拉控制晶体管M25；
M25的栅极与上拉控制节点PUCN连接，M25的漏极接入高电压VDD，M25的源极与第N+1下拉节点Q(N+1)连接；
所述第N+1上拉节点控制电路包括第五上拉节点控制晶体管M26、第六上拉节点控制晶体管M28、第七上拉节点控制晶体管M27、第八上拉节点控制晶体管M32、第九上拉节点控制晶体管M31、第三存储电容C4和第四存储电容C5，其中，
M26的栅极与所述输入端Reset连接，M26的漏极接入高电压VDD，M26的源极与第N+1上拉节点Q(N+1)连接；
M28的栅极与所述复位端Reset连接，M28的漏极与Q(N+1)连接，M28的源极接入第一低电压VGL1；
M27的栅极与所述空白区复位端TRST连接，M27的漏极与Q(N+1)连接，M7的源极接入第一低电压VGL1；
M32的栅极与第N+1下拉节点QB(N+1)连接，M32的漏极与Q(N+1)连接，M12的源极接入第一低电压VGL1；
M31的栅极与QB(N)连接，M32的漏极与Q(N+1)连接，M12的源极接入第一低电压VGL1；
C4的第一端与Q(N+1)连接，C1的第二端与OUT1(N+1)连接；
C5的第一端与Q(N+1)连接，C5的第二端与OUT2(N)连接；
第N+1下拉节点控制电路包括第六下拉控制晶体管M29、第七下拉控制晶体管M30、第八下拉控制晶体管M33、第九下拉控制晶体管M34、第十下拉控制晶体管M35，其中，
M29的栅极和M29的漏极都与第二控制电压端连接，M29的源极与第N+1下拉节点QB(N+1)连接；所述第二控制电压端用于输入第二控制电压VDDe；
M30的栅极与Q(N+1)连接，M30的漏极与QB(N+1)连接，M30的源极接入第一低电压VGL1；
M33的栅极接入第一时钟信号CLKA，M33的漏极与QB(N+1)连接；
M34的栅极与所述第一节点H连接，M34的漏极与M33的源极连接，M34的第二极接入第一低电压VGL1；
M35的栅极与所述输入端Input连接，M35的漏极与QB(N+1)连接，M35的源极接入所述第一低电压VGL1；
所述第N+1外部补偿控制信号输出电路包括第三补偿输出晶体管M36、第四补偿输出晶体管M37和第五补偿输出晶体管M38，其中，
M36的栅极与Q(N+1)连接，M36的漏极接入第N+1外部补偿时钟信号CLKE_N+1，M36的源极与OUT1(N+1)连接；
M37的栅极与所述下拉节点QB(N+1)连接，M37的漏极与OUT1(N+1)连接，M37的源极接入第二低电压VGL2；
M38的栅极与所述下拉节点QB(N)连接，M38的漏极与OUT1(N+1)连接，M38的源极接入第二低电压VGL2；
所述栅极驱动信号输出电路包括第三栅极驱动信号输出晶体管M39、第四栅极驱动信号输出晶体管M40和第五栅极驱动信号输出晶体管M41，其中，
M39的栅极与Q(N+1)连接，M22的漏极与OUT2(N+1)连接，M22的源极与OUT2(N+1)连接；
M40的栅极与QB(N+1)连接，M40的漏极与OUT2(N+1)连接，M40的源极接入第二低电压VGL2；
M18的栅极与QB(N+1)连接，M 18的漏极与CR(N)连接，M18的源极接入VGL1；
M21的栅极与QB(N+1)连接，M21的漏极与OUT1(N)连接，M21的源极接入VGL2；
M24的栅极与QB(N+1)连接，M21的漏极与OUT2(N)连接，M21的源极接入VGL2；
M11的栅极与QB(N+1)连接，M11的漏极与Q(N)连接，M11的源极接入VGL1。
在图13所示的具体实施例中，Input与第N-2级栅极驱动单元的进位信号输出端CR(N-2)连接，Reset与第N+4级栅极驱动单元的进位信号输出端CR(N+4)连接。
在图13所示的具体实施例中，所有晶体管都为n型薄膜晶体管，但不以此为限。
在图13所示的具体实施例中，N等于5，也即SN为第五级栅极驱动单元，SN+1为第六级栅极驱动单元。
图14是本发明如图13所示的栅极驱动模组的具体实施例的工作时序图。
在图14中，标号为TD的为显示周期，标号为td2的为输出时间段，在该输出时间段td2第五级栅极驱动单元输出的外部补偿控制信号为高电压，也即OUT1(5)输出高电压；在图14中，标号为TB的为空白时间段。
在图14中，标号为CLKD_1的为第一进位输出时钟信号，标号为CLKD_3的为第三进位输出时钟信号，标号为CLKD_5的为第五进位输出时钟信号，标号为CLKE_1的为第一外部补偿时钟信号，标号为CLKE_2的为第二外部补偿时钟信号，标号为CLKE_3的为第三外部补偿时钟信号，标号为CLKE_4的为第四外部补偿时钟信号，标号为CLKE_5的为第五外部补偿时钟信号，标号为CLKE_6的为第六外部补偿时钟信号，标号为H(5)的为第五级栅极驱动单元中的第一节点，标号为PUCN(5)的为第五级栅极驱动单元中的上拉控制节点，标号为Q(1)的为第一级栅极驱动单元中的上拉节点，标号为Q(2)的为第二级栅极驱动单元中的上拉节点，标号为Q(5)的为第五级栅极驱动单元中的上拉节点，标号为Q(6)的为第六级栅极驱动单元中的上拉节点，标号为OUT1(1)的为第一级外部补偿控制信号输出端，标号为OUT1(2)的为第二级外部补偿控制信号输出端，标号为OUT1(3)的为第三级外部补偿控制信号输出端，标号为OUT1(4)的为第四级外部补偿控制信号输出端，标号为OUT1(5)的为第五级外部补偿控制信号输出端，标号为OUT1(6)的为第六级外部补偿控制信号输出端。
如图14所示，在显示周期，CLKE_1的周期、CLKE_2的周期、CLKE_3的周期、CLKE_4的周期、CLKE_5的周期和CLKE_6的周期可以都为T，但不以此为限；
CLKE_1的占空比、CLKE_2的占空比、CLKE_3的占空比、CLKE_4的占空比、CLKE_5的占空比和CLKE_6的占空比可以都为1/3，但不以此为限；
CLKE_2比CLK3_1延迟T/6，CLKE_3比CLK3_2延迟T/6，CLKE_4比CLK3_3延迟T/6，CLKE_5比CLK3_4延迟T/6，CLKE_6比CLK3_5延迟T/6，但不以此为限。
在本发明实施例中，STV为输入至栅极驱动电路包括的第一级栅极驱动单元的输入端的起始信号；CLKA、CLKB、CLKD_N、CLKE_N和CLKF_N为外部控制的时钟信号；VDDo和VDDe为低频时钟信号，其中，以上所有信号的信号脉宽关系可调；
并且，在本发明实施例中，第一外部补偿时钟信号CLKE_1与第6a-5级栅极驱动单元连接，第二外部补偿时钟信号CLKE_2与第6a-4级栅极驱动单元连接，第三外部补偿时钟信号CLKE_3与第6a-3级栅极驱动单元连接，第四外部补偿时钟信号CLKE_4与第6a-2级栅极驱动单元连接，第五外部补偿时钟信号CLKE_5与第6a-1级栅极驱动单元连接，第六外部补偿时钟信号CLKE_6与第6a级栅极驱动单元连接，其中，a为正整数；
在本发明实施例中，OE输入的使能信号是OE为外部电路产生的随机信号。
在本发明实施例中，VGL1<VGL2，即VGL2的电位高于VGL1的电位(在一般情况下，VGL1和VGL2都为负电压)，VGL1和VGL2为直流低电压信号，其值可以相同也可以不同，VDD为直流高电压信号。
本发明实施例所述的栅极驱动电路包括多级上述的栅极驱动模组。
具体的，第n级栅极驱动模组可以包括第N级栅极驱动单元和第N+1级栅极驱动单元；
在所述第n级栅极驱动模组中，输入端与第N-2级栅极驱动信号输出端连接，复位端与第N+4级栅极驱动信号输出端连接；n为正整数。
本发明实施例所述的栅极驱动电路在工作时，当需要对某一行像素驱动电路进行外部补偿时，则在显示周期的相应行输出阶段(在该相应行输出阶段，相应级栅极驱动信号输出端输出有效电压)，控制该栅极驱动电路包括的相应级栅极驱动单元中的使能端输入有效电压，即可使得在空白时间段相应级栅极驱动单元中的外部补偿控制信号输出端输出有效电压，从而可以实现随机补偿。
在具体实施时，可以在观察到显示面板出现显示不良时对相应级栅极驱动单元进行随机补偿，以避免逐行补偿引起的扫面线以及显示面板的亮度偏差现象。
具体的，第n级栅极驱动模组包括第N级栅极驱动单元和第N+1级栅极驱动单元；所述第N级栅极驱动单元可以包括进位信号输出端和进位信号输出电路；
在所述第n级栅极驱动模组中，输入端与第N-2级进位信号输出端连接，复位端与第N+4级进位信号输出端连接；n为正整数。
下面以本发明实施例所述的栅极驱动电路包括多个如图13所示的栅极驱动模组的具体实施例为例说明；
如图15所示，本发明实施例所述的栅极驱动电路包括第一栅极驱动模组、第二栅极驱动模块、第三栅极驱动模组、第四栅极驱动模组和第五栅极驱动模组，其中，每个栅极驱动模组的结构都与图13所示的栅极驱动模组的具体实施例的结构相同；
第一栅极驱动模组包括第一级栅极驱动单元S1和第二级栅极驱动单元S2；
第二栅极驱动模组包括第三级栅极驱动单元S3和第四级栅极驱动单元S4；
第三栅极驱动模组包括第五级栅极驱动单元S5和第六级栅极驱动单元S6；
第四栅极驱动模组包括第七级栅极驱动单元S7和第八级栅极驱动单元S8；
S1包括第一级进位信号输出端CR(1)、第一级外部补偿控制信号输出端OUT1(1)和第一级栅极驱动信号输出端OUT2(1)；S1接入第一时钟信号CLKA、第二时钟信号CLKB、第一进位输出时钟信号CLKD_1、第一外部补偿时钟信号CLKE_1和第一栅极驱动输出时钟信号CLKF_1；
S2包括第二级外部补偿控制信号输出端OUT1(2)和第二级栅极驱动信号输出端OUT2(2)；S2接入第一时钟信号CLKA、第二外部补偿时钟信号CLKE_2和第二栅极驱动输出时钟信号CLKF_2；
S3包括第三级进位信号输出端CR(3)、第三级外部补偿控制信号输出端OUT1(3)和第三级栅极驱动信号输出端OUT2(3)；S3的输入端与CR(1)连接，S3的复位端与CR(7)连接；S3接入第一时钟信号CLKA、第二时钟信号CLKB、第三进位输出时钟信号CLKD_3、第三外部补偿时钟信号CLKE_3和第三栅极驱动输出时钟信号CLKF_3；
S4包括第四级外部补偿控制信号输出端OUT1(4)和第四级栅极驱动信号输出端OUT2(4)；S4的输入端与CR(1)连接，S4的复位端与CR(7)连接；S4接入第一时钟信号CLKA、第四外部补偿时钟信号CLKE_4和第四栅极驱动输出时钟信号CLKF_4；
S5包括第五级进位信号输出端CR(5)、第五级外部补偿控制信号输出端OUT1(5)和第五级栅极驱动信号输出端OUT2(5)；S5的输入端与CR(3)连接，S5的复位端与CR(9)连接；S5接入第一时钟信号CLKA、第二时钟信号CLKB、第五进位输出时钟信号CLKD_5、第五外部补偿时钟信号CLKE_5和第五栅极驱动输出时钟信号CLKF_5；
S6包括第六级外部补偿控制信号输出端OUT1(6)和第六级栅极驱动信号输出端OUT2(6)；S5的输入端与CR(3)连接，S3的复位端与CR(9)连接；S6接入第一时钟信号CLKA、第六外部补偿时钟信号CLKE_6和第六栅极驱动输出时钟信号CLKF_6；
S7包括第七级进位信号输出端CR(7)、第七级外部补偿控制信号输出端OUT1(7)和第七级栅极驱动信号输出端OUT2(7)；S7接入第一时钟信号CLKA、第二时钟信号CLKB、第一进位输出时钟信号CLKD_1、第一外部补偿时钟信号CLKE_1和第一栅极驱动输出时钟信号CLKF_1；
S8包括第八级外部补偿控制信号输出端OUT1(8)和第八级栅极驱动信号输出端OUT2(8)；S8接入第一时钟信号CLKA、第二外部补偿时钟信号CLKE_2和第二栅极驱动输出时钟信号CLKF_2；
S9包括第九级进位信号输出端CR(9)、第九级外部补偿控制信号输出端OUT1(9)和第九级栅极驱动信号输出端OUT2(9)；S9接入第一时钟信号CLKA、第二时钟信号CLKB、第三进位输出时钟信号CLKD_3、第三外部补偿时钟信号CLKE_3和第三栅极驱动输出时钟信号CLKF_3；
S10包括第十级外部补偿控制信号输出端OUT1(10)和第十级栅极驱动信号输出端OUT2(10)；S6接入第一时钟信号CLKA、第四外部补偿时钟信号CLKE_4和第四栅极驱动输出时钟信号CLKF_4。
下面以S3和S4在一显示周期的工作过程为例进行说明。
在该显示周期，VDDo为高电平，VDDe为低电平；
在显示周期包括的第三行输入时间段，CR(1)输出高电压，CR(7)输出低电压，CLKA、CLKE_3、CLKD_3和CLKF_3都为低电压，CLKE_4和CLKF_4都为低电压，以控制Q(3)的电位和Q(4)的电位都为高电平，QB(3)的电位和QB(4)的电位都为低电平，CR(3)、OUT1(3)和OUT2(3)都输出低电压，OUT1(4)和OUT2(4)都输出低电压；
在显示周期包括的第三行输出时间段，Q(3)的电位和Q(4)的电位为高电平，QB(3)的电位和QB(4)的电位都为低电平，CLKE_3、CLKD_3和CLKF_3都为高电压，CR(3)、OUT1(3)和OUT2(3)都输出高电压；
在显示周期包括的第四行输出阶段，Q(3)的电位和Q(4)的电位为高电平，QB(3)的电位和QB(4)的电位都为低电平，CLKE_4和CLKF_4都为高电压，OUT1(4)和OUT2(4)都输出高电压；
在所述第三行输出时间段和所述第三行复位时间段之间的第三保持时间段，Q(3)的电位被S(3)包括的第一存储电容和第二存储电容维持为高低电平，但是由于此时CLKE_3、CLKD_3和CLKF_3都为低电压，CR(3)、OUT1(3)和OUT2(3)都输出低电压；
在所述第四行输出时间段和所述第四行复位时间段之间的第四保持时间段，Q(4)的电位被S4包括的第一存储电容和第二存储电容维持为高低电平，但是由于此时CLKE_4和CLKF_4都为低电压，OUT1(4)和OUT2(4)都输出低电压；
在显示周期包括的第三行复位时间段(所述第三行复位时间段也即第四行复位时间段)，Q(3)的电位和Q(4)的电位为低电平，QB(3)的电位为高电平，CR(3)、OUT1(3)、OUT2(3)、OUT1(4)和OUT2(4)都输出低电压；
依次移位完成显示周期的所有行像素电路的显示，接着进入空白时间段。
本发明实施例所述的显示装置包括上述的栅极驱动电路。
本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (26)

1.一种栅极驱动单元，其特征在于，包括外部补偿控制信号输出端、栅极驱动信号输出端、外部补偿控制信号输出电路、栅极驱动信号输出电路、上拉控制电路和下拉节点控制电路，其中，所述上拉控制电路用于在使能端输入的使能信号和本级驱动信号的控制下，控制第一节点的电位，在所述第一节点的电位、第一时钟信号端输入的第一时钟信号、第二时钟信号端输入的第二时钟信号和所述下拉节点的电位的控制下，控制上拉控制节点的电位，并在所述上拉控制节点的电位的控制下，控制上拉节点的电位，以使得在空白时间段中的预定时间段，能够控制所述上拉节点的电位为有效电压；
所述下拉节点控制电路用于控制所述下拉节点的电位；
所述外部补偿控制信号输出电路用于在所述上拉节点的电位的控制下，控制所述外部补偿控制信号输出端与外部补偿时钟信号端之间连通，在所述下拉节点的电位的控制下，控制所述外部补偿控制信号输出端与第一电压端之间连通；
所述栅极驱动信号输出电路用于在所述上拉节点的电位和所述下拉节点的电位的控制下，控制所述栅极驱动信号输出端输出栅极驱动信号。
2.如权利要求1所述的栅极驱动单元，其特征在于，所述本级驱动信号的波形与所述栅极驱动信号的波形相同。
3.如权利要求1所述的栅极驱动单元，其特征在于，所述上拉控制电路包括第一节点控制子电路、第二节点控制子电路、第三节点控制子电路、上拉控制节点控制子电路和上拉控制子电路；
所述第一节点控制子电路用于在所述使能信号的控制下，控制第一节点接入所述本级驱动信号，并控制维持所述第一节点的电位；
所述第二节点控制子电路用于在所述第二时钟信号的控制下，控制第二节点的电位；
所述第三节点控制子电路用于在所述第二节点的电位的控制下，控制第三节点与第二电压端之间连通；
所述上拉控制节点控制子电路用于在所述第一节点的电位的控制下，控制所述上拉控制节点与所述第一时钟信号端之间连通，并在所述下拉节点的电位的控制下，控制所述上拉控制节点与所述第三节点之间连通；
所述上拉控制子电路用于在所述上拉控制节点的电位的控制下，控制所述上拉节点与第三电压端之间连通。
4.如权利要求3所述的栅极驱动单元，其特征在于，所述第二节点控制子电路还用于在所述第一时钟信号的控制下，控制所述第二节点与所述第二电压端之间连通。
5.如权利要求3所述的栅极驱动单元，其特征在于，所述第一节点控制子电路包括第一控制晶体管和储能电容；
所述第一控制晶体管的控制极与所述第一时钟信号端连接，所述第一控制晶体管的第一极接入所述本级驱动信号，所述第一控制晶体管的第二极与所述第一节点连接；
所述储能电容的第一端与所述第一节点连接，所述储能电容的第二端与所述上拉控制节点连接。
6.如权利要求3所述的栅极驱动单元，其特征在于，所述第二节点控制子电路包括第二控制晶体管；
所述第二控制晶体管的控制极和所述第二控制晶体管的第一极都与所述第二时钟信号端连接，所述第二控制晶体管的第二极与所述第二节点连接。
7.如权利要求6所述的栅极驱动单元，其特征在于，所述第二节点控制子电路还包括第二节点复位晶体管；
所述第二节点复位晶体管的控制极与所述第一时钟信号端连接，所述第二节点复位晶体管的第一极与所述第二节点连接，所述第二节点复位晶体管的第二极与所述第二电压端连接。
8.如权利要求3所述的栅极驱动单元，其特征在于，所述第三节点控制子电路包括第三控制晶体管；
所述第三控制晶体管的控制极与所述第二节点连接，所述第三控制晶体管的第一极与所述第三节点连接，所述第三控制晶体管的第二极与所述第二电压端连接；
所述上拉控制节点控制子电路包括第四控制晶体管和第五控制晶体管；
所述第四控制晶体管的控制极与所述第一节点连接，所述第四控制晶体管的第一极与所述第一时钟信号端连接，所述第四控制晶体管的第二极与所述上拉控制节点连接；
所述第五控制晶体管的控制极与所述下拉节点连接，所述第五控制晶体管的第一极与所述上拉控制节点连接，所述第五控制晶体管的第二极与所述第三节点连接；
所述上拉控制子电路包括上拉控制晶体管；
所述上拉控制晶体管的控制极与所述上拉控制节点连接，所述上拉控制晶体管的第一极与所述上拉节点连接，所述上拉控制晶体管的第二极与所述第三电压端连接。
9.如权利要求1至8中任一权利要求所述的栅极驱动单元，其特征在于，还包括上拉节点控制电路；
所述上拉节点控制电路分别与输入端、复位端、所述上拉节点、所述下拉节点、空白区复位端、第三电压端和第四电压端连接，用于在所述输入端输入的输入信号的控制下，控制所述上拉节点与所述第三电压端之间连通，在所述复位端输入的复位信号的控制下，控制所述上拉节点与所述第四电压端之间连通，在所述空白区复位端输入的空白区复位信号的控制下，控制所述上拉节点与所述第四电压端之间连通，在所述下拉节点的电位的控制下，控制所述上拉节点与所述第四电压端之间连通，并用于维持所述上拉节点的电位。
10.如权利要求9所述的栅极驱动单元，其特征在于，所述上拉节点控制电路包括第一上拉节点控制晶体管、第二上拉节点控制晶体管、第三上拉节点控制晶体管、第四上拉节点控制晶体管、第一存储电容和第二存储电容，其中，
所述第一上拉节点控制晶体管的控制极与所述输入端连接，所述第一上拉节点控制晶体管的第一极与所述第三电压端连接，所述第一上拉节点控制晶体管的第二极与所述上拉节点连接；
所述第二上拉节点控制晶体管的控制极与所述复位端连接，所述第二上拉节点控制晶体管的第一极与所述上拉节点连接，所述第二上拉节点控制晶体管的第二极与所述第四电压端连接；
所述第三上拉节点控制晶体管的控制极与所述空白区复位端连接，所述第三上拉节点控制晶体管的第一极与所述上拉节点连接，所述第三上拉节点控制晶体管的第二极与所述第四电压端连接；
所述第四上拉节点控制晶体管的控制极与所述下拉节点连接，所述第四上拉节点控制晶体管的第一极与所述上拉节点连接，所述第四上拉节点控制晶体管的第二极与所述第四电压端连接；
所述第一存储电容的第一端与所述上拉节点连接，所述第一存储电容的第二端与所述外部补偿控制信号输出端连接；
所述第二存储电容的第一端与所述上拉节点连接，所述第二存储电容的第二端与所述栅极驱动信号输出端连接。
11.如权利要求3至8中任一权利要求所述的栅极驱动单元，其特征在于，所述下拉节点控制电路分别与第一控制电压端、所述上拉节点、所述下拉节点、所述第一节点、所述第一时钟信号端、输入端和第五电压端连接，用于在第一控制电压端输入的第一控制电压和所述上拉节点的电位的控制下，控制所述下拉节点的电位，并在所述第一节点的电位与所述第一时钟信号的控制下，控制所述下拉节点与所述第五电压端之间连通，在所述输入端输入的输入信号的控制下，控制所述下拉节点与所述第五电压端之间连通。
12.如权利要求11所述的栅极驱动单元，其特征在于，所述下拉节点控制电路包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管、第四下拉控制晶体管和第五下拉控制晶体管，其中，
所述第一下拉控制晶体管的控制极和所述第一下拉控制晶体管的第一极都与所述第一控制电压端连接，所述第一下拉控制晶体管的第二极与下拉节点连接；
所述第二下拉控制晶体管的控制极与所述上拉节点连接，所述第二下拉控制晶体管的第一极与所述下拉节点连接，所述第二下拉控制晶体管的第二极与所述第五电压端连接；
所述第三下拉控制晶体管的控制极与所述第一时钟信号端连接，所述第三下拉控制晶体管的第一极与所述下拉节点连接；
所述第四下拉控制晶体管的控制极与所述第一节点连接，所述第四下拉控制晶体管的第一极与所述第三下拉控制晶体管的第二极连接，所述第四下拉控制晶体管的第二极与所述第五电压端连接；
所述第五下拉控制晶体管的控制极与所述输入端连接，所述第五下拉控制晶体管的第一极与所述下拉节点连接，所述第五下拉控制晶体管的第二极与所述第五电压端连接。
13.如权利要求1至8中任一权利要求所述的栅极驱动单元，其特征在于，所述外部补偿控制信号输出电路包括第一补偿输出晶体管和第二补偿输出晶体管，其中，
所述第一补偿输出晶体管的控制极与所述上拉节点连接，所述第一补偿输出晶体管的第一极与所述外部补偿时钟信号端连接，所述第一补偿输出晶体管的第二极与所述外部补偿控制信号输出端连接；
所述第二补偿输出晶体管的控制极与所述下拉节点连接，所述第二补偿输出晶体管的第一极与所述外部补偿控制信号输出端连接，所述第二补偿输出晶体管的第二极与所述第一电压端之间连通。
14.如权利要求1至8中任一权利要求所述的栅极驱动单元，其特征在于，还包括进位信号输出端和进位信号输出电路；
所述进位信号输出电路用于在所述上拉节点的电位和所述下拉节点的电位的控制下，控制所述进位信号输出端输出进位信号；
所述本级驱动信号为由所述进位信号输出端提供的进位信号。
15.一种栅极驱动方法，其特征在于，应用于如权利要求1至14中任一权利要求所述的栅极驱动单元，在两显示周期之间设置有空白时间段，所述栅极驱动方法包括：
在显示周期，上拉控制电路在使能端输入的使能信号和本级驱动信号的控制下，控制第一节点的电位为有效电压，并维持所述第一节点的电位为有效电压；所述上拉控制电路在所述第一节点的电位、第一时钟信号端输入的第一时钟信号、第二时钟信号端输入的第二时钟信号和所述下拉节点的电位的控制下，控制上拉控制节点的电位为无效电压；
在设置于该显示周期之后的空白时间段中的预定时间段，所述上拉控制电路维持所述第一节点的电位为有效电压，所述上拉控制电路在所述第一节点的电位和所述第一时钟信号的控制下，控制上拉控制节点的电位，并在所述上拉控制节点的电位的控制下，控制上拉节点的电位为有效电压；外部补偿控制信号输出电路在所述上拉节点的电位的控制下，控制外部补偿控制信号输出端与外部补偿时钟信号端之间连通。
16.如权利要求15所述的栅极驱动方法，其特征在于，所述上拉控制电路包括第一节点控制子电路、第二节点控制子电路、第三节点控制子电路、上拉控制节点控制子电路和上拉控制子电路；在显示周期，第一时钟信号端输入无效电压，第二时钟信号端输入有效电压；所述预定时间段包括依次设置的时钟输入阶段和外部补偿输出阶段；所述栅极驱动方法包括：
在显示周期包括的输出阶段，使能端输入有效电压，本级驱动信号为有效电压，第一节点控制子电路控制第一节点接入所述本级驱动信号；上拉控制节点控制子电路控制所述上拉控制节点与所述第一时钟信号端之间连通；上拉控制子电路控制断开上拉节点与第三电压端之间的连接；
在所述显示周期包括的复位阶段和输出截止保持阶段，使能端输入无效电压，下拉节点的电位为有效电压，第一节点控制子电路维持所述第一节点的电位；第二节点控制子电路控制第二节点的电位为有效电压，第三节点控制子电路控制第三节点与第二电压端之间连通；上拉控制节点控制子电路控制所述上拉控制节点与所述第一时钟信号端之间连通，并控制上拉控制节点与第三节点之间连通；上拉控制子电路控制断开上拉节点与第三电压端之间的连接；
在设置于所述显示周期之后的空白时间段中的时钟输入阶段和外部补偿输出阶段，第一节点控制子电路维持所述第一节点的电位；
在该时钟输入阶段，所述第一时钟信号端输入有效电压，所述第二时钟信号端输入无效电压，上拉控制节点控制子电路控制所述上拉控制节点与所述第一时钟信号端之间连通，上拉控制子电路控制上拉节点与第三电压端之间连通，以控制上拉节点的电位为有效电压；
在该外部补偿输出阶段，所述第一时钟信号端输入有效电压，所述第二时钟信号端输入无效电压，第一节点控制子电路维持第一节点的电位为有效电压，上拉控制节点控制子电路控制上拉控制节点与所述第一时钟信号端之间连通，上拉控制子电路断开所述上拉节点与第三电压端之间的连接，使得上拉节点的电维持为有效电压；外部补偿时钟信号端输入有效电压，外部补偿控制信号输出电路控制外部补偿控制信号输出端与所述外部补偿时钟信号端之间连通。
17.如权利要求16所述的栅极驱动方法，其特征在于，所述空白时间段还包括设置于所述预定时间段之后的空白区复位阶段；所述栅极驱动方法还包括：
在该空白区复位阶段，使能端输入有效电压，本级驱动信号为无效电压，第一节点控制子电路控制第一节点接入所述本级驱动信号，以对第一节点的电位进行复位。
18.如权利要求17所述的栅极驱动方法，其特征在于，所述栅极驱动单元还包括上拉节点控制电路；所述栅极驱动方法还包括：
在所述空白区复位阶段，空白区复位端输入有效电压，以对所述上拉节点的电位进行复位。
19.一种栅极驱动模组，其特征在于，包括如权利要求1至14中任一权利要求所述的栅极驱动单元；所述栅极驱动单元为第N级栅极驱动单元；N为正整数；所述栅极驱动模组还包括第N+1级栅极驱动单元；
第N+1级栅极驱动单元中的上拉节点为第N+1上拉节点，第N+1级栅极驱动单元中的下拉节点为第N+1下拉节点，第N+1级栅极驱动单元中的上拉控制节点为所述第N级栅极驱动单元中的上拉控制节点；
所述第N+1级栅极驱动单元包括第N+1级上拉控制电路、第N+1级外部补偿控制信号输出端、第N+1级栅极驱动信号输出端、第N+1外部补偿控制信号输出电路、第N+1栅极驱动信号输出电路和第N+1下拉节点控制电路；
所述第N+1级上拉控制电路与第N上拉控制节点连接，用于在该第N上拉控制节点的电位的控制下，控制第N+1上拉节点与第三电压端之间连接；
所述第N+1下拉节点控制电路用于控制第N+1下拉节点的电位；
所述第N+1外部补偿控制信号输出电路用于在该第N+1上拉节点的电位的控制下，控制所述第N+1级外部补偿控制信号输出端与第二外部补偿时钟信号端之间连通，在该第N+1下拉节点的电位的控制下，控制所述外部补偿控制信号输出端与所述第一电压端之间连通；
所述第N+1栅极驱动信号输出电路用于在该第N+1上拉节点的电位和该第N+1下拉节点的电位的控制下，控制所述第N+1级栅极驱动信号输出端输出栅极驱动信号。
20.如权利要求19所述的栅极驱动模组，其特征在于，所述第N+1级栅极驱动单元还包括第N+1上拉节点控制电路；
所述第N+1上拉节点控制电路分别与输入端、复位端、所述第N+1上拉节点、所述第N+1下拉节点、空白区复位端、第三电压端和第四电压端连接，用于在所述输入端输入的输入信号的控制下，控制所述第N+1上拉节点与所述第三电压端之间连通，在所述复位端输入的复位信号的控制下，控制所述第N+1上拉节点与所述第四电压端之间连通，在所述空白区复位端输入的空白区复位信号的控制下，控制所述第N+1上拉节点与所述第四电压端之间连通，在所述第N+1下拉节点的电位的控制下，控制所述第N+1上拉节点与所述第四电压端之间连通，并用于维持所述第N+1上拉节点的电位。
21.如权利要求19所述的栅极驱动模组，其特征在于，所述第N级栅极驱动单元中的上拉控制电路为第N上拉控制电路；所述N上拉控制电路包括第一节点控制子电路、第二节点控制子电路、第三节点控制子电路、上拉控制节点控制子电路和上拉控制子电路；
所述第N+1下拉节点控制电路分别与第二控制电压端、所述第N+1上拉节点、所述第N+1下拉节点、所述第N级栅极驱动单元中的第一节点、第一时钟信号端、复位端和第五电压端连接，用于在所述第二控制电压输入的第二控制电压和所述N+1上拉节点的电位的控制下，控制所述第N+1下拉节点的电位，并在所述第一节点的电位与所述第一时钟信号端输入的第一时钟信号的控制下，控制所述N+1下拉节点与所述第五电压端之间连通，在输入端输入的输入信号的控制下，控制所述下拉节点与所述第五电压端之间连通。
22.如权利要求21所述的栅极驱动模组，其特征在于，所述第N级栅极驱动单元中的外部补偿控制信号输出电路为第N外部补偿控制信号输出电路，所述第N级栅极驱动单元中的栅极驱动信号输出电路为第N栅极驱动信号输出电路；所述第N级栅极驱动单元中的外部补偿控制信号输出端为第N级外部补偿控制信号输出端，所述第N级栅极驱动单元中的栅极驱动信号输出端为第N级栅极驱动信号输出端；所述第N级栅极驱动单元中的上拉节点为第N上拉节点，所述第N级栅极驱动单元中的下拉节点为第N下拉节点；
所述第N外部补偿控制信号输出电路还与所述第N+1下拉节点连接，用于在第N+1下拉节点的电位的控制下，对第N级外部补偿控制信号输出端进行复位；
所述第N栅极驱动信号输出电路还与所述第N+1下拉节点连接，用于在第N+1下拉节点的电位的控制下，对第N级栅极驱动信号输出端进行复位；
所述第N+1外部补偿控制信号输出电路还与所述第N下拉节点连接，用于在第N下拉节点的电位的控制下，对第N+1级外部补偿控制信号输出端进行复位；
所述第N+1栅极驱动信号输出电路还与所述第N下拉节点连接，用于在第N下拉节点的电位的控制下，对第N+1级栅极驱动信号输出端进行复位。
23.一种栅极驱动电路，包括多级如权利要求19至22中任一权利要求所述的栅极驱动模组。
24.如权利要求23所述的栅极驱动电路，其特征在于，第n级栅极驱动模组包括第N级栅极驱动单元和第N+1级栅极驱动单元；
在所述第n级栅极驱动模组中，输入端与第N-2级栅极驱动信号输出端连接，复位端与第N+4级栅极驱动信号输出端连接；n为正整数。
25.如权利要求23所述的栅极驱动电路，其特征在于，
所述第N级栅极驱动单元包括进位信号输出端和进位信号输出电路；第n级栅极驱动模组包括第N级栅极驱动单元和第N+1级栅极驱动单元；在所述第n级栅极驱动模组中，输入端与第N-2级进位信号输出端连接，复位端与第N+4级进位信号输出端连接；n为正整数。
26.一种显示装置，其特征在于，包括如权利要求23至25中任一权利要求所述的栅极驱动电路。
CN201910176221.7A 2019-03-08 2019-03-08 栅极驱动单元、方法、栅极驱动模组、电路及显示装置 Active CN109935188B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201910176221.7A CN109935188B (zh) 2019-03-08 2019-03-08 栅极驱动单元、方法、栅极驱动模组、电路及显示装置
PCT/CN2020/073141 WO2020181924A1 (zh) 2019-03-08 2020-01-20 栅极驱动单元、方法、栅极驱动模组、电路及显示装置
US16/768,536 US11158226B2 (en) 2019-03-08 2020-01-20 Gate driving unit and method, gate driving module and circuit and display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910176221.7A CN109935188B (zh) 2019-03-08 2019-03-08 栅极驱动单元、方法、栅极驱动模组、电路及显示装置

Publications (2)

Publication Number Publication Date
CN109935188A CN109935188A (zh) 2019-06-25
CN109935188B true CN109935188B (zh) 2020-11-24

Family

ID=66986532

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910176221.7A Active CN109935188B (zh) 2019-03-08 2019-03-08 栅极驱动单元、方法、栅极驱动模组、电路及显示装置

Country Status (3)

Country Link
US (1) US11158226B2 (zh)
CN (1) CN109935188B (zh)
WO (1) WO2020181924A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109935208B (zh) * 2018-02-14 2021-03-02 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
CN109935188B (zh) 2019-03-08 2020-11-24 合肥京东方卓印科技有限公司 栅极驱动单元、方法、栅极驱动模组、电路及显示装置
CN110189681B (zh) * 2019-06-28 2021-05-07 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路及显示装置
WO2021022548A1 (zh) * 2019-08-08 2021-02-11 京东方科技集团股份有限公司 栅极驱动单元、电路、显示基板、显示面板和显示装置
CN110808012B (zh) * 2019-11-28 2021-02-26 京东方科技集团股份有限公司 像素电路、移位寄存器单元、栅极驱动电路和显示装置
CN111179827B (zh) 2020-01-15 2021-02-23 深圳市华星光电半导体显示技术有限公司 外部补偿goa电路及显示面板
CN113380195B (zh) * 2020-02-21 2023-07-14 华为技术有限公司 一种显示装置和控制显示装置的方法
CN111210757B (zh) * 2020-02-26 2021-03-16 深圳市华星光电半导体显示技术有限公司 栅极驱动电路和显示面板
CN111199703B (zh) * 2020-02-28 2021-07-06 深圳市华星光电半导体显示技术有限公司 Goa电路及显示面板
CN111091775B (zh) * 2020-03-22 2020-09-01 深圳市华星光电半导体显示技术有限公司 一种显示面板以及电子设备
EP4134941A4 (en) * 2020-04-07 2023-04-05 BOE Technology Group Co., Ltd. SHIFT REGISTER CIRCUIT AND DRIVE METHOD THEREOF, GATE DRIVE CIRCUIT AND DISPLAY DEVICE
CN113658535B (zh) * 2021-08-17 2023-12-22 深圳市华星光电半导体显示技术有限公司 扫描控制驱动器与显示装置
CN114038424B (zh) * 2021-11-22 2022-09-09 深圳市华星光电半导体显示技术有限公司 Goa电路及显示面板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107578741A (zh) * 2017-09-28 2018-01-12 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101543281B1 (ko) * 2009-02-19 2015-08-11 삼성디스플레이 주식회사 게이트 구동회로 및 이를 구비한 표시 장치
KR20130036909A (ko) * 2011-10-05 2013-04-15 삼성디스플레이 주식회사 표시 장치의 구동 방법
CN102779494B (zh) * 2012-03-29 2015-08-05 北京京东方光电科技有限公司 一种栅极驱动电路、方法及液晶显示器
KR101463031B1 (ko) 2012-09-27 2014-11-18 엘지디스플레이 주식회사 쉬프트 레지스터
KR101992158B1 (ko) 2013-04-30 2019-09-30 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 이용한 표시장치
CN103714781B (zh) * 2013-12-30 2016-03-30 京东方科技集团股份有限公司 栅极驱动电路、方法、阵列基板行驱动电路和显示装置
CN104091577B (zh) * 2014-07-15 2016-03-09 深圳市华星光电技术有限公司 应用于2d-3d信号设置的栅极驱动电路
CN104064159B (zh) * 2014-07-17 2016-06-15 深圳市华星光电技术有限公司 具有自我补偿功能的栅极驱动电路
CN104282270B (zh) 2014-10-17 2017-01-18 京东方科技集团股份有限公司 栅极驱动电路、显示电路及驱动方法和显示装置
CN104900184B (zh) * 2015-05-21 2017-07-28 北京大学深圳研究生院 一种有机发光二极管面板、栅极驱动电路及其单元
CN104952409B (zh) * 2015-07-07 2018-12-28 京东方科技集团股份有限公司 栅极驱动单元及其驱动方法、栅极驱动电路和显示装置
CN105185343B (zh) * 2015-10-15 2017-12-29 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
KR102489512B1 (ko) 2016-03-08 2023-01-18 엘지디스플레이 주식회사 공통전압 보상회로를 구비한 액정 표시장치
CN105895047B (zh) 2016-06-24 2018-10-19 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动装置、显示装置、控制方法
CN105976751A (zh) * 2016-07-28 2016-09-28 武汉华星光电技术有限公司 扫描驱动电路及具有该电路的平面显示装置
CN106297634B (zh) * 2016-08-31 2019-05-10 上海天马微电子有限公司 一种移位寄存器、栅极驱动电路及驱动方法
CN106847160B (zh) * 2017-04-01 2019-10-15 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN107146568B (zh) 2017-07-11 2018-12-21 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN114944129A (zh) * 2017-08-31 2022-08-26 乐金显示有限公司 电致发光显示器
KR102437170B1 (ko) * 2017-09-29 2022-08-26 엘지디스플레이 주식회사 게이트 구동 회로 및 이를 구비한 평판 표시 장치
CN108281123B (zh) * 2018-03-30 2020-03-10 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
CN108847174B (zh) 2018-07-03 2021-01-26 京东方科技集团股份有限公司 移位寄存器电路及其驱动方法、栅极驱动电路、显示面板
KR102652889B1 (ko) * 2018-08-23 2024-03-29 삼성디스플레이 주식회사 게이트 구동 회로, 이를 포함하는 표시 장치 및 표시 장치의 구동 방법
KR20200077197A (ko) * 2018-12-20 2020-06-30 엘지디스플레이 주식회사 게이트 구동부를 포함한 전계발광 표시장치
CN109935188B (zh) 2019-03-08 2020-11-24 合肥京东方卓印科技有限公司 栅极驱动单元、方法、栅极驱动模组、电路及显示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107578741A (zh) * 2017-09-28 2018-01-12 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置

Also Published As

Publication number Publication date
US11158226B2 (en) 2021-10-26
WO2020181924A1 (zh) 2020-09-17
US20210209987A1 (en) 2021-07-08
CN109935188A (zh) 2019-06-25

Similar Documents

Publication Publication Date Title
CN109935188B (zh) 栅极驱动单元、方法、栅极驱动模组、电路及显示装置
CN109935185B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
US11176871B2 (en) Shift register unit and driving method thereof, gate driving circuit and display device
US11749158B2 (en) Shift register unit, gate driving circuit, display device, and driving method
US11081058B2 (en) Shift register unit, gate drive circuit, display device and driving method
US11328672B2 (en) Shift register unit and driving method thereof, gate driving circuit, and display device
CN110808015B (zh) 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
CN108648718B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
US11127478B2 (en) Shift register unit and driving method thereof, gate driving circuit, and display device
US11398179B2 (en) Shift register unit, gate drive circuit and driving method thereof, and display device
US9396813B2 (en) Shift register cell, shift register, gate driver and display panel
CN109064964A (zh) 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN110689858B (zh) 一种移位寄存器及其驱动方法、栅极驱动电路
WO2020038346A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN114023264B (zh) 驱动电路、驱动模组、驱动方法和显示装置
US11170707B2 (en) Shift register unit, gate driving circuit, display device and driving method
US11887683B2 (en) Shift register unit, driving method, gate driving circuit and display device
CN113066432A (zh) Goa电路及显示面板
CN111937067B (zh) 移位寄存器单元及驱动方法、栅极驱动电路、显示装置
US11676541B2 (en) Shift register unit, gate driving circuit, display device, and method for controlling shift register unit

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant