CN107369422B - 一种goa驱动电路及液晶显示装置 - Google Patents

Abstract

本发明实施例公开了一种GOA驱动电路，该GOA驱动电路的一个周期包括第一时间和第二时间，该GOA驱动电路包括多个级联的GOA单元，按照第N级GOA单元输出栅极驱动信号给显示区域第N级水平扫描线，该第N级GOA单元包括上拉单元、上拉控制单元、下拉单元、下拉维持单元、下传单元以及自举电容单元；其中，该第N级GOA单元还包括负偏单元，其用于在第二时间对所述第六薄膜晶体管、第七薄膜晶体管的阈值电压进行负偏。本发明实施例还公开了一种液晶显示装置。采用本发明，具有可改善薄膜晶体管阈值电压的正向偏移、防止GOA驱动单元失效的优点。

Description

一种GOA驱动电路及液晶显示装置

技术领域

本发明涉及液晶显示技术领域，特别是涉及一种GOA驱动电路以及液晶显示装置。

背景技术

液晶显示装置以其显示品质高、价格低廉、携带方便等优点，成为移动通讯设备、PC、TV等的显示装置。目前液晶显示装置驱动技术逐渐趋向于采用GOA技术，GOA技术能简化平板显示面板的制作工序，省去水平扫描线方向的接合(bonding)工艺，可提升产能、降低产品成本，同时可以提升显示面板的集成度使之更适合制作窄边框或无边框显示产品，满足现代人们的视觉追求。

GOA技术，即Gate Driver on Array技术，也就是利用现有薄膜晶体管液晶显示器Array制程将Gate行扫描驱动信号电路制作在Array基板上，实现对Gate逐行扫描的驱动方式。现有的GOA驱动电路包括多个级联的GOA单元，图1是现有的第N级GOA单元的电路图，参照图1，第N级的GOA单元包括上拉控制单元110、上拉单元120、下拉单元130、下拉维持单元140、下传单元150和自举电容单元160。

上拉单元120主要负责将时钟信号CK(n)输出给显示区域第N级水平扫描线G(n)，包括第三晶体管T3。上拉控制单元110负责控制上拉单元120的打开时间，包括第一晶体管T1，前一级的下传信号ST(n-1)或者起始信号STV输入到第一晶体管T1的栅极和源极，第一晶体管T1的漏极连接到第一节点Q(n)。下拉单元130负责将第N级水平扫描线G(n)上的水平扫描信号拉低为低电位，即关闭水平扫描信号，包括晶体管T4和T5，后一级的下传信号ST(n+1)输入到晶体管T4和T5的栅极。下拉维持单元140则负责将第N级水平扫描线G(n)上的水平扫描信号和第一节点Q(n)维持在关闭状态(即负电位)。自举电容单元160则负责所述第一节点Q(n)电位的二次抬升，这样有利于上拉单元120的输出。下传单元150用于输出本级下传信号ST(n)。VSS表示直流低电压。

图2是本发明各个节点或者各个输出端的波形，从图2可以看出，第二节点K(n)在GOA驱动电路每个周期内的大部分时间都是高电平，这样导致第六薄膜晶体管T6、第七薄膜晶体管T7长期受到正向偏压的应力(PBTS)，导致第六薄膜晶体管T6、第七薄膜晶体管T7的阈值电压正向偏移严重，长时间操作以后会因为第六薄膜晶体管T6、第七薄膜晶体管T7的阈值电压太高，而导致第六薄膜晶体管T6、第七薄膜晶体管T7打开不充分，导致第一节点Q(n)、第N级水平扫描线G(n)上的水平扫描信号异常，导致GOA驱动单元失效。

发明内容

本发明实施例所要解决的技术问题在于，提供一种GOA驱动电路及液晶显示装置。可改善薄膜晶体管阈值电压的正向偏移，防止GOA驱动单元失效。

为了解决上述技术问题，本发明第一方面实施例提供了一种GOA驱动电路，该GOA驱动电路的一个周期包括第一时间和第二时间，该GOA驱动电路包括多个级联的GOA单元，按照第N级GOA单元输出栅极驱动信号给显示区域第N级水平扫描线，该第N级GOA单元包括上拉单元、上拉控制单元、下拉单元、下拉维持单元、下传单元以及自举电容单元；所述上拉单元、下拉单元、下拉维持单元及自举电容单元均分别与第一节点以及第N级水平扫描线电连接，所述上拉控制单元以及下传单元与第一节点电连接，其中N为正整数；其中，

所述下拉维持单元包括第六薄膜晶体管、第七薄膜晶体管，所述第六薄膜晶体管的源极与第一节点电连接，其漏极接入第一低电平，其栅极与第二节点电连接，所述七薄膜晶体管的源极与第N级水平扫描线电连接，其漏极接入第一低电平，其栅极与第二节点电连接，在第一时间的大部分时间所述第六薄膜晶体管、第七薄膜晶体管的阈值电压进行正偏；

该第N级GOA单元还包括负偏单元，其用于在第二时间对所述第六薄膜晶体管、第七薄膜晶体管的阈值电压进行负偏。

在本发明第一方面一实施例中，所述第二时间为消隐时间。

在本发明第一方面一实施例中，所述负偏单元包括第十二薄膜晶体管、第十三薄膜晶体管、第十四薄膜晶体管、第十五薄膜晶体管、第十六薄膜晶体管和第十七薄膜晶体管，其中，所述第十二薄膜晶体管的源极和栅极电连接第二高电平，其漏极电连接第三节点，所述第十三薄膜晶体管和第十四薄膜晶体管的源极电连接第三节点，所述第十三薄膜晶体管的栅极电连接第一时钟信号，其漏极电连接第一低电平，所述第十四薄膜晶体管的栅极电连接第二时钟信号，其漏极电连接第一低电平，所述第十五薄膜晶体管的源极与第二节点电连接，其栅极与第三节点电连接，其漏极分别与第十六薄膜晶体管的源极、第十七薄膜晶体管的漏极电连接，所述第十六薄膜晶体管的栅极与第三节点电连接，其漏极电连接第二低电平，所述第十七薄膜晶体管的栅极与第二节点电连接，其源极电连接第一高电平，其中，所述第一时钟信号和所述第二时钟信号频率相同，在每个周期除消隐时间以外的时间相位相反，在消隐时间均为低电平，所述第二高电平高于第一高电平，所述第二低电平低于第一低电平。

在本发明第一方面一实施例中，所述第二高电平的电位范围为30V-35V；所述第二低电平的电位范围为-10V～-30V。

在本发明第一方面一实施例中，所述下拉维持单元还包括第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管，所述第八薄膜晶体管的栅极与源极与第一高电平电连接，其漏极分别与第九薄膜晶体管的栅极和第十一薄膜晶体管的源极电连接，第九薄膜晶体管的源极与高电平电连接，其漏极与第二节点电连接，第十薄膜晶体管的源极与第二节点电连接，其漏极接入第一低电平，其栅极与第一节点电连接，第十一薄膜晶体管的漏极接入第一低电平，其栅极与第一节点电连接。

在本发明第一方面一实施例中，所述上拉单元包括第三薄膜晶体管，所述第三薄膜晶体管的源极接入第一时钟信号，其栅极与第一节点电连接，其漏极与第N级水平扫描线电连接。

在本发明第一方面一实施例中，所述下传单元包括第二薄膜晶体管，所述第二薄膜晶体管的源极接入第一时钟信号，其栅极与第一节点电连接，其漏极用于输出第N级下传信号。

在本发明第一方面一实施例中，所述下拉单元包括第四薄膜晶体管和第五薄膜晶体管，所述第四薄膜晶体管的源极与第一节点电连接，其漏极接第一低电平，所述第五薄膜晶体管的源极与第N级水平扫描线电连接，其漏极接第一低电平，所述第四薄膜晶体管的栅极和所述第五薄膜晶体管的栅极用于接第N+1级下传信号。

在本发明第一方面一实施例中，所述上拉控制单元包括第一薄膜晶体管，所述第一薄膜晶体管的栅极和源极接收第N-1级下传信号或者起始信号，其漏极与第一节点电连接。

本发明第二方面实施例提供了一种液晶显示装置，包括上述的GOA驱动电路。

实施本发明实施例，具有如下有益效果：

由于所述GOA单元包括负偏单元，所述负偏单元用于在第二时间对所述第六薄膜晶体管、第七薄膜晶体管的阈值电压进行负偏，从而使所述第六薄膜晶体管、第七薄膜晶体管的阈值电压在第二时间向负向偏移，从而可以抵消所述第六薄膜晶体管、第七薄膜晶体管在第一时间的阈值电压的正偏，从而使所述第六薄膜晶体管、第七薄膜晶体管的阈值电压几乎不进行偏移，从而可以防止GOA单元失效。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术第N级GOA单元的电路图；

图2是现有技术的波形示意图；

图3是本发明一实施例第N级GOA单元的电路图；

图4是本发明一实施例的波形示意图；

图示标号：

110、210-上拉控制单元；120、220-上拉单元；130、230-下拉单元；140、240-下拉维持单元；150、250-下传单元；160、260-自举电容单元；270-负偏单元；T1-第一薄膜晶体管；T2-第二薄膜晶体管；T3-第三薄膜晶体管；T4-第四薄膜晶体管；T5-第五薄膜晶体管；T8-第六薄膜晶体管；T7-第七薄膜晶体管；T8-第八薄膜晶体管；T9-第九薄膜晶体管；T10-第十薄膜晶体管；T11-第十一薄膜晶体管；T12-第十二薄膜晶体管；T13-第十三薄膜晶体管；T14-第十四薄膜晶体管；T15-第十五薄膜晶体管；T16-第十六薄膜晶体管；T17-第十七薄膜晶体管；Cb-电容；Q(n)-第一节点；K(n)-第二节点；S(n)-第三节点；Vss-第一低电平；Vss2-第二低电平；DCH-第一高电平；DCHH-第二高电平；CK-第一时钟信号；XCK-第二时钟信号。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本申请说明书、权利要求书和附图中出现的术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、***、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。此外，术语“第一”、“第二”和“第三”等是用于区别不同的对象，而并非用于描述特定的顺序。

本发明实施例提供一种GOA驱动电路，所述GOA驱动电路包括多个级联的GOA单元，例如包括M个GOA单元，第二级GOA单元与第一级GOA单元电连接，第三级GOA单元与第二级GOA单元电连接，…，第M级GOA单元与第M-1级GOA单元电连接，每个GOA单元输出栅极驱动信号给显示区域对应的水平扫描线G，例如第一级GOA单元输出栅极驱动信号给第一级水平扫描线G(1)，第二级GOA单元输出栅极驱动信号给第二级水平扫描线G(2)，第三级GOA单元输出栅极驱动信号给第三级水平扫描线G(3)，…，第M级GOA单元输出栅极驱动信号给第M级水平扫描线G(m)。GOA驱动电路依序输出栅极驱动信号给第一水平扫描线G(1)、第二水平扫描线G(2)、第三水平扫描线G(3)、…、第m水平扫描线G(m)，其后过一段时间，GOA驱动电路再次依序输出栅极驱动信号给第一水平扫描线G(1)、第二水平扫描线G(2)、第三水平扫描线G(3)、…、第m水平扫描线G(m)，也即GOA驱动电路按周期输出栅极驱动信号，所述GOA驱动电路的一个周期包括第一时间和第二时间，在本实施例中，所述第二时间为GOA驱动电路的消隐时间，也即第二时间为第M级GOA单元输出栅极驱动信号给第M级水平扫描线G(m)之后的时间到下一个周期开始之间的时间间隔，该第二时间包括同步前沿时间、同步时间和同步后沿时间，在消隐时间所述第一时钟信号和所述第二时钟信号均为低电平。该第一时间为一个周期除第二时间之外的时间，也即该第一时间为第一GOA单元开始输出栅极驱动信号给第一级水平扫描线G1到第M级GOA单元输出栅极驱动信号给第M级水平扫描线G(m)完成之间的时间间隔。其中m为正整数。

请参见图3和图4，在本实施例中，第N级的GOA单元包括上拉控制单元210、上拉单元220、下拉单元230、下拉维持单元240、下传单元250、自举电容单元260，其中N为正整数，N小于或等于M。所述上拉单元220、下拉单元230、下拉维持单元240及自举电容单元260均分别与第一节点Q(n)以及第N级水平扫描线G(n)电连接，所述上拉控制单元210以及下传单元250与第一节点Q(n)电连接。

在本实施例中，所述下拉维持单元240包括第六薄膜晶体管T6、第七薄膜晶体管T7，所述第六薄膜晶体管T6的源极与第一节点Q(n)电连接，其漏极接入第一低电平Vss1，所述第一低电平Vss1为低压直流电源，电位为-7V，其栅极与第二节点K(n)电连接，所述第七薄膜晶体管T7的源极与第N级水平扫描线G(n)电连接，其漏极接入第一低电平Vss1，其栅极与第二节点K(n)电连接，在第一时间的大部分时间所述第六薄膜晶体管T6、第七薄膜晶体管T7的阈值电压进行正偏。在这里，第一时间的大部分时间是指70％的第一时间-99.99％的第一时间，例如70％的第一时间、75％的第一时间、80％的第一时间、85％的第一时间、90％的第一时间、95％的第一时间、98％的第一时间等、99.99％的第一时间。

所述负偏单元270用于在第二时间对所述第六薄膜晶体管T6、第七薄膜晶体管T7的阈值电压进行负偏，具体说来，在本实施例中，所述负偏单元270在第二时间施加第二低电平Vss2给第二节点K(n)，所述第二低电平Vss2为低压直流电源，所述第二低电平Vss2的电位比第一低电平Vss1的电位低，所述第二低电平Vss2的电位范围为-10V～-30V，例如为-10V、-15V、-10V、-20V、-25V、-30V等，从而第二节点K(n)处的电压在第二时间为第二低电平Vss2，所述第二低电平Vss2对所述第六薄膜晶体管T6、第七薄膜晶体管T7的阈值电压进行负偏，从而使所述第六薄膜晶体管T6、第七薄膜晶体管T7的阈值电压向负向偏移，请参见图4所述的波形图。

由于所述GOA单元包括负偏单元270，所述负偏单元270用于在第二时间对所述第六薄膜晶体管T6、第七薄膜晶体管T7的阈值电压进行负偏，从而使所述第六薄膜晶体管T6、第七薄膜晶体管T7的阈值电压在第二时间向负向偏移，从而可以抵消所述第六薄膜晶体管T6、第七薄膜晶体管T7在第一时间内大部分时间的阈值电压的正偏，从而使所述第六薄膜晶体管T6、第七薄膜晶体管T7的阈值电压几乎不进行偏移，从而可以防止GOA单元失效。

在本实施例中，所述负偏单元270包括第十二薄膜晶体管T12、第十三薄膜晶体管T13、第十四薄膜晶体管T14、第十五薄膜晶体管T15、第十六薄膜晶体管T16和第十七薄膜晶体管T17，其中，所述第十二薄膜晶体管T12的源极和栅极电连接第二高电平DCHH，在本实施例中，所述第二高电平DCHH为高压直流电源，其电位的范围为30V-35V，例如为30V、31V、32V、33V、34V、35V等，所述第十二薄膜晶体管T12漏极电连接第三节点S(n)，所述第十三薄膜晶体管T13和第十四薄膜晶体管T14的源极电连接第三节点S(n)，所述第十三薄膜晶体管T13的栅极电连接第一时钟信号CK，其漏极电连接第一低电平Vss1，所述第十四薄膜晶体管T14的栅极电连接第二时钟信号XCK，其漏极电连接第一低电平Vss1，所述第十五薄膜晶体管T15的源极与第二节点K(n)电连接，其栅极与第三节点S(n)电连接，其漏极分别与第十六薄膜晶体管T16的源极、第十七薄膜晶体管T17的漏极电连接，所述第十六薄膜晶体管T16的栅极与第三节点S(n)电连接，其漏极电连接第二低电平Vss2，所述第十七薄膜晶体管T17的栅极与第二节点K(n)电连接，其源极电连接第一高电平DCH，所述第一高电平DCH为高压直流电源，所述第一高电平DCH的电位小于所述第二高电平DCHH的电位，所述第一高电平DCH的电位为28V；其中，所述第一时钟信号CK和所述第二时钟信号XCK频率相同，在每个周期除消隐时间以外的时间相位相反，也即在第一时间相位相反，在消隐时间均为低电平。从而，当在第一时间时，第一时钟信号CK和第二时钟信号XCK相位相反，也即一个是高电平，另一个是低电平，此时，第十三薄膜晶体管T13和第十四薄膜晶体管T14一个导通，另一个截止，此时第三节点S(n)的电位为第一低电平Vss1，此时第十五薄膜晶体管T15和第十六薄膜晶体管T16截止，由于第二节点K(n)大部分时间是高电平，从而第十七薄膜晶体管T17大部分时间导通；当在第二时间时，也即在消隐时间时，此时第一时钟信号CK和第二时钟信号XCK均为低电平，从而第十三薄膜晶体管T13和第十四薄膜晶体管T14均截止，第十二薄膜晶体管T12导通，第三节点S(n)处的电压为第二高电平DCHH，从而第十五薄膜晶体管T15和第十六薄膜晶体管T16导通，从而会对第二节点K(n)施加一个第二低电平Vss2的低电位，而第二低电平Vss2电位很低，这样第六薄膜晶体管T6和第七薄膜晶体管T7会受到很大负向偏压的应力(NBTS)，很大的负向偏压会使得第六薄膜晶体管T6和第七薄膜晶体管T7的阈值电压负向偏移。这样一来，可以抵消第一时间中绝大多数时间正向偏压应力导致第六薄膜晶体管T6和第七薄膜晶体管T7的阈值电压的正向偏移。综合起来，第六薄膜晶体管T6和第七薄膜晶体管T7的阈值电压几乎不进行偏移，从而提高电路的耐性。

在本实施例中，所述下拉维持单元240还包括第八薄膜晶体管T8、第九薄膜晶体管T9、第十薄膜晶体管T10、第十一薄膜晶体管T11，所述第八薄膜晶体管T8的栅极与源极与第一高电平DCH电连接，其漏极分别与第九薄膜晶体管T9的栅极和第十一薄膜晶体管T11的源极电连接，第九薄膜晶体管T9的源极与第一高电平DCH电连接，其漏极与第二节点K(n)电连接，第十薄膜晶体管T10的源极与第二节点K(n)电连接，其漏极接入第一低电平Vss1，其栅极与第一节点Q(n)电连接，第十一薄膜晶体管T11的漏极接入第一低电平Vss1，其栅极与第一节点Q(n)电连接。

在本实施例中，所述上拉单元220包括第三薄膜晶体管T3，所述第三薄膜晶体管T3的源极接入第一时钟信号CK，其栅极与第一节点Q(n)电连接，其漏极与第N级水平扫描线G(n)电连接。

在本实施例中，所述下传单元250包括第二薄膜晶体管T2，所述第二薄膜晶体管T2的源极接入第一时钟信号CK，其栅极与第一节点Q(n)电连接，其漏极用于输出第N级下传信号ST(n)。

在本实施例中，所述下拉单元230包括第四薄膜晶体管T4和第五薄膜晶体管T5，所述第四薄膜晶体管T4的源极与第一节点Q(n)电连接，其漏极接第一低电平Vss1，所述第五薄膜晶体管T5的源极与第N级水平扫描线G(n)电连接，其漏极接第一低电平Vss1，所述第四薄膜晶体管T4的栅极和所述第五薄膜晶体管T5的栅极用于接第N+1级下传信号ST(n+1)。

在本实施例中，所述上拉控制单元210包括第一薄膜晶体管T1，所述第一薄膜晶体管T1的栅极和源极接收第N-1级下传信号ST(n-1)或者起始信号STV，其漏极与第一节点Q(n)电连接。

在本实施例中，所述自举电容单元260包括电容Cb，所述电容Cb的一端与第一节点Q(n)电连接，另一端与第N级水平扫描线G(n)电连接

另外，本发明实施例还提供一种液晶显示装置，其包括上述的GOA驱动电路。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于装置实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

通过上述实施例的描述，本发明具有以下优点：

由于所述GOA单元包括负偏单元，所述负偏单元用于在第二时间对所述第六薄膜晶体管、第七薄膜晶体管的阈值电压进行负偏，从而使所述第六薄膜晶体管、第七薄膜晶体管的阈值电压在第二时间向负向偏移，从而可以抵消所述第六薄膜晶体管、第七薄膜晶体管在第一时间的阈值电压的正偏，从而使所述第六薄膜晶体管、第七薄膜晶体管的阈值电压几乎不进行偏移，从而可以防止GOA单元失效。

以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。

Claims (8)

1.一种GOA驱动电路，其特征在于，该GOA驱动电路的一个周期包括第一时间和第二时间，该GOA驱动电路包括多个级联的GOA单元，按照第N级GOA单元输出栅极驱动信号给显示区域第N级水平扫描线，该第N级GOA单元包括上拉单元、上拉控制单元、下拉单元、下拉维持单元、下传单元以及自举电容单元；所述上拉单元、下拉单元、下拉维持单元及自举电容单元均分别与第一节点以及第N级水平扫描线电连接，所述上拉控制单元以及下传单元与第一节点电连接，其中N为正整数；其中，

所述下拉维持单元包括第六薄膜晶体管、第七薄膜晶体管，所述第六薄膜晶体管的源极与第一节点电连接，其漏极接入第一低电平，其栅极与第二节点电连接，所述七薄膜晶体管的源极与第N级水平扫描线电连接，其漏极接入第一低电平，其栅极与第二节点电连接，在第一时间的大部分时间所述第六薄膜晶体管、第七薄膜晶体管的阈值电压进行正偏；

该第N级GOA单元还包括负偏单元，其用于在第二时间对所述第六薄膜晶体管、第七薄膜晶体管的阈值电压进行负偏；

所述第二时间为消隐时间；

所述负偏单元包括第十二薄膜晶体管、第十三薄膜晶体管、第十四薄膜晶体管、第十五薄膜晶体管、第十六薄膜晶体管和第十七薄膜晶体管，其中，所述第十二薄膜晶体管的源极和栅极电连接第二高电平，其漏极电连接第三节点，所述第十三薄膜晶体管和第十四薄膜晶体管的源极电连接第三节点，所述第十三薄膜晶体管的栅极电连接第一时钟信号，其漏极电连接第一低电平，所述第十四薄膜晶体管的栅极电连接第二时钟信号，其漏极电连接第一低电平，所述第十五薄膜晶体管的源极与第二节点电连接，其栅极与第三节点电连接，其漏极分别与第十六薄膜晶体管的源极、第十七薄膜晶体管的漏极电连接，所述第十六薄膜晶体管的栅极与第三节点电连接，其漏极电连接第二低电平，所述第十七薄膜晶体管的栅极与第二节点电连接，其源极电连接第一高电平，其中，所述第一时钟信号和所述第二时钟信号频率相同，在每个周期除消隐时间以外的时间相位相反，在消隐时间均为低电平，所述第二高电平高于第一高电平，所述第二低电平低于第一低电平。

2.如权利要求1所述的GOA驱动电路，其特征在于，所述第二高电平的电位范围为30V-35V；所述第二低电平的电位范围为-10V～-30V。

3.如权利要求1所述的GOA驱动电路，其特征在于，所述下拉维持单元还包括第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管，所述第八薄膜晶体管的栅极与源极与第一高电平电连接，其漏极分别与第九薄膜晶体管的栅极和第十一薄膜晶体管的源极电连接，第九薄膜晶体管的源极与高电平电连接，其漏极与第二节点电连接，第十薄膜晶体管的源极与第二节点电连接，其漏极接入第一低电平，其栅极与第一节点电连接，第十一薄膜晶体管的漏极接入第一低电平，其栅极与第一节点电连接。

4.如权利要求1所述的GOA驱动电路，其特征在于，所述上拉单元包括第三薄膜晶体管，所述第三薄膜晶体管的源极接入第一时钟信号，其栅极与第一节点电连接，其漏极与第N级水平扫描线电连接。

5.如权利要求1所述的GOA驱动电路，其特征在于，所述下传单元包括第二薄膜晶体管，所述第二薄膜晶体管的源极接入第一时钟信号，其栅极与第一节点电连接，其漏极用于输出第N级下传信号。

6.如权利要求1所述的GOA驱动电路，其特征在于，所述下拉单元包括第四薄膜晶体管和第五薄膜晶体管，所述第四薄膜晶体管的源极与第一节点电连接，其漏极接第一低电平，所述第五薄膜晶体管的源极与第N级水平扫描线电连接，其漏极接第一低电平，所述第四薄膜晶体管的栅极和所述第五薄膜晶体管的栅极用于接第N+1级下传信号。

7.如权利要求1所述的GOA驱动电路，其特征在于，所述上拉控制单元包括第一薄膜晶体管，所述第一薄膜晶体管的栅极和源极接收第N-1级下传信号或者起始信号，其漏极与第一节点电连接。

8.一种液晶显示装置，其特征在于，包括权利要求1-7任一项所述的GOA驱动电路。