KR101920888B1 - 박막 트랜지스터 표시판 - Google Patents

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Abstract

본 발명의 실시예에 따른 박막 트랜지스터 표시판은 열 방향으로 뻗으며 데이터 전압을 전달하는 데이터선, 상기 데이터선에 연결되어 있으며, 행 방향으로 이웃하는 제1 화소 전극 및 제2 화소 전극, 상기 제1 화소 전극과 상기 제1 데이터선에 연결되고, 제1 소스 전극과 제2 드레인 전극을 포함하는 제1 박막 트랜지스터, 그리고 상기 제2 화소 전극과 상기 제1 데이터선에 연결되고, 제2 소스 전극과 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하고, 상기 제1 화소 전극은 상기 데이터선의 오른쪽에 배치되고, 상기 제2 화소 전극은 상기 데이터선의 왼쪽에 배치되고, 상기 제1 소스 전극과 상기 제1 드레인 전극의 상대적 위치는 상기 제2 소스 전극과 상기 제2 드레인 전극의 상대적 위치와 동일하다.

Description

박막 트랜지스터 표시판{THIN FILM TRANSISTOR ARRAY PANEL}
본 발명은 박막 트랜지스터 표시판에 관한 것이다.
현재 표시 장치는 평판 표시 장치(flat panel display)가 폭발적으로 시장을 점유하면서 급속한 성장을 하고 있다. 평판 표시 장치는 화면의 크기에 비해 두께가 얇은 표시 장치를 말하며, 널리 사용되는 평판 표시 장치로는 액정 표시 장치(liquid crystal display)와 유기 발광 표시 장치(organic light emitting display) 등이 있다.
표시 장치는 행렬 형태로 배열된 화소를 포함하는 표시판을 포함하고, 각 화소는 화소 전극, 공통 전극, 그리고 각 화소 전극에 연결되어 있는 스위칭 소자로서 박막 트랜지스터를 포함한다. 박막 트랜지스터는 게이트 구동부에 의해 생성된 게이트 신호를 전달하는 게이트선 및 데이터 구동부가 생성한 데이터 신호를 전달하는 데이터선에 연결되며, 박막 트랜지스터는 게이트 신호에 따라 데이터 신호를 화소 전극에 전달 또는 차단하는 역할을 한다. 표시 장치의 각 화소는 적색, 녹색 및 청색 등의 기본색을 나타내는데, 각 화소에 대응하는 영역에 색필터 또는 고유한 색의 빛을 내보내는 발광층을 위치시켜 각 화소의 기본색을 나타낼 수 있다.
한편, 액정 표시 장치의 경우 화소 전극 및 공통 전극에 전압을 인가하여 액정층에 전계를 생성하는데, 액정층에 한 방향의 전계가 오랫동안 인가됨으로써 발생하는 열화 현상을 방지하기 위하여 프레임 별로, 행 별로, 또는 화소 별로 공통 전압에 대한 데이터 전압의 극성을 반전시킨다.
표시 장치의 게이트 구동부와 데이터 구동부는 복수의 구동 집적 회로 칩으로 이루어지는 것이 보통인데, 데이터 구동 집적 회로 칩은 게이트 구동 회로 칩에 비하여 가격이 높기 때문에 그 수효를 줄일 필요가 있다.
데이터 구동 회로 칩의 수를 줄이기 위한 데이터선과 화소의 연결 관계에서, 동일한 화소 행 또는 동일한 화소 열에 배치되어 있는 복수의 화소의 박막 트랜지스터의 소스 전극과 드레인 전극의 배열이 서로 다를 수 있다. 이에 따라, 박막 트랜지스터 표시판의 제조 단계에서 오정렬이 발생한 경우, 게이트 전극과 소스 전극 및 드레인 전극 사이의 중첩 면적이 변화하여, 킥백 전압의 편차가 발생하고, 킥 백 전압의 편차에 의해, 반전 구동 시, 잔세로줄 형태의 얼룩이 시인된다.
본 발명이 이루고자 하는 기술적 과제는 화소마다 박막 트랜지스터의 구조, 위치 등이 동일하지 않아 생기는 잔세로줄 형태의 얼룩을 제거하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 표시 장치의 개구율을 향상시키는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 행 방향으로 뻗으며, 서로 이웃하는 두 개의 화소 행 사이에 배치되어 있으며, 서로 이웃하는 제1 게이트선 및 제2 게이트선, 열 방향으로 뻗으며 데이터 전압을 전달하는 데이터선, 상기 데이터선에 연결되어 있으며, 행 방향으로 이웃하는 제1 화소 전극 및 제2 화소 전극, 상기 제1 화소 전극과 상기 데이터선에 연결되고, 제1 소스 전극과 제2 드레인 전극을 포함하는 제1 박막 트랜지스터, 그리고 상기 제2 화소 전극과 상기 데이터선에 연결되고, 제2 소스 전극과 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하고, 상기 제2 소스 전극은 제1 소스 연결부를 통해 상기 데이터선과 연결되어 있으며, 상기 제1 소스 연결부는 상기 제1 게이트선과 상기 제2 게이트선 사이에 배치되고, 상기 제1 소스 전극과 상기 제1 드레인 전극의 상대적 위치는 상기 제2 소스 전극과 상기 제2 드레인 전극의 상대적 위치와 동일하다.
상기 제1 화소 전극은 상기 데이터선의 오른쪽 또는 왼쪽에 배치되고, 상기 제2 화소 전극은 상기 데이터선을 기준으로 상기 제1 화소 전극과 반대 쪽에 배치될 수 있다.
행 방향을 기준으로 상기 제1 소스 전극은 상기 제1 드레인 전극의 왼쪽에 위치하고, 상기 제2 소스 전극은 상기 제2 드레인 전극의 왼쪽에 위치할 수 있다.
상기 제1 소스 연결부는 상기 제1 게이트선 및 상기 제2 게이트선과 중첩하지 않을 수 있다.
상기 제1 소스 전극은 제2 소스 연결부를 통해 상기 데이터선과 연결되고, 상기 제2 소스 연결부의 길이는 상기 제1 소스 연결부의 길이보다 길 수 있다.
상기 제2 소스 연결부는 상기 제1 게이트선과 상기 제2 게이트선 사이에 배치될 수 있다.
상기 제1 소스 연결부 및 상기 제2 소스 연결부는 상기 제1 게이트선 및 상기 제2 게이트선과 중첩할 수 있다.
본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판은 행렬 형태로 배열되어 있는 복수의 화소 전극, 행 방향으로 뻗으며 한 화소 전극 행마다 두 개씩 배치되어 있는 복수의 게이트선, 열 방향으로 뻗으며 두 화소 전극 열마다 하나씩 배치되어 있는 복수의 데이터선을 포함하고, 상기 복수의 화소 전극은 상기 복수의 데이터선 중 제1 데이터선을 사이에 두고 행 방향으로 인접하는 제1 화소 전극과 제2 화소 전극을 포함하고, 상기 제1 화소 전극은 상기 제1 데이터선과 연결된 제1 소스 전극, 상기 제1 소스 전극과 마주하는 제1 드레인 전극, 그리고 제1 게이트 전극을 포함하는 제1 박막 트랜지스터와 연결되어 있고, 상기 제2 화소 전극은 상기 제1 데이터선과 인접한 제2 데이터선에 연결된 제2 소스 전극, 상기 제2 소스 전극과 마주하는 제2 드레인 전극, 그리고 제2 게이트 전극을 포함하는 제2 박막 트랜지스터와 연결되어 있고, 상기 제2 소스 전극은 제1 소스 연결부를 통해 상기 제2 데이터선과 연결되어 있으며, 상기 제1 소스 연결부는, 상기 복수의 게이트선 중 서로 이웃하는 두 화소 전극 행 사이에 배치되어 있으며 서로 인접하는 제1 게이트선과 제2 게이트선과의 사이에 배치되고, 상기 제1 소스 전극과 상기 제1 드레인 전극의 상대적 위치는 상기 제2 소스 전극과 상기 제2 드레인 전극의 상대적 위치와 동일하다.
하나의 화소 행을 기준으로 상기 제1 박막 트랜지스터는 상기 화소 행의 위쪽이나 아래쪽에 배치되고, 상기 제2 박막 트랜지스터는 상기 제1 박막 트랜지스터와 반대쪽에 배치될 수 있다.
본 발명의 한 실시예에 따르면 복수의 화소에 배치되어 있는 복수의 박막 트랜지스터의 소스 전극과 드레인 전극을 일정한 방향으로 배열 시켜 오정렬에 따른 킥백 전압의 편차를 줄여, 복수의 화소 사이의 킥백 전압의 편차에 따른 세로줄 얼룩을 줄일 수 있다.
도 1 및 도 2는 각각 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 포함하는 표시 장치의 블록도이다.
도 3은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 포함하는 표시 장치의 일부를 도시한 배치도이다.
도 4는 도 3의 표시 장치를 IV-IV 선을 따라 잘라 도시한 단면도이디.
도 5는 도 3의 박막 트랜지스터 표시판의 일부를 도시한 배치도이다.
도 6은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판을 포함하는 표시 장치의 일부를 도시한 배치도이다.
도 7은 도 6의 박막 트랜지스터 표시판의 일부를 도시한 배치도이다.
도 8은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 일부를 도시한 배치도이다.
도 9는 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 화소 배열을 보여주는 도면이다.
도 10은 도 9에 도시한 박막 트랜지스터 표시판을 개략적으로 나타낸 배치도이다.
도 11은 도 9에 도시한 실시예에 따른 박막 트랜지스터 표시판의 일부를 도시한 배치도이다.
도 12는 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 화소 배열을 보여주는 도면이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 이를 포함하는 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1 및 도 2는 각각 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 포함하는 표시 장치의 블록도이다.
도 1 및 도 2를 참고하면, 본 발명의 한 실시예에 따른 표시 장치는 표시판 조립체(display panel assembly)(300) 및 이에 연결된 게이트 구동부(400)와 데이터 구동부(500)를 포함한다.
표시판 조립체(300)는 복수의 표시 신호선(G1-G(2n), D1-Dm)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(PX, R, G, B)를 포함한다.
색 표시를 구현하기 위해서 각 화소(PX, R, G, B)는 기본색(primary color) 중 하나를 표시하며 이들 기본색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 한다. 기본색의 예로는 적색, 녹색, 청색 등 삼원색을 들 수 있다.
표시 신호선(G1-G(2n), D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-G(2n))과 데이터 신호를 전달하는 데이터선(D1-Dm)을 포함한다. 게이트선(G1-G(2n))은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고, 데이터선(D1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다. 표시 신호선(G1-G(2n), D1-Dm)은 표시판 조립체(300)가 포함하는 박막 트랜지스터 표시판 위에 형성될 수 있다.
각 화소(PX, R, G, B)는 게이트선(G1-G(2n)) 및 데이터선(D1-Dm)에 연결된 박막 트랜지스터 등의 스위칭 소자(도시하지 않음)를 통해 데이터 신호를 인가 받는 화소 전극(도시하지 않음)과 화소 전극과 마주하며 공통 전압(Vcom)을 인가 받는 공통 전극(도시하지 않음)을 포함한다.
각 화소 행의 위 아래에는 한 쌍의 게이트선(G1 및 G2, G3 및 G4, …)이 위치하여 한 화소 행의 화소(PX, R, G, B)는 위 아래에 이웃하는 한 쌍의 게이트선(G1 및 G2, G3 및 G4, …) 중 어느 하나에 연결된다.
또한 두 화소 열마다 하나의 데이터선(D1-Dm)이 배치되어 있다. 즉, 한 쌍의 화소 열 사이에 하나의 데이터선이 배치되어, 홀수 번째 화소 열의 화소(PX, R, G, B)는 오른쪽에 바로 이웃하는 데이터선(D1-Dm)에 스위칭 소자를 통해 연결되고, 짝수 번째 화소 열의 화소(PX, R, G, B)는 왼쪽에 바로 이웃하는 데이터선(D1-Dm)에 스위칭 소자를 통해 연결된다.
게이트 구동부(400)는 표시판 조립체(300)의 게이트선(G1-G(2n))과 연결되어 있으며 스위칭 소자를 턴 온시킬 수 있는 게이트 온 전압(Von)과 턴 오프시킬 수 있는 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-G(2n))에 인가한다.
데이터 구동부(500)는 표시판 조립체(300)의 데이터선(D1-Dm)과 연결되어 있으며, 데이터선(D1-Dm)에 데이터 전압을 인가한다.
한편 도 2를 참고하면, 적색을 나타내는 적색 화소(R)의 열, 녹색을 나타내는 녹색 화소(G)의 열, 그리고 청색을 나타내는 청색 화소(B)의 열이 행 방향으로 교대로 배열되어 있다.
적색 화소(R)는 모두 위쪽에 위치하는 게이트선(G1, G3, …, G(2n-1))에 연결되고, 행 방향으로 이웃하는 적색 화소(R)만을 보면 서로 다른 쪽에 위치하는 데이터선(D1-Dm)에 연결되어 있다. 예를 들어 첫 번째 데이터선(D1)에 연결된 적색 화소(R)는 오른쪽에 위치하는 데이터선(D1)에 연결되어 있지만, 두 번째 데이터선(D2)에 연결된 적색 화소(R)는 왼쪽에 위치하는 데이터선(D2)에 연결되어 있다.
반면, 녹색 화소(G)는 모두 아래쪽에 위치하는 게이트선(G2, G4, …, G(2n))에 연결되고, 행 방향으로 이웃하는 녹색 화소(G)만을 보면 서로 다른 쪽에 위치하는 데이터선(D1-Dm)에 연결되어 있다.
청색 화소(B)의 경우, 각 화소 행의 청색 화소(B)는 위 아래에 위치하는 게이트선(G1-G(2n))에 번갈아 연결되며, 행 방향으로 이웃하는 청색 화소(B)만을 보면 서로 다른 쪽에 위치하는 데이터선(D1-Dm)에 연결되어 있다.
동일한 화소 열에 위치하는 화소(PX, R, G, B)의 게이트선(G1-G(2n)) 및 데이터선(D1-Dm)과의 연결 관계는 동일할 수 있다.
도 2에 도시한 화소(R, G, B) 및 표시 신호선(G1-G(2n), D1-Dm)의 연결 관계는 단지 하나의 예이고, 그 연결 관계 및 배치는 바뀔 수 있다.
그러면, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 도 3 내지 도 5를 참고하여 상세하게 설명한다.
도 3은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 포함하는 표시 장치의 일부를 도시한 배치도이고, 도 4는 도 3의 표시 장치를 IV-IV 선을 따라 잘라 도시한 단면도이고, 도 5는 도 3의 박막 트랜지스터 표시판의 일부를 도시한 배치도이다.
본 실시예에 따른 박막 트랜지스터 표시판을 포함하는 표시 장치는 액정 표시 장치로서,
서로 마주하는 박막 트랜지스터 표시판(100)과 공통 전극 표시판(200) 및 이들 두 표시판(100, 200) 사이에 들어 있는 액정층(3)을 포함한다.
먼저 공통 전극 표시판(200)에 대하여 설명하면, 절연 기판(210) 위에 차광 부재(light blocking member)(220) 및 복수의 색필터(230)가 형성되어 있다. 각 색필터(230)는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. 색필터(230) 및 차광 부재(220) 중 적어도 하나는 박막 트랜지스터 표시판(100)에 형성될 수도 있다.
색필터(230) 및 차광 부재(220) 위에는 덮개막(overcoat)(250)이 형성되어 있고, 덮개막(250) 위에는 공통 전압(Vcom)을 인가 받는 공통 전극(270)이 형성되어 있다.
다음으로, 박막 트랜지스터 표시판(100)에 대하여 설명하면, 절연 기판(110) 위에 복수의 제1 게이트선(gate line)(121a) 및 복수의 제2 게이트선(121b), 복수의 유지 전압선(131a, 131b)을 포함하는 복수의 게이트 도전체가 형성되어 있다.
제1 게이트선(121a) 및 제2 게이트선(121b)은 게이트 신호를 전달하고 주로 가로 방향으로 뻗고 열 방향으로 교대로 배치되어 있다. 제1 게이트선(121a) 및 제2 게이트선(121b)은 한 쌍을 이루며, 제1 게이트선(121a)은 아래쪽에 위치하는 제2 게이트선(121b)보다 위쪽에 위치하는 다른 쌍의 제2 게이트선(121b)에 더 가깝다.
각 게이트선(121a, 121b)은 확장된 복수의 제1 게이트 전극(gate electrode)(124a) 및 제2 게이트 전극(124b)을 포함한다.
게이트 도전체(121a, 121b) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있고, 게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 복수의 반도체(154a, 154b)가 형성되어 있다.
반도체(154a, 154b)는 제1 게이트 전극(124a) 및 제2 게이트 전극(124b)를 향하여 뻗은 제1 반도체(154a) 및 제2 반도체(154b)를 포함한다. 제2 반도체(154b)는 세로 방향으로 뻗은 부분(151)과 이로부터 제2 게이트 전극(124b)을 향해 뻗은 연결부(152)를 포함한다. 연결부(152)는 제1 게이트선(121a) 및 그 위에서 바로 인접하는 제2 게이트선(121b) 사이를 따라 제1 및 제2 게이트선(121a, 121b)과 실질적으로 나란하게 뻗어 있는 부분을 포함한다.
반도체(154a, 154b) 위에는 복수의 저항성 접촉 부재(ohmic contact)(163, 165)가 형성되어 있다. 저항성 접촉 부재(163)와 저항성 접촉 부재(165)는 제1 및 제2 게이트 전극(124a, 124b)을 중심으로 서로 마주하며 쌍을 이루어 제1 및 제2 반도체(154a, 154b) 위에 배치되어 있다.
저항성 접촉 부재(163, 165) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175a, 175b)을 포함하는 데이터 도전체가 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 제1 및 제2 게이트선(121a, 121b)과 교차한다. 각 데이터선(171)은 주로 세로 방향으로 뻗은 부분으로부터 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)을 향하여 오른쪽으로 뻗어 있는 제1 소스 전극(173a) 및 제2 소스 전극(173b)을 포함한다. 데이터선(171)과 제2 소스 전극(173b) 사이에는 소스 연결부(172)가 배치되어 있는데, 소스 연결부(172)는 제2 게이트 전극(124b)과 중첩하지 않으며, 제2 반도체(154b)의 연결부(152)와 동일한 평면 모양을 가지며, 제1 게이트선(121a) 및 그 위에서 바로 인접하는 제2 게이트선(121b) 사이를 따라 제1 및 제2 게이트선(121a, 121b)과 실질적으로 나란하게 뻗어 있는 부분을 포함한다.
소스 연결부(172)는 각 데이터선(171)을 기준으로 왼쪽으로 뻗으며, 이와 연결된 제2 소스 전극(173b)은 도 제1 게이트선(121a)으로부터 뻗어 나온 게이트 전극과 중첩할 수도 있고(도 3에서 네 번째 화소의 경우), 제2 게이트선(124b)으로부터 뻗어 나온 게이트 전극과 중첩할 수도 있다(도 3에서 두 번째 화소 및 여섯번 째 화소의 경우).
제1 드레인 전극(175a)은 제1 게이트 전극(124a)을 중심으로 제1 소스 전극(173a)과 마주보고, 구부러진 제1 소스 전극(173a)에 의해 일부 둘러싸여 있는 막대형 끝 부분과 확장된 다른 쪽 끝 부분을 포함한다. 제2 드레인 전극(175b)은 제2 게이트 전극(124b)을 중심으로 제2 소스 전극(173b)과 마주하며 구부러진 제2 소스 전극(173b)에 의해 일부 둘러싸여 있는 막대형 끝 부분과 확장된 다른 쪽 끝 부분을 포함한다.
제1 게이트 전극(124a), 제1 소스 전극(173a) 및 제1 드레인 전극(175a)은 제1 반도체(154a)와 함께 제1 박막 트랜지스터(thin film transistor, TFT)(Qa)를 이루며 제1 박막 트랜지스터(Qa)의 채널은 제1 소스 전극(173a)과 제1 드레인 전극(175a) 사이의 제1 반도체(154a)에 형성된다. 제2 게이트 전극(124b), 제2 소스 전극(173b) 및 제2 드레인 전극(175b)은 제2 반도체(154b)와 함께 제2 박막 트랜지스터(Qb)를 이루며, 제2 박막 트랜지스터(Qb)의 채널은 제2 소스 전극(173b)과 제2 드레인 전극(175b) 사이의 제2 반도체(154b)에 형성된다. 제1 박막 트랜지스터(Qa)는 데이터선(171)을 기준으로 오른쪽에 위치하고, 제2 박막 트랜지스터(Qb)는 데이터선(171)을 기준으로 왼쪽에 위치한다.
본 발명의 실시예에서 데이터선(171)을 기준으로 왼쪽에 위치하는 제2 박막 트랜지스터(Qb)의 제2 소스 전극(173b)은 소스 연결부(172)를 통해, 제2 소스 전극(173b)이 마주하는 제2 드레인 전극(175b)의 왼쪽에 위치할 수 있게 된다. 따라서, 제2 박막 트랜지스터(Qb)의 제2 소스 전극(173b)과 제2 드레인 전극(175b) 사이의 위치 관계는 제1 박막 트랜지스터(Qa)의 제1 소스 전극(173a)과 제1 드레인 전극(175a)에 대한 위치 관계와 동일할 수 있다. 즉, 제1 박막 트랜지스터(Qa)의 제1 드레인 전극(175a)에 대한 제1 소스 전극(173a)의 위치 관계와 제2 박막 트랜지스터(Qb)의 제2 드레인 전극(175b)에 대한 제2 소스 전극(173b)의 위치 관계는 동일하여 제1 박막 트랜지스터(Qa)와 제2 박막 트랜지스터(Qb)의 모양은 실질적으로 서로 동일하다.
본 발명의 실시예에 따른 게이트 도전체(121a, 121b) 및 데이터 도전체(171, 175a, 175b)는 기판(110) 위에 해당 도전 물질을 적층하고 사진 식각 과정을 통해 형성할 수 있다. 반도체(154a, 154b) 및 저항성 접촉 부재(163, 165)는 데이터 도전체(171, 175a, 175b)와 동일한 광 마스크를 이용한 노광 과정을 통해 데이터 도전체(171, 175a, 175b)와 동일한 단계에서 형성될 수 있다.
게이트 도전체(121a, 121b)와 데이터 도전체(171, 175a, 175b)는 서로 다른 노광 과정에 의해 형성하기 때문에, 감광막을 노광하기 위한 광 마스크가 정확한 위치에 정렬되지 않아 게이트 도전체(121a, 121b) 및 데이터 도전체(171, 175a, 175b) 사이에 정렬 오차가 생길 수 있다. 특히, 도 5에 도시한 바와 같이 게이트 도전체(121a, 121b)와 데이터 도전체(171, 175a, 175b) 사이에 게이트선(121a, 121b)과 평행한 방향으로 정렬 오차가 생겨 데이터 도전체(171, 175a, 175b)가 게이트 도전체(121a, 121b)를 기준으로 한 목표 위치에서 왼쪽 또는 오른쪽으로 이동할 경우, 만일 제1 박막 트랜지스터(Qa)와 제2 박막 트랜지스터(Qb)의 소스 전극 및 드레인 전극의 배치가 서로 다르다면, 데이터선(171)을 중심으로 오른쪽에 위치하는 제1 드레인 전극(175a)과 제1 게이트 전극(124a) 사이의 중첩 면적은 데이터선(171)을 중심으로 왼쪽에 위치하는 제2 드레인 전극(175b)과 제2 게이트 전극(124b) 사이의 중첩 면적은 서로 다르게 된다.
그러나 본 발명의 실시예에서는 모든 화소(R, G, B)에서 데이터선을 기준으로 오른쪽에 배치되는 제1 박막 트랜지스터(Qa)의 제1 드레인 전극(175a)에 대한 제1 소스 전극(173a)의 위치 관계와 데이터선을 기준으로 왼쪽에 배치되는 제2 박막 트랜지스터(Qb)의 제2 드레인 전극(175b)에 대한 제2 소스 전극(173b)의 위치 관계는 동일하여 제1 박막 트랜지스터(Qa)와 제2 박막 트랜지스터(Qb)의 모양은 실질적으로 서로 동일하다. 따라서, 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)이 제1 소스 전극(173a) 및 제2 소스 전극(173b)의 오른쪽에 동일하게 위치하므로 데이터 도전체(171, 175a, 175b)가 게이트 도전체(121a, 121b)를 기준으로 왼쪽으로 이동할 경우 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)과 제1 게이트 전극(124a) 및 제2 게이트 전극(124b)의 중첩 면적은 균일하게 늘어나고, 데이터 도전체(171, 175a, 175b)가 게이트 도전체(121a, 121b)를 기준으로 오른쪽으로 이동할 경우 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)과 제1 게이트 전극(124a) 및 제2 게이트 전극(124b)의 중첩 면적은 균일하게 줄어든다. 따라서 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)과 제1 게이트 전극(124a) 및 제2 게이트 전극(124b) 사이의 기생 축전기(Cgd)의 용량은 모든 화소(R, G, B)에서 균일하게 변화한다.
또한, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 소스 연결부(172)는 대부분 제1 게이트선(121a) 및 그 위에서 바로 인접하는 제2 게이트선(121b) 사이에 배치되기 때문에, 표시 영역에 배치되지 않아, 소스 연결부(172)에 의한 개구율 저하를 방지할 수 있다. 보다 구체적으로, 소스 연결부(172)는 인접한 두 개의 화소 행 사이에 배치되는 두 개의 게이트선(121a, 121b) 사이에 배치되기 때문에, 비 표시 영역에 배치된다. 따라서, 소스 연결부(172)에 의한 개구율 저하를 방지할 수 있다.
도 3 내지 도 5에 도시한 실시예에서는 인접하는 데이터선(171)을 기준으로 왼쪽에 위치하는 제2 박막 트랜지스터(Qb)의 제2 소스 전극(173b)이 소스 연결부(172)를 통해 데이터선(171)과 연결되고, 제1 및 제2 박막 트랜지스터(Qa, Qb)의 제1 및 제2 소스 전극(173a, 173b)이 모두 제1 및 제2 드레인 전극(175a, 175b)의 왼쪽에 위치하지만, 이와 반대로 데이터선(171)을 기준으로 오른쪽에 위치하는 제1 박막 트랜지스터(Qa)의 제1 소스 전극(173a)이 소스 연결부를 통해 데이터선(171)과 연결되고, 제1 및 제2 박막 트랜지스터(Qa, Qb)의 제1 및 제2 소스 전극(173a, 173b)이 모두 제1 및 제2 드레인 전극(175a, 175b)의 오른쪽에 위치할 수도 있다. 이러한 경우에도 드레인 전극(175a, 175b)과 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b) 사이의 기생 축전기(Cgd)의 용량은 모든 화소(R, G, B)에서 균일하게 변화할 수 있다.
저항성 접촉 부재(163, 165)는 그 아래의 반도체(154a, 154b)와 그 위의 데이터 도전체(171, 175a, 175b) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 반도체(154a, 154b)에는 제1 및 제2 소스 전극(173a, 173b)과 제1 및 제2 드레인 전극(175a, 175b) 사이를 비롯하여 데이터 도전체(171, 175a, 175b)로 가리지 않고 노출된 부분이 있다.
데이터 도전체(171, 175a, 175b) 및 노출된 반도체(154a, 154b) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)에는 제1 및 제2 드레인 전극(175a, 175b)의 확장부를 각각 드러내는 복수의 제1 및 제2 접촉 구멍(contact hole)(185a, 185b)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191)이 형성되어 있다. 화소 전극(191)은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)은 제1 및 제2 접촉 구멍(185a, 185b)을 통하여 제1 및 제2 드레인 전극(175a, 175b)과 물리적ㅇ전기적으로 연결되어 제1 및 제2 드레인 전극(175a, 175b)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전극 표시판(200)의 공통 전극(270)과 함께 전기장을 생성함으로써 두 전극(191, 270) 사이의 액정층(3)의 액정 분자의 방향을 결정한다. 이와 같이 결정된 액정 분자의 방향에 따라 액정층(3)을 통과하는 빛의 편광이 달라진다. 화소 전극(191)과 공통 전극(270)은 그 사이의 액정층(3) 부분과 함께 액정 축전기를 이루어 제1 및 제2 박막 트랜지스터(Qa, Qb)가 턴 오프된 후에도 인가된 전압을 유지한다.
앞에서 설명한 바와 같이 모든 화소(R, G, B)에서 제1 및 제2 드레인 전극(175a, 175b)과 제1 및 제2 게이트 전극(124a, 124b)의 중첩 면적이 정렬 오차에 의해 균일하게 변하므로 제1 게이트선(121a) 또는 제2 게이트선(121b)에 게이트 오프 전압(Voff)이 인가될 때 화소 전극(191)에 인가된 데이터 전압을 끌어내리는 킥백 전압 역시 균일하게 되어 킥백 전압의 편차에 따른 세로줄 형태의 얼룩 등의 표시 불량을 줄일 수 있다.
이와 같이 두 화소 전극 열마다 하나의 데이터선(171)이 배치되어 데이터선(171)의 왼쪽 및 오른쪽에 데이터선(171)과 연결된 제1 및 제2 박막 트랜지스터(Qa, Qb)가 위치하는 경우 소스 연결부(172) 등의 수단을 통해 제1 박막 트랜지스터(Qa) 및 제2 박막 트랜지스터(Qb)의 소스 전극(173a, 173b) 및 드레인 전극(175a, 175b)의 위치 관계를 일정하게 함으로써 킥백 전압의 편차를 줄이고 세로줄 얼룩을 줄일 수 있다. 제1 박막 트랜지스터(Qa) 및 제2 박막 트랜지스터(Qb)의 소스 전극(173a, 173b) 및 드레인 전극(175a, 175b)의 위치 관계를 동일하게 하는 방법은 본 발명의 실시예에 한정되지 않는다.
도 3 내지 도 5에 도시한 실시예에서 각 화소의 박막 트랜지스터(Qa, Qb)의 상하 위치, 즉 박막 트랜지스터(Qa, Qb)가 연결된 제1 게이트선(121a) 및 제2 게이트선(121b)은 도 3 내지 도 5, 그리고 도 2에서와 다르게 바뀔 수 있다. 예를 들어, 화소(R, G, B)의 종류에 관계없이 데이터선(171)의 좌우에 연결된 제1 및 제2 박막 트랜지스터(Qa, Qb)의 상하 위치가 데이터선(171)마다 일정할 수도 있다.
그러면, 도 6 및 도 7을 참고하여, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다. 도 6은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판을 포함하는 표시 장치의 일부를 도시한 배치도이고, 도 7은 도 6의 박막 트랜지스터 표시판의 일부를 도시한 배치도이다.
도 6 및 도 7을 참고하면, 본 실시예에 따른 박막 트랜지스터 표시판은 도 3 내지 도 5에 도시한 실시예에 따른 박막 트랜지스터 표시판과 유사하다. 유사한 구성 요소는 도 3 내지 도 5에 도시한 실시예와 동일하며, 그에 대한 설명은 생략한다.
그러나, 본 실시예에 따른 박막 트랜지스터 표시판은 도 3 내지 도 5에 도시한 실시예에 따른 박막 트랜지스터 표시판과는 달리, 데이터선(171)의 오른쪽에 위치하는 제1 박막 트랜지스터(Qa)의 제1 소스 전극(173a)은 제1 소스 연결부(172a)를 통해 데이터선(171)과 연결되고, 데이터선(171)의 왼쪽에 위치하는 제2 박막 트랜지스터(Qb)의 제2 소스 전극(173b)은 제2 소스 연결부(172b)를 통해 데이터선(171)과 연결된다. 이 때, 제1 소스 연결부(172a)의 길이는 제2 소스 연결부(172b)의 길이보다 짧다.
제1 소스 연결부(172a)와 제2 소스 연결부(172b)는 게이트선(121a, 121b)과 일부 중첩하는 부분을 포함하고, 제1 소스 연결부(172a)와 제2 소스 연결부(172b)는 제1 게이트 전극(124a) 및 제2 게이트 전극(124b)과는 중첩하지 않으며, 제1 게이트선(121a) 및 그 위에서 바로 인접하는 제2 게이트선(121b) 사이를 따라 제1 및 제2 게이트선(121a, 121b)과 실질적으로 나란하게 뻗어 있는 부분을 포함한다.
제1 게이트 전극(124a), 제1 소스 전극(173a) 및 제1 드레인 전극(175a)은 제1 반도체(154a)와 함께 제1 박막 트랜지스터(thin film transistor, TFT)(Qa)를 이루며 제1 박막 트랜지스터(Qa)의 채널은 제1 소스 전극(173a)과 제1 드레인 전극(175a) 사이의 제1 반도체(154a)에 형성된다. 또한, 제2 게이트 전극(124b), 제2 소스 전극(173b) 및 제2 드레인 전극(175b)은 제2 반도체(154b)와 함께 제2 박막 트랜지스터(Qb)를 이루며, 제2 박막 트랜지스터(Qb)의 채널은 제2 소스 전극(173b)과 제2 드레인 전극(175b) 사이의 제2 반도체(154b)에 형성된다. 제1 박막 트랜지스터(Qa)는 데이터선(171)을 기준으로 오른쪽에 위치하고, 제2 박막 트랜지스터(Qb)는 데이터선(171)을 기준으로 왼쪽에 위치한다.
본 실시예에 따른 박막 트랜지스터는 데이터선(171)의 오른쪽 및 왼쪽에 배치되어 있는 제1 박막 트랜지스터(Qa) 및 제2 박막 트랜지스터(Qb)의 제1 소스 전극(173a) 및 제2 소스 전극(173b) 모두 게이트선(121a, 121b)과 일부 중첩하는 제1 소스 연결부(172a)와 제2 소스 연결부(172b)를 통해 데이터선(171)에 연결되기 때문에, 제1 박막 트랜지스터(Qa)의 제1 소스 전극(173a)과 게이트선(121a, 121b)의 중첩 면적과 제2 박막 트랜지스터(Qb)의 제2 소스 전극(173b)과 게이트선(121a, 121b)의 중첩 면적 차이에 따른 기생 용량의 차이도 없앨 수 있다. 따라서, 데이터선(171)의 오른쪽과 왼쪽에 배치되어 있는 제1 박막 트랜지스터(Qa) 및 제2 박막 트랜지스터(Qb)의 기생 용량의 차이에 따른 표시 품질 저하를 방지할 수 있다.
본 실시예에 따른 박막 트랜지스터 표시판 역시, 앞서 도 3 내지 도 5를 참고로 설명한 실시예에 따른 박막 트랜지스터 표시판과 같이, 제2 박막 트랜지스터(Qb)의 제2 소스 전극(173b)과 제2 드레인 전극(175b) 사이의 위치 관계는 제1박막 트랜지스터(Qa)의 제1 소스 전극(173a)과 제1 드레인 전극(175a)에 대한 위치 관계와 동일할 수 있다. 즉, 제1 박막 트랜지스터(Qa)의 제1 드레인 전극(175a)에 대한 제1 소스 전극(173a)의 위치 관계와 제2 박막 트랜지스터(Qb)의 제2 드레인 전극(175b)에 대한 제2 소스 전극(173b)의 위치 관계는 동일하여 제1 박막 트랜지스터(Qa)와 제2 박막 트랜지스터(Qb)의 모양은 실질적으로 서로 동일하다. 따라서 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)과 제1 게이트 전극(124a) 및 제2 게이트 전극(124b) 사이의 기생 축전기(Cgd)의 용량은 모든 화소(R, G, B)에서 균일하게 변화한다.
또한, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제1 및 제2 소스 연결부(172a, 172b)는 대부분 제1 게이트선(121a) 및 그 위에서 바로 인접하는 제2 게이트선(121b) 사이에 배치되기 때문에, 표시 영역에 배치되지 않아, 제1 및 제2 소스 연결부(172a, 172b)에 의한 개구율 저하를 방지할 수 있다. 보다 구체적으로, 제1 및 제2 소스 연결부(172a, 172b)는 인접한 두 개의 화소 행 사이에 배치되는 두 개의 게이트선(121a, 121b) 사이에 배치되기 때문에, 비 표시 영역에 배치된다. 따라서, 제1 및 제2 소스 연결부(172a, 172b)에 의한 개구율 저하를 방지할 수 있다.
앞서, 도 3 내지 도 5를 참고로 설명한 실시예에 따른 박막 트랜지스터 표시판의 모든 특징들은 본 실시예에 따른 박막 트랜지스터 표시판에 모두 적용 가능하다.
그러면, 도 8을 참고하여, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다. 도 8은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 일부를 도시한 배치도이다.
도 8을 참고하면, 본 실시예에 따른 박막 트랜지스터 표시판은 도 3 내지 도 5에 도시한 실시예에 따른 박막 트랜지스터 표시판과 유사하다. 유사한 구성 요소는 도 3 내지 도 5에 도시한 실시예와 동일하며, 그에 대한 설명은 생략한다.
그러나, 본 실시예에 따른 박막 트랜지스터 표시판은 도 3 내지 도 5에 도시한 실시예에 따른 박막 트랜지스터 표시판과는 달리, 데이터선(171)의 왼쪽에 위치하는 제2 박막 트랜지스터(Qb)의 제2 소스 전극(173b)과 연결된 소스 연결부(172)는 게이트선(121a, 121b)과 중첩하지 않는다. 이에 의하여, 제1 박막 트랜지스터(Qa)의 제1 소스 전극(173a)과 게이트선(121a, 121b)의 중첩 면적과 제2 박막 트랜지스터(Qb)의 제2 소스 전극(173b)과 게이트선(121a, 121b)의 중첩 면적 차이에 따른 기생 용량의 차이도 없앨 수 있다. 따라서, 데이터선(171)의 오른쪽과 왼쪽에 배치되어 있는 제1 박막 트랜지스터(Qa) 및 제2 박막 트랜지스터(Qb)의 기생 용량의 차이에 따른 표시 품질 저하를 방지할 수 있다.
본 실시예에 따른 박막 트랜지스터 표시판 역시, 앞서 도 3 내지 도 5를 참고로 설명한 실시예에 따른 박막 트랜지스터 표시판과 같이, 제2 박막 트랜지스터(Qb)의 제2 소스 전극(173b)과 제2 드레인 전극(175b) 사이의 위치 관계는 제1박막 트랜지스터(Qa)의 제1 소스 전극(173a)과 제1 드레인 전극(175a)에 대한 위치 관계와 동일할 수 있다. 즉, 제1 박막 트랜지스터(Qa)의 제1 드레인 전극(175a)에 대한 제1 소스 전극(173a)의 위치 관계와 제2 박막 트랜지스터(Qb)의 제2 드레인 전극(175b)에 대한 제2 소스 전극(173b)의 위치 관계는 동일하여 제1 박막 트랜지스터(Qa)와 제2 박막 트랜지스터(Qb)의 모양은 실질적으로 서로 동일하다. 따라서 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)과 제1 게이트 전극(124a) 및 제2 게이트 전극(124b) 사이의 기생 축전기(Cgd)의 용량은 모든 화소(R, G, B)에서 균일하게 변화한다.
또한, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 소스 연결부(172)는 대부분 제1 게이트선(121a) 및 그 위에서 바로 인접하는 제2 게이트선(121b) 사이에 배치되기 때문에, 표시 영역에 배치되지 않아, 소스 연결부(172)에 의한 개구율 저하를 방지할 수 있다. 보다 구체적으로, 소스 연결부(172)는 인접한 두 개의 화소 행 사이에 배치되는 두 개의 게이트선(121a, 121b) 사이에 배치되기 때문에, 비 표시 영역에 배치된다. 따라서, 소스 연결부(172)에 의한 개구율 저하를 방지할 수 있다.
앞서, 도 3 내지 도 5를 참고로 설명한 실시예에 따른 박막 트랜지스터 표시판, 그리고 도 6 및 도 7을 참고로 설명한 실시예에 따른 박막 트랜지스터 표시판의 모든 특징들은 본 실시예에 따른 박막 트랜지스터 표시판에 모두 적용 가능하다.
그러면, 도 9 및 도 10을 참고하여, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다. 도 9는 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 화소 배열을 보여주는 도면이고, 도 10은 도 9에 도시한 박막 트랜지스터 표시판을 개략적으로 나타낸 배치도이다.
도 9를 참고하면, 본 실시예에 따른 박막 트랜지스터 표시판의 경우, 앞서 설명한 실시예에 따른 박막 트랜지스터 표시판과 유사하게, 한 쌍의 게이트선(Gi+1 및 Gi+2, Gi+3 및 Gi+4)이 한 행의 화소(PX)의 위와 아래에 배치되어 있고, 데이터선(Dj)은 두 열의 화소(PX) 사이에 하나씩 배치되어 있다.
또한, 한 화소행에서 서로 인접한 두 데이터선(Dj-1 및 Dj, Dj 및 Dj+1) 사이에 위치한 한 쌍의 화소(PX)에 연결된 박막 트랜지스터(Qa, Qb)는 서로 다른 게이트선(Gi+1 및 Gi+2, Gi+3 및 Gi+4)에 연결되어 있는데, 예를 들면, 화소(PX)의 아래쪽에 배치된 박막 트랜지스터(Qa)는 아래쪽 게이트선(Gi+2, Gi+4)에 연결되어 있고, 위쪽에 배치된 박막 트랜지스터(Qb)는 위쪽 게이트선(Gi+1, Gi+3)에 연결되어 있다. 또한, 한 쌍의 화소(PX)는 모두 동일한 데이터선(Dj-1, Dj, Dj+1)에 연결되어 있다. 한 쌍의 화소(PX) 중, 연결된 데이터선(Dj-1, Dj, Dj+1)과 상대적으로 멀리 배치되어 있는 화소(PX)와 데이터선(Dj-1, Dj, Dj+1)을 연결하기 위한 연결부는 모두 인접한 두 게이트선 사이에 배치되어 있다.
또한 열 방향으로 인접한 두 개의 화소(PX)는 서로 다른 데이터선(Dj-1 및 Dj, Dj 및 Dj+1)에 연결되어 있으며, 행 방향으로 인접한 두 쌍의 화소(PX)는 서로 다른 데이터선(Dj-1 및 Dj, Dj 및 Dj+1)에 연결되어 있으며, 박막 트랜지스터의 방향은 모두 동일하다. 결국, 행렬로 배열된 네 개의 단위 화소쌍이 반복되는 구조로, 4ㅧ4 행렬 구조의 화소 배열이 행 방향과 열 방향으로 반복 배열된다.
그러면, 도 10을 참고하여, 도 9에 도시한 박막 트랜지스터 표시판에 대하여 설명한다.
도 10을 참고하면, 본 실시예에 따른 박막 트랜지스터 표시판은 도 3 내지 도 5에 도시한 실시예에 따른 박막 트랜지스터 표시판과 유사하다. 유사한 구성 요소는 도 3 내지 도 5에 도시한 실시예와 동일하며, 그에 대한 설명은 생략한다.
그러나, 본 실시예에 따른 박막 트랜지스터 표시판은 도 3 내지 도 5에 도시한 실시예에 따른 박막 트랜지스터 표시판과는 달리, 제1 박막 트랜지스터(Qa)는 아래쪽에 배치되고, 제2 박막 트랜지스터(Qb)는 위쪽에 배치된다. 또한, 제2 박막 트랜지스터(Qb)의 제2 소스 전극(173b)은 제3 소스 연결부(172c)를 통해 데이터선(171)과 연결된다. 제3 소스 연결부(172c)는 두 개의 화소 행 사이에 배치되어 서로 인접한 두 개의 게이트선(121a, 121b) 사이에 배치되어, 제1 게이트선(121a) 및 그 위에서 바로 인접하는 제2 게이트선(121b) 사이를 따라 제1 및 제2 게이트선(121a, 121b)과 실질적으로 나란하게 뻗어 있는 부분을 포함한다.
제1 게이트 전극(124a), 제1 소스 전극(173a) 및 제1 드레인 전극(175a)은 제1 반도체(154a)와 함께 제1 박막 트랜지스터(thin film transistor, TFT)(Qa)를 이루며 제1 박막 트랜지스터(Qa)의 채널은 제1 소스 전극(173a)과 제1 드레인 전극(175a) 사이의 제1 반도체(154a)에 형성된다. 또한, 제2 게이트 전극(124b), 제2 소스 전극(173b) 및 제2 드레인 전극(175b)은 제2 반도체(154b)와 함께 제2 박막 트랜지스터(Qb)를 이루며, 제2 박막 트랜지스터(Qb)의 채널은 제2 소스 전극(173b)과 제2 드레인 전극(175b) 사이의 제2 반도체(154b)에 형성된다. 제1 박막 트랜지스터(Qa)는 데이터선(171)을 기준으로 오른쪽에 위치하고, 제2 박막 트랜지스터(Qb)는 데이터선(171)을 기준으로 왼쪽에 위치한다.
본 실시예에서 데이터선(171)을 기준으로 왼쪽에 위치하는 제2 박막 트랜지스터(Qb)의 제2 소스 전극(173b)은 소스 연결부(172c)를 통해, 제2 소스 전극(173b)이 마주하는 제2 드레인 전극(175b)의 왼쪽에 위치할 수 있게 된다. 따라서, 제2 박막 트랜지스터(Qb)의 제2 소스 전극(173b)과 제2 드레인 전극(175b) 사이의 위치 관계는 제1 박막 트랜지스터(Qa)의 제1 소스 전극(173a)과 제1 드레인 전극(175a)에 대한 위치 관계와 동일할 수 있다. 즉, 제1 박막 트랜지스터(Qa)의 제1 드레인 전극(175a)에 대한 제1 소스 전극(173a)의 위치 관계와 제2 박막 트랜지스터(Qb)의 제2 드레인 전극(175b)에 대한 제2 소스 전극(173b)의 위치 관계는 동일하여 제1 박막 트랜지스터(Qa)와 제2 박막 트랜지스터(Qb)의 모양은 실질적으로 서로 동일하다.
따라서, 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)이 제1 소스 전극(173a) 및 제2 소스 전극(173b)의 오른쪽에 동일하게 위치하므로 데이터 도전체(171, 175a, 175b)가 게이트 도전체(121a, 121b)를 기준으로 왼쪽으로 이동할 경우 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)과 제1 게이트 전극(124a) 및 제2 게이트 전극(124b)의 중첩 면적은 균일하게 늘어나고, 데이터 도전체(171, 175a, 175b)가 게이트 도전체(121a, 121b)를 기준으로 오른쪽으로 이동할 경우 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)과 제1 게이트 전극(124a) 및 제2 게이트 전극(124b)의 중첩 면적은 균일하게 줄어든다. 따라서 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)과 제1 게이트 전극(124a) 및 제2 게이트 전극(124b) 사이의 기생 축전기(Cgd)의 용량은 모든 화소(R, G, B)에서 균일하게 변화한다.
또한, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 소스 연결부(172c)는 대부분 제1 게이트선(121a) 및 그 위에서 바로 인접하는 제2 게이트선(121b) 사이에 배치되기 때문에, 표시 영역에 배치되지 않아, 소스 연결부(172c)에 의한 개구율 저하를 방지할 수 있다. 보다 구체적으로, 소스 연결부(172c)는 인접한 두 개의 화소 행 사이에 배치되는 두 개의 게이트선(121a, 121b) 사이에 배치되기 때문에, 비 표시 영역에 배치된다. 따라서, 소스 연결부(172c)에 의한 개구율 저하를 방지할 수 있다.
앞서, 도 3 내지 도 5, 도 6 및 도 7, 도 8을 참고로 설명한 실시예에 따른 박막 트랜지스터 표시판의 모든 특징들은 본 실시예에 따른 박막 트랜지스터 표시판에 모두 적용 가능하다.
그러면, 도 11을 참고하여, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다. 도 11은 도 9에 도시한 실시예에 따른 박막 트랜지스터 표시판의 일부를 도시한 배치도이다.
도 10을 참고하면, 본 실시예에 따른 박막 트랜지스터 표시판은 도 9 및 도 10에 도시한 실시예에 따른 박막 트랜지스터 표시판과 유사하다. 유사한 구성 요소는 도 9 및 도 10에 도시한 실시예와 동일하며, 그에 대한 설명은 생략한다.
그러나, 본 실시예에 따른 박막 트랜지스터 표시판은 도 9 및 도 10에 도시한 실시예에 따른 박막 트랜지스터 표시판과는 달리, 데이터선(171)의 왼쪽에 위치하는 제2 박막 트랜지스터(Qb)의 제2 소스 전극(173b)과 연결된 소스 연결부(172c)는 게이트선(121a, 121b)과 중첩하지 않는다. 이에 의하여, 제1 박막 트랜지스터(Qa)의 제1 소스 전극(173a)과 게이트선(121a, 121b)의 중첩 면적과 제2 박막 트랜지스터(Qb)의 제2 소스 전극(173b)과 게이트선(121a, 121b)의 중첩 면적 차이에 따른 기생 용량의 차이도 없앨 수 있다. 따라서, 데이터선(171)의 오른쪽과 왼쪽에 배치되어 있는 제1 박막 트랜지스터(Qa) 및 제2 박막 트랜지스터(Qb)의 기생 용량의 차이에 따른 표시 품질 저하를 방지할 수 있다.
본 실시예에 따른 박막 트랜지스터 표시판 역시, 앞서 도 9 및 도 10을 참고로 설명한 실시예에 따른 박막 트랜지스터 표시판과 같이, 제1 박막 트랜지스터(Qa)의 제1 드레인 전극(175a)에 대한 제1 소스 전극(173a)의 위치 관계와 제2 박막 트랜지스터(Qb)의 제2 드레인 전극(175b)에 대한 제2 소스 전극(173b)의 위치 관계는 동일하여 제1 박막 트랜지스터(Qa)와 제2 박막 트랜지스터(Qb)의 모양은 실질적으로 서로 동일하다. 따라서 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)과 제1 게이트 전극(124a) 및 제2 게이트 전극(124b) 사이의 기생 축전기(Cgd)의 용량은 모든 화소(R, G, B)에서 균일하게 변화한다.
또한, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 소스 연결부(172c)는 대부분 제1 게이트선(121a) 및 그 위에서 바로 인접하는 제2 게이트선(121b) 사이에 배치되기 때문에, 표시 영역에 배치되지 않아, 소스 연결부(172c)에 의한 개구율 저하를 방지할 수 있다. 보다 구체적으로, 소스 연결부(172c)는 인접한 두 개의 화소 행 사이에 배치되는 두 개의 게이트선(121a, 121b) 사이에 배치되기 때문에, 비 표시 영역에 배치된다. 따라서, 소스 연결부(172c)에 의한 개구율 저하를 방지할 수 있다.
앞서, 도 3 내지 도 5, 도 6 및 도 7, 도 8, 그리고 도 9 및 도 10을 참고로 설명한 실시예에 따른 박막 트랜지스터 표시판들의 모든 특징들은 본 실시예에 따른 박막 트랜지스터 표시판에 모두 적용 가능하다.
그러면, 도 12를 참고하여, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다. 도 12는 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 화소 배열을 보여주는 도면이다.
도 12를 참고하면, 본 실시예에 따른 박막 트랜지스터 표시판의 경우, 앞서 설명한 실시예에 따른 박막 트랜지스터 표시판과 유사하게, 한 쌍의 게이트선(Gi+1 및 Gi+2, Gi+3 및 Gi+4)이 한 행의 화소(PX)의 위와 아래에 배치되어 있고, 데이터선(Dj)은 두 열의 화소(PX) 사이에 하나씩 배치되어 있다.
또한, 한 화소행에서 서로 인접한 두 데이터선(Dj-1 및 Dj, Dj 및 Dj+1) 사이에 위치한 한 쌍의 화소(PX)에 연결된 박막 트랜지스터(Qa, Qb)는 서로 다른 게이트선(Gi+1 및 Gi+2, Gi+3 및 Gi+4)에 연결되어 있는데, 예를 들면, 화소(PX)의 아래쪽에 배치된 박막 트랜지스터(Qa)는 아래쪽 게이트선(Gi+2, Gi+4)에 연결되어 있고, 위쪽에 배치된 박막 트랜지스터(Qb)는 위쪽 게이트선(Gi+1, Gi+3)에 연결되어 있다. 또한, 한 쌍의 화소(PX)는 모두 동일한 데이터선(Dj-1, Dj, Dj+1)에 연결되어 있다. 한 쌍의 화소(PX) 중, 연결된 데이터선(Dj-1, Dj, Dj+1)과 상대적으로 멀리 배치되어 있는 화소(PX)와 데이터선(Dj-1, Dj, Dj+1)을 연결하기 위한 연결부는 모두 인접한 두 게이트선 사이에 배치되어 있다.
또한 열 방향으로 인접한 두 쌍의 화소(PX)는 서로 다른 데이터선(Dj-1 및 Dj, Dj 및 Dj+1)에 연결되어 있으며, 행 방향으로 인접한 두 쌍의 화소(PX)는 서로 다른 데이터선(Dj-1 및 Dj, Dj 및 Dj+1)에 연결되어 있으며, 박막 트랜지스터의 방향은 모두 동일하다. 결국, 행렬로 배열된 네 개의 단위 화소쌍이 반복되는 구조로, 4ㅧ4 행렬 구조의 화소 배열이 행 방향과 열 방향으로 반복 배열된다.
앞서 설명한 실시예에 따른 박막 트랜지스터 표시판과 같이, 데이터선(Dj-1, Dj, Dj+1) 중 어느 하나를 기준으로 서로 인접한 두 개의 화소(PX)의 박막 트랜지스터(Qa, Qb)의 드레인 전극에 대한 소스 전극의 위치 관계는 서로 동일할 수 있다.
따라서 두 박막 트랜지스터(Qa, Qb)의 두 드레인 전극과 두 게이트 전극 사이의 기생 축전기의 용량은 모든 화소에서 균일하게 변화한다.
앞서, 도 3 내지 도 5, 도 6 및 도 7, 도 8, 도 9 및 도 10, 도 11을 참고로 설명한 실시예에 따른 박막 트랜지스터 표시판의 모든 특징들은 본 실시예에 따른 박막 트랜지스터 표시판에 모두 적용 가능하다.
본 발명의 여러 실시예에 따른 박막 트랜지스터 표시판은 액정 표시 장치 이외에도 여러 종류의 다양한 표시 장치에 적용될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (23)

  1. 행 방향으로 뻗으며, 서로 이웃하는 두 개의 화소 행 사이에 배치되어 있으며, 서로 이웃하는 제1 게이트선 및 제2 게이트선,
    열 방향으로 뻗으며 데이터 전압을 전달하는 데이터선,
    상기 데이터선에 연결되어 있으며, 행 방향으로 이웃하는 제1 화소 전극 및 제2 화소 전극,
    상기 제1 화소 전극과 상기 데이터선에 연결되고, 제1 소스 전극과 제1 드레인 전극, 그리고 제1 게이트 전극을 포함하는 제1 박막 트랜지스터, 그리고
    상기 제2 화소 전극과 상기 데이터선에 연결되고, 제2 소스 전극과 제2 드레인 전극, 그리고 제2 게이트 전극을 포함하는 제2 박막 트랜지스터를 포함하고,
    상기 제1 소스 전극은 제1 소스 연결부를 통해 상기 데이터선과 연결되어 있으며,
    상기 제2 소스 전극은 제2 소스 연결부를 통해 상기 데이터선과 연결되어 있으며,
    상기 제1 소스 연결부는 상기 제1 게이트선과 상기 제2 게이트선 사이에 배치되고,
    상기 제2 소스 연결부는 상기 제1 게이트선과 상기 제2 게이트선 사이에 배치되고,
    상기 제1 소스 전극과 상기 제1 드레인 전극의 상대적 위치는 상기 제2 소스 전극과 상기 제2 드레인 전극의 상대적 위치와 동일한 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 제1 화소 전극은 상기 데이터선의 오른쪽 또는 왼쪽에 배치되고, 상기 제2 화소 전극은 상기 데이터선을 기준으로 상기 제1 화소 전극과 반대 쪽에 배치되는 박막 트랜지스터 표시판.
  3. 제2항에서,
    행 방향을 기준으로 상기 제1 소스 전극은 상기 제1 드레인 전극의 왼쪽에 위치하고, 상기 제2 소스 전극은 상기 제2 드레인 전극의 왼쪽에 위치하는 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 제1 소스 연결부는 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 중첩하지 않는 박막 트랜지스터 표시판.
  5. 제2항에서,
    상기 제1 소스 연결부의 길이는 상기 제2 소스 연결부의 길이보다 긴 박막 트랜지스터 표시판.
  6. 제5항에서,
    하나의 화소 행을 기준으로 상기 제1 박막 트랜지스터는 상기 화소 행의 위쪽이나 아래쪽에 배치되고, 상기 제2 박막 트랜지스터는 상기 제1 박막 트랜지스터와 반대쪽에 배치되는 박막 트랜지스터 표시판.
  7. 삭제
  8. 제6항에서,
    행 방향을 기준으로 상기 제1 소스 전극은 상기 제1 드레인 전극의 왼쪽에 위치하고, 상기 제2 소스 전극은 상기 제2 드레인 전극의 왼쪽에 위치하는 박막 트랜지스터 표시판.
  9. 제1항에서,
    행 방향을 기준으로 상기 제1 소스 전극은 상기 제1 드레인 전극의 왼쪽에 위치하고, 상기 제2 소스 전극은 상기 제2 드레인 전극의 왼쪽에 위치하는 박막 트랜지스터 표시판.
  10. 제1항에서,
    상기 제1 소스 연결부 및 상기 제2 소스 연결부는 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 중첩하지 않는 박막 트랜지스터 표시판.
  11. 제1항에서,
    상기 제2 소스 연결부의 길이는 상기 제1 소스 연결부의 길이보다 긴 박막 트랜지스터 표시판.
  12. 행렬 형태로 배열되어 있는 복수의 화소 전극,
    행 방향으로 뻗으며 한 화소 전극 행마다 두 개씩 배치되어 있는 복수의 게이트선, 그리고
    열 방향으로 뻗으며 두 화소 전극 열마다 하나씩 배치되어 있으며, 서로 이웃하는 제1 데이터선 및 제2 데이터선을 포함하는 복수의 데이터선을 포함하고,
    상기 복수의 화소 전극은 상기 복수의 데이터선 중 상기 제1 데이터선과 상기 제2 데이터선 사이에 위치하고 행 방향으로 인접하는 제1 화소 전극과 제2 화소 전극을 포함하고,
    상기 제1 화소 전극은 상기 제1 데이터선과 연결된 제1 소스 전극, 상기 제1 소스 전극과 마주하는 제1 드레인 전극, 그리고 제1 게이트 전극을 포함하는 제1 박막 트랜지스터와 연결되어 있고,
    상기 제2 화소 전극은 상기 제2 데이터선에 연결된 제2 소스 전극, 상기 제2 소스 전극과 마주하는 제2 드레인 전극, 그리고 제2 게이트 전극을 포함하는 제2 박막 트랜지스터와 연결되어 있고,
    상기 제1 소스 전극은 제1 소스 연결부를 통해 상기 제1 데이터선과 연결되어 있으며,
    상기 제2 소스 전극은 제2 소스 연결부를 통해 상기 제2 데이터선과 연결되어 있으며,
    상기 제1 소스 연결부와 상기 제2 소스 연결부는, 상기 복수의 게이트선 중 서로 이웃하는 두 화소 전극 행 사이에 배치되어 있으며 서로 인접하는 제1 게이트선과 제2 게이트선과의 사이에 배치되고,
    상기 제1 소스 전극과 상기 제1 드레인 전극의 상대적 위치는 상기 제2 소스 전극과 상기 제2 드레인 전극의 상대적 위치와 동일한 박막 트랜지스터 표시판.
  13. 제12항에서,
    상기 제1 화소 전극은 상기 제1 데이터선의 오른쪽 또는 왼쪽에 배치되고, 상기 제2 화소 전극은 상기 제2 데이터선을 기준으로 상기 제1 화소 전극과 반대 쪽에 배치되는 박막 트랜지스터 표시판.
  14. 제13항에서,
    행 방향을 기준으로 상기 제1 소스 전극은 상기 제1 드레인 전극의 왼쪽에 위치하고, 상기 제2 소스 전극은 상기 제2 드레인 전극의 왼쪽에 위치하는 박막 트랜지스터 표시판.
  15. 제14항에서,
    상기 제1 소스 연결부 및 상기 제2 소스 연결부는 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 중첩하지 않는 박막 트랜지스터 표시판.
  16. 제13항에서,
    상기 제2 소스 연결부의 길이는 상기 제1 소스 연결부의 길이보다 긴 박막 트랜지스터 표시판.
  17. 삭제
  18. 제16항에서,
    상기 제1 소스 연결부 및 상기 제2 소스 연결부는 상기 제1 게이트선 및 상기 제2 게이트선 중 같은 게이트선과 중첩하는 부분을 포함하는 박막 트랜지스터 표시판.
  19. 제18항에서,
    행 방향을 기준으로 상기 제1 소스 전극은 상기 제1 드레인 전극의 왼쪽에 위치하고, 상기 제2 소스 전극은 상기 제2 드레인 전극의 왼쪽에 위치하는 박막 트랜지스터 표시판.
  20. 제12항에서,
    행 방향을 기준으로 상기 제1 소스 전극은 상기 제1 드레인 전극의 왼쪽에 위치하고, 상기 제2 소스 전극은 상기 제2 드레인 전극의 왼쪽에 위치하는 박막 트랜지스터 표시판.
  21. 제12항에서,
    상기 제1 소스 연결부 및 상기 제2 소스 연결부는 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 중첩하지 않는 박막 트랜지스터 표시판.
  22. 제12항에서,
    상기 제2 소스 연결부의 길이는 상기 제1 소스 연결부의 길이보다 긴 박막 트랜지스터 표시판.
  23. 제12항에서,
    하나의 화소 행을 기준으로 상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터는 상기 화소 행의 위쪽이나 아래쪽에 배치되는 박막 트랜지스터 표시판.
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