KR101605467B1 - 박막 트랜지스터 표시판 - Google Patents

박막 트랜지스터 표시판 Download PDF

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Abstract

본 발명은 박막 트랜지스터 표시판에 관한 것이다. 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 행 방향으로 이웃하는 제1 화소 전극 및 제2 화소 전극, 열 방향으로 뻗으며 데이터 전압을 전달하고 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 위치하는 데이터선, 행 방향으로 뻗으며 서로 이웃하는 제1 게이트선 및 제2 게이트선, 상기 제1 게이트선과 연결된 제1 게이트 전극, 상기 데이터선과 연결된 제1 소스 전극, 그리고 상기 제1 소스 전극과 마주하며 상기 제1 화소 전극과 연결되어 있는 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 그리고 상기 제2 게이트선과 연결된 제2 게이트 전극, 상기 데이터선과 연결된 제2 소스 전극, 그리고 상기 제2 소스 전극과 마주하며 상기 제2 화소 전극과 연결되어 있는 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하고, 상기 제1 드레인 전극에 대한 상기 제1 소스 전극의 상대적 위치는 상기 제2 드레인 전극에 대한 상기 제2 소스 전극의 상대적 위치와 동일하다.
세로줄, TFT, 킥백전압, 데이터 구동 회로, 소스 전극, 화소 전극

Description

박막 트랜지스터 표시판{THIN FILM TRANSISTOR ARRAY PANEL}
본 발명은 박막 트랜지스터 표시판에 관한 것이다.
현재 표시 장치는 평판 표시 장치(flat panel display)가 폭발적으로 시장을 점유하면서 급속한 성장을 하고 있다. 평판 표시 장치는 화면의 크기에 비해 두께가 얇은 표시 장치를 말하며, 널리 사용되는 평판 표시 장치로는 액정 표시 장치(liquid crystal display)와 유기 발광 표시 장치(organic light emitting display) 등이 있다.
표시 장치는 행렬 형태로 배열된 화소를 포함하는 표시판을 포함하고, 각 화소는 화소 전극, 공통 전극, 그리고 각 화소 전극에 연결되어 있는 스위칭 소자로서 박막 트랜지스터를 포함한다. 박막 트랜지스터는 게이트 구동부에 의해 생성된 게이트 신호를 전달하는 게이트선 및 데이터 구동부가 생성한 데이터 신호를 전달하는 데이터선에 연결되며, 박막 트랜지스터는 게이트 신호에 따라 데이터 신호를 화소 전극에 전달 또는 차단하는 역할을 한다. 표시 장치의 각 화소는 적색, 녹색 및 청색 등의 기본색을 나타내는데, 각 화소에 대응하는 영역에 색필터 또는 고유한 색의 빛을 내보내는 발광층을 위치시켜 각 화소의 기본색을 나타낼 수 있다.
한편, 액정 표시 장치의 경우 화소 전극 및 공통 전극에 전압을 인가하여 액정층에 전계를 생성하는데, 액정층에 한 방향의 전계가 오랫동안 인가됨으로써 발생하는 열화 현상을 방지하기 위하여 프레임 별로, 행 별로, 또는 화소 별로 공통 전압에 대한 데이터 전압의 극성을 반전시킨다.
표시 장치의 게이트 구동부와 데이터 구동부는 복수의 구동 집적 회로 칩으로 이루어지는 것이 보통인데, 데이터 구동 집적 회로 칩은 게이트 구동 회로 칩에 비하여 가격이 높기 때문에 그 수효를 줄일 필요가 있다. 데이터 구동 회로 칩의 수를 줄일 경우 화소마다 박막 트랜지스터의 구조, 위치 등이 동일하지 않아 반전 구동의 경우 잔세로줄 형태의 얼룩이 시인된다.
본 발명이 이루고자 하는 기술적 과제는 화소마다 박막 트랜지스터의 구조, 위치 등이 동일하지 않아 생기는 잔세로줄 형태의 얼룩을 제거하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 표시 장치의 개구율을 향상시키는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 행 방향으로 이웃하는 제1 화소 전극 및 제2 화소 전극, 열 방향으로 뻗으며 데이터 전압을 전달하고 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 위치하는 데이터선, 행 방향으로 뻗으며 서로 이웃하는 제1 게이트선 및 제2 게이트선, 상기 제1 게이트선과 연 결된 제1 게이트 전극, 상기 데이터선과 연결된 제1 소스 전극, 그리고 상기 제1 소스 전극과 마주하며 상기 제1 화소 전극과 연결되어 있는 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 그리고 상기 제2 게이트선과 연결된 제2 게이트 전극, 상기 데이터선과 연결된 제2 소스 전극, 그리고 상기 제2 소스 전극과 마주하며 상기 제2 화소 전극과 연결되어 있는 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하고, 상기 제1 드레인 전극에 대한 상기 제1 소스 전극의 상대적 위치는 상기 제2 드레인 전극에 대한 상기 제2 소스 전극의 상대적 위치와 동일하다.
상기 제1 소스 전극은 제1 소스 연결부를 통해 상기 데이터선과 연결되고, 상기 제2 소스 전극은 제2 소스 연결부를 통해 상기 데이터선과 연결되며, 상기 제1 소스 연결부의 길이는 상기 제2 소스 연결부의 길이보다 길 수 있다.
상기 제1 박막 트랜지스터는 상기 데이터선을 기준으로 오른쪽에 위치하고, 상기 제2 박막 트랜지스터는 상기 데이터선을 기준으로 왼쪽에 위치할 수 있다.
열 방향을 기준으로 상기 제1 소스 전극은 상기 제1 드레인 전극의 오른쪽에 위치하고, 상기 제2 소스 전극은 상기 제2 드레인 전극의 오른쪽에 위치할 수 있다.
상기 제1 박막 트랜지스터는 상기 데이터선을 기준으로 왼쪽에 위치하고, 상기 제2 박막 트랜지스터는 상기 데이터선을 기준으로 오른쪽에 위치하는 박막 트랜지스터 표시판.
열 방향을 기준으로 상기 제1 소스 전극은 상기 제1 드레인 전극의 왼쪽에 위치하고, 상기 제2 소스 전극은 상기 제2 드레인 전극의 왼쪽에 위치할 수 있다.
상기 제1 화소 전극은 상기 제1 게이트선을 열 방향으로 덮고, 상기 제2 화소 전극은 상기 제2 게이트선을 덮을 수 있다.
상기 제1 화소 전극은 상기 제2 게이트선은 덮지 않고, 상기 제2 화소 전극은 상기 제1 게이트선은 덮지 않을 수 있다.
상기 제1 게이트선과 이웃하며 상기 제1 게이트선보다 먼저 게이트 온 전압을 인가 받는 제3 게이트선을 더 포함하고, 상기 제1 화소 전극은 상기 제3 게이트선을 열 방향으로 덮을 수 있다.
상기 제1 게이트선은 상기 제2 게이트선보다 먼저 게이트 온 전압을 인가 받고, 상기 제2 화소 전극은 상기 제1 게이트선을 열 방향으로 덮을 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 행렬 형태로 배열되어 있는 복수의 화소 전극, 열 방향으로 뻗으며 두 화소 전극 열마다 하나씩 배치되어 있는 복수의 데이터선, 그리고 행 방향으로 뻗으며 한 화소 전극 행마다 두 개씩 배치되어 있는 복수의 게이트선을 포함하고, 상기 복수의 데이터선 중 제1 데이터선을 사이에 두고 행 방향으로 인접하는 한 쌍의 화소 전극은 제1 화소 전극과 제2 화소 전극을 포함하고, 상기 제1 화소 전극 및 상기 제2 화소 전극이 위치하는 제1 화소 전극 행에 배치된 두 개의 게이트선은 제1 게이트선 및 제2 게이트선을 포함하고, 상기 제1 화소 전극은 상기 제1 데이터선과 연결된 제1 소스 전극, 상기 제1 소스 전극과 마주하는 제1 드레인 전극, 그리고 제1 게이트 전극을 포함하는 제1 박막 트랜지스터와 연결되어 있고, 상기 제2 화소 전극은 상기 제1 데이터선과 연결된 제2 소스 전극, 상기 제2 소스 전극과 마주하는 제2 드레인 전극, 그리고 제2 게이트 전극을 포함하는 제2 박막 트랜지스터와 연결되어 있고, 상기 제1 드레인 전극에 대한 상기 제1 소스 전극의 상대적 위치는 상기 제2 드레인 전극에 대한 상기 제2 소스 전극의 상대적 위치와 동일하다.
상기 제1 게이트 전극 및 상기 제2 게이트 전극은 각각 상기 제1 게이트선 및 상기 제2 게이트선 중 어느 하나에 연결되어 있으며 서로 다른 게이트선에 연결되어 있을 수 있다.
상기 제1 소스 전극은 제1 소스 연결부를 통해 상기 제1 데이터선과 연결되고, 상기 제1 소스 전극은 제2 소스 연결부를 통해 상기 제1 데이터선과 연결되며, 상기 제1 소스 연결부의 길이는 상기 제2 소스 연결부의 길이보다 길 수 있다.
상기 제1 화소 전극행과 이웃하는 제2 화소 전극행에 배치된 두 개의 게이트선은 제3 게이트선 및 제4 게이트선을 포함하고, 상기 제1 게이트선은 상기 제3 게이트선과 인접하며, 상기 제1 소스 연결부는 상기 제1 데이터선으로부터 상기 제1 게이트선 및 상기 제3 게이트선 사이를 따라 뻗을 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은 행 방향으로 뻗으며 서로 이웃하는 제1 게이트선 및 제2 게이트선, 열 방향으로 뻗는 데이터선, 그리고 상기 제1 게이트선 및 상기 데이터선과 박막 트랜지스터를 통해 연결되어 데이터 전압을 인가 받는 화소 전극을 포함하고, 상기 화소 전극은 상기 제1 게이트선을 열 방향으로 덮고, 상기 제2 게이트선은 덮지 않는다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은 행 방향으로 뻗으 며 서로 이웃하는 제1 게이트선 및 제2 게이트선, 열 방향으로 뻗는 데이터선, 그리고 상기 제1 게이트선 및 상기 데이터선과 박막 트랜지스터를 통해 연결되어 데이터 전압을 인가 받는 화소 전극을 포함하고, 상기 제2 게이트선은 상기 제1 게이트선보다 먼저 게이트 온 전압을 인가 받고 상기 제1 게이트선의 이전 행에 위치하며, 상기 화소 전극은 상기 제2 게이트선을 열 방향으로 덮는다.
상기 화소 전극은 상기 제1 게이트선을 열 방향으로 덮을 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은 행렬 형태로 배열되어 있는 복수의 화소 전극, 행 방향으로 뻗으며 한 화소 전극 행마다 두 개씩 배치되어 있는 복수의 게이트선, 그리고 열 방향으로 뻗으며 두 화소 전극 열마다 하나씩 배치되어 있는 복수의 데이터선을 포함하고, 각 화소 전극 행에 배치된 두 개의 게이트선은 서로 이웃하는 제1 게이트선 및 제2 게이트선을 포함하고, 각 화소 전극 행은 상기 제1 게이트선과 연결된 제1 화소 전극, 그리고 상기 제2 게이트선과 연결된 제2 화소 전극을 포함하고, 상기 제1 화소 전극은 상기 제1 게이트선을 열 방향으로 덮고 상기 제2 게이트선은 덮지 않고, 상기 제2 화소 전극은 상기 제2 게이트선을 열 방향으로 덮고 상기 제1 게이트선은 덮지 않는다.
한 화소 전극 행의 상기 제1 화소 전극은 이전 화소 전극 행의 상기 제2 게이트선을 열 방향으로 덮을 수 있다.
한 화소 전극 행의 상기 제1 화소 전극이 연결된 상기 제1 게이트선은 이전 화소 전극 행의 상기 제2 게이트선보다 늦게 게이트 온 전압을 인가 받을 수 있다.
한 화소 전극 행의 상기 제2 화소 전극은 해당 화소 전극 행의 상기 제1 게 이트선을 열 방향으로 덮을 수 있다.
한 화소 전극 행의 상기 제2 화소 전극이 연결된 상기 제2 게이트선은 해당 화소 전극 행의 상기 제1 게이트선보다 늦게 게이트 온 전압을 인가 받을 수 있다.
본 발명의 한 실시예에 따르면 박막 트랜지스터의 모양을 일정하게 함으로써 킥백 전압의 편차를 줄이고 세로줄 얼룩을 줄일 수 있다.
또한 본 발명의 다른 실시예에 따르면 화소 전극이 연결된 자기 게이트선을 덮어 모든 화소 전극의 전압이 균일하게 두 번의 킥백 전압에 의한 영향을 받게 하거나 이전 게이트선을 덮어 모든 화소 전극의 전압이 한 번의 킥백 전압에 영향을 받게 함으로써 세로줄 얼룩과 같은 표시 불량을 없앨 수 있다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 이를 포함하는 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1 및 도 2는 각각 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 포함하는 표시 장치의 블록도이다.
도 1 및 도 2를 참고하면, 본 발명의 한 실시예에 따른 표시 장치는 표시판 조립체(display panel assembly)(300) 및 이에 연결된 게이트 구동부(400)와 데이터 구동부(500)를 포함한다.
표시판 조립체(300)는 복수의 표시 신호선(G1-G(2n), D1-Dm)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(PX, R, G, B)를 포함한다.
색 표시를 구현하기 위해서 각 화소(PX, R, G, B)는 기본색(primary color) 중 하나를 표시하며 이들 기본색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 한다. 기본색의 예로는 적색, 녹색, 청색 등 삼원색을 들 수 있다.
표시 신호선(G1-G(2n), D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-G(2n))과 데이터 신호를 전달하는 데이터선(D1-Dm)을 포함한다. 게이트선(G1-G(2n))은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고, 데이터선(D1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다. 표시 신호선(G1-G(2n), D1-Dm)은 표시판 조립체(300)가 포함하는 박막 트랜지스터 표시판 위에 형성될 수 있다.
각 화소(PX, R, G, B)는 게이트선(G1-G(2n)) 및 데이터선(D1-Dm)에 연결된 박막 트랜지스터 등의 스위칭 소자(도시하지 않음)를 통해 데이터 신호를 인가 받는 화소 전극(도시하지 않음)과 화소 전극과 마주하며 공통 전압(Vcom)을 인가 받는 공통 전극(도시하지 않음)을 포함한다.
각 화소 행의 위 아래에는 한 쌍의 게이트선(G1 및 G2, G3 및 G4, …)이 위치하여 한 화소 행의 화소(PX, R, G, B)는 위 아래에 이웃하는 한 쌍의 게이트선(G1 및 G2, G3 및 G4, …) 중 어느 하나에 연결된다.
또한 두 화소 열마다 하나의 데이터선(D1-Dm)이 배치되어 있다. 즉, 한 쌍의 화소 열 사이에 하나의 데이터선이 배치되어, 홀수 번째 화소 열의 화소(PX, R, G, B)는 오른쪽에 바로 이웃하는 데이터선(D1-Dm)에 스위칭 소자를 통해 연결되고, 짝수 번째 화소 열의 화소(PX, R, G, B)는 왼쪽에 바로 이웃하는 데이터선(D1-Dm)에 스위칭 소자를 통해 연결된다.
게이트 구동부(400)는 표시판 조립체(300)의 게이트선(G1-G(2n))과 연결되어 있으며 스위칭 소자를 턴 온시킬 수 있는 게이트 온 전압(Von)과 턴 오프시킬 수 있는 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-G(2n))에 인가한다.
데이터 구동부(500)는 표시판 조립체(300)의 데이터선(D1-Dm)과 연결되어 있으며, 데이터선(D1-Dm)에 데이터 전압을 인가한다.
한편 도 2를 참고하면, 적색을 나타내는 적색 화소(R)의 열, 녹색을 나타내는 녹색 화소(G)의 열, 그리고 청색을 나타내는 청색 화소(B)의 열이 행 방향으로 교대로 배열되어 있다.
적색 화소(R)는 모두 위쪽에 위치하는 게이트선(G1, G3, …, G(2n-1))에 연결되고, 행 방향으로 이웃하는 적색 화소(R)만을 보면 서로 다른 쪽에 위치하는 데이터선(D1-Dm)에 연결되어 있다. 예를 들어 첫 번째 데이터선(D1)에 연결된 적색 화소(R)는 오른쪽에 위치하는 데이터선(D1)에 연결되어 있지만, 두 번째 데이터선(D2)에 연결된 적색 화소(R)는 왼쪽에 위치하는 데이터선(D2)에 연결되어 있다.
반면, 녹색 화소(G)는 모두 아래쪽에 위치하는 게이트선(G2, G4, …, G(2n))에 연결되고, 행 방향으로 이웃하는 녹색 화소(G)만을 보면 서로 다른 쪽에 위치하는 데이터선(D1-Dm)에 연결되어 있다.
청색 화소(B)의 경우, 각 화소 행의 청색 화소(B)는 위 아래에 위치하는 게이트선(G1-G(2n))에 번갈아 연결되며, 행 방향으로 이웃하는 청색 화소(B)만을 보면 서로 다른 쪽에 위치하는 데이터선(D1-Dm)에 연결되어 있다.
동일한 화소 열에 위치하는 화소(PX, R, G, B)의 게이트선(G1-G(2n)) 및 데이터선(D1-Dm)과의 연결 관계는 동일할 수 있다.
도 2에 도시한 화소(R, G, B) 및 표시 신호선(G1-G(2n), D1-Dm)의 연결 관계는 단지 하나의 예이고, 그 연결 관계 및 배치는 바뀔 수 있다.
그러면, 본 발명의 한 실시예에 따른 표시판 조립체에 대하여 도 3 내지 도 5를 참고하여 상세하게 설명한다.
도 3은 본 발명의 한 실시예에 따른 표시판 조립체의 배치도이고, 도 4는 도 3의 표시판 조립체를 IV-IV 선을 따라 잘라 도시한 단면도이고, 도 5는 도 3의 표 시판 조립체의 일부를 도시한 배치도이다.
본 실시예에 따른 표시 장치의 표시판 조립체는 액정 표시판 조립체로서 서로 마주하는 박막 트랜지스터 표시판(100)과 공통 전극 표시판(200) 및 이들 두 표시판(100, 200) 사이에 들어 있는 액정층(3)을 포함한다.
먼저 공통 전극 표시판(200)에 대하여 설명하면, 절연 기판(210) 위에 차광 부재(light blocking member)(220) 및 복수의 색필터(230)가 형성되어 있다. 각 색필터(230)는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. 색필터(230) 및 차광 부재(220) 중 적어도 하나는 박막 트랜지스터 표시판(100)에 형성될 수도 있다.
색필터(230) 및 차광 부재(220) 위에는 덮개막(overcoat)(250)이 형성되어 있고, 덮개막(250) 위에는 공통 전압(Vcom)을 인가 받는 공통 전극(270)이 형성되어 있다.
다음, 박막 트랜지스터 표시판(100)에 대하여 설명하면, 절연 기판(110) 위에 복수의 제1 게이트선(gate line)(121a) 및 제2 게이트선(121b)을 포함하는 복수의 게이트 도전체가 형성되어 있다.
제1 게이트선(121a) 및 제2 게이트선(121b)은 게이트 신호를 전달하고 주로 가로 방향으로 뻗고 열 방향으로 교대로 배치되어 있다. 제1 게이트선(121a) 및 그 아래쪽에 위치하는 제2 게이트선(121b)은 한 쌍을 이루며, 제1 게이트선(121a)은 아래쪽에 위치하는 제2 게이트선(121b)보다 위쪽에 위치하는 다른 쌍의 제2 게이트선(121b)에 더 가깝다.
제1 게이트선(121a)은 아래로 돌출한 복수의 제1 게이트 전극(gate electrode)(124a)과 복수의 보조 게이트 전극(125)을 포함한다. 보조 게이트 전극(125)은 제1 게이트 전극(124a) 왼쪽에 인접하나 오른쪽에 위치할 수도 있다.
제2 게이트선(121b)은 위로 돌출한 복수의 제2 게이트 전극(124b)과 복수의 보조 게이트 전극(125)을 포함한다. 보조 게이트 전극(125)은 제2 게이트 전극(124b) 왼쪽에 인접하나 오른쪽에 위치할 수도 있다.
게이트 도전체(121a, 121b) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있고, 게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 복수의 선형 반도체(151)가 형성되어 있다.
선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며, 주로 세로 방향으로 뻗은 부분으로부터 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)을 향하여 오른쪽으로 뻗은 복수의 제1 반도체 연결부(152a)와 제1 반도체 연결부(152a) 끝에 연결되어 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)과 적어도 일부 중첩하는 복수의 제1 반도체(154a)를 포함한다. 또한 선형 반도체(151)는 주로 세로 방향으로 뻗은 부분으로부터 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)를 향하여 왼쪽으로 뻗은 복수의 복수의 제2 반도체 연결부(도시하지 않음)와 제2 반도체 연결부 끝에 연결되어 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)과 적어도 일부 중첩하는 복수의 제2 반도체(154b)를 포함한다. 제1 반도체 연결 부(152a)는 제2 반도체 연결부(152b)보다 길이가 길며, 제1 게이트선(121a) 및 그 위에서 바로 인접하는 제2 게이트선(121b) 사이를 따라 뻗으며 제1 및 제2 게이트선(121a, 121b)과 실질적으로 나란하게 뻗어 있다.
선형 반도체(151) 위에는 복수의 저항성 접촉 부재(ohmic contact)(163, 165)가 형성되어 있다. 저항성 접촉 부재(163)와 저항성 접촉 부재(165)는 제1 및 제2 게이트 전극(124a, 124b)을 중심으로 서로 마주하며 쌍을 이루어 제1 및 제2 반도체(154a, 154b) 위에 배치되어 있다.
저항성 접촉 부재(163, 165) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)을 포함하는 데이터 도전체가 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 제1 및 제2 게이트선(121a, 121b)과 교차한다. 각 데이터선(171)은 주로 세로 방향으로 뻗은 부분으로부터 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)을 향하여 오른쪽으로 뻗으며 제1 게이트 전극(124a) 및 제2 게이트 전극(124b)과는 중첩하지 않는 복수의 제1 소스 연결부(172a), 제1 소스 연결부(172a) 끝에 연결되어 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)과 적어도 일부 중첩하는 복수의 제1 소스 전극(source electrode)(173a), 그리고 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)을 향하여 왼쪽으로 뻗은 복수의 제2 소스 연결부(172b), 제2 소스 연결부(172b)의 끝에 연결되어 있는 복수의 제2 소스 전극(173b)을 포함한다.
즉, 제1 소스 연결부(172a)는 각 데이터선(171)을 기준으로 오른쪽으로 뻗으 며 이와 연결된 제1 소스 전극(173a)은 제1 게이트선(121a)의 제1 게이트 전극(124a)과 중첩할 수도 있고(도 3에서 왼쪽의 적색 화소(R) 및 오른쪽의 청색 화소(B)의 경우) 제2 게이트선(124b)의 제2 게이트 전극(124b)과 중첩할 수도 있다(도 3에서 오른쪽의 녹색 화소(G)의 경우). 반면 제2 소스 연결부(172b)는 각 데이터선(171)을 기준으로 왼쪽으로 짧게 뻗으며 이와 연결된 제2 소스 전극(173b)도 제1 게이트선(121a)의 제1 게이트 전극(124a)과 중첩할 수도 있고(도 3에서 오른쪽의 적색 화소(R)의 경우) 제2 게이트선(124b)의 제2 게이트 전극(124b)과 중첩할 수도 있다(도 3에서 왼쪽의 청색 화소(B) 및 왼쪽의 녹색 화소(G)의 경우).
제1 소스 연결부(172a)는 제2 소스 연결부(172b)보다 길이가 길며 제1 게이트선(121a) 및 그 위에서 바로 인접하는 제2 게이트선(121b) 사이를 따라 뻗고 제1 및 제2 게이트선(121a, 121b)과 실질적으로 나란하게 뻗어 있다.
제1 소스 연결부(172a) 및 반도체 연결부(152), 그리고 그 사이의 저항성 접촉 부재(도시하지 않음)는 도 3에 도시한 바와 같이 바로 인접하는 제1 게이트선(121a) 및 그 위의 제2 게이트선(121b) 사이를 따라 뻗으며, 제1 및 제2 게이트선(121a, 121b)과 중첩하지 않을 수 있다.
드레인 전극(175)은 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)을 중심으로 제1 소스 전극(173a) 또는 제2 소스 전극(173b)과 마주하며 구부러진 제1 소스 전극(173a) 또는 제2 소스 전극(173b)에 의해 일부 둘러싸여 있는 막대형 끝 부분, 보조 게이트 전극(125)과 적어도 일부 중첩하는 다른 쪽 막대형 끝 부분, 그리고 두 막대형 끝 부분 사이에서 위 또는 아래로 돌출한 확장부를 포함한다. 보 조 게이트 전극(125)과 중첩하는 다른 쪽 막대형 끝 부분 및 보조 게이트 전극(125)은 제1 및 제2 게이트 전극(124a, 124b)을 포함한 제1 및 제2 게이트선(121a, 121b)과 드레인 전극(175) 사이의 기생 용량이 일정하도록 하기 위한 것으로서 본 발명의 실시예에서는 개구율을 향상하기 위해 생략될 수 있다.
제1 게이트 전극(124a) 또는 제2 게이트 전극(124b), 제1 소스 전극(173a) 및 드레인 전극(175)은 제1 반도체(154a)와 함께 제1 박막 트랜지스터(thin film transistor, TFT)(Qa)를 이루며, 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b), 제2 소스 전극(173b) 및 드레인 전극(175)은 제2 반도체(154b)와 함께 제2 박막 트랜지스터(Qb)를 이룬다. 제1 박막 트랜지스터(Qa)는 데이터선(171)을 기준으로 오른쪽에 위치하고, 제2 박막 트랜지스터(Qb)는 데이터선(171)을 기준으로 왼쪽에 위치한다. 제1 및 제2 박막 트랜지스터(Qa/Qb)의 채널(channel)은 제1 및 제2 소스 전극(173a, 173b)과 드레인 전극(175) 사이의 제1 및 제2 반도체(154a, 154b)에 형성된다.
본 발명의 실시예에서 인접하는 데이터선(171)을 기준으로 오른쪽에 위치하는 제1 박막 트랜지스터(Qa)는 제1 소스 연결부(172a)를 통해 제1 소스 전극(173a)이 마주하는 드레인 전극(175)의 오른쪽에 위치할 수 있게 되어 제2 박막 트랜지스터(Qb)의 제2 소스 전극(173b)의 드레인 전극(175)에 대한 위치 관계와 동일한 위치 관계를 가질 수 있다. 즉, 제1 박막 트랜지스터(Qa)의 드레인 전극(175)에 대한 제1 소스 전극(173a)의 위치 관계와 제2 박막 트랜지스터(Qb)의 드레인 전극(175)에 대한 제2 소스 전극(173b)의 위치 관계는 동일하여 제1 및 제2 박막 트 랜지스터(Qa, Qb)의 모양이 실질적으로 동일하다.
본 발명의 실시예에 따른 게이트 도전체(121a, 121b) 및 데이터 도전체(171, 175)는 기판(110) 위에 해당 도전 물질을 적층하고 사진 식각 과정을 통해 형성할 수 있다. 선형 반도체(151) 및 저항성 접촉 부재(163, 165)는 데이터 도전체(171, 175)와 동일한 광 마스크를 이용한 노광 과정을 통해 데이터 도전체(171, 175)와 동일한 단계에서 형성될 수 있다.
그런데, 게이트 도전체(121a, 121b)와 데이터 도전체(171, 175)는 서로 다른 과정에서 형성되므로 감광막을 노광하기 위한 광 마스크가 정확한 위치에 정렬되지 않아 게이트 도전체(121a, 121b) 및 데이터 도전체(171, 175) 사이에 정렬 오차가 생길 수 있다. 특히, 도 5에 도시한 바와 같이 게이트 도전체(121a, 121b)와 데이터 도전체(171, 175) 사이에 화살표 방향 성분에 정렬 오차가 생겨 데이터 도전체(171, 175)가 게이트 도전체(121a, 121b)를 기준으로 한 목표 위치에서 왼쪽 또는 오른쪽으로 이동할 경우 드레인 전극(175)과 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b) 사이의 중첩 면적에 변화가 생긴다.
그러나 본 발명의 실시예에서는 모든 화소(R, G, B)에서 드레인 전극(175)이 제1 소스 전극(173a) 및 제2 소스 전극(173b)의 왼쪽에 동일하게 위치하므로 데이터 도전체(171, 175)가 게이트 도전체(121a, 121b)를 기준으로 왼쪽으로 이동할 경우 드레인 전극(175)과 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)의 중첩 면적은 균일하게 줄어들고, 데이터 도전체(171, 175)가 게이트 도전체(121a, 121b)를 기준으로 오른쪽으로 이동할 경우 드레인 전극(175)과 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)의 중첩 면적은 균일하게 늘어난다. 따라서 드레인 전극(175)과 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b) 사이의 기생 축전기(Cgd)의 용량은 모든 화소(R, G, B)에서 균일하게 변화한다.
도 3 내지 도 5에 도시한 실시예에서는 인접하는 데이터선(171)을 기준으로 오른쪽에 위치하는 제1 박막 트랜지스터(Qa)의 제1 소스 전극(173a)이 제2 소스 연결부(172b)보다 길이가 긴 제1 소스 연결부(172a)를 통해 데이터선(171)과 연결되고 제1 및 제2 박막 트랜지스터(Qa, Qb)의 제1 및 제2 소스 전극(173a, 173b)이 모두 드레인 전극(175)의 오른쪽에 위치하지만, 이와 반대로 데이터선(171)을 기준으로 왼쪽에 위치하는 제2 박막 트랜지스터(Qb)의 제2 소스 전극(173b)이 길이가 더 긴 제2 소스 연결부(172b)를 통해 데이터선(171)과 연결되고, 제1 및 제2 박막 트랜지스터(Qa, Qb)의 제1 및 제2 소스 전극(173a, 173b)이 모두 드레인 전극(175)의 왼쪽에 위치할 수도 있다. 이러한 경우에도 드레인 전극(175)과 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b) 사이의 기생 축전기(Cgd)의 용량은 모든 화소(R, G, B)에서 균일하게 변화할 수 있다.
저항성 접촉 부재(163, 165)는 그 아래의 반도체(151)와 그 위의 데이터 도전체(171, 175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 반도체(151)에는 제1 및 제2 소스 전극(173a, 173b)과 드레인 전극(175) 사이를 비롯하여 데이터 도전체(171, 175)로 가리지 않고 노출된 부분이 있다.
데이터 도전체(171, 175) 및 노출된 반도체(151) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)에는 드레인 전극(175) 의 확장부를 각각 드러내는 복수의 접촉 구멍(contact hole)(185)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191)이 형성되어 있다. 화소 전극(191)은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전극 표시판(200)의 공통 전극(270)과 함께 전기장을 생성함으로써 두 전극(191, 270) 사이의 액정층(3)의 액정 분자의 방향을 결정한다. 이와 같이 결정된 액정 분자의 방향에 따라 액정층(3)을 통과하는 빛의 편광이 달라진다. 화소 전극(191)과 공통 전극(270)은 그 사이의 액정층(3) 부분과 함께 액정 축전기를 이루어 제1 및 제2 박막 트랜지스터(Qa, Qb)가 턴 오프된 후에도 인가된 전압을 유지한다.
앞에서 설명한 바와 같이 모든 화소(R, G, B)에서 드레인 전극(175)과 제1 및 제2 게이트 전극(124a, 124b)의 중첩 면적이 정렬 오차에 의해 균일하게 변하므로 제1 게이트선(121a) 또는 제2 게이트선(121b)에 게이트 오프 전압(Voff)이 인가될 때 화소 전극(191)에 인가된 데이터 전압을 끌어내리는 킥백 전압 역시 균일하게 되어 세로줄 형태의 얼룩 등의 표시 불량을 줄일 수 있다.
이와 같이 두 화소 전극 열마다 하나의 데이터선(171)이 배치되어 데이터선(171)의 왼쪽 및 오른쪽에 데이터선(171)과 연결된 제1 및 제2 박막 트랜지스 터(Qa, Qb)가 위치하는 경우 제1 소스 연결부(172a) 등의 수단을 통해 제1 박막 트랜지스터(Qa) 및 제2 박막 트랜지스터(Qb)의 소스 전극(173a, 173b) 및 드레인 전극(175)의 위치 관계를 일정하게 함으로써 킥백 전압의 편차를 줄이고 세로줄 얼룩을 줄일 수 있다. 제1 박막 트랜지스터(Qa) 및 제2 박막 트랜지스터(Qb)의 소스 전극(173a, 173b) 및 드레인 전극(175)의 위치 관계를 동일하게 하는 방법은 본 발명의 실시예에 한정되지 않는다.
도 3 내지 도 5에 도시한 실시예에서 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)에서 박막 트랜지스터(Qa, Qb)의 상하 위치, 즉 연결된 게이트선(121a, 121b)의 위치는 앞에서 설명한 도 2에서와 동일하지만, 박막 트랜지스터(Qa, Qb)가 연결된 제1 게이트선(121a) 및 제2 게이트선(121b)은 도 3 내지 도 5 및 도 2에서와 다르게 바뀔 수 있다. 예를 들어, 화소(R, G, B)의 종류에 관계없이 데이터선(171)의 좌우에 연결된 제1 및 제2 박막 트랜지스터(Qa, Qb)의 상하 위치가 데이터선(171)마다 일정할 수도 있다.
다음 도 6 및 도 7을 참고하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에 대해 설명한다. 앞에서 설명한 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 동일한 설명은 생략한다.
도 6 및 도 7은 각각 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 도 6 및 도 7에 도시한 실시예는 각 구성 요소의 일부 형태를 제외하고는 거의 동일한 구조 및 연결 관계를 가진다.
절연 기판(도시하지 않음) 위에 복수의 제1 게이트 전극(124a)을 포함하는 제1 게이트선(121a) 및 제2 게이트 전극(124b)을 포함하는 제2 게이트선(121b)을 포함하는 복수의 게이트 도전체가 형성되어 있고, 그 위에 게이트 절연막(도시하지 않음)이 형성되어 있다. 게이트 절연막(140) 위에는 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)을 향하여 뻗은 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(도시하지 않음)가 형성되어 있다. 선형 반도체 위에는 복수의 저항성 접촉 부재(도시하지 않음)가 형성되어 있고, 그 위에는 복수의 데이터선(171)과 복수의 드레인 전극(175)을 포함하는 복수의 데이터 도전체가 형성되어 있다.
각 데이터선(171)은 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)을 향하여 오른쪽으로 뻗은 복수의 제1 소스 전극(173c), 그리고 제1 게이트 전극(124a) 또는 제2 게이트 전극(124b)을 향하여 왼쪽으로 뻗은 복수의 제2 소스 전극(173d)을 포함한다. 제1 소스 전극(173c) 및 제2 소스 전극(173d)은 서로 대칭인 형태를 가지며, 제1 소스 전극(173c)과 마주하는 드레인 전극(175)에 대한 제1 소스 전극(173c)의 위치와 제2 소스 전극(173d)과 마주하는 드레인 전극(175)에 대한 제2 소스 전극(173d)의 위치는 서로 반대이다. 예를 들어, 도 6에 도시한 바와 같이 제1 소스 전극(173c)은 그와 마주하는 드레인 전극(175)의 왼쪽에 위치하지만, 제2 소스 전극(173d)은 그와 마주하는 드레인 전극(175)의 오른쪽에 위치한다.
그러나 본 실시예에서도 앞선 실시예와 마찬가지로 길이가 서로 다른 소스 연결부(도시하지 않음) 등의 수단을 통해 모든 화소에서 제1 소스 전극(173c) 및 제2 소스 전극(173d)에 대한 드레인 전극(175)의 좌우 위치 계를 동일하게 할 수도 있다.
제1 게이트 전극(124a) 또는 제2 게이트 전극(124b), 제1 소스 전극(173c) 또는 제2 소스 전극(173d), 그리고 드레인 전극(175)은 반도체의 돌출부(154)와 함께 박막 트랜지스터를 이룬다.
데이터 도전체(171, 175) 및 노출된 반도체의 돌출부(154) 부분 위에는 접촉 구멍(185)을 포함하는 보호막(도시하지 않음)이 형성되어 있다. 보호막(180)은 무기 절연물 또는 유기 절연물 따위로 만들어지며 표면이 평탄할 수 있다. 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체의 돌출부(154) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(180) 위에는 복수의 화소 전극(191a)이 형성되어 있다. 화소 전극(191a)은 접촉 구멍(185)을 통해 드레인 전극(175)과 전기적 물리적으로 연결되어 데이터 전압을 인가 받는다.
제2 게이트선(121b)과 연결된 화소 전극(191a)은 열 방향으로 연장되어 제2 게이트 전극(124b)을 비롯한 제2 게이트선(121b)을 폭 방향, 즉 열 방향으로 덮어 제2 게이트선(121b)과 아래쪽에서 이웃하는 다른 쌍의 제1 게이트선(121a)에 근접하여 이웃한다. 제2 게이트선(121b)과 연결된 화소 전극(191a)은 제2 게이트선(121b)을 즉 열 방향으로 완전히 덮을 수 있다. 제2 게이트선(121b)과 연결된 화소 전극(191a)은 제2 게이트선(121b)과 제1 기생 축전기(Cgp1)를 형성함과 동시에 아래쪽에서 이웃하는 제1 게이트선(121a)과 제2 기생 축전기(Cgp2)를 형성한다. 따라서 제2 게이트선(121b)과 연결된 화소 전극(191a)의 데이터 전압은 제2 게이트 선(121b)에 게이트 오프 전압(Voff)이 인가될 때 드레인 전극(175)과 제2 게이트 전극(124b) 사이의 기생 축전기(Cgd) 및 제1 기생 축전기(Cgp21)에 의한 제1 킥백 전압의 영향을 받고 바로 다음에 아래쪽으로 이웃하는 제1 게이트선(121a)에 게이트 오프 전압(Voff)이 인가될 때 제2 기생 축전기(Cgp22)에 의한 제2 킥백 전압의 영향을 받는다.
제1 게이트선(121a)과 연결된 화소 전극(191a)도 제1 게이트 전극(124a)을 비롯하여 제1 게이트선(121a)을 열 방향으로 덮어 제1 게이트선(121a)과 제1 기생 축전기(Cgp1)를 형성한다. 제1 게이트선(121a)과 연결된 화소 전극(191a)도 제1 게이트선(121a)을 열 방향으로 완전히 덮을 수 있다. 따라서 제1 게이트선(121a)과 연결된 화소 전극(191a)의 데이터 전압은 제1 게이트선(121a)에 게이트 오프 전압(Voff)이 인가될 때 드레인 전극(175)과 제1 게이트 전극(124a) 사이의 기생 축전기(Cgd) 및 제1 기생 축전기(Cgp11)에 의한 제1 킥백 전압의 영향을 받는다. 또한 제1 게이트선(121a)과 연결된 화소 전극(191a)은 제1 게이트선(121a)과 한 쌍을 이루는 아래쪽의 제2 게이트선(121b)과 이웃하여 제2 기생 축전기(Cgp12)를 이루며, 제2 게이트선(121b)에 게이트 오프 전압(Voff)이 인가될 때 제2 기생 축전기(Cgp12)에 의한 제2 킥백 전압의 영향을 받는다.
이와 같이 화소 전극(191)이 자기와 연결된 제1 게이트선(121a) 또는 제2 게이트선(121b)(이하 '자기 게이트선'이라 함)을 열 방향으로 완전히 또는 적어도 일부분을 덮도록 형성함으로써 모든 화소 전극(191)의 데이터 전압은 자기 게이트선(121a, 121b)에 게이트 오프 전압(Voff)이 인가될 때 균일하게 제1 킥백 전압의 영향을 받고, 자기 게이트선 이후의 게이트선(121a, 121b)에 게이트 오프 전압(Voff)이 인가될 때도 모든 화소 전극(191)의 데이터 전압은 제2 킥백 전압의 영향을 받게 된다. 따라서 모든 화소 전극(191)이 균일하게 두 번의 킥백 전압에 의한 영향을 받게 되고 킥백 전압의 편차도 적게 되므로 세로줄 얼룩과 같은 표시 불량을 없앨 수 있다.
또한 화소 전극(191)이 박막 트랜지스터를 비롯해 자기 게이트선(121a, 121b)을 덮게 되므로 제1 및 제2 게이트선(121a, 121b)을 덮는 차광 부재(220)의 크기도 줄일 수 있고 개구율을 향상시킬 수 있다.
다음, 도 8을 참고하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에 대해 설명한다. 앞에서 설명한 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 동일한 설명은 생략한다.
도 8은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 도 8에 도시한 실시예는 앞에서 설명한 도 7에 도시한 실시예와 비교하면 화소 전극(191b)을 제외하고 동일한 구조를 가진다.
본 실시예에 따른 화소 전극(191b)은 도 7에 도시한 실시예와 달리 자기 게이트선(121a, 121b) 뿐만 아니라 자기 게이트선(121a, 121b) 이전에 위치하며 먼저 게이트 온 전압(Von)을 인가 받는 제1 게이트선(121a) 또는 제2 게이트선(121b)(이하 '이전 게이트선'이라 함)도 열 방향 또는 폭 방향으로 완전히 또는 적어도 일부분을 덮는다. 예를 들어 도 8에서, 왼쪽에 위치하는 화소 전극(191b)은 자기 게이트선인 제1 게이트선(121a) 및 그 위에 위치하는 제2 게이트선(121b)을 열 방향으 로 완전히 또는 적어도 일부를 덮고, 오른쪽에 위치하는 화소 전극(191b)은 자기 게이트선인 제2 게이트선(121b) 및 그 위에 위치하는 제1 게이트선(121a)을 열 방향으로 완전히 또는 적어도 일부를 덮는다. 이와 같이 화소 전극(191b)으로 자기 게이트선(121a, 121b)의 바로 이전에 위치하는 이전 게이트선(121a, 121b)을 덮음으로써 덮인 이전 게이트선(121a, 121b)과 해당 화소 전극(191b)의 바로 이전 행에 위치하는 화소 전극(191b)(이하 '이전 화소 전극'이라 함) 사이를 차폐하여 이전 화소 전극(191b)의 데이터 전압에 제2 킥백 전압에 의한 영향이 미치지 않도록 한다. 따라서 모든 화소 전극(191b)은 자기 게이트선(121a, 121b)에 의한 제1 킥백 전압의 영향만 받으며 세로줄 얼룩에 의한 불량을 줄일 수 있다.
도 8에 도시한 바와 달리 제2 게이트선(121b)과 연결된 화소 전극(191b)은 자기 게이트선인 제2 게이트선(121b)을 열 방향으로 완전히 중첩하지 않을 수 있으며, 이 경우 제2 킥백 전압의 영향이 작아지므로 제2 게이트선(121b)과 연결된 화소 전극(191b)은 이전 게이트선인 제1 게이트선(121a)과 중첩하지 않을 수 있다.
본 발명의 여러 실시예에 따른 박막 트랜지스터 표시판은 액정 표시 장치 이외에도 여러 종류의 다양한 표시 장치에 적용될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 포함하는 표시 장치의 블록도이고,
도 2는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 포함하는 표시 장치의 블록도이고,
도 3은 본 발명의 한 실시예에 따른 표시판 조립체의 배치도이고,
도 4는 도 3의 표시판 조립체를 IV-IV 선을 따라 잘라 도시한 단면도이고,
도 5는 도 3의 표시판 조립체의 일부를 도시한 배치도이고,
도 6, 도 7 및 도 8은 각각 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
<도면의 주요 부분에 대한 부호의 설명>
3: 액정층 100: 박막 트랜지스터 표시판
200: 공통 전극 표시판 110, 210: 기판
121a, 121b: 게이트선 124a, 124b: 게이트 전극
140: 게이트 절연막
151, 152, 154, 154a, 154b: 반도체
163, 165: 저항성 접촉 부재 171: 데이터선
173a, 173b, 173c, 173d: 소스 전극
175: 드레인 전극 180: 보호막
185: 접촉 구멍 191, 191a, 191b: 화소 전극
220: 차광 부재 230: 색필터
250: 덮개막 270: 공통 전극
300: 표시판 조립체 400: 게이트 구동부
500: 데이터 구동부 PX, R, G, B: 화소

Claims (22)

  1. 행 방향으로 이웃하는 제1 화소 전극 및 제2 화소 전극,
    열 방향으로 뻗으며 데이터 전압을 전달하고 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 위치하는 데이터선,
    행 방향으로 뻗으며 서로 이웃하는 제1 게이트선 및 제2 게이트선,
    상기 제1 게이트선과 연결된 제1 게이트 전극, 상기 데이터선과 연결된 제1 소스 전극, 그리고 상기 제1 소스 전극과 마주하며 상기 제1 화소 전극과 연결되어 있는 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 그리고
    상기 제2 게이트선과 연결된 제2 게이트 전극, 상기 데이터선과 연결된 제2 소스 전극, 그리고 상기 제2 소스 전극과 마주하며 상기 제2 화소 전극과 연결되어 있는 제2 드레인 전극을 포함하는 제2 박막 트랜지스터
    를 포함하고,
    상기 제1 드레인 전극에 대한 상기 제1 소스 전극의 상대적 위치는 상기 제2 드레인 전극에 대한 상기 제2 소스 전극의 상대적 위치와 동일하고,
    상기 제1 소스 전극은 제1 소스 연결부를 통해 상기 데이터선에 연결되고, 상기 제2 소스 전극은 제2 소스 연결부를 통해 상기 데이터선에 연결되며,
    상기 제1 소스 연결부의 길이는 상기 제2 소스 연결부의 길이보다 긴
    박막 트랜지스터 표시판.
  2. 삭제
  3. 제1항에서,
    상기 제1 박막 트랜지스터는 상기 데이터선을 기준으로 오른쪽에 위치하고, 상기 제2 박막 트랜지스터는 상기 데이터선을 기준으로 왼쪽에 위치하는 박막 트랜지스터 표시판.
  4. 제3항에서,
    열 방향을 기준으로 상기 제1 소스 전극은 상기 제1 드레인 전극의 오른쪽에 위치하고, 상기 제2 소스 전극은 상기 제2 드레인 전극의 오른쪽에 위치하는 박막 트랜지스터 표시판.
  5. 제1항에서,
    상기 제1 박막 트랜지스터는 상기 데이터선을 기준으로 왼쪽에 위치하고, 상기 제2 박막 트랜지스터는 상기 데이터선을 기준으로 오른쪽에 위치하는 박막 트랜지스터 표시판.
  6. 제5항에서,
    열 방향을 기준으로 상기 제1 소스 전극은 상기 제1 드레인 전극의 왼쪽에 위치하고, 상기 제2 소스 전극은 상기 제2 드레인 전극의 왼쪽에 위치하는 박막 트랜지스터 표시판.
  7. 제1항에서,
    상기 제1 화소 전극은 상기 제1 게이트선을 열 방향으로 덮고, 상기 제2 화소 전극은 상기 제2 게이트선을 덮는 박막 트랜지스터 표시판.
  8. 제7항에서,
    상기 제1 화소 전극은 상기 제2 게이트선은 덮지 않고, 상기 제2 화소 전극은 상기 제1 게이트선은 덮지 않는 박막 트랜지스터 표시판.
  9. 삭제
  10. 제1항에서,
    상기 제1 게이트선은 상기 제2 게이트선보다 먼저 게이트 온 전압을 인가 받고,
    상기 제2 화소 전극은 상기 제1 게이트선을 열 방향으로 덮는
    박막 트랜지스터 표시판.
  11. 행렬 형태로 배열되어 있는 복수의 화소 전극,
    열 방향으로 뻗으며 두 화소 전극 열마다 하나씩 배치되어 있는 복수의 데이터선, 그리고
    행 방향으로 뻗으며 한 화소 전극 행마다 두 개씩 배치되어 있는 복수의 게이트선
    을 포함하고,
    상기 복수의 데이터선 중 제1 데이터선을 사이에 두고 행 방향으로 인접하는 한 쌍의 화소 전극은 제1 화소 전극과 제2 화소 전극을 포함하고,
    상기 제1 화소 전극 및 상기 제2 화소 전극이 위치하는 제1 화소 전극 행에 배치된 두 개의 게이트선은 제1 게이트선 및 제2 게이트선을 포함하고,
    상기 제1 화소 전극은 상기 제1 데이터선과 연결된 제1 소스 전극, 상기 제1 소스 전극과 마주하는 제1 드레인 전극, 그리고 제1 게이트 전극을 포함하는 제1 박막 트랜지스터와 연결되어 있고,
    상기 제2 화소 전극은 상기 제1 데이터선과 연결된 제2 소스 전극, 상기 제2 소스 전극과 마주하는 제2 드레인 전극, 그리고 제2 게이트 전극을 포함하는 제2 박막 트랜지스터와 연결되어 있고,
    상기 제1 드레인 전극에 대한 상기 제1 소스 전극의 상대적 위치는 상기 제2 드레인 전극에 대한 상기 제2 소스 전극의 상대적 위치와 동일하고,
    상기 제1 소스 전극은 제1 소스 연결부를 통해 상기 제1 데이터선과 연결되고, 상기 제2 소스 전극은 제2 소스 연결부를 통해 상기 제1 데이터선과 연결되며,
    상기 제1 소스 연결부의 길이는 상기 제2 소스 연결부의 길이보다 긴
    박막 트랜지스터 표시판.
  12. 제11항에서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 각각 상기 제1 게이트선 및 상기 제2 게이트선 중 어느 하나에 연결되어 있으며 서로 다른 게이트선에 연결되어 있는 박막 트랜지스터 표시판.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
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