JPH09232234A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
- Publication number
- JPH09232234A JPH09232234A JP8035964A JP3596496A JPH09232234A JP H09232234 A JPH09232234 A JP H09232234A JP 8035964 A JP8035964 A JP 8035964A JP 3596496 A JP3596496 A JP 3596496A JP H09232234 A JPH09232234 A JP H09232234A
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- JP
- Japan
- Prior art keywords
- layer
- pin diode
- type
- compound semiconductor
- gaas
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Abstract
(57)【要約】
【課題】 MMICにおけるPINダイオードとFET
増幅器を別個に形成する問題点を改良する。 【解決手段】 半絶縁性化合物半導体基板101上に少
なくともp型層102、アンドープ高抵抗層103、n
型層104がこの順に積層され、前記p型層、アンドー
プ高抵抗層およびn型層とで構成されたPINダイオー
ドと、前記n型層104を能動層として構成された電界
効果トランジスタと、前記PINダイオードと前記電界
効果トランジスタの間に設けられた電気的接続手段11
0とを具備した化合物半導体装置。また、上記における
アンドープ高抵抗層とn型層とがヘテロ接合でかつHE
MTである。
増幅器を別個に形成する問題点を改良する。 【解決手段】 半絶縁性化合物半導体基板101上に少
なくともp型層102、アンドープ高抵抗層103、n
型層104がこの順に積層され、前記p型層、アンドー
プ高抵抗層およびn型層とで構成されたPINダイオー
ドと、前記n型層104を能動層として構成された電界
効果トランジスタと、前記PINダイオードと前記電界
効果トランジスタの間に設けられた電気的接続手段11
0とを具備した化合物半導体装置。また、上記における
アンドープ高抵抗層とn型層とがヘテロ接合でかつHE
MTである。
Description
【0001】
【発明の属する技術分野】本発明は化合物半導体装置に
係り、PINダイオードと電界効果型トランジスタ(以
下FETと記す)増幅器を複合化した構造のモノリシッ
クマイクロ波集積回路(以下MMICと記す)に関す
る。
係り、PINダイオードと電界効果型トランジスタ(以
下FETと記す)増幅器を複合化した構造のモノリシッ
クマイクロ波集積回路(以下MMICと記す)に関す
る。
【0002】
【従来の技術】GaAsなどの化合物半導体を材料とす
るマイクロ波半導体素子は、高出力、高周波化が進み、
無線通信やレーダなどに広く用いられている。特に最近
は、小型化、低価格化、高信頼化を図るために、1チッ
プ上に複数の能動素子と受動素子を形成するモノリシッ
クマイクロ波集積回路(以下MMICと記す)の開発・
製品化が活発になっている。
るマイクロ波半導体素子は、高出力、高周波化が進み、
無線通信やレーダなどに広く用いられている。特に最近
は、小型化、低価格化、高信頼化を図るために、1チッ
プ上に複数の能動素子と受動素子を形成するモノリシッ
クマイクロ波集積回路(以下MMICと記す)の開発・
製品化が活発になっている。
【0003】現在製品化されているMMICは、多段の
増幅器に入出力の整合回路とバイアス回路を付加したも
のがほとんどである。今後は異なる素子を集積化し、多
機能化、複合化を進めることが望まれている。例として
レーダの送信部を挙げると、レーダでは送信用電力増幅
器とスイッチや移相器とが組み合わされて使用されるこ
とが多く、これらの素子が複合化されれば、小型化、低
価格化が可能になり利点が大きい。
増幅器に入出力の整合回路とバイアス回路を付加したも
のがほとんどである。今後は異なる素子を集積化し、多
機能化、複合化を進めることが望まれている。例として
レーダの送信部を挙げると、レーダでは送信用電力増幅
器とスイッチや移相器とが組み合わされて使用されるこ
とが多く、これらの素子が複合化されれば、小型化、低
価格化が可能になり利点が大きい。
【0004】従来、スイッチもしくは移相器と電力増幅
器とを一体化してMMICを形成するためには、プロセ
ス上の困難を回避するために、両素子とも電界効果型ト
ランジスタ(以下FETと記す)を用いることが多かっ
た。しかしながらFETスイッチは、PINダイオード
に比べて、損失が大きい、アイソレーションが悪い、耐
電力性に劣るという問題があり、PINダイオードとF
ET電力増幅器との複合化が望まれていた。
器とを一体化してMMICを形成するためには、プロセ
ス上の困難を回避するために、両素子とも電界効果型ト
ランジスタ(以下FETと記す)を用いることが多かっ
た。しかしながらFETスイッチは、PINダイオード
に比べて、損失が大きい、アイソレーションが悪い、耐
電力性に劣るという問題があり、PINダイオードとF
ET電力増幅器との複合化が望まれていた。
【0005】このような要請に応えるために、PINダ
イオードとFET電力増幅器とを集積化したMMICの
試作例が報告されている。以下本発明の従来例として、
PINダイオードとFET増幅器とを集積化したMMI
Cの製造方法とその構造につき図5、および図6(a)
〜(d)を参照して説明する。
イオードとFET電力増幅器とを集積化したMMICの
試作例が報告されている。以下本発明の従来例として、
PINダイオードとFET増幅器とを集積化したMMI
Cの製造方法とその構造につき図5、および図6(a)
〜(d)を参照して説明する。
【0006】図5、および図6(a)〜(d)はPIN
ダイオードとFETとを集積化したMMICの製造工程
を示すいずれも断面図である。まず図5に示すように、
MBE法もしくはMOCVD法により、半絶縁性GaA
s基板(301)上にPINダイオードを形成するため
の結晶層として、n+ 型GaAs層(302)、i型G
aAs層(303)、p+ 型GaAs層(304)を順
次成長させる。
ダイオードとFETとを集積化したMMICの製造工程
を示すいずれも断面図である。まず図5に示すように、
MBE法もしくはMOCVD法により、半絶縁性GaA
s基板(301)上にPINダイオードを形成するため
の結晶層として、n+ 型GaAs層(302)、i型G
aAs層(303)、p+ 型GaAs層(304)を順
次成長させる。
【0007】次に図6(a)に示す如く、PINダイオ
ード形成予定域を残して、n+ 型GaAs層(302)
の一部分と半絶縁性GaAs基板(301)が露出する
ようにメサエッチングを行う。続いて図6(b)に示す
ように、露出した半絶縁性GaAs基板(301)上の
FET増幅器形成予定域に、選択エピタキシャル成長法
により、アンドープGaAs層(305)およびn型G
aAs層(306)を成長させる。続いて図6(c)に
示すように、PINダイオードのp+ 型GaAs層(3
04)、およびn+ 型GaAs層(302)上の所望の
領域にオーム性電極(307)、(308)を各々形成
する。またFET増幅器のソース、ドレインおよびゲー
ト電極として、n型GaAs層(306)上の所望の領
域にオーム性電極(309)、(310)およびショッ
トキー電極(311)を順次形成する。
ード形成予定域を残して、n+ 型GaAs層(302)
の一部分と半絶縁性GaAs基板(301)が露出する
ようにメサエッチングを行う。続いて図6(b)に示す
ように、露出した半絶縁性GaAs基板(301)上の
FET増幅器形成予定域に、選択エピタキシャル成長法
により、アンドープGaAs層(305)およびn型G
aAs層(306)を成長させる。続いて図6(c)に
示すように、PINダイオードのp+ 型GaAs層(3
04)、およびn+ 型GaAs層(302)上の所望の
領域にオーム性電極(307)、(308)を各々形成
する。またFET増幅器のソース、ドレインおよびゲー
ト電極として、n型GaAs層(306)上の所望の領
域にオーム性電極(309)、(310)およびショッ
トキー電極(311)を順次形成する。
【0008】最後にPINダイオードとFET増幅器と
を、図6(d)に示すように配線金属(312)で接続
することによりPINダイオードとFET増幅器とを集
積化したMMICが完成する。
を、図6(d)に示すように配線金属(312)で接続
することによりPINダイオードとFET増幅器とを集
積化したMMICが完成する。
【0009】
【発明が解決しようとする課題】上述した構造のMMI
Cの製造においては、PINダイオードとFET増幅器
を独立して形成するために、選択エピタキシャル成長が
必要になるという問題があった。選択エピタキシャル成
長においては、第一にメサエッチング後の大気にさらさ
れた表面にエピタキシャル成長を行うため、基板と成長
層との界面に高密度のトラップが生じ易い。この界面ト
ラップのために、FETのピンチオフ特性が悪くなる等
の問題が生じる。
Cの製造においては、PINダイオードとFET増幅器
を独立して形成するために、選択エピタキシャル成長が
必要になるという問題があった。選択エピタキシャル成
長においては、第一にメサエッチング後の大気にさらさ
れた表面にエピタキシャル成長を行うため、基板と成長
層との界面に高密度のトラップが生じ易い。この界面ト
ラップのために、FETのピンチオフ特性が悪くなる等
の問題が生じる。
【0010】第二に、選択エピタキシャル成長は通常6
00℃前後の高温で行われるため、PINダイオードの
n+ /i層、p+ /i層の層間で不純物の拡散が生じ、
接合の不純物プロファイルがだれる結果PINダイオー
ド特性が悪化する。第三に、図5、および図6(a)〜
(d)に示す従来の構成と製造の工程ではエピタキシャ
ル成長を2回行う必要があるため、プロセスが複雑にな
らざるを得ず、歩留りの低下を招く。
00℃前後の高温で行われるため、PINダイオードの
n+ /i層、p+ /i層の層間で不純物の拡散が生じ、
接合の不純物プロファイルがだれる結果PINダイオー
ド特性が悪化する。第三に、図5、および図6(a)〜
(d)に示す従来の構成と製造の工程ではエピタキシャ
ル成長を2回行う必要があるため、プロセスが複雑にな
らざるを得ず、歩留りの低下を招く。
【0011】
【課題を解決するための手段】本発明に係る化合物半導
体装置は、半絶縁性化合物半導体基板上に少なくともp
型層、アンドープ高抵抗層、n型層がこの順に積層さ
れ、前記p型層、アンドープ高抵抗層およびn型層とで
構成されたPINダイオードと、前記n型層を能動層と
して構成された電界効果トランジスタと、前記PINダ
イオードと前記電界効果トランジスタの間に設けられた
電気的接続手段とを具備したことを特徴とする。
体装置は、半絶縁性化合物半導体基板上に少なくともp
型層、アンドープ高抵抗層、n型層がこの順に積層さ
れ、前記p型層、アンドープ高抵抗層およびn型層とで
構成されたPINダイオードと、前記n型層を能動層と
して構成された電界効果トランジスタと、前記PINダ
イオードと前記電界効果トランジスタの間に設けられた
電気的接続手段とを具備したことを特徴とする。
【0012】また、上記化合物半導体装置におけるアン
ドープ高抵抗層とn型層とがヘテロ接合を形成し、電界
効果トランジスタが高電子移動度トランジスタであるこ
とを特徴とする。
ドープ高抵抗層とn型層とがヘテロ接合を形成し、電界
効果トランジスタが高電子移動度トランジスタであるこ
とを特徴とする。
【0013】さらに、上記化合物半導体装置における半
絶縁性化合物半導体基板がGaAsまたはInPである
ことを特徴とする。
絶縁性化合物半導体基板がGaAsまたはInPである
ことを特徴とする。
【0014】また、上記化合物半導体装置における化合
物半導体装置がPINダイオード、電界効果トランジス
タに加え伝送線路と受動素子とを含むMMICであるこ
とを特徴とする。
物半導体装置がPINダイオード、電界効果トランジス
タに加え伝送線路と受動素子とを含むMMICであるこ
とを特徴とする。
【0015】本発明によれば選択エピタキシャル成長を
行うことなく、PINダイオードとFET増幅器を複合
化した構造のMMICを提供することが可能となる。こ
の結果、PINダイオード、FET増幅器両素子の特性
を悪化させることなく、かつ高い歩留りでMMICを製
造できる。
行うことなく、PINダイオードとFET増幅器を複合
化した構造のMMICを提供することが可能となる。こ
の結果、PINダイオード、FET増幅器両素子の特性
を悪化させることなく、かつ高い歩留りでMMICを製
造できる。
【0016】
【発明の実施の形態】以下本発明の第一の実施例とし
て、PINダイオードとGaAsFETとを複合化した
構造のMMICについて、図1(a)〜(c)および図
2に示される製造工程図を参照して説明する。
て、PINダイオードとGaAsFETとを複合化した
構造のMMICについて、図1(a)〜(c)および図
2に示される製造工程図を参照して説明する。
【0017】図1(a)〜(c)および図2は製造工程
を示すいずれも断面図である。まず図1(a)に示すよ
うに、半絶縁性GaAs基板(101)上にPINダイ
オードを形成するための結晶層として、p+ 型GaAs
層(102)、i型GaAs層(103)、n型GaA
s層(104)を順次成長させる。
を示すいずれも断面図である。まず図1(a)に示すよ
うに、半絶縁性GaAs基板(101)上にPINダイ
オードを形成するための結晶層として、p+ 型GaAs
層(102)、i型GaAs層(103)、n型GaA
s層(104)を順次成長させる。
【0018】次に図1(b)に示すように、素子間を分
離するために、PINダイオードおよびFET形成予定
域を残して、p+ 型GaAs層(102)に達するまで
メサエッチングを行う。
離するために、PINダイオードおよびFET形成予定
域を残して、p+ 型GaAs層(102)に達するまで
メサエッチングを行う。
【0019】続いて、図1(c)に示すようにPINダ
イオードのn型層およびp+ 型層上にオーム性電極
((105)、(106))を形成する。またGaAs
FET形成予定域のn型層上にソース、ドレイン電極と
してオーム性電極((107)、(108))を、ゲー
ト電極としてショットキー接合(109)を形成する。
イオードのn型層およびp+ 型層上にオーム性電極
((105)、(106))を形成する。またGaAs
FET形成予定域のn型層上にソース、ドレイン電極と
してオーム性電極((107)、(108))を、ゲー
ト電極としてショットキー接合(109)を形成する。
【0020】最後にPINダイオードとGaAsFET
とを接続する配線(110)を形成して、図2に示す構
造のPINダイオードとGaAsFETとを複合化した
MMICが完成する。
とを接続する配線(110)を形成して、図2に示す構
造のPINダイオードとGaAsFETとを複合化した
MMICが完成する。
【0021】次に本発明の第二の実施例として、PIN
ダイオードと高電子移動度トランジスタ(以下HEMT
と記す)を複合化した構造のMMICについて、図3
(a),(b)および図4(a),(b)に示される製
造工程図を参照して説明する。
ダイオードと高電子移動度トランジスタ(以下HEMT
と記す)を複合化した構造のMMICについて、図3
(a),(b)および図4(a),(b)に示される製
造工程図を参照して説明する。
【0022】図3(a),(b)および図4(a),
(b)は製造工程を示すいずれも断面図である。まず、
図3(a)に示すように、半絶縁性GaAs基板(20
1)上にp+ 型GaAs層(202)、i型GaAs層
(203)、n+ 型AlGaAs層(204)を順次成
長させる。
(b)は製造工程を示すいずれも断面図である。まず、
図3(a)に示すように、半絶縁性GaAs基板(20
1)上にp+ 型GaAs層(202)、i型GaAs層
(203)、n+ 型AlGaAs層(204)を順次成
長させる。
【0023】次にPINダイオードおよびHEMT形成
予定域を残して、p+ 型GaAs層に達するまでエッチ
ングを行い、素子間を分離する(図3(b))。
予定域を残して、p+ 型GaAs層に達するまでエッチ
ングを行い、素子間を分離する(図3(b))。
【0024】続いて図4(a)に示すように、PINダ
イオードとHEMT両素子に各々オーム性電極(20
5)、(206)と(207)、(208)およびHE
MTのゲート電極として、ショットキー接合電極(20
9)を形成する。
イオードとHEMT両素子に各々オーム性電極(20
5)、(206)と(207)、(208)およびHE
MTのゲート電極として、ショットキー接合電極(20
9)を形成する。
【0025】最後に両素子を接続する配線(210)を
形成して図4(b)に示す構造のPINダイオードとH
EMTとを複合化したMMICが完成する。
形成して図4(b)に示す構造のPINダイオードとH
EMTとを複合化したMMICが完成する。
【0026】叙上の実施例の説明によって明らかなよう
に、本発明によれば従来の問題をすべて解消することが
出来る。まず、本発明では選択エピタキシャル成長が不
要であるため、PINダイオードの層間の不純物拡散が
なく、また、FETもしくはHEMTと基板との界面ト
ラップが生じることもないため、両素子とも良好な特性
が得られる。さらに、第1、2の実施例で明らかなよう
に、従来の製造工程に比べて、工程が単純でかつ短い。
従って、高い歩留りで製造することが可能である。
に、本発明によれば従来の問題をすべて解消することが
出来る。まず、本発明では選択エピタキシャル成長が不
要であるため、PINダイオードの層間の不純物拡散が
なく、また、FETもしくはHEMTと基板との界面ト
ラップが生じることもないため、両素子とも良好な特性
が得られる。さらに、第1、2の実施例で明らかなよう
に、従来の製造工程に比べて、工程が単純でかつ短い。
従って、高い歩留りで製造することが可能である。
【0027】なお、第1、2の実施例ではGaAsを基
板とする構造のMMICについて例示したが、本発明は
用いられる基板の種類になんら拘束されるものではな
く、InP等他の化合物半導体にも広く適用でき、同様
の効果が得られる。
板とする構造のMMICについて例示したが、本発明は
用いられる基板の種類になんら拘束されるものではな
く、InP等他の化合物半導体にも広く適用でき、同様
の効果が得られる。
【0028】
【発明の効果】本発明によれば、製造工程で選択エピタ
キシャル成長が不要であるのでPINダイオードの層間
に不純物拡散がなく、また、FETもしくはHEMTと
基板との界面トラップが生じることもないので、両素子
とも良好な特性が得られる。さらに、その製造において
工程が短くかつ単純であることから高い製造歩留りが得
られるなどの顕著な利点が得られる。次に本発明は基板
の種類に限定なく適用できる利点もある。
キシャル成長が不要であるのでPINダイオードの層間
に不純物拡散がなく、また、FETもしくはHEMTと
基板との界面トラップが生じることもないので、両素子
とも良好な特性が得られる。さらに、その製造において
工程が短くかつ単純であることから高い製造歩留りが得
られるなどの顕著な利点が得られる。次に本発明は基板
の種類に限定なく適用できる利点もある。
【図1】(a)ないし(c)は本発明に係る第1の実施
例のMMICの製造工程を説明するための一部を工程順
に示すいずれも断面図、
例のMMICの製造工程を説明するための一部を工程順
に示すいずれも断面図、
【図2】本発明に係る第1の実施例のMMICの製造工
程を説明するための一部を図1に引き続き示す断面図、
程を説明するための一部を図1に引き続き示す断面図、
【図3】(a)および(b)は本発明に係る第2の実施
例のMMICの製造工程を説明するための一部を工程順
に示すいずれも断面図、
例のMMICの製造工程を説明するための一部を工程順
に示すいずれも断面図、
【図4】(a)および(b)は本発明に係る第2の実施
例のMMICの製造工程を説明するための一部を図3に
引き続き示すいずれも断面図、
例のMMICの製造工程を説明するための一部を図3に
引き続き示すいずれも断面図、
【図5】従来例のMMICの製造工程を説明するための
一部を示す断面図、
一部を示す断面図、
【図6】(a)ないし(d)は従来例のMMICの製造
工程を説明するための一部を図5に引き続き示すいずれ
も示す断面図。
工程を説明するための一部を図5に引き続き示すいずれ
も示す断面図。
101,201,301…半絶縁性GaAs基板 102,202,304…p+ 型GaAs層 103,203,303…i型GaAs層 104,306…n型GaAs層 204,302…n+ 型GaAs層 305…アンドープGaAs層 105〜108,205〜208,307〜310…オ
ーミック電極 109,209,311…ショットキー電極 110,210,312…配線金属
ーミック電極 109,209,311…ショットキー電極 110,210,312…配線金属
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/778 H01L 31/10 A 21/338 29/812 31/10
Claims (4)
- 【請求項1】 半絶縁性化合物半導体基板上に少なくと
もp型層、アンドープ高抵抗層、n型層がこの順に積層
され、前記p型層、アンドープ高抵抗層およびn型層と
で構成されたPINダイオードと、前記n型層を能動層
として構成された電界効果トランジスタと、前記PIN
ダイオードと前記電界効果トランジスタの間に設けられ
た電気的接続手段とを具備したことを特徴とする化合物
半導体装置。 - 【請求項2】 アンドープ高抵抗層とn型層とがヘテロ
接合を形成し、電界効果トランジスタが高電子移動度ト
ランジスタであることを特徴とする請求項1記載の化合
物半導体装置。 - 【請求項3】 半絶縁性化合物半導体基板がGaAsま
たはInPであることを特徴とする請求項1記載の化合
物半導体装置。 - 【請求項4】 化合物半導体装置がPINダイオード、
電界効果トランジスタに加え伝送線路と受動素子とを含
むモノリシックマイクロ波集積回路であることを特徴と
する請求項1記載の化合物半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8035964A JPH09232234A (ja) | 1996-02-23 | 1996-02-23 | 化合物半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8035964A JPH09232234A (ja) | 1996-02-23 | 1996-02-23 | 化合物半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09232234A true JPH09232234A (ja) | 1997-09-05 |
Family
ID=12456650
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8035964A Abandoned JPH09232234A (ja) | 1996-02-23 | 1996-02-23 | 化合物半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09232234A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002151668A (ja) * | 2000-11-10 | 2002-05-24 | Denso Corp | 光集積回路およびその製造方法 |
CN108615730A (zh) * | 2016-12-13 | 2018-10-02 | 现代自动车株式会社 | 半导体器件及其制造方法 |
CN113611768A (zh) * | 2021-07-08 | 2021-11-05 | 西安电子科技大学芜湖研究院 | 一种光敏场效应晶体管 |
-
1996
- 1996-02-23 JP JP8035964A patent/JPH09232234A/ja not_active Abandoned
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002151668A (ja) * | 2000-11-10 | 2002-05-24 | Denso Corp | 光集積回路およびその製造方法 |
CN108615730A (zh) * | 2016-12-13 | 2018-10-02 | 现代自动车株式会社 | 半导体器件及其制造方法 |
CN108615730B (zh) * | 2016-12-13 | 2023-05-23 | 现代自动车株式会社 | 半导体器件及其制造方法 |
CN113611768A (zh) * | 2021-07-08 | 2021-11-05 | 西安电子科技大学芜湖研究院 | 一种光敏场效应晶体管 |
CN113611768B (zh) * | 2021-07-08 | 2024-02-20 | 西安电子科技大学芜湖研究院 | 一种光敏场效应晶体管 |
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