JPH09232234A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
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- JPH09232234A JPH09232234A JP8035964A JP3596496A JPH09232234A JP H09232234 A JPH09232234 A JP H09232234A JP 8035964 A JP8035964 A JP 8035964A JP 3596496 A JP3596496 A JP 3596496A JP H09232234 A JPH09232234 A JP H09232234A
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- Japan
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- pin diode
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- compound semiconductor
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Abstract
(57)【要約】
【課題】 ＭＭＩＣにおけるＰＩＮダイオードとＦＥＴ
増幅器を別個に形成する問題点を改良する。 【解決手段】 半絶縁性化合物半導体基板１０１上に少
なくともｐ型層１０２、アンドープ高抵抗層１０３、ｎ
型層１０４がこの順に積層され、前記ｐ型層、アンドー
プ高抵抗層およびｎ型層とで構成されたＰＩＮダイオー
ドと、前記ｎ型層１０４を能動層として構成された電界
効果トランジスタと、前記ＰＩＮダイオードと前記電界
効果トランジスタの間に設けられた電気的接続手段１１
０とを具備した化合物半導体装置。また、上記における
アンドープ高抵抗層とｎ型層とがヘテロ接合でかつＨＥ
ＭＴである。
増幅器を別個に形成する問題点を改良する。 【解決手段】 半絶縁性化合物半導体基板１０１上に少
なくともｐ型層１０２、アンドープ高抵抗層１０３、ｎ
型層１０４がこの順に積層され、前記ｐ型層、アンドー
プ高抵抗層およびｎ型層とで構成されたＰＩＮダイオー
ドと、前記ｎ型層１０４を能動層として構成された電界
効果トランジスタと、前記ＰＩＮダイオードと前記電界
効果トランジスタの間に設けられた電気的接続手段１１
０とを具備した化合物半導体装置。また、上記における
アンドープ高抵抗層とｎ型層とがヘテロ接合でかつＨＥ
ＭＴである。
Description
【０００１】
【発明の属する技術分野】本発明は化合物半導体装置に
係り、ＰＩＮダイオードと電界効果型トランジスタ（以
下ＦＥＴと記す）増幅器を複合化した構造のモノリシッ
クマイクロ波集積回路（以下ＭＭＩＣと記す）に関す
る。
係り、ＰＩＮダイオードと電界効果型トランジスタ（以
下ＦＥＴと記す）増幅器を複合化した構造のモノリシッ
クマイクロ波集積回路（以下ＭＭＩＣと記す）に関す
る。
【０００２】
【従来の技術】ＧａＡｓなどの化合物半導体を材料とす
るマイクロ波半導体素子は、高出力、高周波化が進み、
無線通信やレーダなどに広く用いられている。特に最近
は、小型化、低価格化、高信頼化を図るために、１チッ
プ上に複数の能動素子と受動素子を形成するモノリシッ
クマイクロ波集積回路（以下ＭＭＩＣと記す）の開発・
製品化が活発になっている。
るマイクロ波半導体素子は、高出力、高周波化が進み、
無線通信やレーダなどに広く用いられている。特に最近
は、小型化、低価格化、高信頼化を図るために、１チッ
プ上に複数の能動素子と受動素子を形成するモノリシッ
クマイクロ波集積回路（以下ＭＭＩＣと記す）の開発・
製品化が活発になっている。
【０００３】現在製品化されているＭＭＩＣは、多段の
増幅器に入出力の整合回路とバイアス回路を付加したも
のがほとんどである。今後は異なる素子を集積化し、多
機能化、複合化を進めることが望まれている。例として
レーダの送信部を挙げると、レーダでは送信用電力増幅
器とスイッチや移相器とが組み合わされて使用されるこ
とが多く、これらの素子が複合化されれば、小型化、低
価格化が可能になり利点が大きい。
増幅器に入出力の整合回路とバイアス回路を付加したも
のがほとんどである。今後は異なる素子を集積化し、多
機能化、複合化を進めることが望まれている。例として
レーダの送信部を挙げると、レーダでは送信用電力増幅
器とスイッチや移相器とが組み合わされて使用されるこ
とが多く、これらの素子が複合化されれば、小型化、低
価格化が可能になり利点が大きい。
【０００４】従来、スイッチもしくは移相器と電力増幅
器とを一体化してＭＭＩＣを形成するためには、プロセ
ス上の困難を回避するために、両素子とも電界効果型ト
ランジスタ（以下ＦＥＴと記す）を用いることが多かっ
た。しかしながらＦＥＴスイッチは、ＰＩＮダイオード
に比べて、損失が大きい、アイソレーションが悪い、耐
電力性に劣るという問題があり、ＰＩＮダイオードとＦ
ＥＴ電力増幅器との複合化が望まれていた。
器とを一体化してＭＭＩＣを形成するためには、プロセ
ス上の困難を回避するために、両素子とも電界効果型ト
ランジスタ（以下ＦＥＴと記す）を用いることが多かっ
た。しかしながらＦＥＴスイッチは、ＰＩＮダイオード
に比べて、損失が大きい、アイソレーションが悪い、耐
電力性に劣るという問題があり、ＰＩＮダイオードとＦ
ＥＴ電力増幅器との複合化が望まれていた。
【０００５】このような要請に応えるために、ＰＩＮダ
イオードとＦＥＴ電力増幅器とを集積化したＭＭＩＣの
試作例が報告されている。以下本発明の従来例として、
ＰＩＮダイオードとＦＥＴ増幅器とを集積化したＭＭＩ
Ｃの製造方法とその構造につき図５、および図６（ａ）
〜（ｄ）を参照して説明する。
イオードとＦＥＴ電力増幅器とを集積化したＭＭＩＣの
試作例が報告されている。以下本発明の従来例として、
ＰＩＮダイオードとＦＥＴ増幅器とを集積化したＭＭＩ
Ｃの製造方法とその構造につき図５、および図６（ａ）
〜（ｄ）を参照して説明する。
【０００６】図５、および図６（ａ）〜（ｄ）はＰＩＮ
ダイオードとＦＥＴとを集積化したＭＭＩＣの製造工程
を示すいずれも断面図である。まず図５に示すように、
ＭＢＥ法もしくはＭＯＣＶＤ法により、半絶縁性ＧａＡ
ｓ基板（３０１）上にＰＩＮダイオードを形成するため
の結晶層として、ｎ+ 型ＧａＡｓ層（３０２）、ｉ型Ｇ
ａＡｓ層（３０３）、ｐ+ 型ＧａＡｓ層（３０４）を順
次成長させる。
ダイオードとＦＥＴとを集積化したＭＭＩＣの製造工程
を示すいずれも断面図である。まず図５に示すように、
ＭＢＥ法もしくはＭＯＣＶＤ法により、半絶縁性ＧａＡ
ｓ基板（３０１）上にＰＩＮダイオードを形成するため
の結晶層として、ｎ+ 型ＧａＡｓ層（３０２）、ｉ型Ｇ
ａＡｓ層（３０３）、ｐ+ 型ＧａＡｓ層（３０４）を順
次成長させる。
【０００７】次に図６（ａ）に示す如く、ＰＩＮダイオ
ード形成予定域を残して、ｎ+ 型ＧａＡｓ層（３０２）
の一部分と半絶縁性ＧａＡｓ基板（３０１）が露出する
ようにメサエッチングを行う。続いて図６（ｂ）に示す
ように、露出した半絶縁性ＧａＡｓ基板（３０１）上の
ＦＥＴ増幅器形成予定域に、選択エピタキシャル成長法
により、アンドープＧａＡｓ層（３０５）およびｎ型Ｇ
ａＡｓ層（３０６）を成長させる。続いて図６（ｃ）に
示すように、ＰＩＮダイオードのｐ+ 型ＧａＡｓ層（３
０４）、およびｎ+ 型ＧａＡｓ層（３０２）上の所望の
領域にオーム性電極（３０７）、（３０８）を各々形成
する。またＦＥＴ増幅器のソース、ドレインおよびゲー
ト電極として、ｎ型ＧａＡｓ層（３０６）上の所望の領
域にオーム性電極（３０９）、（３１０）およびショッ
トキー電極（３１１）を順次形成する。
ード形成予定域を残して、ｎ+ 型ＧａＡｓ層（３０２）
の一部分と半絶縁性ＧａＡｓ基板（３０１）が露出する
ようにメサエッチングを行う。続いて図６（ｂ）に示す
ように、露出した半絶縁性ＧａＡｓ基板（３０１）上の
ＦＥＴ増幅器形成予定域に、選択エピタキシャル成長法
により、アンドープＧａＡｓ層（３０５）およびｎ型Ｇ
ａＡｓ層（３０６）を成長させる。続いて図６（ｃ）に
示すように、ＰＩＮダイオードのｐ+ 型ＧａＡｓ層（３
０４）、およびｎ+ 型ＧａＡｓ層（３０２）上の所望の
領域にオーム性電極（３０７）、（３０８）を各々形成
する。またＦＥＴ増幅器のソース、ドレインおよびゲー
ト電極として、ｎ型ＧａＡｓ層（３０６）上の所望の領
域にオーム性電極（３０９）、（３１０）およびショッ
トキー電極（３１１）を順次形成する。
【０００８】最後にＰＩＮダイオードとＦＥＴ増幅器と
を、図６（ｄ）に示すように配線金属（３１２）で接続
することによりＰＩＮダイオードとＦＥＴ増幅器とを集
積化したＭＭＩＣが完成する。
を、図６（ｄ）に示すように配線金属（３１２）で接続
することによりＰＩＮダイオードとＦＥＴ増幅器とを集
積化したＭＭＩＣが完成する。
【０００９】
【発明が解決しようとする課題】上述した構造のＭＭＩ
Ｃの製造においては、ＰＩＮダイオードとＦＥＴ増幅器
を独立して形成するために、選択エピタキシャル成長が
必要になるという問題があった。選択エピタキシャル成
長においては、第一にメサエッチング後の大気にさらさ
れた表面にエピタキシャル成長を行うため、基板と成長
層との界面に高密度のトラップが生じ易い。この界面ト
ラップのために、ＦＥＴのピンチオフ特性が悪くなる等
の問題が生じる。
Ｃの製造においては、ＰＩＮダイオードとＦＥＴ増幅器
を独立して形成するために、選択エピタキシャル成長が
必要になるという問題があった。選択エピタキシャル成
長においては、第一にメサエッチング後の大気にさらさ
れた表面にエピタキシャル成長を行うため、基板と成長
層との界面に高密度のトラップが生じ易い。この界面ト
ラップのために、ＦＥＴのピンチオフ特性が悪くなる等
の問題が生じる。
【００１０】第二に、選択エピタキシャル成長は通常６
００℃前後の高温で行われるため、ＰＩＮダイオードの
ｎ+ ／ｉ層、ｐ+ ／ｉ層の層間で不純物の拡散が生じ、
接合の不純物プロファイルがだれる結果ＰＩＮダイオー
ド特性が悪化する。第三に、図５、および図６（ａ）〜
（ｄ）に示す従来の構成と製造の工程ではエピタキシャ
ル成長を２回行う必要があるため、プロセスが複雑にな
らざるを得ず、歩留りの低下を招く。
００℃前後の高温で行われるため、ＰＩＮダイオードの
ｎ+ ／ｉ層、ｐ+ ／ｉ層の層間で不純物の拡散が生じ、
接合の不純物プロファイルがだれる結果ＰＩＮダイオー
ド特性が悪化する。第三に、図５、および図６（ａ）〜
（ｄ）に示す従来の構成と製造の工程ではエピタキシャ
ル成長を２回行う必要があるため、プロセスが複雑にな
らざるを得ず、歩留りの低下を招く。
【００１１】
【課題を解決するための手段】本発明に係る化合物半導
体装置は、半絶縁性化合物半導体基板上に少なくともｐ
型層、アンドープ高抵抗層、ｎ型層がこの順に積層さ
れ、前記ｐ型層、アンドープ高抵抗層およびｎ型層とで
構成されたＰＩＮダイオードと、前記ｎ型層を能動層と
して構成された電界効果トランジスタと、前記ＰＩＮダ
イオードと前記電界効果トランジスタの間に設けられた
電気的接続手段とを具備したことを特徴とする。
体装置は、半絶縁性化合物半導体基板上に少なくともｐ
型層、アンドープ高抵抗層、ｎ型層がこの順に積層さ
れ、前記ｐ型層、アンドープ高抵抗層およびｎ型層とで
構成されたＰＩＮダイオードと、前記ｎ型層を能動層と
して構成された電界効果トランジスタと、前記ＰＩＮダ
イオードと前記電界効果トランジスタの間に設けられた
電気的接続手段とを具備したことを特徴とする。
【００１２】また、上記化合物半導体装置におけるアン
ドープ高抵抗層とｎ型層とがヘテロ接合を形成し、電界
効果トランジスタが高電子移動度トランジスタであるこ
とを特徴とする。
ドープ高抵抗層とｎ型層とがヘテロ接合を形成し、電界
効果トランジスタが高電子移動度トランジスタであるこ
とを特徴とする。
【００１３】さらに、上記化合物半導体装置における半
絶縁性化合物半導体基板がＧａＡｓまたはＩｎＰである
ことを特徴とする。
絶縁性化合物半導体基板がＧａＡｓまたはＩｎＰである
ことを特徴とする。
【００１４】また、上記化合物半導体装置における化合
物半導体装置がＰＩＮダイオード、電界効果トランジス
タに加え伝送線路と受動素子とを含むＭＭＩＣであるこ
とを特徴とする。
物半導体装置がＰＩＮダイオード、電界効果トランジス
タに加え伝送線路と受動素子とを含むＭＭＩＣであるこ
とを特徴とする。
【００１５】本発明によれば選択エピタキシャル成長を
行うことなく、ＰＩＮダイオードとＦＥＴ増幅器を複合
化した構造のＭＭＩＣを提供することが可能となる。こ
の結果、ＰＩＮダイオード、ＦＥＴ増幅器両素子の特性
を悪化させることなく、かつ高い歩留りでＭＭＩＣを製
造できる。
行うことなく、ＰＩＮダイオードとＦＥＴ増幅器を複合
化した構造のＭＭＩＣを提供することが可能となる。こ
の結果、ＰＩＮダイオード、ＦＥＴ増幅器両素子の特性
を悪化させることなく、かつ高い歩留りでＭＭＩＣを製
造できる。
【００１６】
【発明の実施の形態】以下本発明の第一の実施例とし
て、ＰＩＮダイオードとＧａＡｓＦＥＴとを複合化した
構造のＭＭＩＣについて、図１（ａ）〜（ｃ）および図
２に示される製造工程図を参照して説明する。
て、ＰＩＮダイオードとＧａＡｓＦＥＴとを複合化した
構造のＭＭＩＣについて、図１（ａ）〜（ｃ）および図
２に示される製造工程図を参照して説明する。
【００１７】図１（ａ）〜（ｃ）および図２は製造工程
を示すいずれも断面図である。まず図１（ａ）に示すよ
うに、半絶縁性ＧａＡｓ基板（１０１）上にＰＩＮダイ
オードを形成するための結晶層として、ｐ+ 型ＧａＡｓ
層（１０２）、ｉ型ＧａＡｓ層（１０３）、ｎ型ＧａＡ
ｓ層（１０４）を順次成長させる。
を示すいずれも断面図である。まず図１（ａ）に示すよ
うに、半絶縁性ＧａＡｓ基板（１０１）上にＰＩＮダイ
オードを形成するための結晶層として、ｐ+ 型ＧａＡｓ
層（１０２）、ｉ型ＧａＡｓ層（１０３）、ｎ型ＧａＡ
ｓ層（１０４）を順次成長させる。
【００１８】次に図１（ｂ）に示すように、素子間を分
離するために、ＰＩＮダイオードおよびＦＥＴ形成予定
域を残して、ｐ+ 型ＧａＡｓ層（１０２）に達するまで
メサエッチングを行う。
離するために、ＰＩＮダイオードおよびＦＥＴ形成予定
域を残して、ｐ+ 型ＧａＡｓ層（１０２）に達するまで
メサエッチングを行う。
【００１９】続いて、図１（ｃ）に示すようにＰＩＮダ
イオードのｎ型層およびｐ+ 型層上にオーム性電極
（（１０５）、（１０６））を形成する。またＧａＡｓ
ＦＥＴ形成予定域のｎ型層上にソース、ドレイン電極と
してオーム性電極（（１０７）、（１０８））を、ゲー
ト電極としてショットキー接合（１０９）を形成する。
イオードのｎ型層およびｐ+ 型層上にオーム性電極
（（１０５）、（１０６））を形成する。またＧａＡｓ
ＦＥＴ形成予定域のｎ型層上にソース、ドレイン電極と
してオーム性電極（（１０７）、（１０８））を、ゲー
ト電極としてショットキー接合（１０９）を形成する。
【００２０】最後にＰＩＮダイオードとＧａＡｓＦＥＴ
とを接続する配線（１１０）を形成して、図２に示す構
造のＰＩＮダイオードとＧａＡｓＦＥＴとを複合化した
ＭＭＩＣが完成する。
とを接続する配線（１１０）を形成して、図２に示す構
造のＰＩＮダイオードとＧａＡｓＦＥＴとを複合化した
ＭＭＩＣが完成する。
【００２１】次に本発明の第二の実施例として、ＰＩＮ
ダイオードと高電子移動度トランジスタ（以下ＨＥＭＴ
と記す）を複合化した構造のＭＭＩＣについて、図３
（ａ），（ｂ）および図４（ａ），（ｂ）に示される製
造工程図を参照して説明する。
ダイオードと高電子移動度トランジスタ（以下ＨＥＭＴ
と記す）を複合化した構造のＭＭＩＣについて、図３
（ａ），（ｂ）および図４（ａ），（ｂ）に示される製
造工程図を参照して説明する。
【００２２】図３（ａ），（ｂ）および図４（ａ），
（ｂ）は製造工程を示すいずれも断面図である。まず、
図３（ａ）に示すように、半絶縁性ＧａＡｓ基板（２０
１）上にｐ+ 型ＧａＡｓ層（２０２）、ｉ型ＧａＡｓ層
（２０３）、ｎ+ 型ＡｌＧａＡｓ層（２０４）を順次成
長させる。
（ｂ）は製造工程を示すいずれも断面図である。まず、
図３（ａ）に示すように、半絶縁性ＧａＡｓ基板（２０
１）上にｐ+ 型ＧａＡｓ層（２０２）、ｉ型ＧａＡｓ層
（２０３）、ｎ+ 型ＡｌＧａＡｓ層（２０４）を順次成
長させる。
【００２３】次にＰＩＮダイオードおよびＨＥＭＴ形成
予定域を残して、ｐ+ 型ＧａＡｓ層に達するまでエッチ
ングを行い、素子間を分離する（図３（ｂ））。
予定域を残して、ｐ+ 型ＧａＡｓ層に達するまでエッチ
ングを行い、素子間を分離する（図３（ｂ））。
【００２４】続いて図４（ａ）に示すように、ＰＩＮダ
イオードとＨＥＭＴ両素子に各々オーム性電極（２０
５）、（２０６）と（２０７）、（２０８）およびＨＥ
ＭＴのゲート電極として、ショットキー接合電極（２０
９）を形成する。
イオードとＨＥＭＴ両素子に各々オーム性電極（２０
５）、（２０６）と（２０７）、（２０８）およびＨＥ
ＭＴのゲート電極として、ショットキー接合電極（２０
９）を形成する。
【００２５】最後に両素子を接続する配線（２１０）を
形成して図４（ｂ）に示す構造のＰＩＮダイオードとＨ
ＥＭＴとを複合化したＭＭＩＣが完成する。
形成して図４（ｂ）に示す構造のＰＩＮダイオードとＨ
ＥＭＴとを複合化したＭＭＩＣが完成する。
【００２６】叙上の実施例の説明によって明らかなよう
に、本発明によれば従来の問題をすべて解消することが
出来る。まず、本発明では選択エピタキシャル成長が不
要であるため、ＰＩＮダイオードの層間の不純物拡散が
なく、また、ＦＥＴもしくはＨＥＭＴと基板との界面ト
ラップが生じることもないため、両素子とも良好な特性
が得られる。さらに、第１、２の実施例で明らかなよう
に、従来の製造工程に比べて、工程が単純でかつ短い。
従って、高い歩留りで製造することが可能である。
に、本発明によれば従来の問題をすべて解消することが
出来る。まず、本発明では選択エピタキシャル成長が不
要であるため、ＰＩＮダイオードの層間の不純物拡散が
なく、また、ＦＥＴもしくはＨＥＭＴと基板との界面ト
ラップが生じることもないため、両素子とも良好な特性
が得られる。さらに、第１、２の実施例で明らかなよう
に、従来の製造工程に比べて、工程が単純でかつ短い。
従って、高い歩留りで製造することが可能である。
【００２７】なお、第１、２の実施例ではＧａＡｓを基
板とする構造のＭＭＩＣについて例示したが、本発明は
用いられる基板の種類になんら拘束されるものではな
く、ＩｎＰ等他の化合物半導体にも広く適用でき、同様
の効果が得られる。
板とする構造のＭＭＩＣについて例示したが、本発明は
用いられる基板の種類になんら拘束されるものではな
く、ＩｎＰ等他の化合物半導体にも広く適用でき、同様
の効果が得られる。
【００２８】
【発明の効果】本発明によれば、製造工程で選択エピタ
キシャル成長が不要であるのでＰＩＮダイオードの層間
に不純物拡散がなく、また、ＦＥＴもしくはＨＥＭＴと
基板との界面トラップが生じることもないので、両素子
とも良好な特性が得られる。さらに、その製造において
工程が短くかつ単純であることから高い製造歩留りが得
られるなどの顕著な利点が得られる。次に本発明は基板
の種類に限定なく適用できる利点もある。
キシャル成長が不要であるのでＰＩＮダイオードの層間
に不純物拡散がなく、また、ＦＥＴもしくはＨＥＭＴと
基板との界面トラップが生じることもないので、両素子
とも良好な特性が得られる。さらに、その製造において
工程が短くかつ単純であることから高い製造歩留りが得
られるなどの顕著な利点が得られる。次に本発明は基板
の種類に限定なく適用できる利点もある。
【図１】（ａ）ないし（ｃ）は本発明に係る第１の実施
例のＭＭＩＣの製造工程を説明するための一部を工程順
に示すいずれも断面図、
例のＭＭＩＣの製造工程を説明するための一部を工程順
に示すいずれも断面図、
【図２】本発明に係る第１の実施例のＭＭＩＣの製造工
程を説明するための一部を図１に引き続き示す断面図、
程を説明するための一部を図１に引き続き示す断面図、
【図３】（ａ）および（ｂ）は本発明に係る第２の実施
例のＭＭＩＣの製造工程を説明するための一部を工程順
に示すいずれも断面図、
例のＭＭＩＣの製造工程を説明するための一部を工程順
に示すいずれも断面図、
【図４】（ａ）および（ｂ）は本発明に係る第２の実施
例のＭＭＩＣの製造工程を説明するための一部を図３に
引き続き示すいずれも断面図、
例のＭＭＩＣの製造工程を説明するための一部を図３に
引き続き示すいずれも断面図、
【図５】従来例のＭＭＩＣの製造工程を説明するための
一部を示す断面図、
一部を示す断面図、
【図６】（ａ）ないし（ｄ）は従来例のＭＭＩＣの製造
工程を説明するための一部を図５に引き続き示すいずれ
も示す断面図。
工程を説明するための一部を図５に引き続き示すいずれ
も示す断面図。
１０１，２０１，３０１…半絶縁性ＧａＡｓ基板 １０２，２０２，３０４…ｐ+ 型ＧａＡｓ層 １０３，２０３，３０３…ｉ型ＧａＡｓ層 １０４，３０６…ｎ型ＧａＡｓ層 ２０４，３０２…ｎ+ 型ＧａＡｓ層 ３０５…アンドープＧａＡｓ層 １０５〜１０８，２０５〜２０８，３０７〜３１０…オ
ーミック電極 １０９，２０９，３１１…ショットキー電極 １１０，２１０，３１２…配線金属
ーミック電極 １０９，２０９，３１１…ショットキー電極 １１０，２１０，３１２…配線金属
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/778 Ｈ０１Ｌ 31/10 Ａ 21/338 29/812 31/10
Claims (4)
- 【請求項１】 半絶縁性化合物半導体基板上に少なくと
もｐ型層、アンドープ高抵抗層、ｎ型層がこの順に積層
され、前記ｐ型層、アンドープ高抵抗層およびｎ型層と
で構成されたＰＩＮダイオードと、前記ｎ型層を能動層
として構成された電界効果トランジスタと、前記ＰＩＮ
ダイオードと前記電界効果トランジスタの間に設けられ
た電気的接続手段とを具備したことを特徴とする化合物
半導体装置。 - 【請求項２】 アンドープ高抵抗層とｎ型層とがヘテロ
接合を形成し、電界効果トランジスタが高電子移動度ト
ランジスタであることを特徴とする請求項１記載の化合
物半導体装置。 - 【請求項３】 半絶縁性化合物半導体基板がＧａＡｓま
たはＩｎＰであることを特徴とする請求項１記載の化合
物半導体装置。 - 【請求項４】 化合物半導体装置がＰＩＮダイオード、
電界効果トランジスタに加え伝送線路と受動素子とを含
むモノリシックマイクロ波集積回路であることを特徴と
する請求項１記載の化合物半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8035964A JPH09232234A (ja) | 1996-02-23 | 1996-02-23 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8035964A JPH09232234A (ja) | 1996-02-23 | 1996-02-23 | 化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232234A true JPH09232234A (ja) | 1997-09-05 |
Family
ID=12456650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8035964A Abandoned JPH09232234A (ja) | 1996-02-23 | 1996-02-23 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232234A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002151668A (ja) * | 2000-11-10 | 2002-05-24 | Denso Corp | 光集積回路およびその製造方法 |
| CN108615730A (zh) * | 2016-12-13 | 2018-10-02 | 现代自动车株式会社 | 半导体器件及其制造方法 |
| CN113611768A (zh) * | 2021-07-08 | 2021-11-05 | 西安电子科技大学芜湖研究院 | 一种光敏场效应晶体管 |
-
1996
- 1996-02-23 JP JP8035964A patent/JPH09232234A/ja not_active Abandoned
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