KR101139461B1 - 반도체 소자 및 그 형성 방법 - Google Patents

반도체 소자 및 그 형성 방법 Download PDF

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Abstract

본 발명의 반도체 소자는 소자분리막에 의해 정의되는 활성영역을 포함하는 반도체 기판과, 상기 활성영역의 상부에 구비되는 비트라인과, 상기 비트라인 측벽에 구비되는 제 1 비트라인 스페이서와, 상기 제 1 비트라인 스페이서 측벽 상부에 구비되는 제 2 비트라인 스페이서를 포함하여, 비트라인과 상부전극간의 기생 캐패시턴스를 감소시켜 센싱 마진을 향상시킬 수 있으며, 비트라인의 저항을 감소시켜 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 비트라인과 상부전극간의 기생 캐패시턴스를 감소시킬 수 있는 반도체 소자 및 그 형성 방법에 관한 것이다.
최근 대부분의 전자 제품들(electronic appliances)은 반도체 소자(semiconductor devices)를 구비한다. 상기 반도체 소자는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 반도체 소자들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 점점 더 고집적화될 필요가 있다. 반도체 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
반도체 소자의 종류 중에서 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
한편, 매립형 게이트를 포함하는 반도체 소자에서 저항을 감소시키기 위하여 비트라인을 높게 형성하는 경우에는 비트라인과 상부 전극간의 기생 캐패시턴스가 증가되는 문제가 발생한다. 또한, 비트라인과 상부 전극과의 기생 캐패시턴스를 감소시키기 위하여 비트라인의 스페이서를 두껍게 형성할 수 이 있으나, 이는 비트라인 텅스텐 매립 공간의 부족으로 저항이 증가하게 되어 반도체 소자의 특성 및 신뢰성을 떨어뜨리는 문제가 발생한다.
본 발명은 비트라인의 높이를 높게 형성하는 경우에는 비트라인과 상부 전극간의 기생캐패시턴스가 증가하는 문제와 이를 개선하기 위하여 비트라인 스페이서를 두껍게 형성하는 경우 저항이 증가하는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 소자분리막에 의해 정의되는 활성영역을 포함하는 반도체 기판과, 상기 활성영역의 상부에 구비되는 비트라인과, 상기 비트라인 측벽에 구비되는 제 1 비트라인 스페이서와, 상기 제 1 비트라인 스페이서 측벽 상부에 구비되는 제 2 비트라인 스페이서를 포함하는 것을 특징으로 한다.
그리고, 상기 활성영역의 양단부와 연결되는 제 1 저장전극 콘택플러그를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 비트라인 스페이서는 상기 제 1 저장전극 콘택플러그 상부에 구비되는 것을 특징으로 한다.
그리고, 상기 반도체 기판 내 매립되어 구비되는 랜딩플러그를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인은 상기 활성영역의 중앙부에 구비된 상기 랜딩플러그의 상부와 연결되는 것을 특징으로 한다.
그리고, 상기 제 1 저장전극 콘택플러그는 상기 활성영역의 양단부에 구비된 상기 랜딩플러그의 상부와 연결되는 것을 특징으로 한다.
그리고, 상기 제 1 저장전극 콘택플러그의 상부에 구비되는 제 2 저장전극 콘택플러그를 더 포함하는 것을 특징으로 한다.
그리고, 상기 소자분리막 및 상기 활성영역 내 매립된 게이트 전극층을 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 소자분리막에 의해 정의되는 활성영역을 포함하는 반도체 기판을 제공하는 단계와, 상기 활성영역 상부에 비트라인 예정 영역을 형성하는 단계와, 상기 비트라인 예정 영역의 측벽에 제 1 비트라인 스페이서를 형성하는 단계와, 상기 비트라인 예정 영역에 도전층을 형성하여 비트라인을 형성하는 단계와, 상기 제 1 비트라인 스페이서 측벽 상부에 제 2 비트라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 반도체 기판을 제공하는 단계 이후, 상기 소자분리막 및 상기 활성영역에 매립되는 게이트 전극층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 게이트 전극층을 형성하는 단계 이후 상기 게이트 전극층 보다 상측에 구비되며 상기 반도체 기판 내 매립되는 랜딩플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 랜딩플러그를 형성하는 단계 이후, 서로 이웃하는 상기 활성영역의 일측 및 타측을 연결하는 제 1 저장전극 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 예정 영역을 형성하는 단계는 상기 제 1 저장전극 콘택플러그 상부에 층간절연막을 형성하는 단계와, 상기 랜딩플러그가 노출되도록 상기 층간절연막을 식각하고, 상기 소자분리막이 노출되도록 상기 제 1 저장전극 콘택플러그를 식각하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 저장전극 콘택플러그를 식각하는 단계는 상기 제 1 저장전극 콘택플러그를 상기 활성영역의 일측 또는 타측으로 각각 분리시키는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계 이후 상기 비트라인 상부에 하드마스크층을 형성하는 단계와, 상기 층간절연막이 노출되도록 상기 하드마스크층에 평탄화 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계 이후, 상기 제 1 저장전극 콘택플러그가 노출되도록 상기 층간절연막을 식각하여 제 2 저장전극 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 비트라인 스페이서를 형성하는 단계는 상기 제 1 비트라인 스페이서 및 상기 제 2 저장전극 콘택홀을 포함하는 제 1 저장전극 콘택플러그 상부에 스페이서 절연막을 형성하는 단계와, 상기 스페이서 절연막에 에치백을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 스페이서를 형성하는 단계 이후, 상기 제 2 저장전극 콘택홀을 매립하는 도전층을 형성하는 단계와, 상기 층간절연막이 노출되도록 도전층에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 비트라인과 상부전극간의 기생 캐패시턴스를 감소시켜 센싱 마진을 향상시킬 수 있으며, 비트라인의 저항을 감소시켜 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 평면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 것으로, (ⅰ)은 도 1의 y-y'를 자른 단면도이고, (ⅱ)는 도 1의 x-x'를 자른 단면도.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 도 1의 y-y'를 자른 단면도이고, (ⅱ)는 도 1의 x-x'를 자른 단면도이다.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 평면도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 소자분리막(102)을 포함하는 반도체 기판(100)과, 소자분리막(102)에 의해 정의되는 사선방향으로 장축을 갖는 활성영역(104)과, 서로 이웃하는 활성영역(104)의 일측 및 타측이 노출되도록 구비된 제 1 저장전극 콘택홀(118)을 포함한다. 보다 구체적인 설명은 도 3a 내지 도 3f를 참조한다.
도 2는 본 발명에 따른 반도체 소자를 나타낸 것으로, (ⅰ)은 도 1의 y-y'를 자른 단면도이고, (ⅱ)는 도 1의 x-x'를 자른 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 반도체 소자는 소자분리막(102)에 의해 정의되는 활성영역(104)을 포함하는 반도체 기판(100)과, 활성영역(104)의 양단부와 연결되는 제 1 저장전극 콘택플러그(120)와, 활성영역(104)의 중앙부와 연결되는 비트라인(126)과, 비트라인(126) 측벽에 구비되는 제 1 비트라인 스페이서(125)와, 제 1 저장전극 콘택플러그(120) 상부에 구비되며 제 1 비트라인 스페이서(125) 측벽에 구비되는 제 2 비트라인 스페이서(132)를 포함한다.
여기서, 반도체 기판(100) 내에 매립되며 활성영역(104)의 중앙부 및 양단부와 연결되는 랜딩플러그(110)를 더 포함하는 것이 바람직하며, 활성영역(104)의 중앙부에 구비되는 랜딩플러그(110)는 비트라인(125)과 연결되고, 활성영역(104)의 양단부에 구비되는 랜딩플러그(110)는 제 1 저장전극 콘택플러그(120)와 연결되는 것이 바람직하다. 또한, 제 1 비트라인 스페이서(125)의 양측으로 구비된 캡핑 질화막(114) 및 캡핑 산화막(116)의 적층구조를 더 포함하는 것이 바람직하다. 그리고, 제 1 저장전극 콘택플러그(120)와 연결되는 제 2 저장전극 콘택플러그(134)를 더 포함하는 것이 바람직하다. 그리고, 비트라인(126) 상부에 구비된 하드마스크층(128)을 더 포함하는 것이 바람직하며, 비트라인(126)은 티타늄층, 티타늄 질화막 및 텅스텐층의 적층구조를 포함하는 것이 바람직하다. 제 2 저장전극 콘택플러그(134)와 비트라인(126) 및 하드마스크층(128) 사이는 층간절연막(122)으로 매립되는 것이 바람직하다.
상술한 바와 같이, 본 발명의 반도체 소자는 비트라인(126) 측벽 상부에 구비된 제 1 비트라인 스페이서(125) 및 제 2 비트라인 스페이서(132)에 의해 후속 공정에서 형성되는 상부전극 간의 기생 캐패시턴스가 증가하는 것을 방지하고, 이에 따라 비트라인(126)의 높이를 증가시킬 수 있어 비트라인의 저항을 감소시킬 수 있는 효과를 제공한다.
상술한 구성을 갖는 본 발명에 따른 반도체 소자의 형성 방법은 다음과 같다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 3a에 도시된 바와 같이, 소자분리막(102)에 의해 정의되는 활성영역(104)을 포함하는 반도체 기판(100)을 식각하여 게이트가 형성되는 트렌치를 형성한다. 이어서, 트렌치가 매립되도록 도전층을 형성한 후 에치백을 수행하여 트렌치 저부에만 매립되는 게이트 전극층(106)을 형성한다. 이어서, 트렌치의 상부가 완전히 매립되도록 절연막(108)을 형성한 후, 활성영역(104)과 연결되는 랜딩플러그(110)를 형성한다.
그 다음, 소자분리막(102) 및 랜딩플러그(110) 상부에 캡핑 질화막(112)을 형성한 후 절연막(108)이 노출되도록 캡핑 질화막(112)에 평탄화 식각 공정을 수행하는 것이 바람직하다. 이어서, 캡핑 질화막(112) 상부에 실링 질화막(114), 실링 산화막(116)을 형성한다.
그 다음, 랜딩플러그(110)가 노출되도록 실링 산화막(116), 실링 질화막(114), 캡핑 질화막(112) 및 소자분리막(102)을 식각하여 제 1 저장전극 콘택홀(118)을 형성한다. 여기서, 제 1 저장전극 콘택홀(118)은 도 1에 도시된 바와 같이, 서로 이웃하는 활성영역(104)의 일측과 타측이 노출되도록 형성되는 것이 바람직하다.
도 3b에 도시된 바와 같이, 제 1 저장전극 콘택홀(118)에 도전층을 매립한 후 실링 산화막(116)이 노출되도록 평탄화 식각 공정을 수행하여 제 1 저장전극 콘택플러그(120)를 형성한다. 여기서 제 1 저장전극 콘택플러그(120)는 서로 이웃하는 활성영역(104)과 일측과 타측이 연결되도록 형성된다. 이어서, 제 1 저장전극 콘택플러그(120) 및 실링 산화막(116)을 상부에 층간절연막(122)을 형성한 후, 층간절연막(122) 상부에 비트라인을 정의하는 감광막 패턴(미도시)을 형성하고 이를 마스크로 층간절연막(122) 및 제 1 저장전극 콘택플러그(120)를 식각하여 비트라인 예정 영역(124)을 형성한다.
여기서, 비트라인 예정 영역(124)은 도 3b의 (ⅱ)에 도시된 바와 같이, 소자분리막(102) 및 랜딩플러그(120)가 노출되도록 형성되는 것이 바람직하다. 이때, 소자분리막(102)이 노출되도록 형성되는 비트라인 예정 영역(124)은 서로 이웃하는 활성영역(104)의 일측 및 타측을 연결하는 제 1 저장전극 콘택플러그(120)를 분리시키는 것이 바람직하다.
도 3c에 도시된 바와 같이, 비트라인 예정 영역(124)의 측벽에 제 1 비트라인 스페이서(125)를 형성한 후, 비트라인 예정 영역(124)을 매립하도록 티타늄층(미도시), 티타늄 질화막(미도시) 및 텅스텐층(126)을 증착한다. 이어서, 텅스텐층(126)에 에치백을 수행하여 비트라인 예정 영역(124)의 저부만을 매립하도록 한 후, 하드마스크층(128)을 형성한다. 이어서, 층간절연막(122)이 노출되도록 하드마스크층(128)에 평탄화 식각 공정을 수행하는 것이 바람직하다.
도 3d에 도시된 바와 같이, 층간절연막(122) 상부에 제 2 저장전극 콘택홀을 정의하는 감광막 패턴(미도시)을 형성한 후, 감광막 패턴(미도시)을 마스크로 제 1 저장전극 콘택플러그(120)가 노출되도록 층간절연막(122)을 식각하여 제 2 저장전극 콘택홀(130)을 형성한다.
도 3e에 도시된 바와 같이, 제 2 저장전극 콘택홀(130)을 포함하는 제 1 저장전극 콘택플러그(120) 상부에 스페이서 절연막을 형성한 후, 스페이서 절연막에 에치백 공정을 수행하여 제 2 저장전극 콘택홀(130)의 측벽에 제 2 비트라인 스페이서(132)를 형성한다. 여기서 제 2 비트라인 스페이서(132)는 도 3e의 (ⅱ)에 도시된 바와 같이, 기존에 비트라인(126) 및 하드마스크층(128) 측벽에 형성된 제 1 비트라인 스페이서(125)의 상부 측벽에 형성되는 것이 바람직하다.
즉, 비트라인(126)의 상부 측벽 및 하드마스크층(128)의 측벽에는 제 1 비트라인 스페이서(125) 및 제 2 비트라인 스페이서(132)가 형성되므로 비트라인(126)의 하부 측벽에 비해 두께가 증가한다. 따라서, 비트라인과 후속 공정에서 형성되는 상부전극(미도시) 간의 기생 캐패시턴스를 용이하게 감소시킬 수 있다. 또한, 비트라인 높이가 증가하더라도 제 1 비트라인 스페이서(125) 및 제 2 비트라인 스페이서(132)에 의해 비트라인과 상부전극(미도시) 간의 기생 캐패시턴스를 효과적으로 감소시킬 수 있다. 이때, 비트라인의 높이가 증가하는 경우에는 비트라인의 저항을 효과적으로 감소시킬 수 있기 때문에 반도체 소자의 동작특성을 향상시킬 수 있는 효과를 제공한다. 결국, 비트라인의 높이를 증가시켜 비트라인의 저항을 감소시키면서 상부전극(미도시)간의 기생 캐패시턴스를 감소시킴으로써 반도체 소자의 특성을 향상시킬 수 있는 것이다.
도 3f에 도시된 바와 같이, 제 2 저장전극 콘택홀(130)이 매립되도록 도전층을 형성한 후, 층간절연막(122)이 노출되도록 도전층에 평탄화 식각 공정을 수행하여 제 2 저장전극 콘택플러그(134)를 형성한다.
상술한 바와 같이, 본 발명은 비트라인의 높이를 증가시켜도 비트라인의 측벽 상부에 제 1 비트라인 스페이서 및 제 2 비트라인 스페이서를 형성함으로써 상부전극간에 유발되는 기생 캐패시턴스를 감소시킬 뿐만 아니라 비트라인의 저항을 감소시킬 수 있어 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (18)

  1. 소자분리막에 의해 정의되는 활성영역을 포함하는 반도체 기판;
    상기 활성영역의 중앙부에 구비되는 비트라인;
    상기 활성영역의 양단부와 연결되는 제 1 저장전극 콘택플러그;
    상기 비트라인 측벽에 구비되는 제 1 비트라인 스페이서; 및
    상기 제 1 비트라인 스페이서 측벽 상부 및 상기 제 1 저장전극 콘택플러그 상부에 구비되는 제 2 비트라인 스페이서
    를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 반도체 기판 내 매립되며 상기 활성영역의 중앙부 및 양단부에 구비되는 랜딩플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 4에 있어서,
    상기 비트라인은 상기 활성영역의 중앙부에 구비된 상기 랜딩플러그의 상부와 연결되는 것을 특징으로 하는 반도체 소자.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    청구항 4에 있어서,
    상기 제 1 저장전극 콘택플러그는 상기 활성영역의 양단부에 구비된 상기 랜딩플러그의 상부와 연결되는 것을 특징으로 하는 반도체 소자.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 제 1 저장전극 콘택플러그의 상부에 구비되는 제 2 저장전극 콘택플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 소자분리막 및 상기 활성영역 내 매립된 게이트 전극층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 소자분리막에 의해 정의되는 활성영역을 포함하는 반도체 기판의 상기 소자분리막 및 상기 활성영역에 매립되는 게이트 전극층을 형성하는 단계;
    상기 게이트 전극층 보다 상측에 구비되며 상기 반도체 기판 내 매립되는 랜딩플러그를 형성하는 단계;
    서로 이웃하는 상기 활성영역의 일측 및 타측을 연결하는 제 1 저장전극 콘택플러그를 형성하는 단계;
    상기 활성영역 상부에 비트라인 예정 영역을 형성하는 단계;
    상기 제 1 저장전극 콘택플러그 상부에 층간절연막을 형성하는 단계;
    상기 랜딩플러그가 노출되도록 상기 층간절연막을 식각하고, 상기 소자분리막이 노출되도록 상기 제 1 저장전극 콘택플러그를 식각하는 단계;
    상기 비트라인 예정 영역의 측벽에 제 1 비트라인 스페이서를 형성하는 단계;
    상기 비트라인 예정 영역에 도전층을 형성하여 비트라인을 형성하는 단계; 및
    상기 제 1 비트라인 스페이서 측벽 상부에 제 2 비트라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    청구항 9에 있어서,
    상기 제 1 저장전극 콘택플러그를 식각하는 단계는
    상기 제 1 저장전극 콘택플러그를 상기 활성영역의 일측 또는 타측으로 각각 분리시키는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    청구항 9에 있어서,
    상기 비트라인을 형성하는 단계 이후
    상기 비트라인 상부에 하드마스크층을 형성하는 단계; 및
    상기 층간절연막이 노출되도록 상기 하드마스크층에 평탄화 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    청구항 9에 있어서,
    상기 비트라인을 형성하는 단계 이후,
    상기 제 1 저장전극 콘택플러그가 노출되도록 상기 층간절연막을 식각하여 제 2 저장전극 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    청구항 16에 있어서,
    상기 제 2 비트라인 스페이서를 형성하는 단계는
    상기 제 1 비트라인 스페이서 및 상기 제 2 저장전극 콘택홀을 포함하는 제 1 저장전극 콘택플러그 상부에 스페이서 절연막을 형성하는 단계; 및
    상기 스페이서 절연막에 에치백을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    청구항 17에 있어서,
    상기 제 2 비트라인 스페이서를 형성하는 단계 이후
    상기 제 2 저장전극 콘택홀을 매립하는 도전층을 형성하는 단계; 및
    상기 층간절연막이 노출되도록 도전층에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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