JP2006135261A - キャパシタの製造方法 - Google Patents

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Abstract

【課題】 積み上げ容量型のキャパシタであって、酸化シリコンに形成した深孔内にキャパシタの下部電極を形成し、前記下部電極の外壁を露出させるために、前記下部電極の支持母材となる酸化シリコンをフツ酸を含む溶液で除去する際に、外壁が露出した下部電極が倒壊して、キャパシタを構成できなくなる問題を回避するキャパシタの製造方法を提供する。
【解決手段】 深孔を形成する支持母材を、非晶質炭素膜で形成し、下部電極を形成した後、前記下部電極の支持母材として用いた非晶質炭素膜を、ドライエッチングにより除去する。これにより、下部電極の倒壊を防止できる効果がある。
【選択図】図2

Description

本発明は、半導体装置の製造方法に係わり、特にDRAM(Dynamic Random Access Memory)に用いられる、高アスペクト比を有するキャパシタの下部電極が倒壊する問題を回避するのに好適なキャパシタの製造方法に関する。
半導体装置の製造においては、半導体基板上に種々の構造物が作成されるが、半導体装置の集積度向上に伴い、これらの構造物の大きさは、基板表面に平行な方向には寸法が小さく、また垂直な方向には寸法が大きくなる傾向にある。これらの寸法の比はアスペクト比といわれ、上記平行方向寸法に対する垂直方向寸法の比、すなわち縦/横比を意味する。一般にアスペクト比が大きくなるに従い、半導体装置製造の難易度は飛躍的に増大してきている。この好例として、DRAMに用いられるキャパシタを挙げることができる。
以下、図1に沿って、従来技術による高アスペクト比の円筒型キャパシタ下部電極の製造方法について説明する。
図1を参照すると、図1(a)図から(f)図に至る一連の断面図に、半導体基板上にキャパシタの下部電極を作成する、従来の製造方法の例が示されている。
図1(a)は、キャパシタが形成されるべき領域の深孔が形成される前までの工程断面図を示している。
所定の素子分離領域2を形成した半導体基板1の表面にゲート絶縁膜(極めて薄いため図には示されていない)を介して、ゲート電極を含むワード線3を形成する。次いで、ワード線3を覆うように、酸化シリコンや窒化シリコンなどから成る絶縁膜6を形成する。さらに、半導体基板1表面の所定の領域にドレイン4およびソース5を形成し、トランジスタを構成する。ソース5およびドレイン4に接続するように多結晶シリコンからなる第一プラグ7を形成する。ソース5に接続されるプラグ7上にはタングステンなどの金属からなるビット線8を設ける。さらに、ビット線8を覆うように酸化シリコンなどから成る第一層間絶縁膜10を形成し、その表面を平坦化する。一方、ドレイン4上のプラグ7に接続するように、第一層間絶縁膜10の所定の領域に第二プラグ9を形成する。
次に、所定の領域に第二プラグ9の表面が露出している第一層間絶縁膜10の上に第二層間絶縁膜を形成する。第二層間絶縁膜は、厚さが50nm程度の窒化シリコン11aと厚さが2000nm程度の厚い酸化シリコン11bから成っている。酸化シリコン11bの上にはハードマスクとなる厚さ500nmのシリコン膜12を形成し、さらにその上にはホトレジスト13を形成している。
図1(b)は、キャパシタの形成領域となる深孔を形成するまでの工程断面図を示している。
図1(a)に示したホトレジストに、リソグラフイ法を用いて所定のパターンを形成する。その後、パターン化されたホトレジストをマスクとしてシリコン膜12をドライエッチングし、シリコン膜12にパターンを転写する。さらにパターン化されたシリコン膜12をマスクにして酸化シリコン11bおよび窒化シリコン11aをドライエッチングして深孔14を形成する。ホトレジストでは、厚い酸化シリコンに深孔を形成する間に、ホトレジスト自身もエッチングされて消滅してしまい、所望の深孔を形成することが困難になるため、シリコン膜をハードマスクとして用いている。また、窒化シリコン11aは、酸化シリコンに深孔を形成するためのドライエッチングにおいて、第一層間絶縁膜10が不要にエッチングされるのを防止するために設けている。ここで、深孔開口の短辺寸法が200nmで、前記酸化シリコン11bの厚さが2000nmであることを考慮すると、アスペクト比(深孔の縦横比)は10程度となる。
図1(c)は、キャパシタの下部電極となるシリコン膜15を形成するまでの工程断面図を示している。
深孔形成に用いたドライエッチングの後処理を行なった後、第二プラグ9表面の自然酸化膜を除去するために前洗浄を行ない、その後厚さ40nmのシリコン膜15を形成する。ドライエッチングの後処理には、アンモニアと過酸化水素の混合液などを用いる。また、自然酸化膜の除去には、フッ酸を含有する溶液を用いる。
シリコン膜15は、化学気相成長法(以下の説明ではCVD法と記載する)を用い、以下に述べる条件で形成する。反応ガスとして、モノシラン(SiH4)とホスフイン(PH3)の混合ガスを用いる。PH3は、シリコン膜に導電性を保有させるため、不純物としてのリンを膜中に導入するソースとして用いる。反応温度は、530℃、反応雰囲気は、100Pa程度の低圧を用いる。この温度条件により形成されるシリコン膜は非晶質であり、導電性を保有させるために、形成した後不純物活性化のため700℃程度の熱処理を行なう。
図1(d)は、深孔内部を含む、全面に酸化シリコン16を形成するまでの工程断面図を示している。
酸化シリコン16は、有機原料として一般的に用いられているTEOS(Tetraethoxysilane: Si(OC2H5)4 )を反応ガスとしてプラズマCVD法で形成する。平面的にみた深孔開口部における、短辺寸法の半分以上の厚さで酸化シリコン16を堆積することにより深孔を充填することができる。
図1(e)は、酸化シリコン11bの表面上のシリコン膜15および酸化シリコン16を除去するまでの工程断面図を示している。これらの除去には、CMP(Chemical Mechanical Polishing)法あるいはドライエッチング法が用いられる。
図1(f)は、酸化シリコン11b、および深孔を充填していた酸化シリコン16を除去するまでの工程断面図で、露出した下部電極が倒壊した状態を模式的に示している。
酸化シリコンの除去は、少なくともフッ酸(HF)を含有する溶液を用いて行なう。深孔の外側では、酸化シリコン11bが全て除去されてもエッチ耐性の高い窒化シリコン11aが存在するために、下地の第一層間絶縁膜10がエッチングされることはない。しかし、深孔内部では、深孔底部に窒化シリコンがないため、溶液自身が電極となるシリコン膜15を浸透すると、シリコン膜15の下に位置する第一層間絶縁膜10を不要にエッチングしてしまう。その結果、電極となるシリコン膜15自身が土台の支えを失って、倒壊してしまう問題が発生する。この問題は、半導体装置の微細化に伴って、下部電極となるシリコン膜の薄膜化が進むと、さらに深刻となる。
特開2003−297952号公報には、上記、溶液による湿式エッチング法を用いても、下部電極が倒壊しないようにすることを目的として、下部電極に支持構造を付加して機械的強度を増す方法が開示されている。しかし、この方法では、深孔の途中の位置に支持構造を設けるために深孔全体の形成を完結するのに、リソグラフィを含む新たな複数工程の追加を必要とし、極めて複雑になる問題がある。
上記の様な、液体を用いた酸化シリコンの除去に伴なって発生する下部電極倒壊の問題を回避するためには、液体を用いた湿式エッチングに代えて、液の染み込みなどの問題が生じないドライエッチングを用いることが望まれる。しかし、酸化シリコンのドライエッチングには、高いエネルギーを有するイオンの寄与が不可欠であり、既に、多結晶シリコンから成る下部電極が深孔内に形成されている状態で、厚さが2000nmにもおよぶ厚い酸化シリコンを、下部電極の形状に損傷を与えることなくドライエッチングにより除去するのは困難で、現実的ではない。
特開平6−85171号公報には、下部電極形成時の厚い支持母材として、酸化シリコンに代えて、有機物を用いる方法が開示されている。前記有機物に、従来法と同様に深孔を形成し、下部電極を形成した後、下部電極を含む他の構成物に影響を与えることなく、有機物のみをドライエッチングにより除去している。しかし、本公知例で用いられている有機物は、回転塗布法で形成される、ホトレジストやポリイミド樹脂であり、半導体素子に対する汚染の懸念がある。また、耐熱性に極めて乏しく、熱収縮を伴ってパターン変形を生じる欠点がある。したがって、最小加工寸法が130nmより小さい微細構造を有する現在の製品以降の製造に適用するのは困難となる問題がある。
特開2003−297952号公報 特開平6−85171号公報 特開平10−335592号公報
上述したように、従来のキャパシタの製造方法においては、(1)半導体基板上に絶縁膜で囲まれた導体プラグを形成する工程と、(2)その上に厚い酸化膜を堆積し、プラグの表面が露出するように厚い酸化膜の所定の領域に深孔を形成する工程と、(3)キャパシタの下部電極となる導体を深孔内壁に沿って形成する工程と、(4)導体の支持母材となっていた厚い酸化膜を、フッ酸を含む溶液を用いてエッチング除去し、導体の内外壁が露出した下部電極を形成する工程と、(5)下部電極の表面に誘電体を形成し、さらに上部電極となる導体を積層する工程とを有してキャパシタを形成していた。しかし、上記、フッ酸を含む溶液で厚い酸化膜をエッチングする工程において、下部電極となる導体の土台となる絶縁膜も不要にエッチングされ、下部電極が倒壊する問題があった。このため、隣接する下部電極が接触してビット不良となり、著しく製造歩留まりを減少させていた。
上記問題を回避するために、前記特許文献1には、溶液を用いて厚い酸化膜をエッチング除去しても、内外壁が露出した下部電極が倒壊しないように、下部電極間を絶縁膜で結合し、機械的強度を強化する方法が開示されている。しかし、リソグラフイを含む新たな複数工程の追加を必要とし、製造工程が複雑になると共に下部電極構造を精度良く形成するのが困難となる副作用がある。
また、前記特許文献2には、支持母材を厚い酸化膜に代えて、ホトレジストなどの有機物で構成し、ドライエッチングで有機物を除去することにより、下部電極への損傷を回避する方法が開示されている。しかし、回転塗布法で形成するホトレジストなどの有機物は耐熱性に乏しく、下部電極形成時の雰囲気の熱によりパターン変形を生じ、所望の形状の下部電極を構築するのが困難となる問題があった。
また、前記特許文献3には、半導体基板上に高周波特性に優れたインダクターを形成することを目的として、導体間の埋め込み材料にアモルフアスカーボンを用いる方法が開示されている。その概要は、(1)絶縁膜上にある、導体およびアモルフアスカーボンの表面を通気性のある絶縁膜で被覆する工程と、(2)酸素雰囲気中で熱処理し、酸化反応により前記アモルフアスカーボンを気化させる工程と、(3)前記通気性のある絶縁膜を通して気化したアモルフアスカーボンを除去する工程からなる。この一連の工程により、導体と絶縁膜で囲まれた中空空間を構成でき、寄生容量が少なく、高周波特性に優れたインダクターを形成できることが述べられている。
上記方法では、開示されている構造上絶縁膜を通してアモルフアスカーボンを除去せざるを得ない。また、絶縁膜を介して除去するには、酸素あるいは反応生成物の絶縁膜中の拡散過程が必要で、その拡散を促進させるためには熱エネルギーの寄与が必須となる。しかし、隣接する導体が、耐熱性や耐酸化性に乏しい金属で構成されているために、温度を高く設定することが困難で、除去効率が悪く実用性に欠ける問題がある。
かかる上記従来技術の問題に鑑み、本発明の目的は、下部電極間に新たな支持構造物を付加することなく、また、下部電極の支持母材を除去して内外壁を露出させても、電極が倒壊することのない、キャパシタの製造方法を提供することにある。
上記課題を解決するため、本発明の第一態様によるキャパシタの製造方法は、半導体装置に用いられる、円筒状の下部電極を有するキャパシタの製造方法において、
(1)ワード線およびビット線が形成された半導体基板上に第一の絶縁膜を形成する工程と、
(2)前記第一の絶縁膜の所定の位置に、基板に接続され表面が露出した導体プラグを設ける工程と、
(3)キャパシタが形成される支持母材を堆積する工程と、
(4)前記支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記支持母材に深孔を形成する工程と、
(5)前記深孔内に露出した前記導体プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極材料を堆積する工程と、
(6)前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
(7)表面が露出した前記支持母材をドライエッチングにより除去する工程
を含む、内外壁を露出させた前記キャパシタの製造方法であって、前記支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とする。
本発明の第二態様によるキャパシタの製造方法は、半導体装置に用いられる、円筒状の下部電極を有するキャパシタの製造方法において、
(1)ワード線およびビット線が形成された半導体基板上に第一の絶縁膜および前記第一絶縁膜上に積層された第二の絶縁膜を形成する工程と、
(2)前記第一の絶縁膜および第二の絶縁膜の所定の位置に、基板に接続され表面が露出した導体プラグを設ける工程と、
(3)キャパシタが形成される支持母材を堆積する工程と、
(4)前記支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記支持母材に深孔を形成する工程と、
(5)前記深孔内に露出した前記導体プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極材料を堆積する工程と、
(6)前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
(7)表面が露出した前記支持母材をドライエッチングにより除去する工程
を含む、内外壁を露出させた前記キャパシタの製造方法であって、前記支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とする。また、前記第一絶縁膜上に積層された第二絶縁膜は、窒化シリコンであることが望ましい。
本発明の第三態様によるキャパシタの製造方法は、半導体装置に用いられる、円筒状の下部電極を有するキャパシタの製造方法において、
(1)ワード線およびビット線が形成された半導体基板上に第一の絶縁膜および前記第一絶縁膜上に積層された第二の絶縁膜を形成する工程と、
(2)前記第一の絶縁膜および第二の絶縁膜の所定の位置に、基板に接続され表面が露出した導体プラグを設ける工程と、
(3)キャパシタが形成される、第一の支持母材および前記第一の支持母材上に積層された第二の支持母材を堆積する工程と、
(4)前記第二の支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記第一および第二の支持母材に深孔を形成する工程と、
(5)前記深孔内に露出した導体プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極材料を堆積する工程と、
(6)前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
(7)表面が露出した前記第二の支持母材をドライエッチングにより除去する工程
を含む、内壁および外壁の一部を露出させた前記キャパシタの製造方法であって、前記第二の支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とする。
本発明の第四態様によるキャパシタの製造方法は、半導体装置に用いられる、円柱状の下部電極を有するキャパシタの製造方法において、
(1)ワード線およびビット線が形成された半導体基板上に第一の絶縁膜を形成する工程と、
(2)前記第一絶縁膜の所定の位置に、基板に接続され表面が露出した導体プラグを設ける工程と、
(3)キャパシタが形成される支持母材を堆積する工程と、
(4)前記支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記支持母材に深孔を形成する工程と、
(5)前記深孔内に露出した導体プラグの表面を清浄化する処理を行ない、前記深孔を埋め込むように全面にキャパシタの下部電極材料を堆積する工程と、
(6)前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
(7)表面が露出した前記支持母材をドライエッチングにより除去する工程
を含む、外壁を露出させた前記キャパシタの製造方法であって、前記支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とする。
本発明においては、キャパシタの下部電極を形成する支持母材を、CVD法で形成する緻密な非晶質炭素膜で構成しているので、深孔を形成し、下部電極材料を形成しても熱による変形を回避することができる。また、酸素等を用いたドライエッチングにより支持母材を除去できるので、溶液エッチングで下部電極が倒壊する問題を回避することができる。したがって、アスペクト比が10以上の狭くて深い深孔に下部電極を形成する場合であっても下部電極の倒壊を防止してキャパシタを構成できる効果がある。
本発明のキャパシタの製造方法は、(1)半導体基板上の所定の位置にワード線およびビット線を形成した後、前記ワード線およびビット線を含む全体を覆うように第一の酸化シリコン膜を形成する工程、(2)前記第一の酸化シリコン表面を平坦化した後、前記第一の酸化シリコンの所定の位置に、基板に接続され表面が露出したシリコンから成るプラグを設ける工程、(3)キャパシタが形成される支持母材としてCVD法により炭素膜を堆積する工程、(4)前記支持母材となる炭素膜の表面に第二の酸化シリコンから成る薄膜を形成し、リソグラフイ法により前記薄膜をパターン化する工程、(5)パターン化された前記薄膜をマスクとして、ドライエッチング法により前記炭素膜に深孔を形成する工程、(6)前記深孔底部に露出した前記プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極となるシリコン膜を堆積する工程、(7)前記深孔内を除く前記炭素膜表面に形成されている前記シリコン膜を除去し、表面が露出した前記炭素膜をドライエッチングにより除去する工程、を含んで構成される。これにより、下部電極の倒壊の問題を回避して、前記下部電極の内外壁を露出させた円筒状の下部電極を得ることができる。
以下、添付した図面に基づき、本発明の第一の実施例について、図2(a)から(f)の一連の工程断面図を用いて説明する。
図2(a)は、キャパシタが形成される前までの工程断面図を示している。p型半導体基板201の所定の領域に素子分離領域202を形成した後、シリコン基板201の表面にゲート絶縁膜(極めて薄いので図には示していない)を介してゲート電極を形成する。前記ゲート電極はワード線203を構成している。ワード線203を被覆するように、酸化シリコンおよび窒化シリコンから成る絶縁膜206を形成する。また、シリコン基板201の表面にはトランジスタを構成するソース205およびドレイン204を形成する。ソース205上およびドレイン204上には多結晶シリコンから成るプラグ207を形成する。さらに、ソース205に接続するプラグ207上にはタングステンから成るビット線208を形成する。その後、プラグ207およびビット線208を覆うように酸化シリコン209を形成する。次いで、CMP(Chemical Mechanical Polishing)法を用いて酸化シリコン209表面を平坦化する。一方、ドレイン204に接続するプラグ207上には、多結晶シリコンからなるプラグ210を形成する。後述の説明において形成されるキャパシタの下部電極は、前記シリコンプラグ207および210を介して前記半導体基板201に接続される。
図2(b)は、図2(a)に示された半導体基板上に、炭素膜211、シリコン212およびホトレジスト213を形成した段階の工程断面図を示している。
炭素膜211は、プラズマCVD法を用いて堆積する。平行平板型の電極を有するプラズマCVD容器内の一方の電極上に前記半導体基板を載置する。容器内を真空排気した後、原料ガスとしてメタン(CH4)を供給し、容器内の圧力が600Paになるように保持する。
前記半導体基板の温度を530℃に加熱した状態で、前記電極間に1500Wの高周波電力を印加してプラズマを発生させ、前期半導体基板上に厚さ2000nmの炭素膜211を堆積する。炭素膜形成の原料には、メタン以外の種々の材料を用いることができる。また、複数の原料を組み合わせて用いることもできる。また、温度、圧力、高周波電力についても、選択される原料に応じて各々最適な条件を選択することが可能である。
次いで、前記炭素膜211を加工する際のハードマスクとして用いるシリコン212を、CVD法により形成する。低圧CVD装置を用い、原料にはモノシラン(SiH4)を用い、温度530℃、圧力100Paの条件で、厚さ100nmとなるように堆積する。さらに、前記シリコン212上に、周知の回転塗布法により厚さ300nmのホトレジスト213を形成する。
図2(c)は、前記炭素膜211の所定の位置に深孔214を形成した段階の工程断面図を示している。
図2(b)に示されたホトレジスト213に、ArF(アルゴンフッソ)エキシマレーザーを光源とする露光装置を用い、周知のリソグラフイ法により短辺が200nmとなる開口パターンを形成する。前記パターン化されたホトレジスト213をマスクとして、前記シリコン212をドライエッチングして前記パターンを転写する。シリコン212のドライエッチングには、例えば塩素(Cl2)を少なくとも含むガスを用いるプラズマエッチング法を用いる。その後、パターン化されたホトレジスト213およびシリコン212をマスクとして、炭素膜211をドライエッチングし、シリコンプラグ210の表面に達する深孔214を形成する。炭素膜211のドライエッチングには、エッチングガスとしてアンモニア(NH3)を用いることができる。例えば、平行平板型電極を有するプラズマエッチング装置を用い、エッチングガスにアンモニアを用い、圧力を1〜150Pa、アンモニアガス流量を10〜1000mL/min、高周波出力を100〜3000Wの範囲に設定して炭素膜211をエッチングする。このエッチングの途中にホトレジスト213は消滅するが、シリコン212は、アンモニアではエッチングされないため残存する。深孔214が形成された段階で、深孔214の底部には酸化シリコン209およびシリコンプラグ210が露出する。また、アンモニアに代えて酸素、あるいは酸素を含む混合ガスを用いることも可能である。
図2(d)は、深孔214内壁を含む全面に下部電極となるシリコン膜215を形成した段階の工程断面図を示している。
図2(c)で深孔214を形成した後、シリコンプラグ210表面に存在する厚さ数nmの自然酸化膜の除去、を少なくとも含む清浄化処理を行なう。その後、深孔214の内壁を含む全面にキャパシタの下部電極となるシリコン膜215を堆積する。シリコン膜の堆積は前述の低圧CVD装置を用いて行なう。原料ガスとしてモノシランに加えてホスフイン(PH3)を同時に供給し、成膜されたシリコン中に不純物としてのリンを含有させる。シリコン膜中のリンの濃度は1〜5×1020/cm3 となるようにする。530℃で成膜されたシリコン膜は、非晶質であり導電性を示さないが、成膜後に700℃程度の熱処理を施すことにより、結晶化すると同時にリンが活性化し導電性を示す。580℃以上の温度を設定すれば、多結晶状態で堆積でき、導電性のあるシリコン膜を得ることもできる。しかし、CVD装置に基板を挿入し、シリコン膜が形成される前の段階でプラグ210表面に自然酸化膜が形成されると導通確保が困難となる。したがって、自然酸化膜が形成されないように低温で形成することが望ましい。シリコン膜の厚さは35nm程度とすることができる。
図2(e)は、炭素膜211表面のシリコン膜が除去され、深孔214内壁にのみシリコン膜215が形成された段階の工程断面図を示している。
炭素膜211表面のシリコン膜の除去は、CMP法を用いておこなう。また、CMP法の他、ドライエッチング法を用いることもできる。ドライエッチング法を用いる場合には、深孔214内のシリコン膜がエッチングされるのを回避するために、深孔内を例えばホトレジストで充填しておくことが望ましい。
図2(f)は、シリコン膜215の支持母材となっていた炭素膜211を除去し、内外壁が露出した円筒状の下部電極を形成した段階の工程断面図を示している。
炭素膜211の除去には、等方的にエッチングされる円筒型プラズマエッチング装置を用い、アンモニアの他、酸素もしくは酸素を含有するガスをエッチングガスとして用いることができる。炭素膜と反応し、揮発性の酸化炭素、窒化炭素、水素化炭素を生成しうるガスを選択することができる。エッチング時の基板温度は、200℃程度に設定しておくことが望ましい。アンモニアや酸素プラズマではシリコン膜や酸化シリコン膜がエッチングされることがない。したがって、下部電極の形状を損傷することがなく、且つフッ酸などの溶液によるエッチングを用いないので、下地となる酸化シリコン209が不要にエッチングされ、電極が倒壊する問題を回避することができる。
以下、電極表面の自然酸化膜を除去する処理を行ない、誘電体の形成、上部電極の形成工程を経てキャパシタを構成する。誘電体には、酸化タンタルや酸化アルミニウムなどを用いることができ、また、上部電極には窒化チタンやタングステンなどを用いることができる。
以上、述べたように本実施例によれば、下部電極の支持母材として、温度500℃程度のCVD法により堆積する炭素膜を用いているので、耐熱性に優れた緻密な支持母材を形成できる。これにより、回転塗布法で形成するホトレジストが水分を多量に含んでいて耐熱性がないために、パターン変形を生じる問題を回避できる効果がある。
また、シリコン膜や酸化シリコン膜をエッチングすることのないアンモニアや酸素ガスを用いたドライエッチングにより炭素膜を除去することができる。したがって、フッ酸などの溶液を用いて酸化シリコンから成る支持母材をエッチングする場合に下部電極が倒壊してしまう問題を回避できる効果がある。
本実施例における炭素膜の除去は、キャパシタの製造方法に適用する構成上、炭素膜の表面を露出した状態でエッチングできる。前述の特許文献3に記載されている、表面が酸化シリコンで覆われた状態では熱反応しか用いることができない場合に比べて極めて効率よくエッチングできる効果がある。
次に、図3(a)から(f)の一連の断面図を用いて、本発明の第二の実施例について説明する。なお、本実施例での基本的な工程は、前述の実施例1と同様であり、重複する説明は省略することとする。
図3(a)は、下部電極の支持母材となる炭素膜が堆積される前までの工程断面図を示している。
ビット線を覆う酸化シリコン309を形成した後、表面を平坦化する。その後、厚さ50nmの窒化シリコン310を積層する。酸化シリコン309および窒化シリコン310の積層膜の所定の位置に、コンタクトホールを形成する。前記コンタクトホールに、シリコンを埋め込んでシリコンプラグ311を形成する。窒化シリコン310は通常の低圧CVD法を用いて堆積する。原料ガスにはジクロロシラン(SiH2Cl2)とアンモニアを用い、温度630℃、圧力50Paの条件などを適用し得る。実施例1では窒化シリコン310がなかったので、表面には酸化シリコンが露出していたが、本実施例では窒化シリコン310とシリコンプラグ311の表面が露出している状態となっている。
図3(b)は、厚さ2000nmの炭素膜312、炭素膜312の上に積層された厚さ30nmの酸化シリコン313およびホトレジスト314を形成した段階の工程断面図を示している。
実施例1ではハードマスクとしてシリコン膜を用いたが、本実施例ではシリコン膜に代えて酸化シリコンを用いている。酸化シリコン313はプラズマCVD法を用いて堆積されるが、熱CVD法を用いることもできる。いずれの場合も350〜450℃の温度で成膜することができる。
図3(c)は、炭素膜312に、シリコンプラグ311の表面に達する深孔315を形成した段階の工程断面図を示している。
実施例1と同様に、ホトレジスト314に形成されたパターンを酸化シリコン313に転写した後、パターン化された酸化シリコン313をハードマスクに炭素膜312に深孔315を形成している。酸化シリコン313のパターン化は、フッ素(F)を含有するガスを用いた異方性ドライエッチングにより行なう。
図3(d)は、キャパシタの下部電極となる厚さ35nmのシリコン膜316を、深孔内壁を含む全面に堆積した段階の工程断面図を示している。
シリコン膜316を堆積する前にハードマスクとして用いた酸化シリコン313を除去する。酸化シリコン313の除去には、フッ酸を含む溶液によるエッチングを用いる。この時、深孔315の底部に酸化シリコンが露出していると、同時にエッチングされてしまうため、これを回避する目的で、窒化シリコン310を予め形成している。窒化シリコンは酸化シリコンに比べてフッ酸によるエッチング速度が約1/10程度と遅い。したがってハードマスクとして用いた厚さ30nmの酸化シリコン313をエッチングする間に窒化シリコン310がエッチングされる厚さは3nm程度に抑えられる。これにより、下地となる酸化シリコン309が不要にエッチングされることを防止することができる。
図3(e)は、実施例1と同様、炭素膜312表面のシリコン膜を除去し、深孔315の内壁にのみシリコン膜316を形成した段階の工程断面図を示している。
図3(f)は、実施例1と同様、支持母材として用いた炭素膜312を除去し、内外壁が露出した円筒状の下部電極を形成した段階の工程断面図を示している。
本実施例によれば、炭素膜に深孔を形成する場合のハードマスクに酸化シリコンを用いており、シリコン膜の場合に比べて薄くできるので、より高精度の深孔加工ができる。また、炭素膜の下に窒化シリコンを予め形成してあるので、ハードマスクに用いた酸化シリコンを溶液でエッチングしても、不要な領域のエッチングを回避できる。さらに、支持母材の炭素膜をドライエッチングで除去しているので、実施例1に比べ、不要な領域のエッチング防止効果がさらに向上する。
次に、図4(a)から(f)の一連の工程断面図を用いて、本発明の第三の実施例について説明する。なお、本実施例での基本的な工程は、前述の実施例1もしくは2と同様であり、重複する説明は省略することとする。
図4(a)は、実施例2と同様に酸化シリコン409上に積層された窒化シリコン410の所定の領域にシリコンプラグ411が形成された段階の工程断面図を示している。
図4(b)は、図4(a)の後に、厚さ1000nmの酸化シリコン412を堆積し、その上に厚さ1000nmの炭素膜413、厚さ300nmのシリコン膜414、ホトレジスト415を順次積層形成した段階の工程断面図を示している。
図4(c)は、シリコン膜414および炭素膜413に深孔を形成した段階の工程断面図を示している。
実施例1と同様の方法で、ホトレジスト414に所定のパターンを形成し、パターン化されたホトレジストをマスクにシリコン膜414にパターンを転写する。さらに、パターン化されたシリコン膜414をマスクに炭素膜413に深孔416を形成している。炭素膜413は、実施例1と同様、アンモニアもしくは酸素でエッチングできるが、この時、酸化シリコンはエッチングされない。そのため、炭素膜413の下に位置する酸化シリコン412が露出した段階で、自己整合的にエッチングは停止する。
図4(d)は、酸化シリコン412をエッチングし、シリコンプラグ411の表面に達する深孔417を形成した段階の工程断面図を示している。酸化シリコン412のエッチングには、シリコン膜414がハードマスクとして用いられる。
図4(e)は、深孔417内にシリコン膜418を形成した段階の工程断面図を示している。
実施例1と同様に、図4(d)の段階で露出したプラグシリコン411表面の清浄化処理を行なった後、シリコン膜を堆積し、CMP法により、炭素膜413表面のシリコン膜を除去している。
図4(f)は、支持母材の一部として用いられた炭素膜を除去し、一部外壁が露出した円筒状の下部電極419を形成した段階の工程断面図を示している。
本実施例によれば、支持母材の約半分の厚さからなる酸化シリコンを残存させているので、下部電極の倒壊に対しては、より強固な防止を図ることができる。また、支持母材全体を酸化シリコンで構成し、下半分を残す場合には、酸化シリコンの除去を途中で停止する必要がある。しかし、エッチングの不均一性によりキャパシタ面積がばらつき、結果的に基板面内での容量値のばらつきが発生する。本実施例では、酸化シリコンを全くエッチングすることなく、炭素膜のみを除去できるのでばらつきの発生を抑止できる効果がある。
次に、図5(a)から(e)に示す一連の工程断面図により、本発明の第四の実施例について説明する。なお、本実施例での基本的な工程は、前述の実施例1と同様であり、重複する説明は省略することとする。
図5(a)は、実施例1と同様に、厚さ2000nmの炭素膜511の上にシリコン膜512、ホトレジスト513を形成した段階の工程断面図を示している。
ここでは、ハードマスク用としてシリコン膜512を用いたが、実施例2と同様、酸化シリコンを用いることもできる。
図5(b)は、前実施例に倣い、シリコン膜512をマスクとして、炭素膜511に、シリコンプラグの表面に達する深孔514を形成した段階の工程断面図を示している。
図5(c)は、深孔514を埋め込むように厚さ300nmのシリコン膜515を形成した段階の工程断面図を示している。シリコン膜の堆積には、前実施例と同様の条件を用いることができる。
図5(d)は、炭素膜511表面のシリコン膜515を除去した段階の工程断面図を示している。
シリコン膜の除去には、前実施例と同様CMP法を用いることができる。また、ドライエッチング法を用いても良い。
図5(e)は、前実施例同様、炭素膜511を除去した段階の工程断面図を示している。
本実施例によれば、支持母材を炭素膜で構成し円柱状の下部電極を形成することも可能である。また、ドライエッチングにより炭素膜を除去することにより、円柱状下部電極の倒壊を防止できる効果がある。
従来のキャパシタの製造方法を示す(a)から(f)の一連の工程断面図。 本発明の第1実施例を示す(a)から(f)の一連の工程断面図。 本発明の第2実施例を示す(a)から(f)の一連の工程断面図。 本発明の第3実施例を示す(a)から(f)の一連の工程断面図。 本発明の第4実施例を示す(a)から(e)の一連の工程断面図。
符号の説明
1、201 半導体基板
2、202 素子分離領域
3、203 ワード線
4、204 ドレイン
5、205 ソース
6、206 絶縁膜
7 第一プラグ
8、208 ビット線
9 第二プラグ
10 第一層間絶縁膜
11a、310、410 窒化シリコン
11b、16、209、309、313、409、412 酸化シリコン
12、15、212、215、316、414、418、512、515 シリコン膜
13、213、314、415、513 ホトレジスト
14、214、315、416、417、514 深孔
207、210、311、411 プラグ
211、312、413、511 炭素膜
419 円筒状下部電極
516 円柱状下部電極

Claims (8)

  1. 半導体装置に用いられる、円筒状の下部電極を有するキャパシタの製造方法において、
    (1)ワード線およびビット線が形成された半導体基板上に第一の絶縁膜を形成する工程と、
    (2)前記第一の絶縁膜の所定の位置に、前記基板に接続され表面が露出した導体プラグを設ける工程と、
    (3)キャパシタが形成される支持母材を堆積する工程と、
    (4)前記支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記支持母材に深孔を形成する工程と、
    (5)前記深孔内に露出した前記導体プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極材料を堆積する工程と、
    (6)前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
    (7)表面が露出した前記支持母材をドライエッチングにより除去する工程
    を含む、内外壁を露出させた前記キャパシタの製造方法であって、
    前記支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とするキャパシタの製造方法。
  2. 半導体装置に用いられる、円筒状の下部電極を有するキャパシタの製造方法において、
    (1)ワード線およびビット線が形成された半導体基板上に第一の絶縁膜および前記第一絶縁膜上に積層された第二の絶縁膜を形成する工程と、
    (2)前記第一の絶縁膜および第二の絶縁膜の所定の位置に、前記基板に接続され表面が露出した導体プラグを設ける工程と、
    (3)キャパシタが形成される支持母材を堆積する工程と、
    (4)前記支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記支持母材に深孔を形成する工程と、
    (5)前記深孔内に露出した前記導体プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極材料を堆積する工程と、
    (6)前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
    (7)表面が露出した前記支持母材をドライエッチングにより除去する工程
    を含む、内外壁を露出させた前記キャパシタの製造方法であって、
    前記支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とするキャパシタの製造方法。
  3. 半導体装置に用いられる、円筒状の下部電極を有するキャパシタの製造方法において、
    (1)ワード線およびビット線が形成された半導体基板上に第一の絶縁膜および前記第一絶縁膜上に積層された第二の絶縁膜を形成する工程と、
    (2)前記第一の絶縁膜および第二の絶縁膜の所定の位置に、基板に接続され表面が露出した導体プラグを設ける工程と、
    (3)キャパシタが形成される、第一の支持母材および前記第一の支持母材上に積層された第二の支持母材を堆積する工程と、
    (4)前記第二の支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記第一および第二の支持母材に深孔を形成する工程と、
    (5)前記深孔内に露出した導体プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極材料を堆積する工程と、
    (6)前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
    (7)表面が露出した前記第二の支持母材をドライエッチングにより除去する工程
    を含む、内壁および外壁の一部を露出させた前記キャパシタの製造方法であって、
    前記第二の支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とするキャパシタの製造方法。
  4. 半導体装置に用いられる、円柱状の下部電極を有するキャパシタの製造方法において、
    (1)ワード線およびビット線が形成された半導体基板上に第一の絶縁膜を形成する工程と、
    (2)前記第一絶縁膜の所定の位置に、基板に接続され表面が露出した導体プラグを設ける工程と、
    (3)キャパシタが形成される支持母材を堆積する工程と、
    (4)前記支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記支持母材に深孔を形成する工程と、
    (5)前記深孔内に露出した導体プラグの表面を清浄化する処理を行ない、前記深孔を埋め込むように全面にキャパシタの下部電極材料を堆積する工程と、
    (6)前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
    (7)表面が露出した前記支持母材をドライエッチングにより除去する工程
    を含む、外壁を露出させた前記キャパシタの製造方法であって、
    前記支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とするキャパシタの製造方法。
  5. 前記第一絶縁膜上に積層される前記第二の絶縁膜は、窒化シリコンであることを特徴とする請求項2および3記載のキャパシタの製造方法。
  6. 前記支持母材表面に形成される前記薄膜は、酸化シリコンであることを特徴とする請求項1、2および4記載のキャパシタの製造方法。
  7. 前記支持母材に形成される前記深孔は、アンモニア(NH3)をエッチングガスとするドライエッチングにより形成されることを特徴とする請求項1、2および4記載のキャパシタの製造方法。
  8. 前記第二の支持母材に形成される前記深孔は、アンモニア(NH3)をエッチングガスとするドライエッチングにより形成されることを特徴とする請求項3記載のキャパシタの製造方法。
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