JP2006135261A - キャパシタの製造方法 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 74
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 44
- 238000000034 method Methods 0.000 claims abstract description 98
- 239000000463 material Substances 0.000 claims abstract description 73
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 66
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 66
- 238000001312 dry etching Methods 0.000 claims abstract description 32
- 229910003481 amorphous carbon Inorganic materials 0.000 claims abstract description 13
- 239000010408 film Substances 0.000 claims description 186
- 239000000758 substrate Substances 0.000 claims description 37
- 239000004065 semiconductor Substances 0.000 claims description 36
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 29
- 239000010409 thin film Substances 0.000 claims description 28
- 239000004020 conductor Substances 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 24
- 238000000151 deposition Methods 0.000 claims description 21
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 20
- 239000007772 electrode material Substances 0.000 claims description 17
- 238000005229 chemical vapour deposition Methods 0.000 claims description 14
- 229910021529 ammonia Inorganic materials 0.000 claims description 12
- 238000004140 cleaning Methods 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 6
- 229910000069 nitrogen hydride Inorganic materials 0.000 claims 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract description 19
- 230000000694 effects Effects 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 78
- 229910052710 silicon Inorganic materials 0.000 description 78
- 239000010703 silicon Substances 0.000 description 78
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 48
- 229910052799 carbon Inorganic materials 0.000 description 48
- 229920002120 photoresistant polymer Polymers 0.000 description 23
- 239000007789 gas Substances 0.000 description 12
- 239000000243 solution Substances 0.000 description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 9
- 239000001301 oxygen Substances 0.000 description 9
- 229910052760 oxygen Inorganic materials 0.000 description 9
- 239000011368 organic material Substances 0.000 description 6
- 239000002994 raw material Substances 0.000 description 5
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- MARDFMMXBWIRTK-UHFFFAOYSA-N [F].[Ar] Chemical compound [F].[Ar] MARDFMMXBWIRTK-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 150000001721 carbon Chemical class 0.000 description 1
- 229910002090 carbon oxide Inorganic materials 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000011796 hollow space material Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- JMANVNJQNLATNU-UHFFFAOYSA-N oxalonitrile Chemical compound N#CC#N JMANVNJQNLATNU-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract
【解決手段】 深孔を形成する支持母材を、非晶質炭素膜で形成し、下部電極を形成した後、前記下部電極の支持母材として用いた非晶質炭素膜を、ドライエッチングにより除去する。これにより、下部電極の倒壊を防止できる効果がある。
【選択図】図2
Description
図1を参照すると、図1(a)図から(f)図に至る一連の断面図に、半導体基板上にキャパシタの下部電極を作成する、従来の製造方法の例が示されている。
図1(a)は、キャパシタが形成されるべき領域の深孔が形成される前までの工程断面図を示している。
所定の素子分離領域2を形成した半導体基板1の表面にゲート絶縁膜(極めて薄いため図には示されていない)を介して、ゲート電極を含むワード線3を形成する。次いで、ワード線3を覆うように、酸化シリコンや窒化シリコンなどから成る絶縁膜6を形成する。さらに、半導体基板1表面の所定の領域にドレイン4およびソース5を形成し、トランジスタを構成する。ソース5およびドレイン4に接続するように多結晶シリコンからなる第一プラグ7を形成する。ソース5に接続されるプラグ7上にはタングステンなどの金属からなるビット線8を設ける。さらに、ビット線8を覆うように酸化シリコンなどから成る第一層間絶縁膜10を形成し、その表面を平坦化する。一方、ドレイン4上のプラグ7に接続するように、第一層間絶縁膜10の所定の領域に第二プラグ9を形成する。
次に、所定の領域に第二プラグ9の表面が露出している第一層間絶縁膜10の上に第二層間絶縁膜を形成する。第二層間絶縁膜は、厚さが50nm程度の窒化シリコン11aと厚さが2000nm程度の厚い酸化シリコン11bから成っている。酸化シリコン11bの上にはハードマスクとなる厚さ500nmのシリコン膜12を形成し、さらにその上にはホトレジスト13を形成している。
図1(a)に示したホトレジストに、リソグラフイ法を用いて所定のパターンを形成する。その後、パターン化されたホトレジストをマスクとしてシリコン膜12をドライエッチングし、シリコン膜12にパターンを転写する。さらにパターン化されたシリコン膜12をマスクにして酸化シリコン11bおよび窒化シリコン11aをドライエッチングして深孔14を形成する。ホトレジストでは、厚い酸化シリコンに深孔を形成する間に、ホトレジスト自身もエッチングされて消滅してしまい、所望の深孔を形成することが困難になるため、シリコン膜をハードマスクとして用いている。また、窒化シリコン11aは、酸化シリコンに深孔を形成するためのドライエッチングにおいて、第一層間絶縁膜10が不要にエッチングされるのを防止するために設けている。ここで、深孔開口の短辺寸法が200nmで、前記酸化シリコン11bの厚さが2000nmであることを考慮すると、アスペクト比(深孔の縦横比)は10程度となる。
深孔形成に用いたドライエッチングの後処理を行なった後、第二プラグ9表面の自然酸化膜を除去するために前洗浄を行ない、その後厚さ40nmのシリコン膜15を形成する。ドライエッチングの後処理には、アンモニアと過酸化水素の混合液などを用いる。また、自然酸化膜の除去には、フッ酸を含有する溶液を用いる。
シリコン膜15は、化学気相成長法(以下の説明ではCVD法と記載する)を用い、以下に述べる条件で形成する。反応ガスとして、モノシラン(SiH4)とホスフイン(PH3)の混合ガスを用いる。PH3は、シリコン膜に導電性を保有させるため、不純物としてのリンを膜中に導入するソースとして用いる。反応温度は、530℃、反応雰囲気は、100Pa程度の低圧を用いる。この温度条件により形成されるシリコン膜は非晶質であり、導電性を保有させるために、形成した後不純物活性化のため700℃程度の熱処理を行なう。
酸化シリコン16は、有機原料として一般的に用いられているTEOS(Tetraethoxysilane: Si(OC2H5)4 )を反応ガスとしてプラズマCVD法で形成する。平面的にみた深孔開口部における、短辺寸法の半分以上の厚さで酸化シリコン16を堆積することにより深孔を充填することができる。
酸化シリコンの除去は、少なくともフッ酸(HF)を含有する溶液を用いて行なう。深孔の外側では、酸化シリコン11bが全て除去されてもエッチ耐性の高い窒化シリコン11aが存在するために、下地の第一層間絶縁膜10がエッチングされることはない。しかし、深孔内部では、深孔底部に窒化シリコンがないため、溶液自身が電極となるシリコン膜15を浸透すると、シリコン膜15の下に位置する第一層間絶縁膜10を不要にエッチングしてしまう。その結果、電極となるシリコン膜15自身が土台の支えを失って、倒壊してしまう問題が発生する。この問題は、半導体装置の微細化に伴って、下部電極となるシリコン膜の薄膜化が進むと、さらに深刻となる。
上記方法では、開示されている構造上絶縁膜を通してアモルフアスカーボンを除去せざるを得ない。また、絶縁膜を介して除去するには、酸素あるいは反応生成物の絶縁膜中の拡散過程が必要で、その拡散を促進させるためには熱エネルギーの寄与が必須となる。しかし、隣接する導体が、耐熱性や耐酸化性に乏しい金属で構成されているために、温度を高く設定することが困難で、除去効率が悪く実用性に欠ける問題がある。
(1)ワード線およびビット線が形成された半導体基板上に第一の絶縁膜を形成する工程と、
(2)前記第一の絶縁膜の所定の位置に、基板に接続され表面が露出した導体プラグを設ける工程と、
(3)キャパシタが形成される支持母材を堆積する工程と、
(4)前記支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記支持母材に深孔を形成する工程と、
(5)前記深孔内に露出した前記導体プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極材料を堆積する工程と、
(6)前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
(7)表面が露出した前記支持母材をドライエッチングにより除去する工程
を含む、内外壁を露出させた前記キャパシタの製造方法であって、前記支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とする。
(1)ワード線およびビット線が形成された半導体基板上に第一の絶縁膜および前記第一絶縁膜上に積層された第二の絶縁膜を形成する工程と、
(2)前記第一の絶縁膜および第二の絶縁膜の所定の位置に、基板に接続され表面が露出した導体プラグを設ける工程と、
(3)キャパシタが形成される支持母材を堆積する工程と、
(4)前記支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記支持母材に深孔を形成する工程と、
(5)前記深孔内に露出した前記導体プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極材料を堆積する工程と、
(6)前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
(7)表面が露出した前記支持母材をドライエッチングにより除去する工程
を含む、内外壁を露出させた前記キャパシタの製造方法であって、前記支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とする。また、前記第一絶縁膜上に積層された第二絶縁膜は、窒化シリコンであることが望ましい。
(1)ワード線およびビット線が形成された半導体基板上に第一の絶縁膜および前記第一絶縁膜上に積層された第二の絶縁膜を形成する工程と、
(2)前記第一の絶縁膜および第二の絶縁膜の所定の位置に、基板に接続され表面が露出した導体プラグを設ける工程と、
(3)キャパシタが形成される、第一の支持母材および前記第一の支持母材上に積層された第二の支持母材を堆積する工程と、
(4)前記第二の支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記第一および第二の支持母材に深孔を形成する工程と、
(5)前記深孔内に露出した導体プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極材料を堆積する工程と、
(6)前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
(7)表面が露出した前記第二の支持母材をドライエッチングにより除去する工程
を含む、内壁および外壁の一部を露出させた前記キャパシタの製造方法であって、前記第二の支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とする。
(1)ワード線およびビット線が形成された半導体基板上に第一の絶縁膜を形成する工程と、
(2)前記第一絶縁膜の所定の位置に、基板に接続され表面が露出した導体プラグを設ける工程と、
(3)キャパシタが形成される支持母材を堆積する工程と、
(4)前記支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記支持母材に深孔を形成する工程と、
(5)前記深孔内に露出した導体プラグの表面を清浄化する処理を行ない、前記深孔を埋め込むように全面にキャパシタの下部電極材料を堆積する工程と、
(6)前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
(7)表面が露出した前記支持母材をドライエッチングにより除去する工程
を含む、外壁を露出させた前記キャパシタの製造方法であって、前記支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とする。
図2(a)は、キャパシタが形成される前までの工程断面図を示している。p型半導体基板201の所定の領域に素子分離領域202を形成した後、シリコン基板201の表面にゲート絶縁膜(極めて薄いので図には示していない)を介してゲート電極を形成する。前記ゲート電極はワード線203を構成している。ワード線203を被覆するように、酸化シリコンおよび窒化シリコンから成る絶縁膜206を形成する。また、シリコン基板201の表面にはトランジスタを構成するソース205およびドレイン204を形成する。ソース205上およびドレイン204上には多結晶シリコンから成るプラグ207を形成する。さらに、ソース205に接続するプラグ207上にはタングステンから成るビット線208を形成する。その後、プラグ207およびビット線208を覆うように酸化シリコン209を形成する。次いで、CMP(Chemical Mechanical Polishing)法を用いて酸化シリコン209表面を平坦化する。一方、ドレイン204に接続するプラグ207上には、多結晶シリコンからなるプラグ210を形成する。後述の説明において形成されるキャパシタの下部電極は、前記シリコンプラグ207および210を介して前記半導体基板201に接続される。
炭素膜211は、プラズマCVD法を用いて堆積する。平行平板型の電極を有するプラズマCVD容器内の一方の電極上に前記半導体基板を載置する。容器内を真空排気した後、原料ガスとしてメタン(CH4)を供給し、容器内の圧力が600Paになるように保持する。
前記半導体基板の温度を530℃に加熱した状態で、前記電極間に1500Wの高周波電力を印加してプラズマを発生させ、前期半導体基板上に厚さ2000nmの炭素膜211を堆積する。炭素膜形成の原料には、メタン以外の種々の材料を用いることができる。また、複数の原料を組み合わせて用いることもできる。また、温度、圧力、高周波電力についても、選択される原料に応じて各々最適な条件を選択することが可能である。
次いで、前記炭素膜211を加工する際のハードマスクとして用いるシリコン212を、CVD法により形成する。低圧CVD装置を用い、原料にはモノシラン(SiH4)を用い、温度530℃、圧力100Paの条件で、厚さ100nmとなるように堆積する。さらに、前記シリコン212上に、周知の回転塗布法により厚さ300nmのホトレジスト213を形成する。
図2(b)に示されたホトレジスト213に、ArF(アルゴンフッソ)エキシマレーザーを光源とする露光装置を用い、周知のリソグラフイ法により短辺が200nmとなる開口パターンを形成する。前記パターン化されたホトレジスト213をマスクとして、前記シリコン212をドライエッチングして前記パターンを転写する。シリコン212のドライエッチングには、例えば塩素(Cl2)を少なくとも含むガスを用いるプラズマエッチング法を用いる。その後、パターン化されたホトレジスト213およびシリコン212をマスクとして、炭素膜211をドライエッチングし、シリコンプラグ210の表面に達する深孔214を形成する。炭素膜211のドライエッチングには、エッチングガスとしてアンモニア(NH3)を用いることができる。例えば、平行平板型電極を有するプラズマエッチング装置を用い、エッチングガスにアンモニアを用い、圧力を1〜150Pa、アンモニアガス流量を10〜1000mL/min、高周波出力を100〜3000Wの範囲に設定して炭素膜211をエッチングする。このエッチングの途中にホトレジスト213は消滅するが、シリコン212は、アンモニアではエッチングされないため残存する。深孔214が形成された段階で、深孔214の底部には酸化シリコン209およびシリコンプラグ210が露出する。また、アンモニアに代えて酸素、あるいは酸素を含む混合ガスを用いることも可能である。
図2(c)で深孔214を形成した後、シリコンプラグ210表面に存在する厚さ数nmの自然酸化膜の除去、を少なくとも含む清浄化処理を行なう。その後、深孔214の内壁を含む全面にキャパシタの下部電極となるシリコン膜215を堆積する。シリコン膜の堆積は前述の低圧CVD装置を用いて行なう。原料ガスとしてモノシランに加えてホスフイン(PH3)を同時に供給し、成膜されたシリコン中に不純物としてのリンを含有させる。シリコン膜中のリンの濃度は1〜5×1020/cm3 となるようにする。530℃で成膜されたシリコン膜は、非晶質であり導電性を示さないが、成膜後に700℃程度の熱処理を施すことにより、結晶化すると同時にリンが活性化し導電性を示す。580℃以上の温度を設定すれば、多結晶状態で堆積でき、導電性のあるシリコン膜を得ることもできる。しかし、CVD装置に基板を挿入し、シリコン膜が形成される前の段階でプラグ210表面に自然酸化膜が形成されると導通確保が困難となる。したがって、自然酸化膜が形成されないように低温で形成することが望ましい。シリコン膜の厚さは35nm程度とすることができる。
炭素膜211表面のシリコン膜の除去は、CMP法を用いておこなう。また、CMP法の他、ドライエッチング法を用いることもできる。ドライエッチング法を用いる場合には、深孔214内のシリコン膜がエッチングされるのを回避するために、深孔内を例えばホトレジストで充填しておくことが望ましい。
炭素膜211の除去には、等方的にエッチングされる円筒型プラズマエッチング装置を用い、アンモニアの他、酸素もしくは酸素を含有するガスをエッチングガスとして用いることができる。炭素膜と反応し、揮発性の酸化炭素、窒化炭素、水素化炭素を生成しうるガスを選択することができる。エッチング時の基板温度は、200℃程度に設定しておくことが望ましい。アンモニアや酸素プラズマではシリコン膜や酸化シリコン膜がエッチングされることがない。したがって、下部電極の形状を損傷することがなく、且つフッ酸などの溶液によるエッチングを用いないので、下地となる酸化シリコン209が不要にエッチングされ、電極が倒壊する問題を回避することができる。
以下、電極表面の自然酸化膜を除去する処理を行ない、誘電体の形成、上部電極の形成工程を経てキャパシタを構成する。誘電体には、酸化タンタルや酸化アルミニウムなどを用いることができ、また、上部電極には窒化チタンやタングステンなどを用いることができる。
また、シリコン膜や酸化シリコン膜をエッチングすることのないアンモニアや酸素ガスを用いたドライエッチングにより炭素膜を除去することができる。したがって、フッ酸などの溶液を用いて酸化シリコンから成る支持母材をエッチングする場合に下部電極が倒壊してしまう問題を回避できる効果がある。
本実施例における炭素膜の除去は、キャパシタの製造方法に適用する構成上、炭素膜の表面を露出した状態でエッチングできる。前述の特許文献3に記載されている、表面が酸化シリコンで覆われた状態では熱反応しか用いることができない場合に比べて極めて効率よくエッチングできる効果がある。
ビット線を覆う酸化シリコン309を形成した後、表面を平坦化する。その後、厚さ50nmの窒化シリコン310を積層する。酸化シリコン309および窒化シリコン310の積層膜の所定の位置に、コンタクトホールを形成する。前記コンタクトホールに、シリコンを埋め込んでシリコンプラグ311を形成する。窒化シリコン310は通常の低圧CVD法を用いて堆積する。原料ガスにはジクロロシラン(SiH2Cl2)とアンモニアを用い、温度630℃、圧力50Paの条件などを適用し得る。実施例1では窒化シリコン310がなかったので、表面には酸化シリコンが露出していたが、本実施例では窒化シリコン310とシリコンプラグ311の表面が露出している状態となっている。
実施例1ではハードマスクとしてシリコン膜を用いたが、本実施例ではシリコン膜に代えて酸化シリコンを用いている。酸化シリコン313はプラズマCVD法を用いて堆積されるが、熱CVD法を用いることもできる。いずれの場合も350〜450℃の温度で成膜することができる。
実施例1と同様に、ホトレジスト314に形成されたパターンを酸化シリコン313に転写した後、パターン化された酸化シリコン313をハードマスクに炭素膜312に深孔315を形成している。酸化シリコン313のパターン化は、フッ素(F)を含有するガスを用いた異方性ドライエッチングにより行なう。
シリコン膜316を堆積する前にハードマスクとして用いた酸化シリコン313を除去する。酸化シリコン313の除去には、フッ酸を含む溶液によるエッチングを用いる。この時、深孔315の底部に酸化シリコンが露出していると、同時にエッチングされてしまうため、これを回避する目的で、窒化シリコン310を予め形成している。窒化シリコンは酸化シリコンに比べてフッ酸によるエッチング速度が約1/10程度と遅い。したがってハードマスクとして用いた厚さ30nmの酸化シリコン313をエッチングする間に窒化シリコン310がエッチングされる厚さは3nm程度に抑えられる。これにより、下地となる酸化シリコン309が不要にエッチングされることを防止することができる。
図4(a)は、実施例2と同様に酸化シリコン409上に積層された窒化シリコン410の所定の領域にシリコンプラグ411が形成された段階の工程断面図を示している。
実施例1と同様の方法で、ホトレジスト414に所定のパターンを形成し、パターン化されたホトレジストをマスクにシリコン膜414にパターンを転写する。さらに、パターン化されたシリコン膜414をマスクに炭素膜413に深孔416を形成している。炭素膜413は、実施例1と同様、アンモニアもしくは酸素でエッチングできるが、この時、酸化シリコンはエッチングされない。そのため、炭素膜413の下に位置する酸化シリコン412が露出した段階で、自己整合的にエッチングは停止する。
実施例1と同様に、図4(d)の段階で露出したプラグシリコン411表面の清浄化処理を行なった後、シリコン膜を堆積し、CMP法により、炭素膜413表面のシリコン膜を除去している。
ここでは、ハードマスク用としてシリコン膜512を用いたが、実施例2と同様、酸化シリコンを用いることもできる。
シリコン膜の除去には、前実施例と同様CMP法を用いることができる。また、ドライエッチング法を用いても良い。
2、202 素子分離領域
3、203 ワード線
4、204 ドレイン
5、205 ソース
6、206 絶縁膜
7 第一プラグ
8、208 ビット線
9 第二プラグ
10 第一層間絶縁膜
11a、310、410 窒化シリコン
11b、16、209、309、313、409、412 酸化シリコン
12、15、212、215、316、414、418、512、515 シリコン膜
13、213、314、415、513 ホトレジスト
14、214、315、416、417、514 深孔
207、210、311、411 プラグ
211、312、413、511 炭素膜
419 円筒状下部電極
516 円柱状下部電極
Claims (8)
- 半導体装置に用いられる、円筒状の下部電極を有するキャパシタの製造方法において、
(1)ワード線およびビット線が形成された半導体基板上に第一の絶縁膜を形成する工程と、
(2)前記第一の絶縁膜の所定の位置に、前記基板に接続され表面が露出した導体プラグを設ける工程と、
(3)キャパシタが形成される支持母材を堆積する工程と、
(4)前記支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記支持母材に深孔を形成する工程と、
(5)前記深孔内に露出した前記導体プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極材料を堆積する工程と、
(6)前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
(7)表面が露出した前記支持母材をドライエッチングにより除去する工程
を含む、内外壁を露出させた前記キャパシタの製造方法であって、
前記支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とするキャパシタの製造方法。 - 半導体装置に用いられる、円筒状の下部電極を有するキャパシタの製造方法において、
(1)ワード線およびビット線が形成された半導体基板上に第一の絶縁膜および前記第一絶縁膜上に積層された第二の絶縁膜を形成する工程と、
(2)前記第一の絶縁膜および第二の絶縁膜の所定の位置に、前記基板に接続され表面が露出した導体プラグを設ける工程と、
(3)キャパシタが形成される支持母材を堆積する工程と、
(4)前記支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記支持母材に深孔を形成する工程と、
(5)前記深孔内に露出した前記導体プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極材料を堆積する工程と、
(6)前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
(7)表面が露出した前記支持母材をドライエッチングにより除去する工程
を含む、内外壁を露出させた前記キャパシタの製造方法であって、
前記支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とするキャパシタの製造方法。 - 半導体装置に用いられる、円筒状の下部電極を有するキャパシタの製造方法において、
(1)ワード線およびビット線が形成された半導体基板上に第一の絶縁膜および前記第一絶縁膜上に積層された第二の絶縁膜を形成する工程と、
(2)前記第一の絶縁膜および第二の絶縁膜の所定の位置に、基板に接続され表面が露出した導体プラグを設ける工程と、
(3)キャパシタが形成される、第一の支持母材および前記第一の支持母材上に積層された第二の支持母材を堆積する工程と、
(4)前記第二の支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記第一および第二の支持母材に深孔を形成する工程と、
(5)前記深孔内に露出した導体プラグの表面を清浄化する処理を行ない、前記深孔内を含む全面にキャパシタの下部電極材料を堆積する工程と、
(6)前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
(7)表面が露出した前記第二の支持母材をドライエッチングにより除去する工程
を含む、内壁および外壁の一部を露出させた前記キャパシタの製造方法であって、
前記第二の支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とするキャパシタの製造方法。 - 半導体装置に用いられる、円柱状の下部電極を有するキャパシタの製造方法において、
(1)ワード線およびビット線が形成された半導体基板上に第一の絶縁膜を形成する工程と、
(2)前記第一絶縁膜の所定の位置に、基板に接続され表面が露出した導体プラグを設ける工程と、
(3)キャパシタが形成される支持母材を堆積する工程と、
(4)前記支持母材の表面に薄膜を形成し、前記薄膜をパターン化し、パターン化された前記薄膜をマスクとして、前記支持母材に深孔を形成する工程と、
(5)前記深孔内に露出した導体プラグの表面を清浄化する処理を行ない、前記深孔を埋め込むように全面にキャパシタの下部電極材料を堆積する工程と、
(6)前記深孔内を除く前記支持母材表面に形成されている前記下部電極材料を除去する工程と、
(7)表面が露出した前記支持母材をドライエッチングにより除去する工程
を含む、外壁を露出させた前記キャパシタの製造方法であって、
前記支持母材がCVD法により形成する非晶質炭素膜から成ることを特徴とするキャパシタの製造方法。 - 前記第一絶縁膜上に積層される前記第二の絶縁膜は、窒化シリコンであることを特徴とする請求項2および3記載のキャパシタの製造方法。
- 前記支持母材表面に形成される前記薄膜は、酸化シリコンであることを特徴とする請求項1、2および4記載のキャパシタの製造方法。
- 前記支持母材に形成される前記深孔は、アンモニア(NH3)をエッチングガスとするドライエッチングにより形成されることを特徴とする請求項1、2および4記載のキャパシタの製造方法。
- 前記第二の支持母材に形成される前記深孔は、アンモニア(NH3)をエッチングガスとするドライエッチングにより形成されることを特徴とする請求項3記載のキャパシタの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004325507A JP2006135261A (ja) | 2004-11-09 | 2004-11-09 | キャパシタの製造方法 |
US11/255,972 US7332395B2 (en) | 2004-11-09 | 2005-10-24 | Method of manufacturing a capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004325507A JP2006135261A (ja) | 2004-11-09 | 2004-11-09 | キャパシタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006135261A true JP2006135261A (ja) | 2006-05-25 |
Family
ID=36316864
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004325507A Pending JP2006135261A (ja) | 2004-11-09 | 2004-11-09 | キャパシタの製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7332395B2 (ja) |
JP (1) | JP2006135261A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009010318A (ja) * | 2007-06-27 | 2009-01-15 | Hynix Semiconductor Inc | キャパシタの製造方法 |
KR100925032B1 (ko) | 2008-01-02 | 2009-11-03 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
US7897474B2 (en) | 2007-12-05 | 2011-03-01 | Elpida Memory, Inc. | Method of forming semiconductor device including capacitor and semiconductor device including capacitor |
US8637364B2 (en) | 2011-04-27 | 2014-01-28 | Yasuhiko Ueda | Semiconductor device and method of manufacturing the same |
US9209193B2 (en) | 2011-06-22 | 2015-12-08 | Ps4 Luxco S.A.R.L. | Method of manufacturing device |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7563688B2 (en) * | 2006-02-24 | 2009-07-21 | Hynix Semiconductor Inc. | Method for fabricating capacitor in semiconductor device |
KR100716641B1 (ko) * | 2006-06-29 | 2007-05-09 | 주식회사 하이닉스반도체 | 비정질카본층을 이용한 실린더형 캐패시터 제조 방법 |
KR100929642B1 (ko) * | 2008-02-20 | 2009-12-03 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
US8274777B2 (en) | 2008-04-08 | 2012-09-25 | Micron Technology, Inc. | High aspect ratio openings |
US8268695B2 (en) | 2008-08-13 | 2012-09-18 | Micron Technology, Inc. | Methods of making capacitors |
JP2010165742A (ja) * | 2009-01-13 | 2010-07-29 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
US8172883B2 (en) * | 2009-02-19 | 2012-05-08 | Brigham Young University | Method of treating a degenerate spinal segment |
JP2010226022A (ja) * | 2009-03-25 | 2010-10-07 | Elpida Memory Inc | 半導体装置の製造方法 |
KR101874586B1 (ko) | 2012-08-06 | 2018-07-04 | 삼성전자주식회사 | 포토키를 이용한 반도체 소자의 제조 방법 |
KR102461809B1 (ko) * | 2018-11-09 | 2022-11-01 | 삼성전자주식회사 | 반도체 소자 및 이의 제조방법 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0685171A (ja) | 1992-09-02 | 1994-03-25 | Hitachi Ltd | パターン形成方法および半導体装置の製造方法 |
JPH10335592A (ja) | 1997-06-05 | 1998-12-18 | Sony Corp | 半導体装置の製造方法 |
JP4088052B2 (ja) * | 2001-07-17 | 2008-05-21 | 株式会社東芝 | 半導体装置の製造方法 |
KR100459707B1 (ko) | 2002-03-21 | 2004-12-04 | 삼성전자주식회사 | 실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법 |
KR100539268B1 (ko) * | 2004-06-24 | 2005-12-27 | 삼성전자주식회사 | 반도체 메모리 소자의 제조 방법 |
-
2004
- 2004-11-09 JP JP2004325507A patent/JP2006135261A/ja active Pending
-
2005
- 2005-10-24 US US11/255,972 patent/US7332395B2/en active Active
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009010318A (ja) * | 2007-06-27 | 2009-01-15 | Hynix Semiconductor Inc | キャパシタの製造方法 |
US7897474B2 (en) | 2007-12-05 | 2011-03-01 | Elpida Memory, Inc. | Method of forming semiconductor device including capacitor and semiconductor device including capacitor |
KR100925032B1 (ko) | 2008-01-02 | 2009-11-03 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
US8637364B2 (en) | 2011-04-27 | 2014-01-28 | Yasuhiko Ueda | Semiconductor device and method of manufacturing the same |
US9209193B2 (en) | 2011-06-22 | 2015-12-08 | Ps4 Luxco S.A.R.L. | Method of manufacturing device |
Also Published As
Publication number | Publication date |
---|---|
US7332395B2 (en) | 2008-02-19 |
US20060099768A1 (en) | 2006-05-11 |
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Date | Code | Title | Description |
---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070618 |
|
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|
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A02 | Decision of refusal |
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