JP2010225748A - 半導体装置 - Google Patents

Abstract

【課題】高アバランシェ耐量且つ低オン抵抗の半導体装置を提供する。
【解決手段】第１導電型の半導体層２１、２２と、半導体層２２の第１の主面側に設けられた第２導電型のベース層２３と、ベース層２３上に設けられた第１導電型のソース層２４と、ソース層２４の表面上に設けられた第１の主電極１１と、半導体層２１の第２の主面に設けられた第２の主電極１２と、セル領域で半導体層２２に達して設けられたトレンチゲートと、終端領域におけるベース層２３中に設けられると共に表面の一部が第１の主電極１１と接し、ベース層２３よりも第２導電型不純物濃度が高い終端キャリア排出層２５ｂと、セル領域におけるソース層２４の下のベース層２３中に設けられ、端部が終端領域で終端キャリア排出層２５ｂに接続され、ベース層２３よりも第２導電型不純物濃度が高いセルキャリア排出層２５ａとを備えている。
【選択図】図３

Description

本発明は、半導体装置に関する。

電力制御に適したパワーデバイスとして、トレンチゲート構造を有する縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が知られている（例えば特許文献１）。トレンチゲート型デバイスにおいては、オン抵抗を下げるためにトレンチ間ピッチを狭め微細化し、チャネル領域を増やして低抵抗化を図ってきたが、微細化も限界にきており、他の観点からオン抵抗を下げる工夫が望まれる。

また、パワーデバイスでは高アバランシェ耐量も要求され、通常、特許文献１に開示されているように、比較的Ｐ型不純物濃度が高いＰ^＋型層をキャリア（正孔）排出層としてセル領域表面に形成してソース電極と接続させている。しかし、Ｐ^＋型層の下にはチャネルが形成されないため、セル領域表面に存在するＰ^＋型層は、主電流を縦方向に流すオン動作にとっては無効領域であり、オン抵抗低減の妨げになっている。

特開２００１−３０８３２８号公報

本発明は、高アバランシェ耐量且つ低オン抵抗の半導体装置を提供する。

本発明の一態様によれば、第１の主面と前記第１の主面の反対側に形成された第２の主面とを有する第１導電型の半導体層と、前記半導体層の前記第１の主面側に設けられた第２導電型のベース層と、前記ベース層上に設けられた第１導電型のソース層と、前記ソース層の表面上に設けられた第１の主電極と、前記半導体層の前記第２の主面に設けられた第２の主電極と、前記ソース層が設けられ前記第１の主電極と前記第２の主電極との間の縦方向に主電流が流れるセル領域における前記ソース層及び前記ベース層に隣接する部分に設けられ底部が前記半導体層に達するトレンチゲートと、前記セル領域よりも外側の終端領域における前記ベース層中に設けられると共に表面の一部が前記第１の主電極と接し、前記ベース層よりも第２導電型不純物濃度が高い終端キャリア排出層と、前記セル領域における前記ソース層の下の前記ベース層中に設けられ、端部が前記終端領域で前記終端キャリア排出層に接続され、前記ベース層よりも第２導電型不純物濃度が高いセルキャリア排出層と、を備えたことを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、第１の主面と前記第１の主面の反対側に形成された第２の主面とを有する第１導電型の半導体層と、前記半導体層の前記第１の主面側に設けられた第２導電型のベース層と、前記ベース層上に設けられた第１導電型のソース層と、前記ソース層の表面上に設けられた第１の主電極と、前記半導体層の前記第２の主面に設けられた第２の主電極と、前記ソース層が設けられ前記第１の主電極と前記第２の主電極との間の縦方向に主電流が流れるセル領域における前記ソース層及び前記ベース層に隣接する部分に設けられ底部が前記半導体層に達するトレンチゲートと、前記セル領域における前記ベース層中に前記ベース層よりも浅く形成されたトレンチ構造部と、前記セル領域よりも外側の終端領域における前記ベース層中に設けられると共に表面の一部が前記第１の主電極と接し、前記ベース層よりも第２導電型不純物濃度が高い終端キャリア排出層と、前記セル領域における前記トレンチ構造部の下の前記ベース層中に設けられ、端部が前記終端領域で前記終端キャリア排出層に接続され、前記ベース層よりも第２導電型不純物濃度が高いセルキャリア排出層と、を備えたことを特徴とする半導体装置が提供される。

本発明によれば、高アバランシェ耐量且つ低オン抵抗の半導体装置が提供される。

本発明の実施形態に係る半導体装置の模式平面図。 （ａ）は図１におけるＡ部の拡大平面図であり、（ｂ）は図２（ａ）におけるＡ−Ａ’断面図。 （ａ）は図１におけるＢ部の拡大平面図であり、（ｂ）は図３（ａ）におけるＢ−Ｂ’断面図。 本発明の他の実施形態に係る半導体装置におけるセル構造を示す模式断面図。

以下、図面を参照し、本発明の実施形態について説明する。以下の実施形態では第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型をＮ型としても本発明は適用可能である。また、半導体としてはシリコンを例示するが、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いてもよい。

図１は本発明の実施形態に係る半導体装置のチップ状の状態における模式平面図である。図１におけるＡ部の拡大平面図を図２（ａ）に示す。図２（ｂ）は、図２（ａ）におけるＡ−Ａ’断面を示す。また、図４（ａ）は図２（ｂ）における要部の拡大断面図である。図１におけるＢ部の拡大平面図を図３（ａ）に示す。図３（ｂ）は、図３（ａ）におけるＢ−Ｂ’断面を示す。図２（ａ）及び図３（ａ）では、表面の電極は図示していない。

本実施形態では、説明の便宜上、第１の方向Ｘ１と第１の方向Ｘ１に対して直交する第２の方向Ｘ２を導入する。図２（ｂ）は第２の方向Ｘ２に沿った断面であり、図３（ｂ）は第１の方向Ｘ１に沿った断面である。

本実施形態に係る半導体装置は、半導体層における第１の主面側に設けられた第１の主電極１１と、上記第１の主面の反対側の第２の主面側に設けられた第２の主電極１２との間を結ぶ縦方向に主電流が流れる縦型デバイスである。本実施形態に係る半導体装置は、その主電流が流れるセル領域１と、このセル領域１を囲むようにセル領域１の外側に形成された終端領域２とを有する。セル領域１には、トレンチゲート型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が形成されている。なお、ＭＯＳＦＥＴに限らず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＩＥＧＴ（Injection Enhanced Gate Transistor）などであってもよい。

Ｎ^＋型のドレイン層（もしくは基板）２１における第１の主面上に、ドレイン層２１よりもＮ型不純物濃度が低いＮ⁻型のドリフト層２２が設けられている。ドリフト層２２上にはＰ型のベース層２３が設けられている。

ベース層２３は、セル領域１及び終端領域２に設けられている。セル領域１におけるベース層２３は、図２（ｂ）に示すように、トレンチゲートによって第２の方向Ｘ２に複数に分断されている。

セル領域１のベース層２３上には、ドリフト層２２よりもＮ型不純物濃度が高いＮ^＋型のソース層２４が設けられている。ソース層２４は、図２（ａ）に示すように、第１の方向Ｘ１に延在するストライプ状に形成されている。

セル領域１におけるベース層２３に隣接する部分もしくは第２の方向Ｘ２で隣り合うベース層２３間には、トレンチが形成され、そのトレンチ内に絶縁膜２８を介してゲート電極２７が埋め込まれている。図４（ａ）に示すように、絶縁膜２８はトレンチの底部及び側壁に形成され、その内側にゲート電極２７が埋め込まれている。絶縁膜２８は例えばシリコン酸化膜であり、ゲート電極２７は例えば多結晶シリコンを含む導電材料からなる。

トレンチ内に絶縁膜２８を介してゲート電極２７が埋め込まれた構造のトレンチゲートは、第１の方向Ｘ１に延在するストライプ状の平面パターンで形成されている。トレンチゲートの底部は、セル領域１におけるベース層２３に隣接する部分もしくはベース層２３間の部分でドリフト層２２に達するが、トレンチゲートはベース層２３の深さよりは浅い。逆に言えば、ベース層２３は、トレンチゲートよりも深く形成されている。

ゲート電極２７は、ベース層２３及びソース層２４の一部に対して絶縁膜２８を介して対向している。ゲート電極２７上には絶縁層３１が設けられている。

ソース層２４及び絶縁層３１上には第１の主電極１１が設けられ、ソース層２４は第１の主電極１１と電気的に接続されている。ドレイン層２１の第２の主面（裏面）には第２の主電極１２が設けられ、ドレイン層２１は第２の主電極１２と電気的に接続されている。

終端領域２に形成されたベース層２３中には、ベース層２３よりもＰ型不純物濃度が高いＰ^＋型の終端キャリア排出層２５ｂが設けられている。終端キャリア排出層２５ｂは、セル領域１のすぐ外側を囲むように設けられている。

終端領域２におけるベース層２３及び終端キャリア排出層２５ｂの表面上には絶縁膜３２が設けられている。図３（ａ）、（ｂ）に示すように、終端キャリア排出層２５ｂにおいて、ソース層２４の第１の方向Ｘ１の端部に隣接する部分の表面２５ｃは絶縁膜３２で覆われずに露出している。その表面２５ｃ上には第１の主電極１１が設けられ、これにより終端キャリア排出層２５ｂは第１の主電極１１と電気的に接続されている。図３（ａ）、（ｂ）にはソース層２４における第１の方向Ｘ１の一方の端部付近しか示していないが、他方の端部に隣接する終端キャリア排出層２５ｂにも絶縁膜で覆われない表面２５ｃが存在し、その表面２５ｃ上に第１の主電極１１が接して設けられている。

セル領域１におけるソース層２４の下のベース層２３中には、ベース層２３よりもＰ型不純物濃度が高いＰ^＋型のセルキャリア排出層２５ａが設けられている。セルキャリア排出層２５ａは、ゲート電極２７よりも下方のベース層２３中に設けられている。

セルキャリア排出層２５ａはベース層２３中を第１の方向Ｘ１に延在し、図３（ａ）、（ｂ）に示すように、セルキャリア排出層２５ａの第１の方向Ｘ１の端部が、終端領域２で終端キャリア排出層２５ｂに接続している。図３（ａ）、（ｂ）にはセルキャリア排出層２５ａにおける第１の方向Ｘ１の一方の端部付近しか示していないが、他方の端部も同様に終端キャリア排出層２５ｂに接続している。そして、終端キャリア排出層２５ｂはその一部表面２５ｃで第１の主電極１１と接続されているため、セルキャリア排出層２５ａは終端キャリア排出層２５ｂを介して第１の主電極１１と電気的に接続されている。

終端領域２における終端キャリア排出層２５ｂよりも外側のベース層２３上には、絶縁膜３２を介して導電材３４が設けられている。導電材３４は、例えば多結晶シリコンからなる。その導電材３４及び絶縁膜３２を覆うようにゲート配線１３が設けられている。導電材３４はゲート配線１３と電気的に接続されている。ゲート配線１３と第１の主電極１１とは、絶縁層３３によって絶縁分離されている。

図３（ｂ）に示すように、導電材３４の下方のベース層２３中には、導電材３４と接続もしくは一体に設けられた導電材３４ａが埋め込まれている。導電材３４ａとベース層２３との間には絶縁膜が介在されている。図３（ａ）において点線で示すように、導電材３４ａには、ゲート電極２７の第１の方向Ｘ１の端部が接続されている。同様に、ゲート電極２７の第１の方向Ｘ１の他方の端部も導電材３４ａを介して導電材３４と電気的に接続されている。すなわち、ゲート電極２７は、導電材３４ａ、３４を介してゲート配線１３と電気的に接続されている。そして、ゲート配線１３は、図１においてチップ表面の角部に形成されたゲートパッド３に接続されている。

以上説明した本実施形態に係る半導体装置において、第１の主電極１１に対して第２の主電極１２が高電位とされた状態で、ゲート電極２７に所望の制御電圧を印加すると、セル領域１のベース層２３における絶縁膜２８を介してゲート電極２７に対向する部分にｎチャネル（反転層）が形成され、ドレイン層２１、ドリフト層２２、ｎチャネルおよびソース層２４を介して、主電極１２、１１間の縦方向に主電流が流れオン状態となる。

そして、セル領域１においてベース層２３とドリフト層２２とのＰＮ接合付近でアバランシェブレークダウンが生じた場合、発生したキャリア（正孔）は、セルキャリア排出層２５ａ及び終端キャリア排出層２５ｂを流れて第１の主電極１１へと排出される。これにより、高アバランシェ耐量が得られる。

そして、本実施形態によれば、セル領域に設けたキャリア排出層を第１の主電極１１と接続させるにあたって、セル領域の表面でキャリア排出層と第１の主電極１１とを接続させるのではなく、セル領域においてはソース層２４の下のベース層２３中にセルキャリア排出層２５ａを設け、そのセルキャリア排出層２５ａは終端領域で終端キャリア排出層２５ｂを介して、表面側の第１の主電極１１と接続させる構造としている。

したがって、セル領域縦方向に主電流を流すオン動作には寄与しない無効領域であるセルキャリア排出層２５ａはセル領域表面に形成（露出）されず、セル領域におけるベース層２３上にはソース層２４のみが形成されている。これにより、ソース層２４及びこの下に形成されるチャネル領域を広く確保することができ、オン抵抗の低減を図れる。

ここで、セル領域のベース層２３上に、ソース層２４と、Ｐ^＋型のキャリア排出層とを２：１の面積比で形成した比較例と、ベース層２３上すべてにソース層２４を形成した本実施形態とで、低オン抵抗製品の指標である（オン抵抗×ＦＥＴ面積）をシミュレーションし比較した。その結果、本実施形態では、比較例に比べて（オン抵抗×ＦＥＴ面積）を約２４％低減できるとの結果が得られた。

前述した実施形態では、セルキャリア排出層２５ａはトレンチゲートより下のベース層２３中に設けたが、セルキャリア排出層２５ａはソース層２４より下のベース層２３中に設けられればよく、トレンチゲートより上方のベース層２３中に設けてもよい。

ただし、トレンチゲートより上方のベース層２３は、トレンチゲートに対向し、チャネルが形成される部分であるので、その部分にＰ^＋型のセルキャリア排出層２５ａが存在すると、しきい値等の設計の困難化をまねくことが懸念される。したがって、ベース層２３におけるトレンチゲートより下のトレンチゲートに対向しない部分にセルキャリア排出層２５ａを設けることが望ましい。

また、ベース層２３よりもＰ型不純物濃度が高いセルキャリア排出層２５ａがドリフト層２２とＰＮ接合すると、耐圧保持のときに空乏層が拡がりにくくなることが懸念されるため、セルキャリア排出層２５ａの底部位置は、ベース層２３とドリフト層２２との界面（ＰＮ接合面）よりも上方に位置させることが望ましい。

セルキャリア排出層２５ａは、例えば、ベース層２３中にＰ型不純物をイオン注入法で打ち込み、その後アニールにより、注入されたＰ型不純物を拡散させることで形成することができる。しかし、セルキャリア排出層２５ａを形成すべき位置が深い場合には、その位置へのイオン注入が困難な場合があり得る。

そのような場合には、図４（ｂ）に示すように、ソース層２４におけるセルキャリア排出層２５ａの上の部分にトレンチ４１を形成して、Ｐ型不純物が半導体層中を注入位置まで進む距離（深さ）を低減させることが有効である。

あるいは、図４（ｃ）に示す形態としてもよい。これは、トレンチゲート用のトレンチ（第１のトレンチＴ１）を形成する際に、同時にベース層２３中にもベース層２３よりも浅い第２のトレンチＴ２を形成し、その第２のトレンチＴ２の底部に露出するベース層２３に対してＰ型不純物を打ち込む。その後、アニールすることで、第２のトレンチＴ２の下のベース層２３中にＰ^＋型のセルキャリア排出層２５ａが形成される。

第２のトレンチＴ２内には充填物２７ａが充填される。例えば、第１のトレンチＴ１に対する工程と同時に、第２のトレンチＴ２の内壁にも絶縁膜２８を形成した後、第１のトレンチＴ１内に埋め込まれるのと同じ導電材（例えば多結晶シリコン）を第２のトレンチＴ２内に埋め込むことで、効率的な製造を行える。第１のトレンチＴ１内に埋め込まれた導電材は、前述した導電材３４ａ、３４、ゲート配線１３などと接続されゲート電極２７として機能する。第２のトレンチＴ２内に埋め込まれた導電材（充填物２７ａ）は、フローティングとされ、ゲート電極として機能しない。

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

１…セル領域、２…終端領域、１１…第１の主電極、１２…第２の主電極、１３…ゲート配線、２１…ドレイン層、２２…ドリフト層、２３…ベース層、２４…ソース層、２５ａ…セルキャリア排出層、２５ｂ…終端キャリア排出層、２７…ゲート電極

Claims (5)

1. 第１の主面と前記第１の主面の反対側に形成された第２の主面とを有する第１導電型の半導体層と、
   前記半導体層の前記第１の主面側に設けられた第２導電型のベース層と、
   前記ベース層上に設けられた第１導電型のソース層と、
   前記ソース層の表面上に設けられた第１の主電極と、
   前記半導体層の前記第２の主面に設けられた第２の主電極と、
   前記ソース層が設けられ前記第１の主電極と前記第２の主電極との間の縦方向に主電流が流れるセル領域における前記ソース層及び前記ベース層に隣接する部分に設けられ底部が前記半導体層に達するトレンチゲートと、
   前記セル領域よりも外側の終端領域における前記ベース層中に設けられると共に表面の一部が前記第１の主電極と接し、前記ベース層よりも第２導電型不純物濃度が高い終端キャリア排出層と、
   前記セル領域における前記ソース層の下の前記ベース層中に設けられ、端部が前記終端領域で前記終端キャリア排出層に接続され、前記ベース層よりも第２導電型不純物濃度が高いセルキャリア排出層と、
   を備えたことを特徴とする半導体装置。
2. 前記セルキャリア排出層は、前記トレンチゲートよりも下に設けられていることを特徴とする請求項１記載の半導体装置。
3. 前記ソース層における前記セルキャリア排出層の上の部分にトレンチが形成されていることを特徴とする請求項１または２に記載の半導体装置。
4. 第１の主面と前記第１の主面の反対側に形成された第２の主面とを有する第１導電型の半導体層と、
   前記半導体層の前記第１の主面側に設けられた第２導電型のベース層と、
   前記ベース層上に設けられた第１導電型のソース層と、
   前記ソース層の表面上に設けられた第１の主電極と、
   前記半導体層の前記第２の主面に設けられた第２の主電極と、
   前記ソース層が設けられ前記第１の主電極と前記第２の主電極との間の縦方向に主電流が流れるセル領域における前記ソース層及び前記ベース層に隣接する部分に設けられ底部が前記半導体層に達するトレンチゲートと、
   前記セル領域における前記ベース層中に前記ベース層よりも浅く形成されたトレンチ構造部と、
   前記セル領域よりも外側の終端領域における前記ベース層中に設けられると共に表面の一部が前記第１の主電極と接し、前記ベース層よりも第２導電型不純物濃度が高い終端キャリア排出層と、
   前記セル領域における前記トレンチ構造部の下の前記ベース層中に設けられ、端部が前記終端領域で前記終端キャリア排出層に接続され、前記ベース層よりも第２導電型不純物濃度が高いセルキャリア排出層と、
   を備えたことを特徴とする半導体装置。
5. 前記ベース層の深さは、前記トレンチゲートの深さよりも深いことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。

Images