KR101832545B1 - 칩 전자부품 - Google Patents
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Abstract
본 발명은 내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품에 있어서, 상기 내부 코일부는 제 1 코일 패턴부; 및 상기 제 1 코일 패턴부 상에 형성된 제 2 코일 패턴부;를 포함하며, 상기 제 1 코일 패턴부는, 인접하는 코일 패턴 간의 최소 간격을 a, 코일 패턴의 최대 두께를 b라 할 때, a가 15㎛ 이하이며, b/a가 7 이상을 만족하는 칩 전자부품에 관한 것이다.
Description
본 발명은 칩 전자부품에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
박막형 인덕터는 도금으로 내부 코일부를 형성한 후, 자성체 분말 및 수지를 혼합시킨 자성체 분말-수지 복합체를 경화하여 자성체 본체를 제조하고, 자성체 본체의 외측에 외부전극을 형성하여 제조한다.
본 발명은 코일 패턴 간 쇼트(short) 발생을 방지하고, 코일 패턴의 폭 대비 두께를 증가시켜 높은 어스펙트 비(AR)를 구현할 수 있는 구조의 칩 전자부품에 관한 것이다.
본 발명의 일 실시형태는 내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품에 있어서, 상기 내부 코일부는 제 1 코일 패턴부; 및 상기 제 1 코일 패턴부 상에 형성된 제 2 코일 패턴부;를 포함하며, 상기 제 1 코일 패턴부는, 인접하는 코일 패턴 간의 최소 간격을 a, 코일 패턴의 최대 두께를 b라 할 때, a가 15㎛ 이하이며, b/a가 7 이상을 만족하는 칩 전자부품을 제공한다.
본 발명에 따르면, 코일 패턴 간 쇼트(short) 발생을 방지하고, 코일 패턴의 폭 대비 두께를 증가시켜 높은 어스펙트 비(AR)를 갖는 내부 코일부를 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 2의 'A' 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 4는 도 2의 'A' 부분의 다른 실시형태를 확대하여 도시한 개략도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 2의 'A' 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 4는 도 2의 'A' 부분의 다른 실시형태를 확대하여 도시한 개략도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태의 칩 전자부품에 따른 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 1을 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 인덕터가 개시된다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)은 자성체 본체(50), 상기 자성체 본체(50)의 내부에 매설된 내부 코일부(42, 44) 및 상기 자성체 본체(50)의 외측에 배치되어 상기 내부 코일부(42, 44)와 전기적으로 연결된 제 1 및 제 2 외부전극(81, 82)을 포함한다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)에 있어서, '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의하기로 한다.
상기 자성체 본체(50)는 칩 전자부품(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고, 예를 들어, 페라이트 또는 금속 자성체 분말이 충진되어 형성될 수 있다.
상기 페라이트는 예를 들어, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등일 수 있다.
상기 금속 자성체 분말은 Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있고, 예를 들어, Fe-Si-B-Cr계 비정질 금속일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 금속 자성체 분말의 입자 직경은 0.1㎛ 내지 30㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지에 분산된 형태로 포함될 수 있다.
상기 자성체 본체(50)의 내부에 배치된 절연 기판(20)의 일면에는 코일 형상의 제 1 내부 코일부(41)가 형성되며, 상기 절연 기판(20)의 일면과 대향하는 타면에는 코일 형상의 제 2 내부 코일부(42)가 형성된다.
상기 제 1 및 제 2 내부 코일부(41, 42)는 전기 도금법을 수행하여 형성할 수 있다.
상기 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성된다.
상기 절연 기판(20)의 중앙부는 관통되어 홀을 형성하고, 상기 홀은 자성 재료로 충진되어 코어부(55)를 형성한다. 자성 재료로 충진되는 코어부(55)를 형성함에 따라 인덕턴스(Ls)를 향상시킬 수 있다.
상기 제 1 및 제 2 내부 코일부(41, 42)는 스파이럴(spiral) 형상으로 형성될 수 있으며, 상기 절연 기판(20)의 일면과 타면에 형성된 제 1 및 제 2 내부 코일부(41, 42)는 상기 절연 기판(20)을 관통하여 형성되는 비아(45)를 통해 전기적으로 접속된다.
상기 제 1 및 제 2 내부 코일부(41, 42)와 비아(45)는 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
인덕터의 주요 특성 중 하나인 직류 저항(Rdc)은 내부 코일부의 단면적이 클수록 낮아진다. 또한, 인덕터의 인덕턴스는 자속이 지나가는 자성체의 면적이 클수록 커진다.
따라서, 직류 저항(Rdc)을 낮추고, 인덕턴스를 향상시키기 위해서는 내부 코일부의 단면적을 증가시키고, 자성체 면적을 증가시키는 것이 필요하다.
내부 코일부의 단면적을 증가시키기 위해서는 코일 패턴의 폭을 증가시키는 방법과 코일 패턴의 두께를 증가시키는 방법이 있다.
그러나, 코일 패턴의 폭을 증가시키는 경우 코일 패턴 간의 쇼트(short)가 발생될 우려가 매우 커지고, 구현할 수 있는 코일 패턴의 턴 수의 한계가 발생하며, 자성체 면적의 축소로 이어져 효율이 저하되고 고용량 제품 구현에 한계가 있다.
따라서, 코일 패턴의 폭은 증가시키지 않으면서 코일 패턴의 두께를 증가시켜 높은 어스펙트 비(Aspect Ratio, AR)를 가지는 구조의 내부 코일부가 요구되고 있다.
내부 코일부의 어스펙트 비(AR)란, 코일 패턴의 두께를 코일 패턴의 폭으로 나눈 값으로, 코일 패턴의 폭 증가량보다 코일 패턴의 두께 증가량이 클수록 높은 어스펙트 비(AR)를 구현할 수 있다.
그러나, 전기 도금법 수행 시 도금이 진행됨에 따라 코일 패턴의 두께 방향 성장과 함께 폭 방향의 성장이 동시에 이루어지는 등방 성장으로 인하여 코일 패턴 간 쇼트(short)가 발생하고, 높은 어스펙트 비(AR)를 가지는 내부 코일부를 구현하기 어렵게 된다.
이에 본 발명의 일 실시형태는 후술하는 바와 같이 내부 코일부를 형성하는 제 1차 코일 패턴부의 형상을 조절하여 높은 어스펙트 비(Aspect Ratio, AR)를 가지는 내부 코일부를 구현할 수 있게 하였다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 2를 참조하면, 상기 제 1 및 제 2 내부 코일부(41, 42)는 절연 기판(20) 상에 형성된 제 1 코일 패턴부(61)와, 상기 제 1 코일 패턴부(61) 상에 형성된 제 2 코일 패턴부(62)를 포함한다.
도 3은 도 2의 'A' 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 3을 참조하면, 본 발명의 일 실시형태에 따른 제 1 코일 패턴부(61)는 제 1 코일 패턴부(61)를 형성하는 인접하는 코일 패턴(61a, 61b, 61c, 61d) 간의 최소 간격을 a라 할 때, a가 15㎛ 이하를 만족한다.
또한, 제 1 코일 패턴부(61)를 형성하는 코일 패턴(61a, 61b, 61c, 61d)의 최대 두께를 b라 할 때, b/a는 7 이상을 만족한다.
상기 제 1 코일 패턴부(61)는 절연 기판(20) 상에 노광 및 현상 공정을 통해 패터닝된 도금 레지스트를 형성하고, 개구부를 도금에 의해 충진하는 패턴 도금에 의해 형성될 수 있다.
상기 제 1 코일 패턴부(61)를 a는 15㎛ 이하이며, b/a는 7 이상을 만족하도록 구현함으로써 상기 제 1 코일 패턴부(61)를 시드층으로 하여 전기 도금으로 제 2 코일 패턴부(62)를 형성할 때, 코일 패턴의 폭 방향의 성장은 억제되면서 두께 방향으로 성장하는 이방 도금 성장을 유도할 수 있다.
이에 따라, 도 3에 도시된 바와 같이 상기 제 2 코일 패턴부(62)의 코일 패턴(62a, 62b, 62c, 62d)은 상기 제 1 코일 패턴부(61)의 코일 패턴(61a, 61b, 61c, 61d)의 상면(61T) 상에 형성될 수 있으며, 상기 제 1 코일 패턴부(61)의 코일 패턴(61a, 61b, 61c, 61d)의 측면(61S)은 피복하지 않도록 형성될 수 있다.
상기 제 1 코일 패턴부(61)의 코일 패턴(61a, 61b, 61c, 61d)의 상면(61T)이란, 예를 들어, 코일 패턴(61a)의 폭으로부터 연장되는 가상선(w', w'')을 경계로 코일 패턴(61a)의 상부의 표면을 의미한다.
또한, 상기 제 1 코일 패턴부(61)의 코일 패턴(61a, 61b, 61c, 61d)의 측면(61S)이란, 예를 들어, 코일 패턴(61a)의 폭으로부터 연장되는 가상선(w', w'')을 경계로 코일 패턴(61a)의 측부의 표면을 의미한다.
상기 제 1 코일 패턴부(61)가 a는 15㎛ 이하이며, b/a는 7 이상을 만족하도록 형성됨으로써 제 2 코일 패턴부(62)의 이방 도금 성장을 유도하여 상기 제 2 코일 패턴부(62)는 상기 제 1 코일 패턴부(61)의 코일 패턴(61a, 61b, 61c, 61d)의 측면(61S)을 모두 피복하도록 형성되는 것이 아니라, 제 1 코일 패턴부(61)의 코일 패턴(61a, 61b, 61c, 61d)의 측면(61S)의 일부에는 제 2 코일 패턴부(62)가 형성되지 않을 수 있다.
즉, 상기 제 2 코일 패턴부(62)의 코일 패턴(62a, 62b, 62c, 62d)은 상기 제 1 코일 패턴부(61)의 코일 패턴(61a, 61b, 61c, 61d)의 상면(61T) 상에 폭 방향의 성장은 억제되면서 두께 방향으로 성장한 이방 도금층으로 형성될 수 있다.
상기 제 2 코일 패턴부(62)가 이방 도금 성장함으로써 코일 패턴 간의 쇼트(short) 발생을 방지하고, 높은 어스펙트 비(AR)를 갖는 내부 코일부(41, 42)를 구현할 수 있다. 또한, 직류 저항(Rdc)을 낮추면서도 코어부(55)의 체적을 증가시켜 높은 인덕턴스를 구현할 수 있다.
상기 제 1 코일 패턴부(61)의 a가 15㎛를 초과하거나, b/a가 7 미만일 경우, 상기 제 2 코일 패턴부(62)가 두께 방향 성장과 함께 폭 방향의 성장이 동시에 이루어지는 등방 성장을 하여 코일 패턴 간 쇼트(short)가 발생할 수 있으며, 내부 코일부의 어스펙트 비(AR)가 감소하게 된다.
상기 제 1 코일 패턴부(61)의 코일 패턴(61a, 61b, 61c, 61d)의 최대 폭(c)은 50㎛ 내지 90㎛일 수 있다.
상기 제 1 코일 패턴부(61) 및 제 2 코일 패턴부(62)를 포함하는 내부 코일부(41, 42)의 두께(d)는 200㎛ 내지 500㎛일 수 있다.
상기 제 1 코일 패턴부(61) 및 제 2 코일 패턴부(62)는 각각 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
상기 제 1 코일 패턴부(61) 및 제 2 코일 패턴부(62)는 동일한 금속으로 형성될 수 있으며, 가장 바람작하게는 구리(Cu)로 형성될 수 있다.
본 발명의 일 실시형태에 따른 내부 코일부(41, 42)는 상기 제 1 코일 패턴부(61)가 a는 15㎛ 이하이며, b/a는 7 이상을 만족하도록 형성함으로써 제 2 코일 패턴부(62)의 이방 도금 성장을 유도하여 코일 패턴 간의 쇼트(short) 발생을 방지하고, 높은 어스펙트 비(Aspect Ratio, AR)를 가지는 내부 코일부(41, 42)를 구현할 수 있으며, 예를 들어, 상기 내부 코일부(41, 42)는 2.0 이상의 어스펙트 비(AR)를 나타낼 수 있다.
도 4는 도 2의 'A' 부분의 다른 실시형태를 확대하여 도시한 개략도이다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 제 1 코일 패턴부(61)의 코일 패턴(61a, 61b, 61c, 61d)의 상면(61T)은 편평한 구조이며, 각 코일 패턴(61a, 61b, 61c, 61d)의 단면은 사각형 형상일 수 있다.
상기 제 1 코일 패턴부(61)의 코일 패턴(61a, 61b, 61c, 61d)의 형상을 도 3의 도면에서는 상면(61T)이 볼록한 구조로 나타내고, 도 4의 도면에서는 상면(61T)이 편평한 구조로 나타내었으나, 반드시 이에 제한되는 것은 아니다.
상기 제 1 코일 패턴부(61)의 코일 패턴(61a, 61b, 61c, 61d) 간의 최소 간격 a가 15㎛ 이하, 제 1 코일 패턴부(61)를 형성하는 코일 패턴(61a, 61b, 61c, 61d)의 최대 두께 b와의 관계에서, b/a가 7 이상을 만족하는 구조라면, 상기 제 1 코일 패턴부(61)의 코일 패턴(61a, 61b, 61c, 61d)의 단면 형상은 당업자가 활용할 수 있는 범위 내에서 변형이 가능하다.
상기 내부 코일부(41, 42)는 절연막(30)으로 피복될 수 있다.
절연막(30)은 스크린 인쇄법, 포토레지스트(Photo Resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있다. 내부 코일부(41, 42)는 절연막(30)으로 피복되어 자성체 본체(50)를 이루는 자성체 재료와 직접 접촉되지 않을 수 있다.
상기 절연 기판(20)의 일면에 형성되는 제 1 내부 코일부(41)의 일 단부는 자성체 본체(50)의 길이(L) 방향의 일 단면으로 노출될 수 있으며, 절연 기판(20)의 타면에 형성되는 제 2 내부 코일부(42)의 일 단부는 자성체 본체(50)의 길이(L) 방향의 타 단면으로 노출될 수 있다.
상기 자성체 본체(50)의 길이(L) 방향의 양 단면으로 노출되는 상기 제 1 및 제 2 내부 코일부(41, 42)와 각각 접속하도록 길이(L) 방향의 양 단면에는 제 1 및 제 2 외부 전극(81, 82)이 형성된다.
상기 제 1 및 제 2 외부 전극(81, 82)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
상기 제 1 및 제 2 외부전극(81, 82)은 예를 들어, 전도성 수지층과, 상기 전도성 수지층 상에 형성된 도금층을 포함할 수 있다. 상기 전도성 수지층은 구리(Cu), 니켈(Ni) 및 은(Ag)으로 이루어진 군으로부터 선택된 어느 하나 이상의 도전성 금속과 열경화성 수지를 포함할 수 있다. 상기 도금층은 니켈(Ni), 구리(Cu) 및 주석(Sn)으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있으며, 예를 들어, 니켈(Ni)층과 주석(Sn)층이 순차로 형성될 수 있다.
하기 표 1은 제 1 코일 패턴부(61)의 a(코일 패턴 간의 최소 간격), b(코일 패턴의 최대 두께)를 변화시키며, 제 1 코일 패턴부(61) 상에 전기 도금으로 형성되는 제 2 코일 패턴부(62)의 도금 성장을 측정한 결과를 나타낸 것이다.
제 2 코일 패턴부(62)의 상부 성장이란, 제 1 코일 패턴부(61)의 상면(61T)에 형성된 제 2 코일 패턴부(62)의 두께를 의미하며, 제 2 코일 패턴부(62)의 측부 성장이란, 제 1 코일 패턴부(61)의 측면(61S)에 형성된 제 2 코일 패턴부(62)의 두께를 의미한다.
| a(㎛) | b(㎛) | b/a | 상부 성장(㎛) | 측부 성장(㎛) | |
| *1 | 30 | 30 | 1 | 10 | 10 |
| *2 | 30 | 70 | 2.3 | 10 | 10 |
| *3 | 30 | 150 | 5 | 10 | 7 |
| *4 | 20 | 30 | 1.5 | 10 | 10 |
| *5 | 20 | 70 | 3.5 | 10 | 10 |
| *6 | 20 | 150 | 7.5 | 15 | 5 |
| *7 | 15 | 30 | 2 | 10 | 10 |
| *8 | 15 | 70 | 5 | 10 | 8 |
| 9 | 15 | 150 | 10 | 20 | 0 |
| *10 | 10 | 30 | 3 | 5 | 5 |
| 11 | 10 | 70 | 7 | 10 | 0 |
| 12 | 10 | 150 | 7 | 10 | 0 |
(* : 비교예)
상기 표 1에서 알 수 있듯이, 상기 제 1 코일 패턴부(61)가 a는 15㎛ 이하이며, b/a가 7 이상을 동시에 만족할 때, 상기 제 1 코일 패턴부(61) 상에 형성되는 제 2 코일 패턴부(62)가 측부 성장이 억제되고, 상부 성장이 이루어지는 이방 도금 성장이 유도되는 결과를 보였다.
이에 따라, 코일 패턴 간의 쇼트(short) 발생을 방지하고, 높은 어스펙트 비(AR)를 가지는 내부 코일부(41, 42)를 구현할 수 있으며, 직류 저항(Rdc)을 낮추면서도 코어부(55)의 체적을 증가시켜 높은 인덕턴스를 구현할 수 있다.
본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석되지 아니한다.
100 : 칩 전자부품
20 : 절연 기판
30 : 절연막
41, 42 : 제 1 및 제 2 내부 코일부
45 : 비아
50 : 자성체 본체
55 : 코어부
61, 62 : 제 1 및 제 2 코일 패턴부
81, 82 : 제 1 및 제 2 외부전극
20 : 절연 기판
30 : 절연막
41, 42 : 제 1 및 제 2 내부 코일부
45 : 비아
50 : 자성체 본체
55 : 코어부
61, 62 : 제 1 및 제 2 코일 패턴부
81, 82 : 제 1 및 제 2 외부전극
Claims (14)
- 내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품에 있어서,
상기 내부 코일부는 제 1 코일 패턴부; 및
상기 제 1 코일 패턴부 상에 형성된 제 2 코일 패턴부;를 포함하며,
상기 제 1 코일 패턴부는, 인접하는 코일 패턴 간의 최소 간격을 a, 코일 패턴의 최대 두께를 b라 할 때, a가 15㎛ 이하이며, b/a가 7 이상을 만족하며,
상기 제 2 코일 패턴부는 상기 제 1 코일 패턴부의 코일 패턴의 상면 상에 형성된 칩 전자부품.
- 삭제
- 제 1항에 있어서,
상기 제 2 코일 패턴부는 상기 제 1 코일 패턴부의 코일 패턴의 측면 상에 형성되지 않은 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 코일 패턴부의 코일 패턴의 최대 폭은 50㎛ 내지 90㎛인 칩 전자부품.
- 제 1항에 있어서,
상기 내부 코일부는 절연 기판의 일면에 배치된 제 1 내부 코일부와,
상기 절연 기판의 일면과 대향하는 타면에 배치된 제 2 내부 코일부를 포함하는 칩 전자부품.
- 제 5항에 있어서,
상기 절연 기판의 중앙부는 관통 홀을 형성하고, 상기 관통 홀은 자성체로 충진되어 코어부를 형성하는 칩 전자부품.
- 제 1항에 있어서,
상기 내부 코일부는 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 및 백금(Pt)으로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 코일 패턴부 및 제 2 코일 패턴부는 동일한 금속으로 형성된 칩 전자부품.
- 제 1항에 있어서,
상기 내부 코일부의 코일 패턴의 어스펙트 비(aspect ratio)는 2.0 이상인 칩 전자부품.
- 절연 기판 상에 형성된 제 1 코일 패턴부; 및
상기 제 1 코일 패턴부의 코일 패턴의 상면 상에 형성된 제 2 코일 패턴부;를 포함하고,
상기 제 1 코일 패턴부는, 인접하는 코일 패턴 간의 최소 간격을 a, 코일 패턴의 최대 두께를 b라 할 때, a가 15㎛ 이하이며, b/a가 7 이상을 만족하며,
상기 제 2 코일 패턴부는 상기 제 1 코일 패턴부의 코일 패턴의 측면 상에 형성되지 않고, 상기 제 1 코일 패턴부의 코일 패턴의 상면 상에 형성된 칩 전자부품.
- 제 10항에 있어서,
상기 제 1 코일 패턴부 및 제 2 코일 패턴부를 포함하는 내부 코일부를 둘러싸는 자성체 본체;를 더 포함하며,
상기 자성체 본체는 금속 자성체 분말을 포함하는 칩 전자부품.
- 제 10항에 있어서,
상기 절연 기판의 중앙부는 관통 홀을 형성하고, 상기 관통 홀은 자성체로 충진되어 코어부를 형성하는 칩 전자부품.
- 제 10항에 있어서,
상기 제 1 코일 패턴부는 절연 기판의 일면과, 상기 절연 기판의 일면과 대향하는 타면에 형성되며,
상기 절연 기판의 일면 및 타면에 형성된 제 1 코일 패턴부는 비아를 통해 전기적으로 접속되는 칩 전자부품.
- 제 10항에 있어서,
상기 제 1 코일 패턴부 및 제 2 코일 패턴부는 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 및 백금(Pt)으로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant |