KR101556681B1 - 셀 스트링에서의 읽기 방법 - Google Patents

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KR101556681B1 KR1020140082543A KR20140082543A KR101556681B1 KR 101556681 B1 KR101556681 B1 KR 101556681B1 KR 1020140082543 A KR1020140082543 A KR 1020140082543A KR 20140082543 A KR20140082543 A KR 20140082543A KR 101556681 B1 KR101556681 B1 KR 101556681B1
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조성민
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서울대학교산학협력단
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Abstract

본 발명은 셀 스트링에서의 읽기 방법에 관한 것이다. 상기 읽기 방법은 선택된 워드라인 셀(WL[k])을 읽기 위하여 초기 충전 단계 및 읽기 단계를 구비한다.상기 초기 충전 단계는, 선택된 워드라인 셀(WL[k]) 및 선택된 워드라인 셀(WL[k])의 상위 워드라인 셀들(Upper WLs), 선택된 워드라인 셀(WL[k])의 인접한 하위 워드라인 셀(WL[k-1])에 양의 패스 전압(Vpass1)을 인가하고, WL[k-1]을 제외한 하위 워드라인 셀들(Lower WLs)에 음의 패스 전압(Vpass2)을 인가하여, 비트라인 및 CSL로부터 각각 전자와 정공을 채널에 공급한다. 상기 읽기 단계는 선택된 워드라인 (WL[k])에 읽기 전압(Vverify)보다 크기가 작은 전압을 인가하는 단계, CSL에 전압을 인가하고, 선택되지 않은 비트라인에 상기 CSL에 인가된 전압을 인가하는 단계, 상기 선택된 워드 라인 (WL[k])에 읽기 전압(Vverify)을 인가하는 단계, 선택된 비트라인들의 전압 또는 전류를 센싱하여 선택된 워드라인(WL[k]) 셀에 저장된 정보를 읽는 단계를 구비한다.
본 발명은 positive feedback을 통해 아주 가파른(steep) 스위칭 특성을 갖는 읽기 방법을 제공하게 된다.

Description

셀 스트링에서의 읽기 방법{Method for reading of the cell string}
본 발명은 셀 스트링에서의 읽기 방법에 관한 것으로서, 더욱 구체적으로는 채널이 형성되는 반도체 바디의 표면에 형성된 다수 개의 제어 전극들과 선택 소자들과 반도체 바디의 양단에 형성된 제1 및 제2 반도체 영역들로 구성된 셀 스트링에 있어서, positive feedback 개념을 도입함으로써 가파른(steep) 스위칭 특성이 가능하고 이에 따라 turn-on 전압의 산포를 감소시킬 수 있는 셀 스트링에서의 읽기 방법에 관한 것이다.
플래시 메모리 소자들에 대하여 집적도 및 성능을 향상시키기 위한 다양한 연구들이 진행되고 있다.
집적도를 향상시키기 위한 수직형의 TCAT 플래시 메모리 셀 스트링의 구조가 "Vertical Cell array using TCAT(Tera Cell Array Transistor) Technology for Ultra High Density NAND Flash Memory" (Jaehoon Jang, et al. 2009 Symposium on VLSI Technology Digest of Technical Papers pp192-193)을 통해 제안된 바 있다.
도 3은 전술한 논문에 개시된 수직형 TCAT 플래시 메모리 셀 스트링의 X, Y 방향에 대한 단면도들이며, 도 4는 이에 대한 전압(컨트롤 게이트 전압)-전류(비트라인 전류) 특성 및 32 스트링의 셀들에 대한 문턱전압 산포도(Vth distribution)를 도시한 그래프이다. 도 3을 참조하면, 전술한 TCAT 플래시 메모리 셀 스트링은 p-sub로 구성된 반도체 기판위에 수직 방향으로 형성된 채널 영역, 서로 전기적으로 분리되면서 순차적으로 형성된 다수 개의 셀 소자들로 구성되어 채널 영역의 측면에 형성된 셀 스트링, 반도체 기판에 형성된 n+ 영역을 구비하며, 채널 영역의 상부는 비트라인(bit-line: BL)과 연결되며, 각 셀 소자의 게이트 전극은 워드 라인(word-line: WL)과 연결된 구조를 갖는다. 도 4를 참조하면, 전술한 TCAT 플래시 메모리 셀 스트링의 각 셀 소자들의 문턱전압의 산포가 1 V 이상으로 넓음을 알 수 있다.
또한, 이중 채널을 갖는 3차원 NAND 플래시 메모리 구조가 "A Novel Dual-Channel 3D NAND Flash Featuring both N-Channel and P-Channel NAND Characteristics for Bit-alterable Flash Memory and A New Opportunity in Sensing the Stored Charge in the WL Space" (Hang-Ting Lue, et al. 2013 IEEE pp3.7.1-3.7.4)을 통해 제안된 바 있다.
도 5는 전술한 논문에 개시된 이중 채널을 갖는 3차원 NAND 플래시 메모리 구조를 도시한 개념도이며, 도 6는 이에 대한 Id-Vg 특성 곡선을 도시한 그래프이다.
도 3 및 도 5에 제안된 종래의 플래시 메모리 소자들은 문턱전압 이하 (sub-threshold)영역에서의 I-V 특성곡선에서의 경사도가 완만하여 소자의 열화에 따라 문턱전압(Vth)의 산포가 넓고, 그 결과 refresh margin을 높일 수가 없게 된다. 하지만, Refresh margin을 높임으로써 읽기 시간을 단축할 수 있게 된다. 문턱전압 이하 영역에서 I-V 특성의 기울기가 대략 250 mV/dec로 매우 큰 편이다. 이는 도 1의 튜브형의 채널과 이를 게이트 절연막 스택을 사이에 두고 감싸는 게이트 구조와 도 3의 이중게이트 구조에서 매우 큰 값으로 문턱전압의 산포를 크게 하게 된다. 특히, program/erase (P/E) 사이클의 증가 등 열화에 따른 sub-threshold 기울기의 열화가 있는 경우, 더욱 문턱전압의 산포를 증가시키게 된다.
이에 본 발명은 셀 스트링들에 있어서 가파른 기울기를 갖는 매우 우수한 스위칭 특성을 나타낼 수 있는 읽기 방법을 제안하고자 한다.
한국공개특허공보 제 10-2010-0096865호 한국공개특허공보 제 10-2012-0004346호 한국공개특허공보 제 10-2012-0022676호 한국공개특허공보 제 10-2013-0008219호
전술한 문제점을 해결하기 위한 본 발명의 목적은 셀 스트링에 있어서, positive feedback을 통해 아주 가파른(steep) 스위칭 특성을 갖는 읽기 방법을 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명의 제1 특징에 따른 셀 스트링에서의 읽기 방법은, 반도체 바디의 상부에 형성된 n개의 제어 전극들과, 반도체 바디와 제어 전극의 사이에 형성된 게이트 절연막 스택, 상기 반도체 바디의 양단에 각각 형성된 제1 반도체 영역과 제2 반도체 영역을 구비하는 구조를 갖는 셀 스트링에서의 읽기 방법에 있어서, 셀 스트링에 있는 n 개의 제어 전극들은 n 개의 워드 라인(WL[0] ~ WL[n-1])에 각각 연결되고, 제1 반도체 영역은 비트 라인(BL)에 연결되고 제2 반도체 영역은 공통 소스 라인(CSL)에 연결된 상태에서,
(r1) 선택된 워드라인이 WL[k] (0 < k < n-1)일 때, WL[k]에는 읽기 전압(Vverify)보다 크기가 작은 전압을 인가한 후 읽기 전압(Vverify)을 인가하고, WL[n-1]에서부터 WL[k+1]까지 패스 전압을 인가하고, WL[k]보다 하부에 있는 셀들중 WL[k]에 인접한 적어도 하나 이상의 워드 라인에도 패스 전압을 인가하고, 나머지 워드 라인에는 상기 패스 전압과 반대 극성의 전압을 인가하는 단계; 를 적어도 구비하여 상기 선택된 워드라인(WL[k])에 저장된 정보를 읽는다.
전술한 제1 특징에 따른 셀 스트링에서의 읽기 방법에 있어서, 상기 셀 스트링은 제어 전극들의 양단에 제1 및 제2 선택소자(SD-1, SD-2)를 더 구비하고, 상기 제1 선택 소자는 제1 스트링 선택 라인(SL[1])에 연결되고 상기 제2 선택 소자는 제2 스트링 선택 라인(SL[2])에 연결된 상태에서, 상기 (r1) 단계에서, 제1 선택소자(SD-1)와 인접한 워드라인 셀과 상기 BL이 전기적으로 끊어진 상태에서 연결되도록 SL[1]에 제3 전압을 인가하고, SL[2]에는 제2 선택소자(SD-2)와 인접한 워드라인 셀이 CSL과 전기적으로 연결된 상태를 유지하도록 제4 전압을 인가하는 것이 바람직하다.
전술한 제1 특징에 따른 셀 스트링에서의 읽기 방법에 있어서, 상기 (r1) 단계에서, 상기 CSL과 선택되지 않은 비트라인에 제2 전압을 인가하고 선택된 비트라인에 제2 전압보다 작은 제1 전압을 인가하여, 읽기 동작에서 선택된 스트링에는 전류가 흐를 수 있도록 하고 선택되지 않은 비트라인에는 제2 전압을 인가하여 전류가 흐르지 않도록 하는 것이 바람직하다.
전술한 제1 특징에 따른 셀 스트링에서의 읽기 방법에 있어서, 상기 (r1)단계 이전에, (r0) 선택된 워드라인이 WL[k] (0 < k < n-1)일 때, WL[n-1]에서 WL[k]까지 패스 전압을 인가하고, WL[k]보다 하부에 있는 셀 들중 WL[k]에 인접한 적어도 하나 이상의 워드라인에도 패스 전압을 인가하고, 나머지 WL들에 패스 전압과 반대 극성의 전압을 인가하고, 선택된 비트라인, 선택되지 않은 비트라인, 그리고 CSL에는 제1 전압을 인가하는 단계를 더 포함하며,
상기 (r0) 단계에서, SL[1]에는 제1 선택소자(SD-1)와 인접한 워드라인 셀과 상기 BL이 전기적으로 연결되도록 전압을 인가하고, SL[2]에는 제2 선택소자(SD-2)와 인접한 워드라인 셀이 CSL과 전기적으로 연결되도록 전압을 인가하는 것이 바람직하다.
전술한 제1 특징에 따른 셀 스트링에서의 읽기 방법에 있어서, 상기 셀 스트링은 제어 전극들의 양단에 제1 및 제2 선택소자(SD-1, SD-2)를 더 구비하고, 상기 제1 선택 소자는 제1 스트링 선택 라인(SL[1])에 연결되고 상기 제2 선택 소자는 제2 스트링 선택 라인(SL[2])에 연결된 상태에서, 상기 (r1) 단계에서, 제1 선택소자(SD-1)와 인접한 워드라인 셀과 상기 BL이 전기적으로 연결된 상태를 유지하도록 SL[1]에 제3 전압을 인가하고, SL[2]에는 제2 선택소자(SD-2)와 인접한 워드라인 셀이 CSL과 전기적으로 끊어진 상태에서 연결되도록 제4 전압을 인가하는 것이 바람직하다.
전술한 제1 특징에 따른 셀 스트링에서의 읽기 방법에 있어서, (r1) 단계에서 All BL 센싱을 수행할 경우, 상기 CSL에 제2 전압을 인가하고, 선택된 페이지(page)의 모든 비트라인에 상기 CSL에 인가된 제2 전압보다 크기가 작은 전압을 인가하여, 선택된 page의 모든 셀 스트링에 전류가 흐를 수 있도록 하는 것이 바람직하다.
전술한 제1 특징에 따른 셀 스트링에서의 읽기 방법에 있어서, 셀 스트링에 있는 n 개의 워드 라인(WL[0] ~ WL[n-1])의 양 끝단 중 적어도 어느 하나에 dummy 셀이 추가되도록 하고,
상기 (r1) 단계에서, 선택된 워드라인의 상부에 dummy 셀이 있는 경우 해당 dummy 셀에 패스 전압을 인가하고,
상기 (r1) 단계에서, 선택된 워드라인의 하부에 dummy 셀이 있는 경우, 상기 선택된 워드라인이 최하위 워드라인이면 해당 dummy 셀에 패스 전압을 인가하고, 상기 선택된 워드라인이 최하위 워드라인이 아니면 해당 dummy 셀에 패스 전압과 반대 극성의 전압을 인가하는 것이 바람직하다.
전술한 제1 특징에 따른 셀 스트링에서의 읽기 방법에 있어서, 상기 (r1) 단계에서 패스 전압을 인가하는 워드 라인들에 있어서, WL[n-1]에서부터 WL[k+1]까지의 워드라인에 인가되는 패스 전압과 WL[k]보다 하부에 있는 적어도 하나 이상의 워드 라인에 인가되는 패스 전압은 극성은 동일하나 그 크기는 서로 다른 것이 바람직하다.
본 발명의 제2 특징은, 반도체 바디의 상부에 형성된 n개의 제어 전극들과, 반도체 바디와 제어 전극의 사이에 형성된 게이트 절연막 스택, 상기 반도체 바디의 양단에 각각 형성된 제1 반도체 영역과 제2 반도체 영역, 제어 전극들의 양단에 제1 및 제2 선택소자(SD-1, SD-2)를 구비하는 구조를 갖는 셀 스트링에서의 읽기 방법에 관한 것으로서,
상기 n 개의 제어 전극들은 n 개의 워드 라인(WL[0] ~ WL[n-1])에 각각 연결되고, 제1 반도체 영역은 비트 라인(BL)에 연결되고 제2 반도체 영역은 공통 소스 라인(CSL)에 연결되고, 상기 제1 선택 소자는 제1 스트링 선택 라인(SL[1])에 연결되고 상기 제2 선택 소자는 제2 스트링 선택 라인(SL[2])에 연결된 상태에서,
상기 스트링에서 선택된 워드 라인(WL[k])을 제외한 모든 워드 라인에 같은 극성의 패스 전압을 인가하고, SL[1] 및 SL[2] 중 어느 하나를 turn-on시키고, 선택된 워드 라인에는 읽기 전압(Vverify)보다 낮은 크기의 제1 전압을 인가하고, 모든 비트 라인 및 CSL에 제2 전압을 인가하는 단계; CSL 및 선택되지 않은 비트 라인에 제3 전압을 인가하고, 선택된 워드 라인에 읽기 전압 (Vverify)을 인가하고, SL[1]과 SL[2]를 모두 turn-on시켜 읽기 동작을 수행하는 단계; 를 적어도 구비하여 상기 선택된 워드라인(WL[k])에 저장된 정보를 읽는 것이 바람직하다.
한편, 전술한 제1 및 제2 특징에 따른 읽기 방법은 반도체 바디의 표면에 형성된 n개의 제어 전극들과, 상기 반도체 바디의 양단에 각각 형성된 제1 반도체 영역과 제2 반도체 영역들과, 반도체 바디와 제어 전극의 사이에 형성된 게이트 절연막 스택, 제어 전극들의 양단에 형성된 제1 및 제2 선택소자(SD-1, SD-2)를 구비하는 셀 스트링에 적용되는 것을 특징으로 하며, 상기 셀 스트링은 수직형 구조로 형성되거나 수평 구조로 형성될 수 있으며, 상기 제1 및 제2 반도체 영역들은 서로 다른 유형의 반도체 층으로 구성되어 다이오드로 동작되거나 동일 유형의 반도체 층으로 구성되어 MOSFET 으로 동작될 수도 있다.
본 발명에 따른 셀 스트링에서의 읽기 방법은, 채널이 형성되는 반도체 바디의 상부에 형성된 다수 개의 제어 전극들, 제어 전극과 반도체 바디의 사이에 형성된 게이트 절연막 스택, 제어 전극들의 양단에 형성된 선택 소자들, 반도체 바디의 양단에 형성된 제1 및 제2 반도체 영역들로 구성된 셀 스트링에 적용될 수 있다.
본 발명에 따른 읽기 방법을 셀 스트링에 적용함으로써, 임의의 선택된 셀에서 turn-on 전압 이상의 제어전극 전압이 인가될 때, positive feedback에 의하여 전류의 스위칭이 급격하게 일어나, 가파른 기울기를 갖는 매우 우수한 스위칭 특성을 갖게 된다. 이 결과로 turn-on 전압의 산포를 개선할 수 있다. 가파른 스위칭 특성에 의해 셀의 읽기 전류에 변화가 적어 기존 기술 대비 읽기에서의 오류 발생이 크게 줄어든다.
또한, 본 발명에 따른 읽기 방법은 아주 가파른 기울기의 I-V 특성으로 인해 refresh margin을 개선할 수 있고, 이로 인해 read 및 verify 시간을 줄일 수 있다.
부가적으로, 아주 가파른 I-V 특성으로 인해 프로그램 시간을 단축할 수 있는 가능성을 제공한다.
끝으로, 프로그램과 이레이져의 동작횟수가 증가함에 따라 기존 낸드 플래시 메모리에서는 문턱전압의 변화가 크게 발생하나, 본 발명의 읽기 방법은 상대적으로 적은 turn-on 전압의 변화를 줄 수 있다.
도 1은 본 발명의 바람직한 제1 실시예에 따른 셀 스트링에서의 읽기 방법을 설명하기 위하여, 셀 스트링의 각 라인에 인가된 바이어스 상태를 도시한 그래프이다.
도 2는 본 발명의 제2 실시예에 따른 셀 스트링에서의 읽기 방법을 설명하기 위하여, 셀 스트링의 각 라인에 인가된 바이어스 상태를 도시한 그래프이다.
도 3은 종래의 수직형 TCAT 플래시 메모리 셀 스트링의 X, Y 방향에 대한 단면도들이며, 도 4는 이에 대한 전압(컨트롤 게이트 전압)-전류(비트라인 전류) 특성 및 32 스트링의 셀들에 대한 문턱전압 산포도(Vth distribution)을 도시한 그래프이다.
도 5은 종래의 이중 채널을 갖는 3차원 NAND 플래시 메모리 구조를 도시한 개념도이며, 도 6는 이에 대한 Id-Vg 특성 곡선을 도시한 그래프이다.
도 7은 본 발명에 따른 읽기 방법이 적용될 수 있는 셀 스트링의 일예로서, 다이오드를 기반으로 하는 수직형 구조의 셀 스트링을 예시적으로 도시한 단면도 및 그 회로도이다.
도 8은 본 발명에 따른 읽기 방법이 적용될 수 있는 셀 스트링의 일예로서, 다이오드를 기반으로 하는 수평 구조의 셀 스트링을 예시적으로 도시한 단면도 및 그 회로도이다.
도 9는 본 발명의 실시예들에 따른 셀 스트링에서의 읽기 방법을 적용한 경우, 선택된 셀에서의 전류(IBL)-전압(VCG) 특성 곡선을 나타낸 그래프이다.
도 10은 본 발명의 실시예들에 따른 셀 스트링에서의 읽기 방법에 있어서, positive feedback을 이용한 읽기 메카니즘을 설명하기 위하여 도시한 에너지 밴드 다이어그램이다.
도 11은 도 1의 각 단계, 즉, t1 t2, t3, t4, t6, t7 에서의 에너지 밴드 다이어그램들을 도시한 것이다.
도 12 (a) 및 (b)는 본 발명의 제1 실시예에 따른 읽기 방법에 있어서, 초기 충전 단계의 유무에 따른 에너지 밴드 다이어그램 및 전계의 차이를 각각 도시한 그래프이다.
본 발명에 따른 셀 스트링에 대한 읽기 방법은, 셀 스트링의 특정 셀 소자를 읽는데 있어 positive feedback이 일어나도록 각 셀 스트링 선택 소자, 선택된 셀 소자 및 선택되지 않은 셀 소자들에 독특한 전압을 인가하여, 선택된 소자의 특정 제어전극 전압에서 전류가 급격하게 증가되어 스위칭이 일어나도록 한다. 따라서, 본 발명에 따른 읽기 방법은 수직에 가까운 기울기를 갖는 스위칭 특성을 갖게 되고, 그 결과 스위칭이 일어나는 전압의 산포는 기존 낸드 플래시에서의 문턱전압 산포에 비해 크게 줄어들어 우수한 refresh margin을 가지는 것을 특징으로 한다.
먼저, 본 발명에 따른 읽기 방법이 적용될 수 있는 셀 스트링에 대하여 간단하게 설명한다. 본 발명에 따른 읽기 방법은 다양한 구조의 셀 스트링에 적용될 수 있으며, 상기 셀 스트링은 절연층위에 형성되어 채널로 동작하는 반도체 바디, 반도체 바디위에 형성된 n개의 제어 전극들, 제어전극들과 반도체 바디의 사이에 형성된 게이트 절연막 스택, 반도체 바디위에 형성되되 제어 전극들의 양단에 형성된 제1 및 제2 선택소자들, 상기 반도체 바디의 양단에 형성된 제1 및 제2 반도체 영역들, 상기 제어 전극들과 반도체 바디의 사이에 형성된 게이트 절연막 스택을 구비한다.
도 3, 도 5, 도 6, 도 7은 본 발명에 따른 읽기 방법이 적용될 수 있는 셀 스트링들을 예시적으로 도시한 단면도들이다. 본 발명에 따른 읽기 방법은 도 3 및 도 6에 도시된 바와 같은 수직형 구조의 플래시 메모리 셀 스트링이나, 도 5 및 도 7에 도시된 바와 같이 수평 구조의 플래시 메모리 셀 스트링에 모두 적용될 수 있다. 또한, 도 3과 같이 제1 및 제2 반도체 영역이 동일 유형의 반도체 영역으로 구성되어 MOSFET 으로 동작되는 플래시 메모리 셀 스트링에도 적용될 수 있으며, 도 2, 도 6, 도 7과 같이 제1 및 제2 반도체 영역이 서로 다른 유형의 반도체 영역으로 구성되어 다이오드로 동작되는 플래시 메모리 셀 스트링에도 적용될 수 있다.
전술한 셀 스트링들에 있어서, 상기 제어 전극들의 각각은 워드 라인에 연결되고, 상기 제1 반도체 영역은 비트 라인에 연결되고, 상기 제2 반도체 영역은 공통 소스 라인(Common Source Line; CSL)에 연결되고, 상기 제1 선택소자는 제1 스트링 선택 라인(SL[1])에 연결되고, 상기 제2 선택 소자는 제2 스트링 선택 라인(SL[2])에 연결된 상태에서, 본 발명에 따른 읽기 방법이 적용되는 것을 특징으로 한다.
이하, 도 1 및 도 9 내지 도 13을 참조하여, 전술한 셀 스트링들에 적용될 수 있는 본 발명의 바람직한 제1 실시예에 따른 읽기 방법에 대하여 구체적으로 설명한다. 도 1은 본 발명의 바람직한 제1 실시예에 따른 셀 스트링에서의 읽기 방법을 설명하기 위하여, 셀 스트링의 각 라인에 인가된 바이어스 상태를 도시한 그래프이다. 도 11은 도 1의 각 단계, 즉, t1 t2, t3, t4, t6, t7 에서의 에너지 밴드 다이어그램들을 도시한 것이다.
본 발명의 제1 실시예에 따른 셀 스트링에 대한 읽기 방법은, 초기 충전 단계(pre-charging step) 및 읽기 단계(read step)을 구비한다. 여기서 초기 충전 단계는 없어도 가능하나, 있는 것이 내구성 측면에서 바람직하다. 본 발명의 읽기 방법은 통상의 읽기 동작을 의미하거나, 프로그램이나 이레이져 후 verify 동작을 의미한다.
도 1 및 도 8을 참조하면, 본 발명에 따른 셀 스트링에서의 읽기 방법은 선택된 워드라인(WL[k])의 셀을 읽기 위하여 초기 충전 단계(r0) 및 읽기 단계(r1)를 구비한다. 여기서 하나의 셀 스트링은 n 개의 WL(WL[0] ~ WL[n-1])과 2 개의 선택 소자(SD-1, SD-2)를 포함한다. 본 명세서에서는 설명의 편의상 WL[0]는 최하위 워드라인이라 표현하고, WL[n-1]은 최상위 워드라인이라 표현한다.
상기 초기 충전 단계는, 제1 및 제2 스트링 선택 라인인 SL[1] 및 SL[2]에 각각 양의 turn-on 전압(VSL1) 및 음의 turn-on 전압(VSL2)을 인가하고, 선택된 워드라인 셀(WL[k]) 및 선택된 워드라인 셀(WL[k])의 상위 워드라인 셀들(Upper WLs)에 양의 패스 전압을 인가하고, 선택된 워드라인 셀(WL[k])의 인접한 적어도 하나 이상의 하위 워드라인 셀들에도 양의 패스 전압(Vpass1)을 인가하고, 나머지의 하위 워드라인 셀들(Lower WLs)에 음의 패스 전압(Vpass2)을 인가하여, 비트라인 및 CSL로부터 전자와 정공을 채널에 공급한다.
여기서, 양의 패스 전압을 인가하는 하위 워드라인 셀은 선택된 워드라인에 인접한 워드라인 셀들로서, WL[k-1]은 반드시 포함되어야 하며, 인접한 하위 워드라인 셀들을 선택적으로 더 포함할 수 있다. 이하, 본 명세서에서는 설명의 편의상 양의 패스 전압을 인가하는 하위 워드라인 셀은 WL[k-1]로 표현하나, 본 발명의 기술적 범위를 이에 제한하고자 하는 것은 아니다.
즉, 도 11의 (a)에 도시된 바와 같이, t1~t2에서, SL[1]과 WL[n-1] ~ WL[k-1]까지의 상위 워드라인에 각각 양의 turn-on 전압 및 양의 패스 전압을 인가하여 비트라인으로부터 전자를 스트링의 채널에 공급해주고, SL[2]과 WL[k-2] ~ WL[0]까지의 워드라인에 각각 음의 turn-on 전압 및 음의 패스 전압을 인가하여 CSL로부터 정공을 스트링의 채널에 공급해준다. 상기와 같이 전압을 인가하는 것이 바람직하다. 한편, 앞서 설명한 바와 같이, WL[n-1]에서 WL[k-1]까지 뿐만 아니라, WL[n-1]에서 WL[k-2] 또는 WL[k-3]까지도 양의 패스 전압을 인가하여 동작시킬 수 있다. 양의 패스 전압을 인가하는 WL 숫자가 증가할수록 스트링 내의 채널에서 정공이 확산해야 하는 길이가 길어질 수 있다.
상기 읽기 단계를 도 1 및 도 11을 참조하여 각 단계별로 보다 구체적으로 살펴보면 다음과 같다. 먼저, 도 11의 (b)에 도시된 바와 같이, t2 ~ t3에 있어서, CSL 노드를 충전시키기 위해 SL[1]와 WL[k]에 각각 turn-off 전압 및 Vverify 보다 작은 전압(예: 0 V)을 인가한다. 다음, 도 11의 (c)에 도시된 바와 같이, t3 ~ t4 에 있어서, CSL 노드 및 선택되지 않은 BL에 Vcc 만큼 충전시켜 전류가 흐르지 않게 한다. 이 경우는 even과 odd BL을 나누어 읽을 때 유용하게 적용될 수 있다. 만약 all BL 센싱을 수행할 경우에는 선택된 BL과 선택되지 않은 BL을 구분할 필요가 없다. 다음, 도 11의 (d)에 도시된 바와 같이, t5 ~ t6 에 있어서, 선택된 워드라인에 읽기 전압(Vverify)를 인가한다. 다음, 도 11의 (e)에 도시된 바와 같이, t6 ~ t7에 있어서, SL[1]에 turn-on 전압을 인가하고 읽기동작(verify)을 시작한다.
한편, 도 12 (a) 및 (b)는 본 발명의 제1 실시예에 따른 읽기 방법에 있어서, 초기 충전 단계의 유무에 따른 에너지 밴드 다이어그램 및 전계의 차이를 각각 도시한 그래프이다.
본 발명의 제1 실시예에 따른 셀 스트링에 대한 읽기 방법은, 전술한 바와 같이, 초기 충전 단계(pre-charging step) 및 읽기 단계(read step)을 구비하나, 초기 충전 단계는 선택적으로 실행할 수 있다. 만약 초기 충전 단계를 넣지 않는 경우 패스 셀 (여기서 WL[5])의 채널 퍼텐셜이 패스 전압에 의해 부스팅(boosting)이 되어 높은 전계(electric field)를 발생시키게 된다. 이로 인해, hot carrier가 발생하여 상기 패스 셀과 주변 패스 셀들이 열화될 수 있다. 하지만, 도 13에 도시된 바와 같이, 읽기 동작에서 초기 충전 단계를 통해 채널에 전자와 정공을 공급해줌으로써, 패스 셀 WL[5]의 채널 퍼텐셜이 패스 전압에 의해 부스팅이 되지 않을 뿐만 아니라 전계도 급격하게 줄어들게 된다.
본 발명에 따른 셀 스트링에서의 읽기 방법을 이용할 경우, 도 9에서 도시한 바와 같이 매우 우수한 스위칭 특성을 가지게 되어 소자 특성이 향상된다.
한편, 본 발명에 따른 읽기 방법이 적용되는 셀 스트링에 있어서, 셀 스트링의 양 끝단 또는 양 끝단 중 어느 하나에 dummy cell을 구비할 수 있다. 셀 스트링의 양 끝단의 어느 하나 또는 둘에 더미 셀을 더 구비하는 이유는 다음과 같다. 일반적으로 셀 스트링의 양 끝단에 형성되는 셀은 제조 공정에서 변화가 많이 생길 수 있기 때문에 문턱 전압 산포를 포함한 셀 특성의 변화가 크게 되는 문제점이 발생하게 된다. 따라서, 셀 스트링의 양 끝단에 dummy cell을 추가함으로써, 전술한 문제점을 해결하게 된다. 특히, 이러한 경우, 본 발명의 셀 스트링에서 WL[0] 셀을 읽을 때 dummy cell이 유용하게 사용될 수 있다. 예를 들어, WL[0]에 연결된 dummy cell은 WL[0-1] 셀의 역할을 할 수 있게 된다. 여기서, k=0 이다.
이하, 전술한 바와 같이 셀 스트링에 있는 n 개의 워드 라인(WL[0] ~ WL[n-1])의 양 끝단 중 적어도 하나 이상에 dummy cell을 구비하는 경우, 셀 스트링에서의 읽기 동작에서의 dummy cell에 인가되는 전압을 설명한다.
도 1의 상기 읽기 단계(r1)에서, 선택된 워드라인(WL[k])의 상부에 dummy 셀이 있는 경우 해당 dummy 셀에 패스 전압을 인가하는 것이 바람직하다.
또한, 도 1의 상기 읽기 단계(r1)에서, 선택된 워드라인(WL[k])의 하부에 dummy 셀이 있는 경우, 상기 선택된 워드라인이 최하위 워드라인이면(즉, k=0 인 경우) 해당 dummy 셀에 패스 전압을 인가하고, 상기 선택된 워드라인이 최하위 워드라인이 아니면(즉, k≠0 인 경우) 해당 dummy 셀에 패스 전압과 반대 극성의 전압을 인가하는 것이 바람직하다.
이로서, 선택된 워드라인이 WL[0]인 경우(즉, k=0 인 경우), WL[0]에 연결된 dummy cell은 WL[k-1] 셀의 역할을 할 수 있게 되어, dummy cell이 유용하게 사용될 수 있다.
< 제2 실시예 >
도 2는 본 발명의 제2 실시예에 따른 셀 스트링에서의 읽기 방법을 설명하기 위하여, 셀 스트링의 각 라인에 인가된 바이어스 상태를 도시한 그래프이다. 도 2에 도시된 방법을 이용해 본 발명에 따른 소자구조를 갖는 셀 스트링에서 임의의 셀을 읽을 경우, 채널이 형성되는 바디 및 계면에서의 트랩, 다결정 구조의 반도체 바디에서의 짧은 캐리어 수명시간(lifetime) 등으로 인해 스위칭 특성이 저하되어 turn-on전압의 산포가 증가하고 refresh margin이 줄어들게 된다.
이하, 도 2를 참조하여 본 발명의 제2 실시예에 따른 셀 스트링에서의 읽기 방법을 설명한다.
본 실시예에 따른 읽기 방법은, 상기 셀 스트링에서 선택된 워드 라인 (WL[k])을 제외한 모든 워드 라인에 같은 극성의 전압을 인가하고, SL[1]이나 SL[2] 중 어느 하나를 turn-on시키고, 선택된 워드 라인에는 읽기 전압(Vverify)보다 낮은 크기의 전압을 인가하고, 모든 비트 라인 및 CSL에 같은 전압을 인가하는 단계, 및
CSL 및 선택되지 않은 비트 라인에 전압을 인가하고, 선택된 워드 라인에 읽기 전압 (Vverify)을 인가하고, SL[1]과 SL[2]를 모두 turn-on시켜 읽기 동작을 수행하는 단계;를 적어도 구비하여 상기 선택된 워드라인(WL[k])에 저장된 정보를 읽는 것을 특징으로 한다.
한편, 도 9는 전술한 본 발명의 실시예들에 따른 셀 스트링에서의 읽기 방법을 적용한 경우, 선택된 셀에서의 전류(IBL)-전압(VCG) 특성 곡선을 나타낸 그래프이다. 도 9를 참조하면, 전압이 인가되면 급격하게 on-current가 흐르게 되어, turn-off 상태에서 turn-on 상태로 급격하게 변하게 된다. 이러한 현상은 본 발명에 따른 플래시 메모리 셀 스트링의 읽기 동작에서 positive feedback에 의해 발생하게 된다. 도 10을 참조하여, 이를 보다 구체적으로 설명한다.
도 10은 본 발명의 바람직한 실시예에 따른 read 및 verify 동작에서 positive feedback을 이용한 읽기 메카니즘을 설명하기 위하여 도시한 에너지 밴드 다이어그램이다. 이하, 도 10을 참조하여, 선택된 워드라인 셀(WL[k] cell, 여기서 k=6)은 WL6이며, WL6에 저장된 정보를 읽는 과정을 설명한다.
도 10을 참조하면, x 축은 반도체 바디의 수직방향으로의 위치이며 y축은 해당 위치에 대한 에너지 레벨을 나타낸다. 먼저, turn-off 상태에서는, 굵은 실선으로 표시된 바와 같이 전자 및 정공이 높은 장벽으로 인해 흐를 수 없게 된다. 하지만, ① 과 같이 채널이 플로팅된 WL[k-1] (=WL[5]) 셀(cell)의 채널로 일정한 전자가 공급되면 ②와 같이 플로팅된 채널의 포텐셜이 증가하게 된다. 이로 인해, ③과 같이 WL[5] 셀의 플로팅된 채널에서 정공 주입 장벽(hole injection barrier)이 감소하게 되어 정공이 선택된 WL[6] 셀의 채널로 확산된다. 이렇게 공급된 정공은 다시 ④와 같이 선택된 WL[6] 셀의 전자 주입 장벽 (electron injection barrier)을 감소시켜 WL[5]의 플로팅된 채널로 넘어오는 전자의 수를 급격하게 증가시키게 된다. 따라서, ① → ② → ③ → ④ 로 이루어지는 positive feedback에 의해 전류가 급격하게 증가되어 아주 가파른 기울기로 turn-off 상태에서 turn-on 상태가 된다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 셀 스트링 읽기 방법은 메모리 분야에 널리 사용될 수 있다.

Claims (11)

  1. 반도체 바디의 상부에 형성된 n개의 제어 전극들과, 반도체 바디와 제어 전극의 사이에 형성된 게이트 절연막 스택, 상기 반도체 바디의 양단에 각각 형성된 제1 반도체 영역과 제2 반도체 영역을 구비하는 구조를 갖는 셀 스트링에서의 읽기 방법에 있어서,
    셀 스트링에 있는 n 개의 제어 전극들은 n 개의 워드 라인(WL[0] ~ WL[n-1])에 각각 연결되고, 제1 반도체 영역은 비트 라인(BL)에 연결되고 제2 반도체 영역은 공통 소스 라인(CSL)에 연결된 상태에서,
    (r1) 선택된 워드라인이 WL[k] (0 < k < n-1)일 때, WL[k]에는 읽기 전압(Vverify)보다 크기가 작은 전압을 인가한 후 읽기 전압(Vverify)을 인가하고, WL[n-1]에서부터 WL[k+1]까지 패스 전압을 인가하고, WL[k]보다 하부에 있는 셀들중 WL[k]에 인접한 적어도 하나 이상의 워드 라인에도 패스 전압을 인가하고, 나머지 워드 라인에는 상기 패스 전압과 반대 극성의 전압을 인가하는 단계; 를 적어도 구비하여 상기 선택된 워드라인(WL[k])에 저장된 정보를 읽는 것을 특징으로 하는 셀 스트링에서의 읽기 방법.
  2. 제1항에 있어서, 상기 셀 스트링은 제어 전극들의 양단에 제1 및 제2 선택소자(SD-1, SD-2)를 더 구비하고, 상기 제1 선택 소자는 제1 스트링 선택 라인(SL[1])에 연결되고 상기 제2 선택 소자는 제2 스트링 선택 라인(SL[2])에 연결된 상태에서,
    상기 (r1) 단계에서, 제1 선택소자(SD-1)와 인접한 워드라인 셀과 상기 BL이 전기적으로 끊어진 상태에서 연결되도록 SL[1]에 제3 전압을 인가하고, SL[2]에는 제2 선택소자(SD-2)와 인접한 워드라인 셀이 CSL과 전기적으로 연결된 상태를 유지하도록 제4 전압을 인가하는 것을 특징으로 하는 셀 스트링에서 읽기 방법.
  3. 제1항 및 제2항 중 어느 한 항에 있어서, 상기 (r1) 단계에서, 상기 CSL과 선택되지 않은 비트라인에 제2 전압을 인가하고 선택된 비트라인에 제2 전압보다 작은 제1 전압을 인가하여, 읽기 동작에서 선택된 스트링에는 전류가 흐를 수 있도록 하고 선택되지 않은 비트라인에는 제2 전압을 인가하여 전류가 흐르지 않도록 하는 것을 특징으로 하는 셀 스트링에서 읽기 방법.
  4. 제1항에 있어서, 상기 (r1)단계 이전에, (r0) 선택된 워드라인이 WL[k] (0 < k < n-1)일 때, WL[n-1]에서 WL[k]까지 패스 전압을 인가하고, WL[k]보다 하부에 있는 셀 들중 WL[k]에 인접한 적어도 하나 이상의 워드라인에도 패스 전압을 인가하고, 나머지 WL들에 패스 전압과 반대 극성의 전압을 인가하고, 선택된 비트라인, 선택되지 않은 비트라인, 그리고 CSL에는 제1 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 셀 스트링에서 읽기 방법.
  5. 제4항에 있어서, 상기 셀 스트링은 제어 전극들의 양단에 제1 및 제2 선택소자(SD-1, SD-2)를 더 구비하고, 상기 제1 선택 소자는 제1 스트링 선택 라인(SL[1])에 연결되고 상기 제2 선택 소자는 제2 스트링 선택 라인(SL[2])에 연결된 상태에서,
    상기 (r0) 단계에서, SL[1]에는 제1 선택소자(SD-1)와 인접한 워드라인 셀과 상기 BL이 전기적으로 연결되도록 전압을 인가하고, SL[2]에는 제2 선택소자(SD-2)와 인접한 워드라인 셀이 CSL과 전기적으로 연결되도록 전압을 인가하는 것을 특징으로 하는 셀 스트링에서 읽기 방법.
  6. 제1항에 있어서, 상기 셀 스트링은 제어 전극들의 양단에 제1 및 제2 선택소자(SD-1, SD-2)를 더 구비하고, 상기 제1 선택 소자는 제1 스트링 선택 라인(SL[1])에 연결되고 상기 제2 선택 소자는 제2 스트링 선택 라인(SL[2])에 연결된 상태에서,
    상기 (r1) 단계에서, 제1 선택소자(SD-1)와 인접한 워드라인 셀과 상기 BL이 전기적으로 연결된 상태를 유지하도록 SL[1]에 제3 전압을 인가하고, SL[2]에는 제2 선택소자(SD-2)와 인접한 워드라인 셀이 CSL과 전기적으로 끊어진 상태에서 연결되도록 제4 전압을 인가하는 것을 특징으로 하는 셀 스트링에서 읽기 방법.
  7. 제1항 및 제2항 중 어느 한 항에 있어서, (r1) 단계에서 All BL 센싱을 수행할 경우, 상기 CSL에 제2 전압을 인가하고, 선택된 페이지(page)의 모든 비트라인에 상기 CSL에 인가된 제2 전압보다 크기가 작은 전압을 인가하여, 선택된 page의 모든 셀 스트링에 전류가 흐를 수 있도록 하는 것을 특징으로 하는 셀 스트링에서 읽기 방법.
  8. 제1항 및 제2항 중 어느 한 항에 있어서, 셀 스트링에 있는 n 개의 워드 라인(WL[0] ~ WL[n-1])의 양 끝단 중 적어도 어느 하나에 dummy 셀이 추가되도록 하고,
    상기 (r1) 단계에서, 선택된 워드라인의 상부에 dummy 셀이 있는 경우 해당 dummy 셀에 패스 전압을 인가하는 것을 특징으로 하는 셀 스트링에서의 읽기 방법.
  9. 제1항 및 제2항 중 어느 한 항에 있어서, 셀 스트링에 있는 n 개의 워드 라인(WL[0] ~ WL[n-1])의 양 끝단 중 적어도 어느 하나에 dummy 셀이 추가되도록 하고,
    상기 (r1) 단계에서, 선택된 워드라인의 하부에 dummy 셀이 있는 경우,
    상기 선택된 워드라인이 최하위 워드라인이면 해당 dummy 셀에 패스 전압을 인가하고, 상기 선택된 워드라인이 최하위 워드라인이 아니면 해당 dummy 셀에 패스 전압과 반대 극성의 전압을 인가하는 것을 특징으로 하는 셀 스트링에서의 읽기 방법.
  10. 제1항에 있어서, 상기 (r1) 단계에서 패스 전압을 인가하는 워드 라인들에 있어서, WL[n-1]에서부터 WL[k+1]까지의 워드라인에 인가되는 패스 전압과 WL[k]보다 하부에 있는 적어도 하나 이상의 워드 라인에 인가되는 패스 전압은 극성은 동일하나 그 크기는 서로 다른 것을 특징으로 하는 셀 스트링에서의 읽기 방법.
  11. 반도체 바디의 상부에 형성된 n개의 제어 전극들과, 반도체 바디와 제어 전극의 사이에 형성된 게이트 절연막 스택, 상기 반도체 바디의 양단에 각각 형성된 제1 반도체 영역과 제2 반도체 영역, 제어 전극들의 양단에 제1 및 제2 선택소자(SD-1, SD-2)를 구비하는 구조를 갖는 셀 스트링에서의 읽기 방법에 있어서,
    상기 n 개의 제어 전극들은 n 개의 워드 라인(WL[0] ~ WL[n-1])에 각각 연결되고, 제1 반도체 영역은 비트 라인(BL)에 연결되고 제2 반도체 영역은 공통 소스 라인(CSL)에 연결되고, 상기 제1 선택 소자는 제1 스트링 선택 라인(SL[1])에 연결되고 상기 제2 선택 소자는 제2 스트링 선택 라인(SL[2])에 연결된 상태에서,
    상기 스트링에서 선택된 워드 라인(WL[k])을 제외한 모든 워드 라인에 같은 극성의 패스 전압을 인가하고, SL[1] 및 SL[2] 중 어느 하나를 turn-on시키고, 선택된 워드 라인에는 읽기 전압(Vverify)보다 낮은 크기의 제1 전압을 인가하고, 모든 비트 라인 및 CSL에 제2 전압을 인가하는 단계;
    CSL 및 선택되지 않은 비트 라인에 제3 전압을 인가하고, 선택된 워드 라인에 읽기 전압 (Vverify)을 인가하고, SL[1]과 SL[2]를 모두 turn-on시켜 읽기 동작을 수행하는 단계;
    를 적어도 구비하여 상기 선택된 워드라인(WL[k])에 저장된 정보를 읽는 것을 특징으로 하는 셀 스트링에서의 읽기 방법.

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